KR20040074906A - 버스트 동작에 의해 데이터 및 패리티 데이터를입출력하는 반도체 기억 장치 - Google Patents

버스트 동작에 의해 데이터 및 패리티 데이터를입출력하는 반도체 기억 장치 Download PDF

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KR20040074906A
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Abstract

제어 회로(51)는, 메모리 셀 어레이(52)에 대한 패리티 데이터의 입출력이, 메모리 셀 어레이(52)에 대한 패리티 데이터에 대응하는 데이터의 입출력의 타이밍과 다르도록, 컬럼 디코더(54) 및 패리티 컬럼 디코더(55)를 제어한다. 따라서, 패리티 데이터의 입출력용 단자가 불필요해져, 메모리 버스폭을 증가시키는 일없이 ECC 기능에 대응시키는 것이 가능해진다.

Description

버스트 동작에 의해 데이터 및 패리티 데이터를 입출력하는 반도체 기억 장치{SEMICONDUCTOR MEMORY DEVICE INPUTTING/OUTPUTTING DATA AND PARITY DATA IN BURST OPERATION}
본 발명은 ECC(Error Checking and Correcting) 기능에 대응한 반도체 기억 장치에 관한 것으로, 특히, 메모리 버스폭을 삭감할 수 있는 반도체 기억 장치 및 그것을 제어하는 제어 장치에 관한 것이다.
최근, 컴퓨터의 처리 속도가 현저하게 고속으로 되고, 그에 따라 컴퓨터의 신뢰성을 향상시키기 위한 기능이 필요하게 되고 있다. 그 기능의 하나로서, ECC 기능을 들 수 있다. 고신뢰성이 요구되는 컴퓨터에 있어서는, 주 기억에 ECC 기능에 대응한 것이 사용되는 경우가 많다. 이에 따라, 오류가 발생한 경우에는 패리티 데이터에 의한 오류를 보정할 수 있다.
예컨대, 64비트의 본래 데이터에 8비트의 패리티 데이터를 부가함으로써, 72비트 중의 임의의 1 비트의 오류를 보정할 수 있고, 또한, 2비트 이상의 오류를 검출하는 것이 가능해진다.
이것에 대한 기술로서, 일본 특허 공개 평성 제 11-65944호 공보에 개시된 발명이 있다. 이 일본 특허 공개 평성 제 11-65944호 공보에 개시된 데이터 오류 검출 회로는, n비트의 버스트 오류의 검출 기능을 갖는 ECC 회로를 k개 구비하는 구성을 채용하고, 각 메모리 소자로부터 출력되는 m비트의 데이터를 k개로 분할하여, 그것들을 k개 준비되는 각각의 ECC 회로에 입력하도록 구성한다. 이에 따라, 메모리 장치를 구성하는 메모리 소자의 출력 비트수가 증가할 때에도, 메모리 소자의 출력 비트수가 적은 때에 사용되는 ECC 회로를 사용하여, 메모리 소자의 고장 발생을 검출할 수 있게 된다.
그러나, 상술한 일본 특허 공개 평성 제 11-65944호 공보에 개시된 데이터 오류 검출 회로에 있어서는, 메모리 소자의 출력 비트수가 증가하는 경우에 대응할 수 있지만, 메모리 버스폭 자체를 삭감할 수는 없다. 따라서, 시스템에 ECC 기능을 부가하면 메모리 버스폭이 증가해 버리기 때문에, 소형의 시스템에 ECC 기능을 부가하는 것이 곤란하다는 문제점이 있었다.
본 발명의 목적은 메모리 버스폭을 증가시키는 일없이 ECC 기능에 대응한 반도체 기억 장치를 제공하는 것이다.
본 발명의 다른 목적은 메모리 버스폭을 증가시키는 일없이 ECC 기능에 대응한 반도체 기억 장치를 제어하는 제어 장치를 제공하는 것이다.
도 1은 ECC 기능을 부가한 시스템의 일례를 도시하는 도면,
도 2는 메모리(3)의 일례인 SDRAM의 구성을 도시하는 도면,
도 3은 본 발명의 실시예에서의 ECC 기능을 부가한 시스템의 일례를 도시하는 도면,
도 4는 본 발명의 실시예에서의 메모리 제어 장치(4)의 개략 구성을 나타내는 블록도,
도 5는 본 발명의 실시예에서의 메모리(5)의 일례인 SDRAM의 개략 구성을 도시하는 도면,
도 6은 SDRAM(5)의 기록 동작을 설명하기 위한 타이밍차트,
도 7은 SDRAM(5)의 판독 동작을 설명하기 위한 타이밍차트.
도면의 주요 부분에 대한 부호의 설명
1 : CPU 2, 4 : 메모리 제어 장치
3, 5 : 메모리 21, 41 : ECC 연산부
31, 51 : 제어 회로 32, 52 : 메모리 셀 어레이
33, 53 : 로우 디코더 34, 54 : 컬럼 디코더
42 : P/S 변환용 버퍼 43 : 스위칭부
55 : 패리티 컬럼 디코더
본 발명의 임의 국면에 따르면, 반도체 기억 장치는, 버스트 동작에 의해 데이터의 입출력을 실행하는 반도체 기억 장치로서, 복수의 메모리 셀을 갖는 메모리 셀 어레이와, 로우 어드레스를 디코딩하는 로우 디코더와, 컬럼 어드레스를 디코딩하는 제 1 컬럼 디코더와, 패리티용의 컬럼 어드레스를 디코딩하는 제 2 컬럼 디코더와, 메모리 셀 어레이에 대한 패리티 데이터의 입출력이, 메모리 셀 어레이에 대한 패리티 데이터에 대응하는 데이터의 입출력의 타이밍과 다르도록, 제 1 컬럼 디코더 및 제 2 컬럼 디코더를 제어하는 제어부를 포함한다.
제어부가, 메모리 셀 어레이에 대한 패리티 데이터의 입출력이, 메모리 셀 어레이에 대한 패리티 데이터에 대응하는 데이터의 입출력의 타이밍과 다르도록, 제 1 컬럼 디코더 및 제 2 컬럼 디코더를 제어하기 때문에, 패리티 데이터의 입출력용 단자가 불필요해져, 메모리 버스폭을 증가시키는 일없이 ECC 기능에 대응시키는 것이 가능해진다.
본 발명의 별도의 국면에 따르면, 제어 장치는, 버스트 동작에 의해 데이터의 입출력을 실행하는 반도체 기억 장치를 제어하는 제어 장치로서, 반도체 기억 장치에 대하여 입출력하는 패리티 데이터를 유지하여 소정 비트 단위로 시프트하는 버퍼와, 반도체 기억 장치에 대한 소정 횟수의 버스트 동작으로 기록되는 데이터의 패리티 데이터를 계산하여 버퍼에 순차적으로 소정 비트 단위로 저장하고, 반도체 기억 장치에 대한 소정 횟수의 버스트 동작으로 판독되는 데이터에 따라 버퍼로부터 순차적으로 소정 비트 단위로 패리티 데이터를 판독하여 오류의 보정을 실행하는 연산부와, 버퍼에 대한 패리티 데이터의 입출력을 제어하는 스위칭부를 포함한다.
연산부가, 반도체 기억 장치에 대한 소정 횟수의 버스트 동작으로 기록되는 데이터의 패리티 데이터를 계산하여 버퍼에 순차적으로 소정 비트 단위로 저장하고, 반도체 기억 장치에 대한 소정 횟수의 버스트 동작으로 판독되는 데이터에 따라 버퍼로부터 순차적으로 소정 비트 단위로 패리티 데이터를 판독하여 오류의 보정을 실행하기 때문에, 메모리 버스폭을 증가시키는 일없이 ECC 기능에 대응한 반도체 기억 장치를 제어하는 것이 가능해진다.
본 발명의 상기 및 다른 목적, 특징, 국면 및 이점은, 첨부된 도면과 관련하여 이해되는 본 발명에 대한 다음의 상세한 설명으로부터 명백해질 것이다.
도 1은 ECC 기능을 부가한 시스템의 일례를 도시하는 도면이다. 이 시스템은, CPU(Central Processing Unit)(1)와, ECC 연산 기능을 갖는 메모리 제어 장치(2)와, 메모리(3)를 포함한다. CPU(1)와 메모리 제어 장치(2) 사이의 데이터 버스(주 데이터)폭은 64비트이다. 또한, 메모리 제어 장치(2)와 메모리(3) 사이의 메모리 버스폭은 72비트(주 데이터가 64비트, 패리티 데이터가 8비트)이다.
메모리 제어 장치(2)는 ECC 연산부(21)를 포함한다. 데이터 기록시에, ECC 연산부(21)는, CPU(1)로부터 출력된 64비트의 주 데이터로부터 8비트의 패리티 데이터를 연산한다. 그리고, 메모리 제어 장치(2)는, 메모리(3)에 대하여 64비트의 주 데이터와 8비트의 패리티 데이터를 출력한다.
또한, 데이터 판독시에, ECC 연산부(21)는, 메모리(3)로부터 판독된 64비트의 주 데이터와 8비트의 패리티 데이터를 이용하여 오류 검출을 행하고, 오류가 발생한 경우에는 오류 보정을 하여 64비트의 주 데이터를 CPU(1)로 출력한다.
도 2는 메모리(3)의 일례인 SDRAM(Synchronous Dynamic Random Access Memory)의 구성을 도시하는 도면이다. SDRAM은, 버스트 동작이라고 불리는 연속한 복수의 데이터를 연속하여 입출력하는 기능을 갖고 있다. 이 SDRAM은, 8비트의 DQ(데이터 입출력) 단자와 1 비트의 패리티 입출력 단자를 갖는 메모리 장치가 8개 탑재된 메모리 모듈에 의해서 구성된다. 도 2에서는, 데이터 D0∼7이 입출력되는 메모리 장치를 나타내고 있다.
도 2에 도시하는 바와 같이, SDRAM(3)은, 메모리 제어 장치(2)로부터 커맨드를 받아 SDRAM(3)의 전체적인 제어를 실행하는 제어 회로(31)와, 메모리 셀 어레이(32)와, 로우 디코더(33)와, 컬럼 디코더(34)를 포함한다. 로우 디코더(33)는, 제어 회로(31)로부터 로우 어드레스를 받아, 워드선 WL0∼511 중 어느 하나를 액티브로 한다. 또한, 컬럼 디코더(34)는, 제어 장치(31)로부터 컬럼 어드레스를 받아, 공통 소스선 CSL0∼511 중 어느 하나를 액티브로 한다.
로우 디코더(33) 및 컬럼 디코더(34)에 의해서 선택된 메모리 셀에 대한 기록/판독이 가능하게 된다. 이 메모리 디바이스는, 8회의 버스트 동작으로 512비트의 주 데이터 및 64비트의 패리티 데이터의 기록/판독이 실행된다.
도 1에 나타내는 시스템에 있어서는, 64비트의 주 데이터에 8비트의 패리티 데이터가 부가되기 때문에, 버스폭이 72비트로 되어, 이 구성을 소형의 시스템에채용하는 것이 곤란하다. 이하에, 이 문제점을 해결하는 시스템에 대하여 설명한다.
도 3은 본 발명의 실시예에서의 ECC 기능을 부가한 시스템의 일례를 도시하는 도면이다. 이 시스템은, CPU(1)와, ECC 연산 기능을 갖는 메모리 제어 장치(4)와, 메모리(5)를 포함한다. CPU(1)와 메모리 제어 장치(4) 사이의 데이터 버스(주 데이터)폭은 64비트이다. 또한, 메모리 제어 장치(4)와 메모리(5) 사이의 메모리 버스(주 데이터)폭도 64비트이다.
도 4는 본 발명의 실시예에서의 메모리 제어 장치(4)의 개략 구성을 나타내는 블록도이다. 이 메모리 제어 장치(4)는, 메모리(5)에 대하여 제어 신호를 출력함으로써 데이터의 입출력을 제어하고, ECC 연산 기능을 갖는 ECC 연산부(41)와, 데이터 D0∼63의 스위칭 제어를 실행하는 스위칭부(43)와, 패러랠 데이터를 시리얼 데이터로 변환하는 패러랠-시리얼 변환용 버퍼(이하, P/S 변환용 버퍼라 함)(42)를 포함한다.
메모리 제어 장치(4)에서는, 64비트의 메모리 버스가 8비트의 8그룹으로 분할된다. CPU(1)가 메모리(5)에 대하여 버스트로 데이터를 기록하고 있는 동안은, 스위칭부(43)가 비도통으로 되고, ECC 연산부(41)가 연산한 8비트의 패리티 데이터가 순차적으로 P/S 변환용 버퍼(42)에 저장되어, 8비트 단위로 시프트된다. 그리고, CPU(1)가 메모리(5)에 대한 데이터의 기록을 종료했을 때에, 스위칭부(43)가 도통하여 64비트의 패리티 데이터가 메모리(5)로 출력된다.
또한, 메모리(5)로부터 64비트의 패리티 데이터가 출력되고 있을 때에, 스위칭부(43)가 도통하여, 64비트의 패리티 데이터가 8비트씩 P/S 변환용 버퍼(42)에 저장된다. 그리고, CPU(1)가 메모리(5)로부터 버스트로 데이터를 판독하고 있는 동안, ECC 연산부(41)는, P/S 변환용 버퍼(42)로부터 출력되는 8비트의 패리티 데이터를 참조하여 오류의 검출 및 보정을 실행한다. 또, 메모리 제어 장치(4)의 동작의 상세는 후술한다.
도 5는 본 발명의 실시예에서의 메모리(5)의 일례인 SDRAM의 개략 구성을 도시하는 도면이다. SDRAM(5)은 버스트 기능을 갖고 있고, 클럭에 동기하여 동작을 실행한다. 이 SDRAM은, 8비트의 DQ(데이터 입출력) 단자를 갖는 메모리 장치가 8개 탑재된 메모리 모듈에 의해서 구성된다. 도 5에서는, 데이터 D0∼7이 입출력되는 메모리 장치를 나타내고 있다.
도 5에 도시하는 바와 같이, SDRAM(5)은, 메모리 제어 장치(4)로부터 커맨드를 받아 SDRAM(5)의 전체적인 제어를 실행하는 제어 회로(51)와, 메모리 셀 어레이(52)와, 로우 디코더(53)와, 컬럼 디코더(54)와, 패리티 컬럼 디코더(55)를 포함한다. 로우 디코더(53)는, 제어 회로(51)로부터 로우 어드레스를 받아, 워드선 WL0∼511 중 어느 하나를 액티브로 한다.
컬럼 디코더(54)는 제어 회로(51)로부터 컬럼 어드레스(A0∼8)를 받아 CSL0∼511 중 어느 하나를 액티브로 한다. 또한, 패리티 컬럼 디코더(55)는 제어 회로(51)로부터 패리티 컬럼 어드레스(A3∼8)를 받아 패리티 CSL0∼63 중 어느 하나를 액티브로 한다.
로우 디코더(53) 및 컬럼 디코더(54)에 의해서 선택된 메모리 셀에 대한 데이터의 기록/판독이 가능하게 된다. 이 메모리 장치는, 8회의 버스트 동작으로 512비트의 주 데이터 및 64비트의 패리티 데이터의 기록/판독이 실행된다. 또한, 로우 디코더(53) 및 패리티 컬럼 디코더(55)에 의해서 선택된 메모리 셀에 대한 패리티의 기록/판독이 가능하게 된다.
이 SDRAM(5)은, CPU(1)가 버스트로 데이터를 기록할 때는, 8회의 버스트 기록이 종료한 후에 64비트의 패리티 데이터의 기록이 실행된다. 또한, CPU(1)가 버스트로 데이터를 판독할 때는, SDRAM(5)이 최초에 64비트의 패리티 데이터를 출력하고, 그 후에 8회의 버스트 판독이 실행된다.
도 6은 SDRAM(5)의 기록 동작을 설명하기 위한 타이밍차트이다. 이 타이밍차트를 참조하면서, 메모리 제어 장치(4) 및 SDRAM(5)의 기록 동작에 대하여 설명한다.
우선, 제어 회로(51)가 메모리 제어 장치(4)로부터 활성화(ACT) 커맨드 및 로우 어드레스 "01"을 받으면, 로우 디코더(53)는 WL01을 액티브로 한다(T1).
다음에, 제어 회로(51)가 메모리 제어 장치(4)로부터 기록(WRT) 커맨드, 컬럼 어드레스 "08" 및 기록 데이터(버스트 1에 대응한 64비트 데이터)를 받으면, 컬럼 디코더(54)는 CSL08을 액티브로 하여 메모리 셀 어레이(52)로의 기록 동작을 실행한다(T3). 이 때, ECC 연산부(41)는 8비트의 패리티 데이터를 계산하여, P/S 변환용 버퍼(P8)(42)에 기록한다.
그 후, 클럭에 동기하여 CSL09∼15가 순차적으로 액티브로 되어 버스트 기록(버스트 2∼8)이 행해진다(T4∼T10). 이 사이에, ECC 연산부(41)는 8비트의패리티 데이터의 계산을 7회 행하고, 순차적으로 P/S 변환용 버퍼(42)에 기록하여 시프트시킨다. T10에서, P/S 변환용 버퍼(42)에 64비트의 패리티 데이터가 모두 갖추어지는 것으로 된다.
다음에, 패리티 컬럼 디코더(55)가 PCSL1을 액티브로 하는 것에 의해, 메모리 제어 장치(4)로부터 출력되는 64비트의 패리티 데이터를 메모리 셀 어레이(52)에 기록한다(T11). 이 때, 스위칭부(43)가 도통하여, P/S 변환용 버퍼(42)에 저장되는 64비트의 패리티 데이터가 D0∼D63에 출력된다.
마지막으로, 제어 회로(51)가 메모리 제어 장치(4)로부터 프리차지(PRE) 커맨드를 받으면, 로우 디코더(53)가 WL01을 비액티브하며 프리차지가 실행된다(T13).
도 7은 SDRAM(5)의 판독 동작을 설명하기 위한 타이밍차트이다. 이 타이밍차트를 참조하면서, 메모리 제어 장치(4) 및 SDRAM(5)의 판독 동작에 대하여 설명한다.
우선, 제어 회로(51)가 메모리 제어 장치(4)로부터 활성화(ACT) 커맨드 및 로우 어드레스 "01"을 받으면, 로우 디코더(53)는 WL01을 액티브로 한다(T1).
다음에, 제어 회로(51)가 메모리 제어 장치(4)로부터 판독(READ) 커맨드, 컬럼 어드레스 "08"을 받으면, 패리티 컬럼 디코더(55)는 PCSL01을 액티브로 하여 메모리 셀 어레이(52)로부터 64비트의 패리티 데이터를 판독한다(T3). 이 때, 스위칭부(43)가 도통하여, P/S 변환용 버퍼(42)에 64비트의 패리티 데이터가 기록된다.
다음에, 컬럼 디코더(54)는 CSL08을 액티브하로 하여, 메모리 셀 어레이(52)로부터 64비트 데이터(버스트 1에 대응한 데이터)를 판독한다(T4). 이 때, 스위칭부(43)가 비도통으로 되어, ECC 연산부(41)는 P/S 변환용 버퍼(42)로부터 출력되는 8비트의 패리티 데이터를 참조하여, SDRAM(5)으로부터 출력되는 64비트 데이터의 오류 검출 및 보정을 실행한다.
그 후, 클럭에 동기하여 CSL09∼15가 순차적으로 액티브로 되어 버스트 판독(버스트 2∼8)이 행해진다(T5∼T11). 이 사이에, ECC 연산부(41)는, P/S 변환용 버퍼(42)로부터 순차적으로 출력되는 8비트의 패리티 데이터를 참조하여, SDRAM(5)으로부터 출력되는 64비트 데이터의 오류 검출 및 보정을 순차적으로 7회 실행한다.
마지막으로, 제어 회로(51)가 메모리 제어 장치(4)로부터 프리차지(PRE) 커맨드를 받으면, 로우 디코더(53)가 WL01을 비액티브로 하여 프리차지가 실행된다(T13).
이상 설명한 바와 같이, 본 실시예에서의 메모리(5)에 따르면, 데이터 기록시에, 8회의 64비트 버스트 기록이 종료한 후에 64비트의 패리티 데이터를 기록하고, 데이터 판독시에, 우선 64비트의 패리티 데이터의 판독을 실행한 후에 8회의 64비트 버스트 판독을 실행하도록 했기 때문에, 메모리 버스폭을 증가시키는 일없이 ECC 기능에 대응하는 것이 가능해졌다.
또한, 본 실시예에서의 메모리 제어 장치(4)에 따르면, 데이터 기록시에, 8회의 64비트 버스트 기록 중에 순차적으로 8비트의 패리티 데이터를 8회 계산하여, 버스트 기록이 종료한 후에 64비트의 패리티 데이터를 출력하고, 데이터 판독시에,우선 64비트의 패리티 데이터를 P/S 변환용 버퍼(42)에 저장한 후, 8회의 64비트 버스트 판독 중에 순차적으로 오류의 검출 및 보정을 실행하도록 했기 때문에, 상기 효과를 나타내는 메모리(5)를 제어하는 것이 가능해졌다.
본 발명을 상세히 설명하여 나타냈지만, 이것은 예시를 위한 것뿐으로서, 한정으로 되지 않고, 발명의 정신과 범위는 첨부된 청구범위에 의해서만 한정되는 것이 명백하게 이해될 것이다.
본 발명의 임의 국면에 따른 반도체 기억 장치에 의하면, 제어부가, 메모리 셀 어레이에 대한 패리티 데이터의 입출력이, 메모리 셀 어레이에 대한 패리티 데이터에 대응하는 데이터의 입출력의 타이밍과 다르도록, 제 1 컬럼 디코더 및 제 2 컬럼 디코더를 제어하기 때문에, 패리티 데이터의 입출력용 단자가 불필요해져, 메모리 버스폭을 증가시키는 일없이 ECC 기능에 대응시키는 것이 가능해졌다.

Claims (2)

  1. 버스트 동작에 의해 데이터의 입출력을 실행하는 반도체 기억 장치로서,
    복수의 메모리 셀을 갖는 메모리 셀 어레이와,
    로우 어드레스를 디코딩하는 로우 디코더와,
    컬럼 어드레스를 디코딩하는 제 1 컬럼 디코더와,
    패리티용의 컬럼 어드레스를 디코딩하는 제 2 컬럼 디코더와,
    상기 메모리 셀 어레이에 대한 패리티 데이터의 입출력이, 상기 메모리 셀 어레이에 대한 상기 패리티 데이터에 대응하는 데이터의 입출력의 타이밍과 다르도록, 상기 제 1 컬럼 디코더 및 상기 제 2 컬럼 디코더를 제어하는 제어부
    를 포함하는 반도체 기억 장치.
  2. 버스트 동작에 의해 데이터의 입출력을 실행하는 반도체 기억 장치를 제어하는 제어 장치로서,
    상기 반도체 기억 장치에 대하여 입출력하는 패리티 데이터를 유지하여 소정 비트 단위로 시프트하는 버퍼와,
    상기 반도체 기억 장치에 대한 소정 횟수의 버스트 동작에 의해 기록되는 데이터의 패리티 데이터를 계산하여 상기 버퍼에 순차적으로 소정 비트 단위로 저장하고, 상기 반도체 기억 장치에 대한 소정 횟수의 버스트 동작에 의해 판독되는 데이터에 따라 상기 버퍼로부터 순차적으로 소정 비트 단위로 패리티 데이터를 판독하여 오류의 보정을 실행하는 연산부와,
    상기 버퍼에 대한 패리티 데이터의 입출력을 제어하는 스위칭부
    를 포함하는 제어 장치.
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