CN114944186A - 用于多泵错误校正的设备、系统和方法 - Google Patents

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CN114944186A CN202111420764.2A CN202111420764A CN114944186A CN 114944186 A CN114944186 A CN 114944186A CN 202111420764 A CN202111420764 A CN 202111420764A CN 114944186 A CN114944186 A CN 114944186A
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Abstract

用于多泵错误校正的设备、系统和方法。错误校正码ECC电路可接收多个数据位且提供一或多个奇偶校验位。所述奇偶校验位可用以定位和/或校正所述数据位中的错误。所述ECC电路可将所述多个数据位分裂成多个部分，且接着循序地处理这些部分以产生初步奇偶校验位。一旦所述数据的所述部分已经循序地处理，就可组合所述初步奇偶校验位以产生所述奇偶校验位。

Description

用于多泵错误校正的设备、系统和方法
技术领域
本公开大体上涉及半导体装置，例如半导体存储器装置。
背景技术
半导体存储器装置可包含用以存储信息的多个存储器单元。所存储的信息可经编码为二进制数据，且每一存储器单元可存储信息的单个位。信息在存储器单元中可能由于多种不同错误而衰减或改变，所述错误可能导致从存储器装置读出不正确信息的一或多个位(例如，具有原始写入的位的不同状态的位)。
可存在确保从存储器读出的信息的高保真度是有用的许多应用。存储器装置可包含错误校正电路，所述错误校正电路可用以确定与写入到存储器单元中的数据相比从存储器单元读出的信息是否含有任何错误，且可校正发现的错误。
发明内容
本公开的一个实施例提供一种设备，其包括：错误校正码(ECC)电路，其经配置以接收多个数据位且基于所述多个数据位提供多个奇偶校验位，其中所述ECC电路经配置以在第一时间基于所述多个数据位的第一部分产生初步奇偶校验位的第一集合，在所述第一时间之后的第二时间基于所述多个数据位的第二部分产生初步奇偶校验位的第二集合，且基于初步奇偶校验位的所述第一集合和第二集合产生所述多个奇偶校验位。
本公开的另一实施例提供一种错误校正码(ECC)电路，其包括：多路复用器，其经配置以接收多个数据位，且在第一时间提供所述多个数据位的第一部分作为泵位且在所述第一时间之后的第二时间提供所述多个数据位的第二部分作为所述泵位；逻辑树，其经配置以基于泵位提供初步奇偶校验位；以及逻辑门，其经配置以根据基于所述多个数据位的所述第一部分的第一初步奇偶校验位和基于所述多个数据位的所述第二部分的第二初步奇偶校验位产生奇偶校验位。
本公开的又一实施例提供一种方法，其包括：将多个数据位划分为第一部分和第二部分；在第一时间基于所述第一部分产生第一初步奇偶校验位；在所述第一时间之后的第二时间基于所述第二部分产生第二初步奇偶校验位；以及组合所述第一初步奇偶校验位和所述第二初步奇偶校验位以产生奇偶校验位。
附图说明
图1是根据本公开的实施例的半导体装置的框图。
图2是根据本公开的一些实施例的存储器装置的框图。
图3是根据本公开的一些实施例的错误校正码(ECC)控制电路的示意图。
图4是示出根据本公开的一些实施例的逻辑树的操作的表示的图表。
图5是根据本公开的一些实施例的校验子产生器的框图。
图6是根据本公开的一些实施例的校验子产生器的框图。
图7是根据本公开的一些实施例的ECC电路的实例操作的时序图。
图8是示出根据本公开的一些实施例的逻辑树的操作的表示的图表。
图9是根据本公开的一些实施例的校验子产生器的框图。
图10是根据本公开的一些实施例的方法的框图。
具体实施方式
以下对某些实施例的描述在本质上仅是示范性的，且决不意图限制本公开的范围或其应用或用途。在对本发明的系统和方法的实施例的以下详细描述中，参考形成本文的一部分的附图，以及借助于说明示出的其中可实践所描述的系统和方法的特定实施例。足够详细地描述这些实施例，以使所属领域的技术人员能够实践当前公开的系统和方法，且应理解，可利用其它实施例，且在不脱离本公开的精神和范围的情况下可进行结构和逻辑改变。此外，为清晰起见，某些特征的详细描述在其对于所属领域的技术人员来说将显而易见时将不予以论述，以免使本公开的实施例的描述混淆不清。因此，以下详细描述不应以限制性的意义来理解，且本公开的范围仅由所附权利要求书来限定。
一种存储器装置可包含具有数个存储器单元的存储器阵列，每个存储器单元位于字线(行)和数字线(列)的相交处。在例如读取或写入操作等存取操作期间，可激活行，且可从沿着被激活的行的存储器单元读取数据或对其写入数据。每一行可包含存储若干位数据和若干位奇偶校验信息(例如，数据位和奇偶校验位)的存储器单元，所述奇偶校验信息可用以校正数据位中的至多某一数目的错误。在写入操作期间，错误校正码电路可基于写入到所述行的存储器单元的数据产生奇偶校验位。在读取操作期间，错误校正码电路可使用奇偶校验位以确定读取的数据位是否正确，定位错误，且可校正找到的任何错误。
错误校正码(ECC)电路可用以基于在写入操作期间写入的数据产生奇偶校验位，且将读取的数据与读取的奇偶校验位进行比较以定位错误。ECC电路可包含逻辑树，例如XOR门的树，其可用以将一组写入数据或读取数据组合成奇偶校验位。逻辑树可包含大量逻辑门，且可占用相对大量的空间。逻辑门的数目可部分地基于逻辑树一次性地需要处理的位数目。通过减少逻辑树一次性地需要处理的位数目来减少逻辑树的大小可为有用的。
本公开是针对用于多泵错误校正的设备、系统和方法。ECC电路可接收数据块作为存取操作的部分。ECC电路可将数据块分裂成多个部分，其中的每一部分可由逻辑树在不同时间(例如，作为不同泵的部分)循序地处理。举例来说，数据块可经分裂成第一部分，所述第一部分可由逻辑树响应于第一泵而处理以产生初步奇偶校验位的第一集合，且逻辑树可响应于第二泵而循序地处理第二部分以产生初步奇偶校验位的第二集合。初步奇偶校验位的第一和第二集合可随后经组合以产生与数据块相关联的奇偶校验位的总体集合。由于数据分裂成循序地经处理的多个部分，因此逻辑树可每次处理较小数目的位，这可允许逻辑树大小的减少。
在一些实施例中，逻辑树可具有在不同泵之间不同的操作。举例来说，在一些实施例中，逻辑树可具有不同区段，其中一些可仅接收给定泵中的位子集以在泵之间改变总体逻辑树的操作。举例来说，在一些实施例中，逻辑树可具有不同区段，其中一些可用于处理所有部分且其中一些可仅由数据的一些部分使用。
图1是根据本公开的实施例的半导体装置的框图。半导体装置100可为半导体存储器装置，例如集成在单个半导体芯片上的DRAM装置。
半导体装置100包含存储器阵列118。存储器阵列118示出为包含多个存储器排组。在图1的实施例中，存储器阵列118示出为包含八个存储器排组BANK0到BANK7。在其它实施例的存储器阵列118中可以包含更多或更少排组。每一存储器排组包含多个字线WL、多个位线BL，以及布置于所述多个字线WL和所述多个位线BL的相交点处的多个存储器单元MC。字线WL的选择由行解码器108执行，且位线BL的选择由列解码器110执行。在图1的实施例中，行解码器108包含用于每一存储器排组的相应行解码器，且列解码器110包含用于每一存储器排组的相应列解码器。位线BL耦合到相应感测放大器(SAMP)。来自位线BL的读取数据由感测放大器SAMP放大，且通过耦合到错误校正码(ECC)控制电路120的互补局部数据线(LIOT/B)、传送门(TG)和互补主数据线(MIOT/B)传送到读取/写入放大器120。相反地，从ECC控制电路120输出的写入数据通过互补主数据线MIOT/B、传送门TG和互补局部数据线LIOT/B传送到感测放大器SAMP，且写入在耦合到位线BL的存储器单元MC中。
半导体装置100可采用多个外部端子，包含：耦合到命令和地址总线以接收命令和地址的命令和地址(C/A)端子；和用于接收时钟CK和/CK的CS信号时钟端子；用于提供数据的数据端子DQ；以及用于接收供电电位VDD、VSS、VDDQ和VSSQ的供电端子。
为时钟端子供应外部时钟CK和/CK，所述外部时钟被提供到输入电路112。外部时钟可为互补的。输入电路112基于CK和/CK时钟产生内部时钟ICLK。ICLK时钟提供到命令解码器106和内部时钟产生器114。内部时钟产生器114基于ICLK时钟提供各种内部时钟LCLK。LCLK时钟可用于各种内部电路的时序操作。将内部数据时钟LCLK提供到输入/输出电路122，以对包含在输入/输出电路122中的电路的操作进行定时，例如提供到数据接收器以对写入数据的接收进行定时。
C/A端子可供应有存储器地址。经由命令/地址输入电路102将供应给C/A端子的存储器地址传送到地址解码器104。地址解码器104接收地址且将经解码的行地址XADD供应到行解码器108且将经解码的列地址YADD供应到列解码器110。地址解码器104还可供应经解码排组地址BADD，其可指示含有经解码行地址XADD和列地址YADD的存储器阵列118的排组。可为C/A端子供应命令。命令的实例包含用于控制各种操作的时序的时序命令、用于存取存储器的存取命令，例如用于执行读取操作的读取命令和用于执行写入操作的写入命令，以及其它命令和操作。存取命令可与用以指示待存取的存储器单元的一或多个行地址XADD、列地址YADD和排组地址BADD相关联。
命令可以作为内部命令信号经由命令/地址输入电路102提供到命令解码器106。命令解码器106包含用以对内部命令信号进行解码以生成用于执行操作的各个内部信号和命令的电路。例如，命令解码器106可以提供用以选择字线的行命令信号和用以选择位线的列命令信号。
装置100可接收作为读取命令的存取命令。当接收到读取命令且及时向排组地址、行地址和列地址供应所述读取命令时，从存储器阵列118中对应于所述行地址和列地址的存储器单元读取读取数据。由命令解码器106接收读取命令，所述命令解码器提供内部命令以使得将来自存储器阵列118的读取数据提供到ECC控制电路120。读取命令还可使与读取数据相关联的一或多个奇偶校验位沿着MIOT/B提供到ECC控制电路120。ECC控制电路120可使用奇偶校验位以确定读取数据是否包含任何错误，且如果检测到任何错误，则可将其校正以产生经校正读取数据。经校正读取数据经由输入/输出电路122从数据端子DQ输出到装置100外部。
装置100可接收作为写入命令的存取命令。当接收到写入命令且与所述写入命令一起适时供应排组地址、行地址和列地址时，通过DQ端子向ECC控制电路120供应写入数据。供应到数据端子DQ的写入数据被写入到存储器阵列118中对应于所述行地址和列地址的存储器单元。写入命令由命令解码器106接收，所述命令解码器提供内部命令以使得写入数据由输入/输出电路122中的数据接收器接收。还可将写入时钟提供到外部时钟端子，以用于对输入/输出电路122的数据接收器接收写入数据进行定时。经由输入/输出电路122将写入数据供应到ECC控制电路120。ECC控制电路120可基于写入数据产生数个奇偶校验位，且可将所述写入数据和所述奇偶校验位提供到存储器阵列118以写入到存储器单元MC中。
ECC控制电路120可用于确保从存储器单元的特定群组读取的数据到写入到存储器单元的所述群组的数据的保真度。在一些实施例中，装置100可包含若干不同ECC控制电路120，其中的每一个负责存储器阵列118的存储器单元MC的不同部分。举例来说，可存在用于存储器阵列118的每一排组的一或多个ECC控制电路120。
每一ECC控制电路120可(从IO电路122或存储器阵列118)接收某一数目的数据位，且可基于所述数目的数据位将若干奇偶校验位用于校正所述数据位中的潜在错误。举例来说，作为写入操作的部分，ECC控制电路120可从IO电路122接收128个数据位，且可基于这128个数据位产生8个奇偶校验位。可将128个数据位和8个奇偶校验位(例如，总计136位)写入到存储器阵列118。作为实例读取操作的部分，ECC控制电路120可从存储器单元阵列118接收128个数据位和8个奇偶校验位。ECC控制电路120可使用8个奇偶校验位来确定128个读取数据位中是否存在任何错误，且如果发现任何错误，则可对其进行校正。举例来说，ECC控制电路120能够基于8个奇偶校验位而定位和校正128个数据位中的至多一个错误位。虽然可能参考使用8个奇偶校验位查找128个数据位中的一个错误的ECC电路论述了各种实施例，但应理解，这些内容仅出于解释性目的，且在其它实例实施例中可使用其它数目的数据位、错误位和奇偶校验位。在图3中更详细论述实例ECC电路。
每一ECC控制电路120可接收数据集合作为存取操作(例如，读取或写入操作)的部分，且可将数据集合分裂成多个部分，所述多个部分经循序地处理以产生与所述数据集合相关联的奇偶校验位。举例来说，ECC控制电路120可将数据分裂成半部且循序地处理每一半部。ECC控制电路120可耦合到各种命令和时序信号(例如，例如ICLK的时钟信号，例如R/W的命令信号)且可产生用以控制数据集合的部分的顺序处理的各种内部时序信号。
装置100还可接收使其执行作为自刷新模式的部分的一或多个刷新操作的命令。在一些实施例中，自刷新模式命令可以在外部发出到存储器装置100。在一些实施例中，自刷新模式命令可由装置的组件周期性地产生。在一些实施例中，当外部信号指示自刷新进入命令时，还可激活刷新信号AREF。刷新信号AREF可以是当命令解码器106接收指示进入自刷新模式的信号时被激活的脉冲信号。刷新信号AREF可紧接在命令输入之后激活，且此后可按所要内部时序循环激活。刷新信号AREF可用于在自刷新模式期间控制刷新操作的时序。因此，刷新操作可自动继续。自刷新退出命令可使刷新信号AREF的自动激活停止且返回到空闲状态。刷新信号AREF被供应到刷新控制电路116。刷新控制电路116将刷新行地址RXADD供应到行解码器108，所述行解码器可刷新由刷新行地址RXADD指示的一或多个字线WL。
向供电端子供应供电电位VDD和VSS。将供电电位VDD和VSS供应到内部电压产生器电路124。内部电压产生器电路124基于供应到供电端子的供电电位VDD和VSS产生各种内部电位VPP、VOD、VARY、VPERI等。内部电位VPP主要在行解码器108中使用，内部电位VOD和VARY主要在存储器阵列118中包含的感测放大器SAMP中使用，且内部电位VPERI在许多外围电路块中使用。
还向供电端子供应供电电位VDDQ和VSSQ。供电电位VDDQ和VSSQ供应给输入/输出电路122。在本公开的一些实施例中，供应给供电端子的供电电位VDDQ和VSSQ可为与供应给供电端子的供电电位VDD和VSS相同的电位。在本公开的另一实施例中，供应给供电端子的供电电位VDDQ和VSSQ可为与供应给供电端子的供电电位VDD和VSS不同的电位。供应到供电端子的供电电位VDDQ和VSSQ用于输入/输出电路122，使得由输入/输出电路122产生的供电噪声不会传播到其它电路块。
图2是根据本公开的一些实施例的存储器装置的框图。存储器装置200示出用作存储器装置200中的存取操作的部分的某些组件的实例布局。为清楚起见可省略其它组件。在一些实施例中，存储器装置200可包含于图1的存储器装置100中。
存储器装置200包含作为存储器阵列的部分的若干排组240。排组240可经划分成排组的第一部分240a和排组的第二部分240b，其中行解码器208定位于区段之间。给定排组240的两个区段和行解码器208可沿着第一方向(例如，y轴)布置。每一排组240可通过与第一排组相关联的列解码器210、错误校正区220和与第二带相关联的列解码器210与另一排组分离。排组、列解码器210和错误校正区220可沿着正交于第一轴线的第二轴线(例如，x轴)布置。存储器装置200的排组可布置成沿着x-y平面的阵列。
可存在用于给定排组240的每一部分的错误校正区220和列解码器210。错误校正区220可耦合到一或多个DQ衬垫226(例如，通过I/O电路)以向装置200外部发送和接收数据。DQ衬垫226(和I/O电路等)可位于存储器排组240之间的PERIDQ区中，且存储器装置200的其它组件(例如，命令地址输入电路)可位于存储器排组240之间的PERICA区中。
ECC区220包含一或多个ECC控制电路，用以校正存储于与ECC区220相关联的存储器排组240中的数据位。举例来说，每一ECC区220可包含管理所述ECC区220的两侧的排组的部分的ECC控制电路。例如第一ECC区220可与部分240a相关联且第二ECC区220可与部分240b相关联。在一些实施例中，ECC区220可包含ECC控制电路，其取决于排组中的哪一个处于作用中而校正用于与所述ECC区220相关联的排组中的任一个的数据。在一些实施例中，ECC区220可延伸(例如，沿y方向)，且可包含可管理排组的两个部分(例如，240a和240b)的一或多个ECC控制电路。
图3是根据本公开的一些实施例的错误校正码(ECC)控制电路的示意图。在一些实施例中，图3的ECC控制电路300可包含于图1的ECC控制电路120和/或图2的ECC控制电路220中。作为写入操作的部分，ECC控制电路300可接收写入数据位WD且可产生写入奇偶校验位WP。这些可作为数据位D和奇偶校验位P提供到存储器阵列，且可存储于存储器阵列中用于稍后检索。作为读取操作的部分，ECC控制电路300可从存储器阵列接收数据D作为读取数据RD和奇偶校验位P作为读取奇偶校验位PR，且可基于位RD和PR产生经校正数据位CRD。经校正数据位CRD可随后提供到I/O电路(例如，图1的122)且从装置读出。
在实例读取操作期间，读取放大器301经激活以放大读取奇偶校验位PR和读取数据RD。经放大位PR和RD提供到编码器/校验子产生器电路315。编码器/校验子产生器电路315基于读取位RD和PR提供校验子位S。在一些实施例中，校验子位S的数目可匹配于奇偶校验位PR的数目。校验子位S提供到错误定位器电路330。校验子位S可表示将作为写入操作的部分写入的奇偶校验位(例如，WP)，或可表示基于指示读取奇偶校验信息与从读取奇偶校验产生的奇偶校验位之间的失配的读取奇偶校验PR和RD的校验子信息。
作为读取操作的部分，错误定位器电路330和340可基于校验子信息S确定读取数据RD中的错误的位置。错误定位器电路330部分地基于校验子位S提供错误确定信号EBST的第一集合和错误确定位EDQ的第二集合。在一些实施例中，提供到DQ端子/在DQ端子处接收的数据可组织成若干不同DQ端子上的突发(例如，16个不同DQ端子中的每一个上的8位的突发，总计128位)。错误确定信号EBST的第一集合可指示突发内的错误位的位置。在一些实施例中，对于突发中的位中的每一个可能存在位，且信号EBST可共同提供到DQ端子。错误确定信号EDQ的第二集合可指示错误位正提供到DQ端子中的哪一个。在一些实施例中，对于每一DQ端子可能存在位，且信号EDQ可与突发位共同提供。
错误确定信号EBST和EDQ可提供到第二错误定位器电路340。第二错误定位器电路340可对信号EBST和EDQ进行解码以识别读取数据RD中的错误位的位置。错误位的位置可通过错误位置信号EL指定。在一些实施例中，可能存在错误位置信号EL的基于读取数据RD的位数目的位数目，其中错误位置信号EL的每一位与读取数据RD的位相关联。
错误位置信号EL提供到错误校正电路350。错误校正电路350还接收读取数据RD且基于错误位置信号EL校正RD中的一或多个错误位。举例来说，如果错误位置信号EL的第n位处于高逻辑电平，那么错误校正电路350可改变第n读取位RD的状态。错误校正电路350可提供经校正读取数据CRD。经校正读取数据CRD可提供到DQ衬垫且从装置读出。
在对存储器装置的实例写入操作中，ECC控制电路300可接收写入数据WD和数据掩码信号DM。第一多路复用器303可基于数据掩码信号DM合成写入数据WD和经校正读取数据CRD。第一多路复用器303可将数据D提供到写入放大器302，所述写入放大器将经放大数据D提供到存储器阵列。在一些实施例中，数据掩码信号DM可与在数据端子处接收的不同突发位相关联。当数据掩码位DM中的一(或多个)处于作用中时，则与所述数据掩码位相关联的写入数据WD可被数据D中的经校正读取数据CRD代替。
可基于WD合成写入奇偶校验WP信息。写入数据可传递通过写入放大器302而变为数据D，并且接着馈送通过校验子产生器315以产生校验子信息S。校验子信息S可连同写入奇偶校验WP'一起使用以产生写入奇偶校验WP，其作为奇偶校验位P写入到存储器阵列。第二多路复用器304可基于数据掩码信号合成写入数据WD和读取数据RD。第二多路复用器304可提供奇偶校验写入数据PWD。奇偶校验写入数据PWD可提供到编码器/校验子产生器电路315，所述编码器/校验子产生器电路可将奇偶校验写入数据PWD编码为写入奇偶校验WP'。写入奇偶校验WP'提供到转换器电路305，所述转换器电路产生写入奇偶校验WP，写入奇偶校验WP作为奇偶校验位P写入到存储器阵列。
转换器电路305包含XOR逻辑门305a和第三多路复用器305b。XOR逻辑门305a具有耦合到校验子位S和写入奇偶校验位WP'的输入端子。XOR逻辑门305a提供输出，当校验子位S不同于相关联写入奇偶校验位WP'时所述输出处于高逻辑电平。第三多路复用器305b提供XOR逻辑门305a的输出或写入奇偶校验WP'作为写入奇偶校验WP。多路复用器305b基于转换信号EDM选择写入奇偶校验WP位的源。当转换信号EDM处于作用中时，写入奇偶校验WP是XOR门305a的输出。当转换信号EDM非作用时，信号WP'作为信号WP提供。
掩码错误检测器电路360基于校验子位S和数据掩码DM提供信号EDM。掩码错误检测器电路360可确定错误位属于的突发数据和由数据掩码信号DM掩蔽的突发数据是否一致。如果它们一致，那么可激活信号EDM。如果它们不一致，那么信号EDM可保持非作用。
编码器/校验子产生器电路315包含逻辑树，所述逻辑树接收读取数据RD(作为读取操作的部分)或写入数据WD(作为写入操作的部分)。逻辑树可将所接收数据编码为一或多个校验子位S。读取数据RD和奇偶校验写入数据WD可具有若干位。在一些实施例中，读取数据RD和奇偶校验写入数据WD可具有相同数目的位。RD和WD的位数目可基于存储器的读取/写入字长。举例来说，读取数据RD和奇偶校验写入数据WD可各自包含128位。经编码奇偶校验位可包含若干位。在一些实施例中，校验子位S的数目可大体上小于输入数据位(例如，WD或RD)的数目。举例来说，如果输入数据WD或RD包含128位，那么可存在8个校验子位。在其它实例实施例中可使用更多或更少校验子位。在图4到6中更详细论述实例校验子产生器的操作。
校验子产生器315可将所接收读取数据RD(或写入数据WD)分裂为多个群组，其中的每一个可由逻辑树响应于泵信号(泵)的激活而处理。举例来说，数据可分裂成第一群组和第二群组，其中的每一个可经处理以产生初步奇偶校验位的相应集合，其可随后组合以产生校验子位S。
虽然出于清楚起见在图3中未示出，但各种组件可由一或多个时序和控制信号激活，其可帮助指示是正在执行写入还是读取操作。举例来说，编码器/校验子产生器电路315可接收写入状态信号，如果正执行写入操作则所述写入状态信号可处于第一电平且如果正执行读取操作则所述写入状态信号可处于第二电平。ECC电路300的组件还可接收各种时序信号，其可按顺序提供到各种组件以按合适次序触发各种组件的激活以确保写入和读取操作正确地执行。例如校验子产生器315可接收管理读取或写入数据的不同部分的处理的泵信号。在图7中更详细论述实例ECC电路的时序。
图4是示出根据本公开的一些实施例的逻辑树的操作的表示的图表。图表400描绘逻辑树的特定实例实施例的逻辑操作。举例来说，所述图表可表示图3的校验子产生器315中的一或多个逻辑树的操作。
图表400示出跨越第一行的字节的索引和跨越第二行的所述位内的位的索引。因此，图表400的列表示输入到逻辑树的数据位(例如，图3的RD或PWD)。在图4的实例实施例中，逻辑树接收128个数据位且产生8个奇偶校验位。在其它实例实施例中可使用更多或更少数据位和/或奇偶校验位。
图表400的行(前两个索引行除外)表示由逻辑树产生的不同奇偶校验位。在图4的实例实施例中，从128个数据位产生8个奇偶校验位(S0到S7)。在其它实例实施例中可使用更多或更少奇偶校验位。
图表400中的每一条目表示所述数据位是否用以产生对应奇偶校验位。图表中为一的条目可表示数据位使用，而零的条目可表示数据位未用以产生所述奇偶校验位。因此，跨越图表400的一行进行读取，具有一的条目可表示逻辑上组合(例如，经由XOR门)以产生所述奇偶校验位的所有数据位。
图表400划分成第一部分410和第二部分420。所述两个部分可表示由单独的泵处理(例如，循序地)的数据的部分。在图4的实施例中，存在两个泵，其中的每一个可接收数据的一部分，所述数据在此情况下以一半划分。因此，由于在此实施例中数据包含128位，因此在第一泵期间处理64位，且在第二泵期间处理64位。其它布置可用以将若干数据位划分成其它部分，例如三分之一、四分之一等。在一些实施例中，不同部分可包含不同数目的位(例如，第一部分可具有第一数目的位，第二部分可具有不同于第一数目的第二数目的位，等等)。
框412、414、416、422、424和426分别表示部分410和420的区段，其可用于逻辑树的布局以帮助管理在不同泵期间对逻辑树的输入。举例来说，应注意框412和422含有彼此相同的条目，框416和426含有彼此相同的条目，且框414和424含有逻辑上彼此互补的行。
确保第一部分410与第二部分420之间存在至少一个差异可为有用的。这可帮助确保在产生奇偶校验位的过程中不丢失数据位中的一或多个的信息。举例来说，至少一行(例如，至少一个奇偶校验位)在第一部分410和第二部分420中可具有不同条目。在图4的实例实施例中，框414和424分别突出显示在两个部分410与420之间不同地计算的两个行(奇偶校验位)。在其它实例实施例中，更多或更少奇偶校验位可具有差异。
图5是根据本公开的一些实施例的校验子产生器的框图。在一些实施例中，校验子产生器500可表示图4中布置的逻辑树逻辑的实例实施方案。在一些实施例中，校验子产生器500可包含于图3的校验子产生器315中。校验子产生器500示出用作写入操作的部分的逻辑树的组件。图6更详细描述用作读取操作的部分的校验子产生器(其可为校验子产生器500，但具有图5中省略的示出的额外组件)。图5和6表示图表400的特定实施方案。在其它实例实施例中可使用其它实施方案。
校验子产生器500示出若干逻辑树(例如，XOR树)510-516，其中的每一个包含将位进行组合的若干逻辑门。逻辑树510-516可以如图4的图表400中所描述的方式组合位。举例来说，逻辑树510可通过以图4的框412和422中示出的方式组合输入的64位而产生四个奇偶校验位(例如，第一奇偶校验位S0可涉及对每隔一个输入位进行异或，等等)。逻辑树516可实施图4的框416和426。逻辑树512和514可如本文更详细描述实施图4的框414和424。
校验子产生器500包含多路复用器502-506，其管理将输入数据(BUS0-127)分裂为两个部分，其中的每一部分可作为泵位D0-63提供。出于简洁起见，省略了用以控制多路复用器502-506(和锁存器520)的时序信号(例如，泵信号)。例如校验子产生器500等实例逻辑树的操作的时序将在图7中更详细论述。
多路复用器502沿着输入数据总线接收数据，例如图3的写入数据PWD(或图3的读取数据RD，如在图6中更详细论述)。在图5的实例实施例中，输入数据总线BUS包含128个数据位(例如，BUS0-BUS127)。多路复用器502可基于泵信号的状态在总线上提供数据的第一部分或在总线上提供数据的第二部分作为泵位D0-63。因此，多路复用器502可在第一时间提供数据的第一部分(例如，泵位D0-63是BUS0-63)，且在第二时间提供数据的第二部分(例如，D0-63是BUS64-127)。
由于逻辑树510和516表示在泵之间并不改变的逻辑树的操作(例如，图4的框412、422、416和426)，因此它们可从多路复用器502接收选择的部分。由于逻辑树512和514表示在泵之间改变的逻辑树的部分(例如，图4的框414和424)，因此随后可能需要数据的部分的进一步修改。
在图5的实例实施例中，逻辑树512和514表示彼此在逻辑上互补的操作。确切地说，在第一泵期间，图4的框414示出奇偶校验位S5是使用一个部分的第一个32位产生的，而奇偶校验位S6是使用所述部分的第二个32位产生的，且框424示出奇偶校验位S5是使用第二个32位产生的，且奇偶校验位S6是使用第一个32位产生的。因此，使用另外的多路复用器504和506，其将泵位D0-63分裂为第一半部和第二半部。响应于第一泵信号，多路复用器504可将选择的部分的第一半部(例如，泵位D0到D31)提供到逻辑树512，而多路复用器506可将选择的部分的第二半部(例如，位D32到D63)提供到逻辑树514。因此，在第一泵期间，逻辑树512可接收数据总线位BUS0-31，而XOR树514可接收数据总线位BUS32-63。在第二泵期间，多路复用器504和506可反转，且多路复用器504可将位D32到D63提供到逻辑树512，而多路复用器506可将位D0到D31提供到XOR树514。因此，在第二泵期间，逻辑树512可接收数据总线位BUS96-BUS127，而逻辑树514可接收数据总线位BUS64-95。多路复用器504和506可响应于与多路复用器502相同的信号或者一或多个不同信号。
逻辑树510-516可各自基于所接收的输入数据(例如，D0-D63或其部分)产生一或多个部分奇偶校验位N0到N7。举例来说，逻辑树510产生五个部分奇偶校验位N0到N4，而XOR树512到516各自分别产生一个位N5到N7。一组锁存器520可存储响应于总线数据的第一部分(例如，在第一泵期间)产生的部分奇偶校验位。第一泵信号(和/或具有与第一泵信号相关的时序的信号)可致使锁存器520存储在第一泵期间产生的值N0到N7。存储于锁存器520中的值可为相应多个XOR门530中的每一个的一个输入。XOR门的第二输入可直接联系到值N0到N7中的一个。因此，在第二泵期间，XOR门530可各自组合N0到N7的第二泵值与存储于锁存器520中的相应一个中的N0到N7的第一泵值。XOR门530的输出可表示奇偶校验位P0到P7。因此，每一奇偶校验位P0到P7是通过组合在第一泵期间产生的部分奇偶校验位与在第二泵期间产生的部分奇偶校验位而作出。
图6是根据本公开的一些实施例的校验子产生器的框图。在一些实施例中，校验子产生器600可表示图4中布置的逻辑树逻辑的实例实施方案。在一些实施例中，校验子产生器600可包含于图3的校验子产生器315中。校验子产生器600示出用作读取操作的部分的逻辑树的组件。校验子产生器600可大体上类似于图5的校验子产生器500，不同之处在于图6示出用以产生校验子位S0到S7作为读取操作的部分的额外组件。
出于简洁起见，由于逻辑树600包含许多与校验子产生器500相同的组件，因此相对于图5已经描述的组件和操作将不相对于图6再次重复。
在读取操作期间，例如XOR门640等额外逻辑门可用以将基于读取数据产生的奇偶校验位(例如，BUS0-BUS127)和与所述数据相关联的读取奇偶校验位(例如，BUS128-BUS135)进行比较。每一XOR门640可将从读取数据产生的奇偶校验位(例如，XOR门530的输出)与读取奇偶校验位BUS128-BUS135中的相应一个进行比较。读取奇偶校验位BUS128到BUS135可以任何时序提供到XOR门640，例如作为第一泵或第二泵的部分。
图7是根据本公开的一些实施例的ECC电路的实例操作的时序图。在一些实施例中，时序图700可表示图4到6中表示的ECC电路的操作。如那些实施例中，在时序图700中，读取/写入128个数据位且基于那些数据位产生8个奇偶校验位。
时序图大体上开始于初始时间t0，此时沿着总线BUS0-127提供读取或写入数据(Rd/Wr数据)。读取或写入数据可作为存取操作(例如，读取或写入操作)的部分提供。读取/写入数据可提供到ECC电路(例如，图3的ECC电路300)。
在第一时间t1，将数据划分成第一部分。恰好在时间t1之前，多路复用器信号MUX可在第一状态中激活以指示耦合到读取/写入数据的多路复用器(例如，图5到6的502)应当提供读取/写入数据的第一部分。举例来说，在第一状态中，多路复用器信号MUX可致使多路复用器提供读取/写入数据的位的第一半部作为泵位D0-63(例如，Bus0-63)。
在第二时间t2，各种逻辑树(例如，图5的510到516)可提供各种初步奇偶校验位N0-7。在此同一时间，锁存器时钟Lat时钟可激活，其可致使初步奇偶校验位N0-7经锁存于相应锁存器(例如，图5的520)中。这可将锁存器输出设定为用于数据部分Bus0-63的初步奇偶校验位N0-7。
恰好在第三时间t3之前，多路复用器信号MUX可改变为第二状态，其可致使多路复用器提供数据BUS0-127的第二部分作为泵位D0-63。换句话说在时间t3，D0-63的值可改变为BUS64-127。在时间t4，各种逻辑树可完成处理数据的第二部分，且初步奇偶校验位N0-7可基于数据的第二部分BUS64-127改变为新值。此时，逻辑门(例如，图5到6的XOR门530)可组合用于存储于锁存器中的数据的第一部分(例如，BUS0-63)的初步奇偶校验位与用于数据的第二部分(例如，BUS64-127)的初步奇偶校验位以产生总体奇偶校验位P0-7。
虽然图7中未图示，但应理解，可使用额外信号。举例来说，图5到6的多路复用器504和506可由未图示的额外多路复用器信号操作。
图8是示出根据本公开的一些实施例的逻辑树的操作的表示的图表。图8的图表800可大体上类似于图4的图表400，不同之处在于图8的图表800描绘其中输入数据划分成四个泵(而不是图4中描绘的两个)的实施例。出于简洁起见，类似于图4中所述的那些特征将不相对于图8再次重复。
在图表800中，128位分裂成各自32位的四个不同泵。每一泵表示分别在框810、820、830和840中分别示出的数据的一部分。每一部分具有表示在泵之间不改变的逻辑的框。举例来说，框812、822、832和842全部具有彼此相同的条目。每一部分还具有在泵之间改变的框。举例来说，框814不相同于框824。
图9是根据本公开的一些实施例的校验子产生器的框图。在一些实施例中，校验子产生器900可表示图8的图表800中布置的逻辑树逻辑的实例实施方案。在一些实施例中，校验子产生器900可包含于图3的校验子产生器315中。校验子产生器900可大体上类似于图5的校验子产生器500，不同之处在于校验子产生器900使用四个泵(例如，数据划分成四个部分)而不是图5中所示的两个泵(和两个部分)。出于简洁起见，由于校验子产生器900可大体上类似于图5的校验子产生器500，因此类似于先前相对于图5已经描述的那些的特征和操作将不相对于图9重复。
校验子产生器900示出若干逻辑树910-916，其中的每一个包含以树方式布置的若干逻辑门(例如，XOR门)，所述树方式在此实例中是基于图8的图表800中示出的输入模式。因此，逻辑树910可实施框812、822、832和842，逻辑树912和914可实施框814、824、834和844，且逻辑树916可实施框816、826、836和846。应注意，由于与图5的逻辑树510-516(其中的每一个每次处理64位)相比，逻辑树910-916中的每一个每次处理较少位(例如，32)，因此逻辑树910-916可包含较少逻辑门且因此可占用较少空间(且汲取较少电力)。
多路复用器902可将所接收数据BUS0-127分裂为四个部分且循序地提供每一部分作为泵位D0-31。因此第一泵可包含BUS0-31，第二泵可包含BUS32-63，第三泵可包含BUS63-95，且第四泵可包含BUS96-127。因此，操作多路复用器902的多路复用器控制信号可具有四个状态。时序产生器(未示出)可控制例如多路复用器控制信号(和操作锁存器920的锁存信号)等信号的时序。可通过例如与读取和写入操作相关联的信号等各种命令信号激活时序产生器。
并非如图5中将泵位分裂为不同部分(例如，第一半部和第二半部)，逻辑树912和914可仅在某些泵期间接收数据。多路复用器904和906可控制泵位D0-31何时分别提供到逻辑树912和914。在图9的实施例中，第一多路复用器904可通过第一和第四泵(例如，BUS0-31和BUS96-127)但在第二和第三泵(例如，数据BUS32-63和BUS63-95)期间可阻挡泵位。第二多路复用器906可在第二和第三泵期间通过泵位，但可在第一和第四泵期间阻挡泵位。多路复用器904和906可由与多路复用器902相同的多路复用器信号操作或可由不同多路复用器控制信号操作。
虽然图9中未示出，但类似于图5与6之间的差异，在读取操作期间在校验子产生器900中可使用额外特征。
图10是根据本公开的一些实施例的方法的框图。在一些实施例中，方法1000可由图1到9中描述的系统或设备中的一或多个实施。
方法1000可大体上以框1010开始，其描述将多个数据位划分为第一部分和第二部分。例如数据位可与例如读取或写入操作等存取操作相关联。举例来说，128个数据位。数据位可由多路复用器接收，所述多路复用器可循序地提供部分。例如可响应于处于第一状态的多路复用器信号而提供第一部分，同时可响应于多路复用器信号处于第二状态而提供第二部分。
框1010可通常随后是框1020，其描述在第一时间基于第一部分产生第一初步奇偶校验位。第一初步奇偶校验位可由逻辑树(例如，图5的510到516产生)。第一初步奇偶校验位可存储于锁存器中。
框1020可通常随后是框1030，其描述在第二时间基于第二部分产生第二初步奇偶校验位。在一些实施例中，第二初步奇偶校验位可由与第一初步奇偶校验位相同的逻辑树产生。
框1030可通常随后是框1040，其描述组合第一初步奇偶校验位和第二初步奇偶校验位以产生奇偶校验位。举例来说，例如XOR门等逻辑门可组合第一和第二初步奇偶校验位。在一些实施例中，第一初步奇偶校验位可从锁存器接收。
在一些实施例中，方法1000可包含产生额外奇偶校验位。在一些实施例中，这些还包含基于第一部分的第一半部产生第三初步奇偶校验位，基于第一部分的第二半部产生第四初步奇偶校验位，且组合第三和第四初步奇偶校验位以产生第二奇偶校验位。
当然，应了解，本文中所描述的实例、实施例或过程中的任一个可与一或多个其它实例、实施例及/或过程组合或分离及/或在根据本发明系统、装置和方法的单独装置或装置部分当中执行。
最后，上文的论述仅旨在说明本发明系统，且不应解释为将所附权利要求书限于任何特定实施例或实施例群组。因此，虽然已参考示范性实施例详细地描述了本发明系统，但还应了解，在不脱离如在所附权利要求书中所阐述的本发明系统的更广和既定精神和范围的情况下，所属领域的技术人员可设计众多修改和替代实施例。因此，说明书和附图应以说明性方式看待，且并不旨在限制所附权利要求书的范围。

Claims (20)

1.一种设备，其包括：
错误校正码ECC电路，其经配置以接收多个数据位且基于所述多个数据位提供多个奇偶校验位，其中所述ECC电路经配置以
在第一时间基于所述多个数据位的第一部分产生初步奇偶校验位的第一集合，
在所述第一时间之后的第二时间基于所述多个数据位的第二部分产生初步奇偶校验位的第二集合，且
基于初步奇偶校验位的所述第一集合和第二集合产生所述多个奇偶校验位。
2.根据权利要求1所述的设备，其中所述ECC电路包括：
多路复用器，其经配置以将所述多个数据位分裂成所述第一部分和所述第二部分；以及
逻辑树，其经配置以产生初步奇偶校验位的所述第一集合中的至少一个和所述第二集合中的至少一个。
3.根据权利要求2所述的设备，其中所述ECC电路进一步包括：
锁存器，其经配置以存储初步奇偶校验位的所述第一集合；以及
逻辑门，其经配置以组合初步奇偶校验位的所述第二集合与存储于所述锁存器中的初步奇偶校验位的所述第一集合。
4.根据权利要求2所述的设备，其中所述ECC电路进一步包括：
第二逻辑树，其经配置以基于所述多个数据位的所述第一部分的第一半部提供初步奇偶校验位的所述第一集合中的至少一个，且经配置以基于所述多个数据位的所述第二部分的第二半部提供初步奇偶校验位的所述第二集合中的至少一个。
5.根据权利要求1所述的设备，其进一步包括存储器阵列，其中作为写入操作的部分，所述多个数据位和所述多个奇偶校验位写入到所述存储器阵列。
6.根据权利要求1所述的设备，其进一步包括存储器阵列，其中作为读取操作的部分，所述多个数据位连同多个读取奇偶校验位一起从所述存储器阵列读取。
7.根据权利要求6所述的设备，其中所述ECC电路进一步经配置以组合所述多个读取奇偶校验位与所述多个奇偶校验位以产生多个校验子位，且其中所述ECC电路进一步经配置以基于所述多个校验子位定位所述多个数据位中的错误。
8.一种错误校正码ECC电路，其包括：
多路复用器，其经配置以接收多个数据位，且在第一时间提供所述多个数据位的第一部分作为泵位且在所述第一时间之后的第二时间提供所述多个数据位的第二部分作为所述泵位；
逻辑树，其经配置以基于泵位提供初步奇偶校验位；以及
逻辑门，其经配置以根据基于所述多个数据位的所述第一部分的第一初步奇偶校验位和基于所述多个数据位的所述第二部分的第二初步奇偶校验位产生奇偶校验位。
9.根据权利要求8所述的ECC电路，其进一步包括：
第二多路复用器，其经配置以接收所述泵位，且在所述第一时间提供输入位的第一半部且在所述第二时间提供所述泵位的第二半部；以及
第二逻辑树，其经配置以基于从所述第二多路复用器接收的所述泵位的所述半部提供另一初步奇偶校验位，其中第二奇偶校验位是基于所述另一初步奇偶校验位。
10.根据权利要求9所述的ECC电路，其进一步包括：
第三多路复用器，其经配置以接收所述泵位，且在所述第一时间提供所述泵位的所述第二半部且在所述第二时间提供所述泵位的所述第一半部；以及
第三逻辑树，其经配置以基于从所述第三多路复用器接收的所述泵位的所述半部提供额外初步奇偶校验位，其中第三奇偶校验位是基于所述额外初步奇偶校验位。
11.根据权利要求8所述的ECC电路，其进一步包括经配置以在所述第一时间之后锁存所述第一初步奇偶校验位的锁存器，其中所述逻辑门经配置以基于所述第二初步奇偶校验位和存储于所述锁存器中的所述第一初步奇偶校验位产生所述奇偶校验位。
12.根据权利要求8所述的ECC电路，其进一步包括第二逻辑门，所述第二逻辑门经配置以作为读取操作的部分基于所述奇偶校验位和读取奇偶校验位产生校验子位。
13.根据权利要求8所述的ECC电路，其中所述多路复用器进一步经配置以在所述第二时间之后的第三时间提供所述多个数据位的第三部分作为所述泵位，且在所述第三时间之后的第四时间提供所述多个数据位的第四部分作为所述泵位，且
其中所述逻辑门经配置以根据所述第一初步奇偶校验位、所述第二初步奇偶校验位、基于所述多个数据位的所述第三部分的第三初步奇偶校验位以及基于所述多个数据位的所述第四部分的第四初步奇偶校验位产生所述奇偶校验位。
14.根据权利要求13所述的ECC电路，其进一步包括：
第一锁存器，其经配置以存储所述第一初步奇偶校验位；
第二锁存器，其经配置以存储所述第二初步奇偶校验位；以及
第三锁存器，其经配置以存储所述第三初步奇偶校验位。
15.一种方法，其包括：
将多个数据位划分为第一部分和第二部分；
在第一时间基于所述第一部分产生第一初步奇偶校验位；
在所述第一时间之后的第二时间基于所述第二部分产生第二初步奇偶校验位；以及
组合所述第一初步奇偶校验位和所述第二初步奇偶校验位以产生奇偶校验位。
16.根据权利要求15所述的方法，其进一步包括：
将所述多个数据位划分为所述第一部分、所述第二部分、第三部分和第四部分；
在所述第二时间之后的第三时间基于所述第三部分产生第三初步奇偶校验位；
在所述第三时间之后的第四时间基于所述第四部分产生第四初步奇偶校验位；以及
组合所述第一、所述第二、所述第三和所述第四初步位以产生所述奇偶校验位。
17.根据权利要求15所述的方法，其进一步包括：
作为读取操作的部分从存储器阵列读取所述多个数据位和多个读取奇偶校验位；
组合所述多个奇偶校验位与所述多个读取数据位以产生校验子位；以及
基于所述校验子位校正所述多个数据位中的错误。
18.根据权利要求15所述的方法，其进一步包括在所述第一时间之后锁存所述第一初步奇偶校验位。
19.根据权利要求15所述的方法，其进一步包括：
基于所述第一部分的第一半部产生第三初步奇偶校验位；
基于所述第一部分的第二半部产生第四初步奇偶校验位；以及
组合所述第三初步奇偶校验位和所述第四初步奇偶校验位以产生第二奇偶校验位。
20.根据权利要求15所述的方法，其进一步包括作为写入操作的部分将所述多个数据位和所述奇偶校验位写入到存储器阵列。
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