CN111833952B - 用于熔丝锁存器冗余的设备和方法 - Google Patents

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Abstract

本申请涉及用于熔丝锁存器冗余的设备和方法。本公开的实施例涉及用于存储地址的使能状态的设备和方法。所述地址可以从熔丝阵列广播到熔丝锁存器，并且可以与使能信息相关联。所述熔丝锁存器可以包含多个使能锁存电路，所述多个使能锁存电路中的每个使能锁存电路共同接收所述使能信息，并且所述多个使能锁存电路中的每个使能锁存电路可以以使能位形式存储所述使能信息。所述使能锁存电路中的每个使能锁存电路可以基于所存储的使能位的状态提供相应的使能信号。使能逻辑电路可以提供总体使能信号，所述总体使能信号的状态由来自所述多个使能锁存电路的所有所述使能信号的状态确定。

Description

用于熔丝锁存器冗余的设备和方法
技术领域
本公开总体上涉及半导体装置，并且更具体地说，涉及半导体存储器装置。具体地说，本公开涉及一种如动态随机存取存储器(DRAM)等存储器。
背景技术
信息可以存储在存储器单元中，所述存储器单元可以组织成行(字线)和列(位线)。在存储器装置的制造和使用中的各个点处，一或多个存储器单元可能发生故障(例如，变得不能存储信息、不能被存储器装置访问等)并且可能需要修复。
存储器装置可以定向成修复故障的存储器单元。存储器装置可以含有可以在修复操作中使用的存储器的另外的行(其也可以称为冗余行)和存储器的另外的列(冗余列)。在修复操作期间，可以重新定向与缺陷存储器单元相关联的地址，使得地址现在改为与冗余行和/或冗余列相关联。可能期望提高修复操作的可靠性。
发明内容
在本公开的一个实施例中，提供了一种设备。所述设备包括：第一使能锁存电路，所述第一使能锁存电路被配置成接收熔丝总线数据并且基于所述熔丝总线数据提供第一使能信号；第二使能锁存电路，所述第二使能锁存电路被配置成接收所述熔丝总线数据并且基于所述熔丝总线数据提供第二使能信号；以及使能逻辑，所述使能逻辑被配置成基于所述第一使能信号和所述第二使能信号提供第三使能信号，其中响应于所述第三使能信号而访问与所述第一使能锁存电路和所述第二使能锁存电路相关联的存储器单元行或列。
在本公开的一个实施例中，提供了一种设备。所述设备包括：存储器阵列，所述存储器阵列包括成行和成列布置的多个存储器单元；以及多个熔丝锁存电路，所述多个熔丝锁存电路各自与所述存储器阵列的行或列相关联，其中所述多个熔丝锁存电路中的每个熔丝锁存电路包括：多个使能锁存电路，所述使能锁存电路中的每个使能锁存电路被配置成存储与接收到的地址相关联的使能信息并且基于所存储的使能信息提供多个冗余使能信号中的相应一个冗余使能信号；使能逻辑电路，所述使能逻辑电路被配置成基于来自所述多个使能锁存电路的所述多个冗余使能信号提供总体使能信号；以及地址逻辑电路，所述地址逻辑电路被配置成基于所述地址、所述总体使能信号和外部地址访问所述行或所述列。
根据本公开的一个实施例，提供了一种方法。所述方法包括：将存储器地址分配给一组冗余存储器单元；将所述存储器地址广播到与所述一组冗余存储器单元相关联的熔丝锁存电路，所述熔丝锁存电路包括多个使能锁存电路；基于由所述使能锁存电路中的每个使能锁存电路提供的多个使能信号确定所述冗余存储器单元的总体使能状态；以及基于访问地址、所述存储器地址和所述总体使能状态访问所述一组冗余存储器单元。
附图说明
图1是根据本公开的实施例的半导体装置的框图。
图2是表示根据本公开的实施例的存储器装置的框图。
图3是示出根据本公开的实施例的熔丝锁存电路的框图。
图4是描绘根据本公开的实施例的熔丝锁存电路的示意图。
图5是描绘根据本公开的实施例的管理熔丝锁存器的方法的流程图。
具体实施方式
以下对某些实施例的描述本质上仅是示例性的，并且并非旨在限制本公开的范围或其应用或用途。在以下对本发明的系统和方法的实施例的详细描述中，对附图进行了参考，所述附图形成详细描述的一部分，且在附图中通过说明方式示出了可以实践所描述的系统和方法的具体实施例。足够详细地对这些实施例进行描述以使得本领域的技术人员能够实践当前所公开的系统和方法，并且应理解的是，可以利用其它实施例并且在不偏离本公开的精神或范围的情况下，可以做出结构上和逻辑上的改变。此外，为了清楚起见，当某些特征对本领域的技术人员来说是显而易见的时，将不会讨论对所述某些特征进行的详细描述，以免模糊对本公开的实施例的描述。因此以下详细描述不应被视为具有限制意义，并且本公开的范围仅由所附权利要求来限定。
半导体存储器装置可以将信息存储在多个存储器单元中。信息可以以二进制码的形式存储，并且每个存储器单元可以以逻辑高(例如，“1”)或逻辑低(例如，“0”)的形式存储信息的一或多个位。可以在字线(行)和位线(列)的交叉处组织存储器单元。存储器可以进一步组织成一或多个存储器库，所述存储器库中的每个存储器库可以包含多个行和列。在操作期间，存储器装置可以接收命令和指定一或多个行和一或多个列的地址，然后在所指定的行和列的交叉处(和/或沿整个行/列)执行存储器单元上的命令。
某些存储器单元可能是有缺陷的，并且含有缺陷存储器单元的行通常可以称为缺陷行(或坏行或错误的行)，而含有缺陷存储器单元的列通常可以称为缺陷列(或坏列或错误的列)。缺陷存储器单元可能无法存储信息和/或可能以其它方式变得对存储器装置不可访问。存储器装置可以执行一或多个修复操作，以便解决缺陷存储器单元。通常，修复操作可以涉及重新分配指代缺陷行/列的地址，使得所述地址改为指代功能行/列。
例如，存储器库通常可以包含存储器的多个另外的行和/或另外的列，所述另外的行和/或另外的列通常可以分别称为冗余行和冗余列。在修复操作期间，可以重新定向与包含缺陷存储器单元(例如，与缺陷行/列相关联的行/列地址)的一组存储器单元相关联的地址，使得所述地址改为与冗余存储器单元的组之一相关联。存储器可以包含用于将地址分配给冗余行的存储器元件。例如，存储器可以包含非易失性存储器元件，如布置在熔丝阵列中的熔丝(或反熔丝)。熔丝的状态可以在用于将地址重新分配给冗余行的修复操作期间永久地改变。
使能信息可以与冗余行相关联以指示冗余行现在处于使用中。使能信息通常可以以使能位形式存储在锁存电路中。因为使能信息通常可以仅为单个位，所以如果锁存器故障且改变存储的位的状态，则所述使能信息特别易于出现错误。
本公开总体上涉及用于存储与存储器的冗余行或冗余列相关联的使能信息的设备和方法。每个冗余行/列可以与熔丝锁存电路相关联，所述熔丝锁存电路可以包含存储已修复地址的地址锁存器以及多个使能锁存器，所述多个使能锁存器中的每个使能锁存器基于使能信息存储使能位。因为有多个冗余使能锁存器，所以使能信息丢失的可能性可以急剧降低。
在一些实施例中，如果多个冗余使能锁存器没有共享同一的信息(例如，如果使能锁存器之一的状态已改变)，则使能逻辑可以用于基于存储在使能锁存器中的使能位来确定总体使能信息。在一些实施例中，因为通常可以假设大多数冗余行不处于使用中，所以使能逻辑可以将总体使能信息向特定结果(例如，禁用)偏置。即使冗余使能锁存器中的一或多个冗余使能锁存器发生故障(例如，改变所存储的使能位的状态)，这也可能会增加保留原始使能信息的几率。
图1是根据本公开的至少一个实施例的半导体装置的框图。半导体装置100可以是集成在单个半导体芯片上的半导体存储器装置，如DRAM装置。
半导体装置100包含存储器阵列118。存储器阵列118示出为包含多个存储器库。在图1的实施例中，存储器阵列118示出为包含八个存储器库BANK0-BANK7。可以在其它实施例的存储器阵列118中包含更多或更少的库。每个存储器库包含多个字线WL、多个位线BL和/BL以及布置在多个字线WL与多个位线BL和/BL的交叉处的多个存储器单元MC。可以由行解码器108执行对字线WL的选择，并且可以由列解码器110执行对位线BL和/BL的选择。在图1的实施例中，行解码器108包含每个存储器库的相应的行解码器并且列解码器110包含针对每个存储器库的相应的列解码器。位线BL和/BL耦接到相应的读出放大器(SAMP)。来自位线BL或/BL的读取数据由读出放大器SAMP放大并且通过互补本地数据线(LIOT/B)、传输门(TG)和互补主数据线(MIOT/B)传输到读取/写入放大器120。相反，通过互补主数据线MIOT/B、传输门TG和互补本地数据线LIOT/B将从读取/写入放大器120输出的写入数据传输到读出放大器SAMP并且将所述写入数据写入耦接到位线BL或/BL的存储器单元MC中。
装置还包含熔丝阵列125，所述熔丝阵列含有可以存储关于存储器阵列118中的地址的信息的多个非易失性存储元件。熔丝阵列125包含如熔丝或反熔丝等非易失性存储元件。每个熔丝可以处于其是导电的第一状态中并且可以“熔断”以使熔丝改为绝缘的。每个反熔丝可以处于其是非导电的第一状态中直到其“熔断”以使反熔丝改为导电的。每个熔丝/反熔丝在其熔断时可以永久地改变。每个熔丝/反熔丝可以被认为是位，其在熔断前处于一个状态中并且在熔断后永久地处于第二状态。例如，熔丝可以在其熔断前表示逻辑低并且在其熔断后表示逻辑高，而反熔丝可以在其熔断前表示逻辑高并且在其熔断后表示逻辑低。
可以通过熔丝库地址FBA表示具体的熔丝/反熔丝组，所述FBA可以指定熔丝阵列125内的组中的熔丝/反熔丝中的每个熔丝/反熔丝的物理位置。与特定FBA相关联的一组熔丝/反熔丝的状态可以进而对与存储器阵列118的一或多个存储器单元相关联的地址进行编码。例如，所述一组熔丝/反熔丝可以具有表示行地址的状态。可以沿熔丝总线(FB)128“扫描”熔丝阵列125中的地址信息并输出到熔丝锁存器119中，所述熔丝锁存器可以是行锁存器或列锁存器。虽然在图1的实例中仅描述了行锁存器，但是应当理解，可以改为(或除此之外还可以)使用列锁存器并且列锁存器可以以如本文中描述的行锁存器119类似的方式运行。
每个行锁存器119可以与存储器阵列118的特定字线相关联。在一些实施例中，只有存储器阵列118的冗余行(例如，指定用于修复操作中的行)可以与行锁存器119相关联。可以沿熔丝总线128从熔丝阵列125中扫描输出存储在一组给定熔丝/反熔丝中的地址并且所述地址可以由特定的行锁存器119存储。以这种方式，存储在熔丝阵列125中的地址可以与存储器阵列118的特定行相关联。行锁存器119还可以存储与地址相关联的使能信息，所述使能信息可以指示冗余行现在在使用中。然后，地址和存储在行锁存器119中的使能信息可以将访问命令定向到与行锁存器119相关联的字线。
行锁存器119中的每个行锁存器可以包含存储地址的地址锁存器以及多个使能锁存器，所述多个使能锁存器中的每个使能锁存器冗余地存储与地址相关联的使能信息。在一些实施例中，使能信息可以是单个位，其中一个逻辑状态(例如，高逻辑状态)指示行在使用中，而另一个逻辑状态(例如，低逻辑状态)指示行是开放的(例如，不在使用中)。使能锁存器可以存储使能位并且各自可以基于存储的使能位的值提供使能信号。使能逻辑电路可以基于使能信号确定总体使能信号的值。总体使能信号可以表示使能信息的原始状态，并且所述使能信息因其是基于多个单独的使能锁存电路而可能较不易于出现错误。
使能信息可以是基于沿熔丝总线128提供的地址。例如，使能信息可以作为设置有地址的额外位而被包含，使得如果地址信息的长为n位，则行锁存器可以从熔丝总线128接收n+1位，其中额外位含有使能信息。在一些实施例中，使能信息可以基于地址的一或多个位的状态确定。
在行锁存器119中的给定的一个行锁存器中，使能锁存电路中的每个使能锁存电路可能间歇性地发生故障。故障可能会引起存储在发生故障的使能锁存电路中的使能信息的状态发生变化(例如，从高改变为低或从低改变为高)。如果总体使能信号仅基于单个使能锁存器，则这会造成原始使能信息丢失。然而，因为有各自单独地存储同一使能信息的多个使能锁存器，所以随着每个另外的使能锁存电路的增加，(例如，由于所有使能锁存器发生故障)使能信息丢失的可能性将降低。使能逻辑电路可以耦接到给定行锁存器119的使能锁存电路中的每个使能锁存电路并且可以基于存储在使能锁存电路中的每个使能锁存电路中的使能信息确定行锁存器的总体使能信号。然后，总体使能信号可以用于确定与行锁存器119相关联的行在存储器装置100的访问操作(例如，读取、写入等)期间是否处于使用中。
如果使能锁存电路中的信息彼此不完全一致，则使能逻辑电路可以使用内部逻辑来确定总体使能信号。在一些实施例中，使能逻辑电路可以向特定结果偏置。当期望大多数冗余行总体上处于同一状态中时，这可能是有用的。例如，在许多场景中，可以假设大多数冗余行将不会被启用。在此类场景中，使能逻辑电路可以将总体使能信号向被禁用偏置。这可以有助于增加总体使能信号与原始使能信息匹配的可能性。
熔丝逻辑电路126可以沿熔丝总线128定位。熔丝逻辑电路126可以沿熔丝总线128监测信息并且可以沿熔丝总线128选择性地改变信息。例如，熔丝逻辑电路126可以包含易失性存储器元件(例如，存储器单元、锁存电路等)并且能够在不改变熔丝阵列125的状态的情况下执行“软”修复。在软修复中，熔丝逻辑电路126可以监测熔丝总线128并且基于存储在易失性存储器元件中的地址沿熔丝总线128选择性地改变信息，使得将易失性存储器元件中的地址(而不是存储在熔丝阵列125中的地址)广播到行锁存器119。
半导体装置100可以采用多个外部端子，所述多个外部端子包含耦接到用于接收命令和地址以及CS信号的命令和地址(C/A)端子，用于接收时钟CK和/CK的时钟端子，用于提供数据的数据端子DQ以及用于接收电源电位VDD、VSS、VDDQ和VSSQ的电源端子。
向时钟端子供应提供给输入电路112的外部时钟CK和/CK。外部时钟可以是互补的。输入电路112基于CK和/CK时钟生成内部时钟ICLK。ICLK时钟提供给命令解码器110和内部时钟发生器114。内部时钟发生器114基于ICLK时钟提供各种内部时钟LCLK。LCLK时钟可以用于各种内部电路的定时操作。内部数据时钟LCLK提供给输入/输出电路122以对包含在输入/输出电路122中的电路的操作进行定时，例如提供给数据接收器以对写入数据的接收进行定时。
可以向C/A端子供应存储器地址。供应给C/A端子的存储器地址通过命令/地址输入电路102传输到地址解码器104。地址解码器104接收地址并将经解码的行地址XADD供应给行解码器108并且将经解码的列地址YADD供应给列解码器110。地址解码器104还可以供应指示经解码的库地址BADD，所述BADD可以指示含有经解码的行地址XADD和列地址YADD的存储器阵列118的库。可以向C/A端子供应命令。命令的实例包含用于控制各种操作的定时的定时命令、用于访问存储器的访问命令，如用于执行读取操作的读取命令和用于执行写入操作的写入命令，以及其它命令和操作。访问命令可以与一或多个行地址XADD、列地址YADD和库地址BADD相关联以指示要访问的一或多个存储器单元。
命令可以通过命令/地址输入电路102以内部命令信号的形式提供给命令解码器106。命令解码器106包含用于解码内部命令信号的电路以生成用于执行操作的各种内部信号和命令。例如，命令解码器106可以提供用于选择字线的行命令信号和用于选择位线的列命令信号。
装置100可以接收作为行激活命令ACT的访问命令。当接收到行激活命令ACT时，向库地址BADD和行地址XADD及时供应行激活命令ACT。
装置100可以接收作为读取命令的访问命令。当接收到读取命令时，向库地址BADD和列地址YADD及时供应读取命令，并且从对应于行地址XADD和列地址YADD的存储器阵列118中的存储器单元读取读取数据。例如，行解码器可以访问与具有与XADD匹配的地址的行锁存器119相关联的字线。读取命令由命令解码器106接收，所述命令解码器提供内部命令使得将来自存储器阵列118的读取数据提供给读取/写入放大器120。行解码器108可以将地址XADD与存储在行锁存器119中的地址进行匹配，然后可以访问与所述行锁存器119相关联的物理行。读取数据通过输入/输出电路122从数据端子DQ输出到外部。
装置100可以接收作为写入命令的访问命令。当接收到写入命令时，向库地址BADD和列地址YADD及时供应写入命令，并且将供应给数据端子DQ的写入数据写入到对应于行地址XADD和列地址YADD的存储器阵列118中的存储器单元。写入命令由命令解码器106接收，所述命令解码器提供内部命令使得写入数据由输入/输出电路122中的数据接收器接收。行解码器108可以将地址XADD与存储在行锁存器119中的地址进行匹配，然后访问与所述行锁存器119相关联的物理行。还可以将写入时钟提供给外部时钟端子以对由输入/输出电路122的数据接收器接收写入数据进行定时。写入数据通过输入/输出电路122供应给读取/写入放大器120，并且通过读取/写入放大器120提供给存储器阵列118以写入存储器单元MC。
装置100还可以接收使其执行自动刷新操作的命令。刷新信号AREF可以是在命令解码器106接收到指示自动刷新命令的信号时被激活的脉冲信号。刷新信号AREF提供给刷新地址控制电路116。刷新地址控制电路116将刷新行地址RXADD提供给行解码器108，所述行解码器可以刷新由刷新行地址RXADD指示的字线WL。刷新地址控制电路116可以控制刷新操作的定时，并且可以生成和提供刷新地址RXADD。
向电源端子供应电源电位VDD和VSS。电源电位VDD和VSS供应给内部电压发生器电路124。内部电压发生器电路124基于供应给电源端子的电源电位VDD和VSS生成各种内部电位VPP、VOD、VARY、VPERI等。内部电位VPP主要用于行解码器108中，内部电位VOD和VARY主要用于存储器阵列118中包含的读出放大器SAMP中，并且内部电位VPERI用于许多外围电路块中。
还向电源端子供应电源电位VDDQ和VSSQ。电源电位VDDQ和VSSQ供应给输入/输出电路122。在本公开的实施例中，供应给电源端子的电源电位VDDQ和VSSQ可以是与供应给电源端子的电源电位VDD和VSS相同的电位。在本公开的另一个实施例中，供应给电源端子的电源电位VDDQ和VSSQ可以是与供应给电源端子的电源电位VDD和VSS不同的电位。供应给电源端子的电源电位VDDQ和VSSQ用于输入/输出电路122，使得由输入/输出电路122产生的电源噪声不会传播到其它电路块。
图2是表示根据本公开的实施例的存储器装置的框图。图2示出熔丝总线228从一对熔丝阵列225a和225b通过存储器阵列200的传输路径。在一些实施例中，存储器阵列200可以是图1的存储器阵列118的实施。然而，存储器阵列200包含16个库230而不是先前参考存储器阵列118所讨论的八个库。16个库230组织成各自有四个库230的四个库组(BG0-BG3)。库230中的每个库与行锁存器219和列锁存器232的组相关联。
可以沿熔丝总线228从熔丝阵列225a-b中将地址扫描输出作为熔丝数据的一部分。在图2的特定实施例中，可以有一对熔丝阵列225a和225b。熔丝阵列225a可以包含通常可以用于存储行地址的第一部分的地址信息的反熔丝组。熔丝阵列225b可以包含通常可以用于存储行地址的第二部分的地址信息的熔丝组。在一些实施例中，行地址可以基于分配给地址的数值在第一部分与第二部分之间进行划分。例如，地址可以通过数值进行分类，可以将具有较小值的行地址分配给熔丝阵列225a，而将具有较大值的行地址分配给熔丝阵列225b。因为可以将地址的值表达为二进制数，所以对于具有较高值的数，数的大多数位可以处于高逻辑电平，而具有较低值的数的大多数位可以处于低逻辑电平。因此，可以更高效地存储包含默认处于高逻辑电平的熔丝的熔丝阵列225b中的高值地址以及包含默认处于低逻辑电平的反熔丝的熔丝阵列225a中的低值地址。因此，分配给熔丝阵列225b的高值地址要求熔断的熔丝可能比所述高值地址要求要在熔丝阵列225a中熔断的反熔丝少。
在一些实施例中，熔丝阵列225a可以包含反熔丝并且可以是非反相熔丝阵列(因为反熔丝的默认值是低逻辑电平)，并且熔丝阵列225b可以包含熔丝并且是反相熔丝阵列。在一些实施例中，可能需要对从反相熔丝阵列225b提供的地址进行“反相”(例如，将低逻辑电平换成高逻辑电平并且反之亦然)。
虽然熔丝阵列225a和225b的组织将继续作为示例实施方案在本文中讨论，但是应当理解，在其它实施例中可以使用组织一或多个熔丝阵列中的地址的其它方法。例如，单个熔丝阵列可以仅与熔丝、仅与反熔丝或与其混合一起使用。
在广播操作期间，熔丝阵列225a-b可以沿熔丝总线228广播熔丝数据，所述熔丝数据可以包含存储在熔丝阵列225a-b中的行地址。在图2的特定实施例中，在广播操作期间，熔丝逻辑电路226可以从熔丝阵列225a沿熔丝总线部分227a接收地址的一部分并且从熔丝阵列225b沿熔丝总线部分227b接收地址的一部分。无论沿熔丝总线228提供的是来自第一熔丝总线部分227a的地址还是来自第二熔丝总线部分227b的地址，熔丝逻辑电路226都可以通过对所述地址进行交替来将地址组合到熔丝总线228上。为了清楚起见，沿熔丝总线部分227a提供的地址可以称为“偶”地址并且沿熔丝总线部分227b提供的地址可以称为“奇”地址。应当理解，偶地址和奇地址是指地址存储在其中的熔丝阵列225a-b，并且两个熔丝总线部分227a-b均可以包含具有是偶数数值和奇数数值的地址。
如先前所讨论的，熔丝逻辑电路226可以沿熔丝总线228提供数据。熔丝逻辑电路226可以在沿熔丝总线228提供来自熔丝总线部分227a的偶地址与提供来自熔丝总线部分227b的奇地址之间交替。熔丝逻辑电路226还可以基于熔丝总线的数据来执行一或多个操作。例如，如果熔丝阵列225a-b之一是反相熔丝阵列，则熔丝逻辑电路226可以对从反相熔丝阵列提供的地址的值进行反相。
熔丝总线228可以通过一或多个选项电路240传递数据。选项电路240可以包含可以沿熔丝总线228与地址进行交互的存储器的各种设置。例如，选项电路240可以包含熔丝设置，如测试模式和电源熔丝。可以通过选项电路240锁存和/或读取存储在熔丝阵列225a-b中的数据，然后所述选项电路可以基于沿熔丝总线228提供的选项数据确定存储器的一或多个特性。
在传递通过选项电路240之后，熔丝总线228可以在传递通过所有存储器库230的列锁存器232之前传递通过所有存储器库230的行锁存器219。除了沿熔丝总线228提供(包含地址数据的)熔丝数据之外，熔丝逻辑电路226还可以沿熔丝总线228提供一或多个选择信号。选择信号可以与沿熔丝总线的数据的特定包相关联，并且可以确定数据的特定包与沿熔丝总线228的哪个电路相关联。例如，如果行锁存器选择信号处于有效状态，则这可以指示数据的包将要存储在行锁存器219中。在一些实施例中，这可以利用来自熔丝总线228的地址覆写已经存储在行锁存器219中的地址。进一步地，选择信号可以用于指定旨在存储数据的包(例如，库组选择信号、库选择信号等)的具体行锁存器219的特定位置。
通过监测熔丝总线228上的数据、提供具体选择信号以及选择性地改变熔丝总线228上的某些数据，熔丝逻辑电路226可以在存储器上执行各种修复操作。行锁存器219和列锁存器232可以接收和存储在修复操作期间提供的地址，并且存储器可以基于存储在行锁存器和列锁存器中的一或多个地址以及存储在其中的使能状态对访问操作进行定向。
图3是示出根据本公开的实施例的熔丝锁存电路的框图。在一些实施例中，熔丝锁存电路300可以实施图1的熔丝锁存器119、图2的行锁存器219和/或图2的列锁存器232。熔丝锁存电路300包含地址锁存器341和多个使能锁存电路342。地址锁存器341存储来自沿熔丝总线提供的熔丝数据(FuseData)的地址FA。使能锁存电路342中的每个使能锁存电路可以接收关于地址FA的使能信息。使能锁存电路342中的每个使能锁存电路将相应的使能信号(En1到Enn)提供给逻辑电路344，所述逻辑电路基于使能信号(En1到Enn)确定总体使能信号En。地址逻辑电路346可以基于来自熔丝总线的地址FA、来自使能逻辑电路344的总体使能信号和外部供应的地址RA在与熔丝锁存电路300相关联的一组存储器单元(例如，存储器单元行或列)上执行访问操作。
熔丝锁存电路300可以沿熔丝总线接收熔丝数据(FuseData)。FuseData可以通过熔丝阵列(例如，图1的熔丝阵列125)和/或熔丝逻辑电路(例如，图1的熔丝逻辑电路126)提供。沿熔丝总线的FuseData可以包含将要存储在熔丝锁存电路300中的地址。在一些实施例中，熔丝总线还可以包含选择信号，所述选择信号可以用于激活用于存储与选择信号相关联的FuseData的具体熔丝锁存电路300。当熔丝锁存电路300通过选择信号激活时，可以在锁存电路300中读取并存储熔丝总线上的地址。
地址FA可以存储在地址锁存器341中。地址FA可以包含多个位，并且可以广播到熔丝锁存电路300以将地址FA与熔丝锁存电路300相关联的冗余行/列相关联。尽管示出为单个框，但是地址锁存器341可以包含多个单独的锁存电路，所述多个单独的锁存电路中的每个锁存电路可以存储地址FA的位之一。
来自熔丝总线的地址可以与使能信息相关联。在一些实施例中，地址可以与包含使能信息的额外位相关联。在一些实施例中，使能信息可以含在地址的一或多个位中。当使能信息在多于一个位中时，所述使能信息可以从地址中提取并且可以在以使能位的形式存储在使能熔丝锁存器342中的每个使能熔丝锁存器中之前减少到单个位的信息。
在一些实施例中，可以分裂输入到冗余熔丝锁存器342的熔丝数据，使得仅将含有使能信息的一或多个位提供给使能熔丝锁存器342并且仅将含有地址信息的位提供给地址锁存器341。在一些实施例中，使能锁存电路342中的每个使能锁存电路可以保存地址FA以及使能信息并且可以将熔丝总线上的所有数据都提供给所有冗余熔丝锁存器342。
使能锁存电路342可以共同耦接到来自熔丝总线的使能信息。使能锁存电路342中的每个使能锁存电路可以接收并且可以存储同一使能信息。在一些实施例中，使能锁存电路342可以以使能位的形式存储使能信息。在一些实施例中，熔丝总线还可以携带选择信号，所述选择信号可以激活使能锁存电路342并且可以使所述使能锁存电路存储与选择信号相关联的熔丝总线上的信息。
使能锁存电路342中的每个使能锁存电路可以基于存储在相应的使能锁存电路342中的使能信息提供相应的使能信号(En1到Enn)。使能逻辑电路344可以接收来自使能锁存电路342中的每个使能锁存电路的使能信号En1到Enn。使能逻辑电路344可以提供具有基于所有使能信号En1到Enn的值的总体使能信号。例如，如果没有使能锁存电路342发生故障，则所有使能信号En1到Enn都应当具有同一值，并且总体使能信号En的值可以与使能信号En1到Enn的值匹配。
如果使能锁存电路342中的一或多个使能锁存电路发生故障，则所有使能信号En1到Enn可能不具有同一值。在这种情况下，使能逻辑电路344可以使用各种标准来确定总体使能信号En的值。例如，在一些实施例中，使能逻辑电路344可以将总体使能信号En的值设置成使能信号En1到Enn中的大多数使能信号的值。
在一些实施例中，使能逻辑电路344可以向特定结果偏置。例如，使能逻辑电路344可以仅在所有使能信号En1到Enn均处于有效电平的情况下提供处于有效电平(例如，处于高逻辑电平)的总体使能信号En并且可以仅在使能信号En1到Enn中的任何使能信号是无效的情况下提供处于无效电平的总体使能信号En。在相比另一个值，通常更期望使能状态的一个值的情况下，这可能是有用的。在此特定实例中，通常可能期望大多数的冗余行/列未被使用，并且因此将总体使能信号偏置成无效可能是有用的。在使能信号En1到Enn没有全部共享同一值的情况下，这会提高总体使能信号En的可靠性(例如，增加总体使能信号En与来自熔丝数据的原始使能信息匹配的几率)。
熔丝锁存电路300还可以包含可以用于将访问定向到耦接到熔丝锁存电路300的一组存储器单元(例如，行或列)的地址逻辑电路346。地址逻辑电路346可以将存储在地址锁存电路341中的地址FA与以访问操作的一部分的形式(例如，从图1的行解码器108或列解码器110)提供的外部地址RA进行比较。如果地址FA与外部地址RA匹配，并且如果总体使能信号En是有效的，则可以访问与熔丝锁存电路300相关联的行或列。地址逻辑电路346可以基于来自使能逻辑电路344的总体使能信号En的状态激活。在一些实施例中，当总体使能信号En处于有效电平时，地址逻辑电路346可以仅将地址RA与存储的地址FA进行比较。
图4是描绘根据本公开的实施例的熔丝锁存电路的示意图。在一些实施例中，熔丝锁存电路400可以实施图3的熔丝锁存电路300。
熔丝锁存电路400包含锁存电路439，所述锁存电路包含地址锁存器441、第一冗余使能锁存器442a和第二冗余使能锁存器442b。图4示出具有存储使能信息的两个使能锁存电路442a-b和存储地址信息的单独的地址锁存器441的示例实施例。锁存电路439接收来自熔丝总线(例如，图1的熔丝总线128)的数据(fuseData)。锁存电路439受到信号fuseSel、fusePointer和fuseRst以及与门448、或门450和反相器452和454的控制。第一冗余使能锁存电路442a和第二冗余使能锁存电路442b分别将第一使能信号En1和第二使能信号En2提供给提供总体使能信号En的与门444。地址锁存器441可以将地址Fn(和反相地址FnF)提供给或非门446，所述或非门可以基于一或多个地址和外部地址RALF提供匹配信号M。
锁存电路439可以用于存储来自熔丝总线(例如，图1的熔丝总线128)的信息。在图4的示例实施例中，锁存电路439包含基于来自熔丝总线的数据fuseData存储不同信息的不同锁存器(例如，地址锁存器441和冗余使能锁存器442a-b)。例如，地址锁存器441存储地址Fn，而使能锁存器442a-b中的每个使能锁存器基于与地址Fn相关联的使能信息存储使能位。
锁存电路439中的单独的锁存器441-442b中的每个锁存器可以以类似的方式操作。在一些实施例中，与冗余使能锁存器442a-b相比，地址锁存器441可以存储更多的位，以便存储整个地址Fn。单独的锁存器441-442b中的每个锁存器包含数据输入端子D、一对锁存器端子Lat和LatF和一对输出端子Q和QF。所有单独的锁存器441-442b可以共同耦接到同一输入中。在一些实施例中，锁存电路439可以被视为具有三个输入(例如，fuseData、fuseLoad和fuseLoadF)和四个输出(Fn、FnF、En1和En2)的单个电路元件。
地址锁存器441可以在输入端子D处接收fuseData信号并且可以保存沿熔丝总线提供的熔丝地址Fn。熔丝地址Fn可以从熔丝阵列(例如，图1的熔丝阵列125)中提供。熔丝地址Fn可以包含多个位，所述多个位中的每个位可以基于熔丝阵列中的熔丝/反熔丝的状态具有某一状态。地址锁存器441可以存储地址Fn的所有位。地址锁存器441可以在输出端子Q处提供地址Fn，并且可以在反相的输出端子QF处提供地址FnF的反相。反相地址FnF可以具有作为地址Fn中的每个对应位的相反值的位。在一些实施例中，地址Fn和反相的地址FnF两者都可以与外部地址RALF进行比较以便考虑可以将熔丝总线上的(例如，来自反相熔丝阵列225a的)一些地址反相。如本文中更详细地讨论的，地址锁存器441可以基于锁存器信号fuseLoadF和fuseLoad保存沿fuseData提供的地址。
第一使能锁存器442a和第二使能锁存器442b两者都可以基于沿熔丝总线提供的数据fuseData保存使能信息。在一些实施例中，可以将使能信息编码为二进制使能位，所述二进制使能位具有指示行被启用的第一状态和指示行未被启用的第二状态。在一些实施例中，使能信息可以基于地址Fn的一或多个位。类似于地址锁存器441，第一使能锁存器442a和第二使能锁存器442b可以基于信号fuseLoadF和fuseLoad保存使能位。各自基于相应的存储的使能位，第一使能锁存器442a可以提供第一使能信号En1，并且第二使能锁存器442b可以提供第二使能信号En2。在一些实施例中，第一使能锁存器442a和第二使能锁存器442b可以彼此相同。
存储器装置(例如，图1的装置100)可以提供可以用于指示熔丝锁存器400应沿fuseData保存数据的一或多个选择信号。在图4的示例实施例中，示出了三个选择信号fuseSel、fusePointer和fuseRst。用信号通知锁存电路439以保存fuseData上的信息的信号fuseLoadF和fuseLoad可以基于fuseSel、fusePointer和fuseRst的值。
信号fuseSel和fusePointer以作为到与门448的输入的方式提供。只有当fuseSel和fusePointer两者都处于高逻辑电平提供时，与门448才可以提供处于高电平的信号。或门450可以接受与门448的输出作为输入并且还可以接受fuseRst作为输入。当fuseSel和fusePointer两者都处于高逻辑电平时，或者当fuseRst处于高逻辑电平时，或门450的输出可以因此处于高逻辑电平。信号fuseSel和fusePointer可以用于对关于应激活熔丝锁存器中的哪个熔丝锁存器的信息进行编码，并且可以处于高逻辑电平提供给特定的熔丝锁存器以激活所述特定的熔丝锁存器。信号fuseRst可以用于对熔丝锁存器进行复位。
或门450的输出可以用于生成锁存器信号fuseLoad和fuseLoadF。或门450的输出耦接到串联的两个反相器452和454。第一反相器452的输出是信号fuseLoad，并且第二反相器454的输出是fuseLoadF。
第一使能锁存器442a将第一使能信号En1提供给与门444的第一输入，并且第二使能锁存器442b将第二使能信号En2提供给与门444的其它输入。与门444在输入En1和En2两者都处于高逻辑电平时可以提供处于高电平的总体使能信号En，否则所述与门可以提供处于低逻辑电平的总体使能信号En。假设使能锁存电路442a-b都没有改变状态，则使能信号En1和En2两者处于同一状态，并且总体使能信号En可以与所述状态匹配。如果冗余使能锁存电路442a-b中的任一个冗余使能锁存电路改变状态，则总体使能信号En可以处于低逻辑电平提供。以所述方式，熔丝锁存电路400可以向提供处于低逻辑电平的总体使能信号En偏置。总体使能信号En可以用于确定是否已经(例如，以修复操作的一部分的形式)使用与熔丝锁存器400相关联的冗余行/列。
可以将外部地址(例如，与访问操作相关联的地址)RALF提供给熔丝锁存器400。异或非门446可以将外部地址RALF与由地址锁存器441提供的地址Fn和反相地址FnF进行比较。如果外部地址RALF与地址Fn或反相地址FnF中的任一个地址匹配，则异或非门446可以提供处于高电平的匹配信号M。处于高逻辑电平的匹配信号M可以指示访问操作应在与熔丝锁存器400相关联的一组存储器单元(例如，行或列)上执行。
在一些实施例中，总体使能信号En和匹配信号M可以用于确定是否应响应于外部地址RALF而访问与锁存电路400相关联的行/列。在一些实施例中，如果总体使能信号En处于高逻辑电平，则异或非门446可以仅将外部地址RALF与地址锁存器441中的地址进行比较。
图5是描绘根据本公开的实施例的管理熔丝锁存器的方法的流程图。方法500可以由图1-4中描述的装置中的一或多个装置实施。
方法500可以包含描述修复存储器地址的框510。存储器地址可以通过将所述存储器地址分配给一组冗余存储器单元(例如，冗余行或列)来修复。在修复操作期间，可以确定特定地址指代一组(例如，行或列)缺陷存储器单元。可以执行修复操作，其中将地址重新分配给新的一组存储器单元，所述新的一组存储器单元可以是冗余的一组存储器单元。可以(例如，通过图2的熔丝逻辑电路226)标识开放的冗余的一组存储器单元。可以改变熔丝阵列(例如，图1的125)中的熔丝/反熔丝的状态以指示已经将地址重新分配给开放的一组冗余存储器单元。
方法500可以包含框520，所述框描述将存储器地址广播到与所述一组冗余存储器单元相关联的熔丝锁存电路，所述熔丝锁存电路包括多个使能锁存电路。地址可以通过熔丝阵列(例如，图1的熔丝阵列125)沿熔丝总线(例如，图1的熔丝总线128)以熔丝数据的一部分形式广播。熔丝总线可以传递通过串联的多个熔丝锁存器，如行锁存器(例如，图2的行锁存器219)和/或列锁存器(例如，图2的列锁存器232)。所述一组冗余存储器单元可以与特定的熔丝锁存电路相关联。
在一些实施例中，熔丝总线还可以携带可以指定多个熔丝锁存器中的特定的一个熔丝锁存器的一或多个选择信号。选择信号可以使所述多个使能锁存电路保存与地址相关联的使能信息。在一些实施例中，使能信息可以以地址的一部分的形式包含。
方法500可以包含描述基于由使能锁存电路中的每个使能锁存电路提供的使能信号确定冗余存储器单元的总体使能状态的框530。使能锁存电路可以各自基于存储在其中的使能信息(如框520中讨论的)提供使能信号。使能逻辑电路可以基于使能信号确定总体使能状态。在一些实施例中，使能逻辑电路可以向某个结果偏置。在一些实施例中，使能逻辑电路可以返回第一结果，直到所有使能信号具有第二值，在这种情况下，可以提供第二结果。
方法500可以包含描述基于访问地址、存储器地址和总体使能状态访问所述一组冗余存储器单元的框540。作为访问命令的一部分，访问地址可以通过例如行解码器和/或列解码器(例如，图1的108或110)来提供。可以将存储器地址与访问地址比较以确定存储器地址或其反相是否与访问地址匹配。如果存储器地址与访问地址匹配并且总体使能信号有效，则可以将访问操作定向到与所述多个使能锁存电路相关联的所述一组冗余存储器单元。
当然，应当理解，本文中描述的实例、实施例或过程中的任一实例、实施例或过程可以与一或多个其它实例、实施例和/或过程进行组合或根据本发明系统、装置和方法在单独的装置或装置部分中分离和/或执行。
最后，上述讨论旨在仅仅说明本发明系统并且不应该被解释为将所附权利要求限制于任何特定实施例或实施例组。因此，虽然已经参考示例性实施例对本系统进行了具体的详细描述，但是应当理解，本领域的普通技术人员可以在不脱离权利要求中阐述的本发明系统的更广泛和预期的精神和范围的情况下设想出各种修改和替代性实施例。因此，说明书和附图应被视为是说明性的并且并非旨在限制所附权利要求的范围。

Claims (20)

1.一种存储器设备，其包括：
第一使能锁存电路，所述第一使能锁存电路被配置成接收熔丝总线数据并且基于所述熔丝总线数据提供第一使能信号；
第二使能锁存电路，所述第二使能锁存电路被配置成接收所述熔丝总线数据并且基于所述熔丝总线数据提供第二使能信号；以及
使能逻辑电路，所述使能逻辑电路被配置成基于所述第一使能信号和所述第二使能信号提供第三使能信号，其中响应于所述第三使能信号而访问与所述第一使能锁存电路和所述第二使能锁存电路相关联的存储器单元行或列。
2.根据权利要求1所述的存储器设备，其中所述使能逻辑电路是与门。
3.根据权利要求1所述的存储器设备，其进一步包括熔丝阵列，所述熔丝阵列被配置成提供所述熔丝总线数据，其中所述熔丝总线数据的值基于所述熔丝阵列的多个熔丝的状态。
4.根据权利要求1所述的存储器设备，其进一步包括地址逻辑电路，所述地址逻辑电路被配置成基于所述第三使能信号、基于所述熔丝总线数据的地址和外部地址访问所述存储器单元行或列。
5.根据权利要求1所述的存储器设备，其中所述第一使能锁存电路和所述第二使能锁存电路具有相同的配置。
6.根据权利要求1所述的存储器设备，其中所述第一使能锁存电路的输入与所述第二使能锁存电路的输入共同耦接到熔丝总线。
7.根据权利要求1所述的存储器设备，其中所述第一使能锁存电路和所述第二使能锁存电路各自被配置成基于与所述熔丝总线数据相关联的使能信息存储使能位，并且基于相应的所存储的使能位提供相应的所述第一使能信号和所述第二使能信号。
8.一种存储器设备，其包括：
存储器阵列，所述存储器阵列包括成行和成列布置的多个存储器单元；以及
多个熔丝锁存电路，所述多个熔丝锁存电路各自与所述存储器阵列的行或列相关联，其中所述多个熔丝锁存电路中的每个熔丝锁存电路包括：
多个使能锁存电路，所述使能锁存电路中的每个使能锁存电路被配置成存储与接收到的地址相关联的使能信息并且基于所存储的使能信息提供多个冗余使能信号中的相应一个冗余使能信号；
使能逻辑电路，所述使能逻辑电路被配置成基于来自所述多个使能锁存电路的所述多个冗余使能信号提供总体使能信号；以及
地址逻辑电路，所述地址逻辑电路被配置成基于所述地址、所述总体使能信号和外部地址访问所述行或所述列。
9.根据权利要求8所述的存储器设备，其中所述使能逻辑电路被配置成当所述多个冗余使能信号中的每个冗余使能信号处于第一逻辑电平时提供处于所述第一逻辑电平的所述总体使能信号并且在所述多个冗余使能信号中的任何冗余使能信号处于第二逻辑电平的情况下提供处于所述第二逻辑电平的所述总体使能信号。
10.根据权利要求8所述的存储器设备，其进一步包括熔丝阵列，所述熔丝阵列被配置成提供所述地址。
11.根据权利要求10所述的存储器设备，其进一步包括熔丝总线，所述熔丝总线将所述熔丝阵列耦接到所述多个熔丝锁存电路。
12.根据权利要求8所述的存储器设备，其中所述多个熔丝锁存电路中的每个熔丝锁存电路包括地址锁存器，所述地址锁存器被配置成存储所述地址。
13.根据权利要求8所述的存储器设备，其中所述地址的使能状态编码在所述地址的至少一个位中。
14.根据权利要求8所述的存储器设备，其中所述多个熔丝锁存电路中的每个熔丝锁存电路与所述存储器阵列的冗余行或冗余列相关联。
15.一种用于存储器的方法，其包括：
将存储器地址分配给一组冗余存储器单元；
将所述存储器地址广播到与所述一组冗余存储器单元相关联的熔丝锁存电路，所述熔丝锁存电路包括多个使能锁存电路；
基于由所述使能锁存电路中的每个使能锁存电路提供的多个使能信号确定所述冗余存储器单元的总体使能状态；以及
基于访问地址、所述存储器地址和所述总体使能状态访问所述一组冗余存储器单元。
16.根据权利要求15所述的方法，其进一步包括改变熔丝阵列中的一组熔丝中的至少一个熔丝的状态，并且其中广播所述存储器地址包括广播所述一组熔丝的状态。
17.根据权利要求15所述的方法，其进一步包括将与所述地址相关联的使能信息存储在所述多个使能锁存电路中并且基于所存储的使能信息确定所述多个使能信号的值。
18.根据权利要求17所述的方法，其进一步包括基于所述地址的至少一个位确定所述使能信息的值。
19.根据权利要求15所述的方法，其中当所述多个使能信号中的每个使能信号处于第一电平时，所述总体使能状态确定处于所述第一电平，否则所述总体使能状态确定处于第二电平。
20.根据权利要求19所述的方法，其中所述第一电平与所述一组冗余存储器单元正被使用相关联，并且所述第二电平与所述一组冗余存储器单元未被使用相关联。
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