KR102031143B1 - 데이터 저장회로 및 이를 포함하는 메모리의 리페어 회로 - Google Patents

데이터 저장회로 및 이를 포함하는 메모리의 리페어 회로

Info

Publication number
KR102031143B1
KR102031143B1 KR1020120146318A KR20120146318A KR102031143B1 KR 102031143 B1 KR102031143 B1 KR 102031143B1 KR 1020120146318 A KR1020120146318 A KR 1020120146318A KR 20120146318 A KR20120146318 A KR 20120146318A KR 102031143 B1 KR102031143 B1 KR 102031143B1
Authority
KR
South Korea
Prior art keywords
data
signal
repair
valid
bit
Prior art date
Application number
KR1020120146318A
Other languages
English (en)
Other versions
KR20140005751A (ko
Inventor
정정수
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Publication of KR20140005751A publication Critical patent/KR20140005751A/ko
Application granted granted Critical
Publication of KR102031143B1 publication Critical patent/KR102031143B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
    • G11C17/16—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM using electrically-fusible links
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/785—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes

Landscapes

  • For Increasing The Reliability Of Semiconductor Memories (AREA)

Abstract

데이터 저장회로는, 멀티 비트의 데이터와 상기 데이터의 유효성을 나타내는 유효신호를 저장하는 저장부; 및 상기 유효신호와 상기 멀티 비트의 데이터 중 특정 비트의 데이터를 비교해 상기 멀티 비트의 데이터의 유효성을 판단하는 판단부를 포함한다.

Description

데이터 저장회로 및 이를 포함하는 메모리의 리페어 회로{DATA STORING CIRCUIT AND REPAIR CIRCUIT OF MEMORY DEVICE INCLUDING THE SAME}
본 발명은 데이터 저장회로에 관한 것으로, 더욱 상세하게는 레이저 퓨즈 또는 이-퓨즈와 같은 원-타임 프로그램 셀로 구성되는 데이터 저장회로에 관한 것이다.
퓨즈의 컷팅 여부에 따라 논리값이 달라지는 신호(데이터)를 출력하는 레이저 퓨즈, 및 트랜지스터의 게이트 옥사이드가 럽쳐(rupture)되었는지의 여부에 따라 논리값이 달라지는 신호를 출력하는 이-퓨즈는 각종 반도체 장치에 적용되어 사용되고 있는데, 그 대표적인 적용예로 메모리장치가 있다.
일반적으로, 메모리장치는 리던던시 셀을 구비하고 불량이 발생한 셀을 리던던시 셀로 대체함으로써 제조 수율을 향상시키는 리던던시 방식을 사용한다. 웨이퍼 공정이 종료되고 테스트 과정에서 불량 셀이 발견되면, 발견된 불량 셀을 리던던시 셀로 대체해야 한다. 그러기 위해서는 발견된 불량 셀의 어드레스를 저장해야 하는데, 불량 셀의 어드레스를 저장하기 위해 일반적으로 레이저 퓨즈 또는 이-퓨즈를 사용한다. 그런데, 레이저 퓨즈와 이-퓨즈는 한번 프로그램하면(한번 데이터의 논리값을 변경하면)다시 데이터의 논리값을 변경하는 것이 불가능하다. 예를 들어, 레이저 퓨즈를 컷팅한 후에 이를 다시 되돌리는 것은 불가능하며, 이-퓨즈를 럽쳐한 이후에 이를 다시 되돌리는 것은 불가능하다. 이러한 이유로 레이저 퓨즈 또는 이-퓨즈로 구성된 메모리 셀을 원-타임 프로그램 셀이라고 한다.
도 1은 원-타임 프로그램 셀로 구성되는 저장회로에 저장되는 정보의 형태를 나타낸 도면이다.
도 1을 참조하면, 저장회로(100)는 7비트의 데이터를 저장하기 위한 저장소들(111~117)과 데이터의 유효성을 저장하기 위한 저장소(121)를 포함한다. 여기서 각각의 저장소들(111~117, 121)은 레이저 퓨즈 또는 이-퓨즈와 같은 원-타임 프로그램 셀(데이터의 논리값을 한번만 변경할 수 있는 셀)로 구성된다.
저장소들(111~117)에 저장되는 7비트의 데이터는 저장회로가 저장하는 데이터가 되며, 저장소(121)에 저장되는 신호는 저장소들(111~117)에 저장되는 데이터의 유효성을 나타낸다. 예를 들어, 저장소(121)에 저장된 신호가 '1'의 값을 가지면, 저장소들(111~117)에 저장된 데이터는 유효한 데이터이며, 저장소(121)에 저장된 신호가 '0'의 값을 가지면 저장소들(111~117)에 저장된 데이터는 무효의 데이터로 판정된다.
원-타임 프로그램 셀은 데이터의 논리값을 초기값으로부터 한번만 변경할 수 있다. 예를 들어, 초기값이 '0'이라면 이값을 '1'로 한번만 변경할 수 있으며, 초기값이 '1'이라면 이값을 '0'으로 한번만 변경할 수 있다. 이하에서는 원-타임 프로그램 셀의 초기값이 '0'이라고 가정하고 설명하기로 한다.
저장회로(100)에 다음의 표 1과 같은 데이터를 저장했다고 가정하자.
EN D6 D5 D4 D3 D2 D1 D0
1 1 0 1 1 1 0 0
표 1에 따르면, 저장회로(100)에 저장된 데이터는 '1011100'이며, 저장소(121)에 '1'이 저장되어 있으므로 이 데이터는 유효한 데이터(즉 사용되어야 할 데이터)이다. 만약, 저장회로(100)에 '1011100'의 데이터를 저장한 후에, 기록된 데이터가 잘못되었다고 판단된다면, EN에 저장된 데이터를 '0'으로 변경해 저장회로에 저장된 데이터가 사용되는 것을 막아야 한다. 그러나, 저장소(121)는 원-타임 프로그램 셀로 구성되기 때문에, 저장소(121)에 저장된 데이터를 다시'0'으로 변경하는 것은 불가능하다.
본 발명의 실시예들은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로, 원-타임 프로그램 셀을 사용하는 저장회로에서, 잘못된 프로그램을 무효화할 수 있는 효율적인 방식을 제공한다.
상기한 목적을 달성하기 위한 본 발명의 일실시예에 따른 데이터 저장회로는, 멀티 비트의 데이터와 상기 데이터의 유효성을 나타내는 유효신호를 저장하는 저장부; 및 상기 유효신호와 상기 멀티 비트의 데이터 중 특정 비트의 데이터를 비교해 상기 멀티 비트의 데이터의 유효성을 판단하는 판단부를 포함한다.
상기 판단부는 상기 유효신호와 상기 특정 비트의 데이터가 논리값이 동일한지/아닌지의 여부에 따라 상기 멀티 비트의 데이터의 유효성을 판단할 수 있다.
상기 저장부는 데이터의 논리값을 한번 변경가능한 원-타임 프로그램 셀들을 포함할 수 있다.
또한, 본 발명의 일실시예에 따른 메모리의 리페어 회로는, 멀티 비트의 리페어 어드레스와 상기 리페어 어드레스의 유효성을 나타내는 유효신호를 저장하는 저장부; 상기 유효신호와 상기 멀티 비트의 리페어 어드레스의 특정 비트를 비교해 상기 리페어 어드레스의 유효성을 판단해 유효 판단신호를 생성하는 판단부; 상기 유효 판단신호와 상기 리페어 어드레스를 저장하는 래치부; 및 상기 유효 판단신호가 활성화된 경우에, 외부에서 입력된 어드레스와 상기 래치부에 저장된 리페어 어드레스를 비교해 리페어 신호를 생성하는 어드레스 비교부를 포함한다.
또한, 본 발명의 일실시예에 따른 집적회로 칩은, 다수의 데이터 셋 -각 데이터 셋은 멀티 비트의 데이터로 구성됨- 과 각 데이터 셋에 대응하는 유효신호를 저장하는 이-퓨즈 어레이; 상기 이-퓨즈 어레이로부터 출력되는 유효신호와 상기 유효신호에 대응하는 데이터 셋의 특정 비트 데이터를 비교해, 유효 판단신호를 생성하는 판단부; 상기 유효 판단신호와 이에 대응하는 데이터 셋을 전달하기 위한 버스; 클럭을 이용해 다수의 선택신호를 생성하는 선택신호 생성부; 및 상기 다수의 선택신호 중 자신에 대응하는 선택신호에 의해 활성화되어, 상기 버스로 전달되는 유효 판단신호와 이에 대응하는 데이터 셋을 저장하는 다수의 래치 셋을 포함한다.
본 발명의 실시예에 따르면, 유효신호와 특정 비트의 데이터의 비교를 통해 저장부에 저장된 데이터의 유효성이 판단된다. 따라서, 저장부에 저장된 데이터를 추가적인 저장소 없이 무효화할 수 있다는 장점이 있다.
도 1은 원-타임 프로그램 셀로 구성되는 저장회로에 저장되는 정보의 형태를 나타낸 도면.
도 2는 본 발명에 따른 데이터 저장회로의 일실시예 구성도.
도 3은 도 2의 데이터 저장회로가 적용된 메모리장치의 일실시예 구성도.
도 4는 본 발명에 따른 집적회로 칩의 일실시예 구성도.
도 5는 도 4의 선택신호 생성부(430)의 일실시예 구성도.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2는 본 발명에 따른 데이터 저장회로의 일실시예 구성도이다.
도 2를 참조하면, 데이터 저장회로는 저장부(210), 판단부(230), 및 래치부(240)를 포함한다.
저장부(210)는 7비트의 데이터(D0~D6)를 저장하기 위한 저장소들(211~217)과 데이터(D0~D6)의 유효성을 나타내는 유효신호(EN)를 저장하는 저장소(218)를 포함한다. 저장소들(211~218)은 그 어떤 종류의 메모리 셀로도 구성될 수 있으나, 본 발명의 효과를 고려할 때 레이저 퓨즈 또는 이-퓨즈와 같은 원-타임 프로그램 셀인 것이 바람직하다. 도 2에서는 저장부(210)가 7비트의 데이터(D0~D7)를 저장하는 것을 예시하였으나, 저장부(210)가 저장하는 데이터의 비트수가 용도에 맞게 변경 가능함은 당연하다.
판단부(230)는 유효신호(EN)와 멀티 비트의 데이터(D0~D6) 중 특정 비트의 데이터(D6)를 비교해 멀티 비트 데이터(D0~D6)의 유효성을 판단한다. 판단부(230)는 유효신호(EN)와 특정 비트의 데이터(D6)의 논리값이 동일한지/아닌지의 여부에 따라 멀티 비트 데이터의 유효성을 판단한다. 만약, 유효신호(EN)와 데이터(D6)의 논리값이 동일하면 멀티 비트 데이터(D0~D6)가 유효한 데이터라 판단하고, 그렇지 않으면 멀티 비트 데이터(D0~D6)가 유효하지 않은 데이터라 판단한다. 판단부(230)는 유효신호(EN)와 데이터(D6)를 입력받는 XOR게이트로 구성될 수 있다. 판단부(230)에서 출력되는 신호(EN_N)가 바로 데이터(D0~D6)의 유효성을 나타내는 신호가 된다. 도 2에서는 판단부(230)가 유효신호(EN)와 데이터(D6)를 비교하는 것으로 예시하였지만 이는 예시일 뿐이다. 판단부(230)는 데이터 중 미리 정해진 특정 비트(예, D2 또는 D5)와 유효신호(EN)를 비교하여 데이터(D0~D6)의 유효성을 판단할 수 있다.
래치부(240)는 판단부(230)가 판단한 멀티 비트 데이터의 유효성(EN_N)과 멀티 비트 데이터(D0~D6)를 저장한다. 래치부(240)에 저장된 정보가 바로 데이터 저장회로를 이용하는 시스템이 사용하는 정보가 된다. 데이터 저장회로를 이용하는 시스템이 저장부(210)에 저장된 데이터(D0~D6)와 판단부(230)의 출력신호(EN_N)를 직접 이용할 수도 있으므로, 래치부(240)는 반드시 필요한 구성은 아니다.
표 2는 저장부(210)에 저장된 정보가 잘못된 경우 이를 어떻게 무효화하는지를 나타낸 표이다.
EN_N EN D6 D5 D4 D3 D2 D1 D0
기록내용 1 1 0 1 1 0 1 1 0
무효화 1->0 1 0->1 1 1 0 1 1 0
표 2를 참조하면, 처음에 '0110110'의 데이터(D0~D6)가 기록되고 이 데이터가 유효한 것으로 표시되어 있다. 이를 무효화하기 위해서는 유효신호(EN)의 논리값을 변경하거나 데이터(D6)의 논리값을 변경해야 하는데, 유효신호(EN)는 논리값을 변경하는 것은 불가능하므로('1'->'0'의 변경은 불가능하므로) 데이터의 논리값을 '0'에서 '1'으로 변경한다. 그러면 저장회로에 저장된 정보가 무효화된다.
표 3은 저장부(210)에 저장된 정보를 무효화하는 또 다른 예를 나타낸 표이다.
EN_N EN D6 D5 D4 D3 D2 D1 D0
기록내용 1 0 1 1 0 1 0 1 1
무효화 1->0 0->1 1 1 0 1 0 1 1
표 3을 참조하면, 처음에 '1101011'의 데이터(D0~D6)가 기록되고 이 데이터가 유효한 것으로 표시되어 있다. 이를 무효화하기 위해서는 유효신호(EN)의 논리값을 변경하거나 데이터(D6)의 논리값을 변경해야 하는데, 데이터(D6)의 논리값을 변경하는 것은 불가능하므로('1'->'0'의 변경은 불가능하므로) 유효신호(EN)의 논리값을 '1'에서 '0'으로 변경한다. 그러면 저장회로에 저장된 정보가 무효화된다.
본 발명에 따르면, 유효신호(EN)와 데이터의 특정 비트(D6)가 비교되어 데이터의 유효성이 판단되기에, 추가적인 저장소를 구비하지 않으면서도 저장회로에 저장된 데이터를 무효화하는 것이 가능해진다.
도 3은 도 2의 데이터 저장회로가 적용된 메모리장치의 일실시예 구성도이다.
도 3을 참조하면, 메모리장치는, 로우 리페어 회로(300), 컬럼 리페어 회로(310), 다수의 메모리 셀을 포함하는 셀어레이(320), 로우 어드레스(R_ADD)에 의해 선택된 워드라인(word line)을 활성화하기 위한 로우 회로(330), 컬럼 어드레스(C_ADD)에 의해 선택된 비트라인(bit line)의 데이터를 억세스(리드 또는 라이트)하기 위한 컬럼 회로(340)를 포함한다.
로우 리페어 회로(300)는 로우 어드레스 저장회로(301)와 로우 비교부(302)를 포함한다. 로우 어드레스 저장회로(301)는 셀어레이(320) 내에서 결함이 있는 메모리 셀에 대응하는 멀티 비트의 로우 어드레스를 리페어 로우 어드레스(REPAIR_R_ADD)로 저장한다. 로우 어드레스 저장회로(301)에서 출력되는 유효신호(EN_N_R)는 로우 어드레스 저장회로(301)에 저장된 리페어 로우 어드레스(REPAIR_R_ADD)가 유효하다는 것을 나타낸다. 로우 어드레스 저장회로(301)는 도 2의 데이터 저장회로와 동일하게 구성될 수 있다.
로우 비교부(302)는, 유효 신호(EN_N_R)가 활성화되면, 메모리장치 외부로부터 입력된 로우 어드레스(R_ADD)와 로우 어드레스 저장회로(301)에 저장된 리페어 로우 어드레스(REPAIR_R_ADD)를 비교한다. 만약, 리페어 로우 어드레스(REPAIR_R_ADD)와 로우 어드레스(R_ADD)가 일치하면, 로우 비교부(302)는 로우 회로(330)가 로우 어드레스(R_ADD)에 의해 지정되는 워드라인을 대신해 리던던시(redundancy) 워드라인을 활성화하도록 제어한다. 유효 신호(EN_N_R)가 비활성화되면, 리페어 로우 어드레스(REPAIR_R_ADD)가 유효한 정보가 아니므로 로우 비교부(302)는 비활성화된다(비교동작 및 리페어 동작 수행하지 않는다).
컬럼 리페어 회로(310)는 컬럼 어드레스 저장회로(311)와 컬럼 비교부(312)를 포함한다. 컬럼 어드레스 저장회로(311)는 셀어레이(320) 내에서 결함이 있는 메모리 셀에 대응하는 멀티 비트의 컬럼 어드레스를 리페어 컬럼 어드레스(REPAIR_C_ADD)로 저장한다. 컬럼 어드레스 저장회로(311)에서 출력되는 유효신호(EN_N_C)는 컬럼 어드레스 저장회로(311)에 저장된 컬럼 로우 어드레스(REPAIR_C_ADD)가 유효하다는 것을 나타낸다. 컬럼 어드레스 저장회로(311)는 도 2의 데이터 저장회로와 동일하게 구성될 수 있다.
컬럼 비교부(312)는, 유효 신호(EN_N_C)가 활성화되면, 메모리장치 외부로부터 입력된 컬럼 어드레스(C_ADD)와 컬럼 어드레스 저장회로(311)에 저장된 리페어 컬럼 어드레스(REPAIR_C_ADD)를 비교한다. 만약, 리페어 컬럼 어드레스(REPAIR_C_ADD)와 컬럼 어드레스(C_ADD)가 일치하면, 컬럼 비교부(312)는 컬럼 회로(340)가 컬럼 어드레스(C_ADD)에 의해 지정되는 비트라인을 대신해 리던던시 비트라인을 억세스하도록 제어한다. 유효 신호(EN_N_C)가 비활성화되면, 리페어 컬럼 어드레스(REPAIR_C_ADD)가 유효한 정보가 아니므로 컬럼 비교부(312)는 비활성화된다(비교동작 및 리페어 동작 수행하지 않는다).
도 3과 같이 결함 있는 어드레스를 저장하기 위한 회로(301, 311)에 본 발명에 따른 데이터 저장회로가 적용되면, 회로(301, 311)에 리페어 어드레스(REPAIR_R_ADD, REPAIR_C_ADD)가 잘못 저장되더라도 이를 바로 무효화할 수 있다는 장점이 있다.
도 4는 본 발명에 따른 집적회로 칩의 일실시예 구성도이다.
도 4에서는 도 2의 데이터 저장회로에서 저장부(210)가 이-퓨즈 어레이(410)로 구성되어 집적회로 칩에 적용되는 예를 알아보기로 한다. 도 4를 참조하면, 집적회로 칩은 이-퓨즈 어레이(410), 판단부(420), 선택신호 생성부(430) 및 다수의 래치 셋(440_1~440_N)을 포함한다.
이-퓨즈 어레이(410)는 다수의 데이터 셋(각 데이터 셋은 멀티 비트의 데이터로 구성됨)과 각 데이터 셋에 대응하는 유효신호를 저장한다. 이-퓨즈 어레이(410)는 다수개의 이-퓨즈를 어레이 형태로 구성하여 면적을 줄인 회로로, 이러한 회로는 미국 등록특허 US 6904751, 6777757, 6667902, 7173851, 7269047 를 참조하여 이해될 수 있다. 이-퓨즈 어레이(410)로부터는 클럭(CLK)에 동기하여 클럭(CLK)의 일정 주기당 하나의 데이터 셋과 이에 대응하는 유효신호가 출력된다. 표 4는 이-퓨즈 어레이(410)로부터 매 클럭마다 출력되는 정보를 나타낸다.
1번째 CLK EN_1 D6_1 D5_1 D4_1 D3_1 D2_1 D1_1 D0_1
2번째 CLK EN_2 D6_2 D5_2 D4_2 D3_2 D2_2 D1_2 D0_2
3번째 CLK EN_3 D6_3 D5_3 D4_3 D3_3 D2_3 D1_3 D0_3
4번째 CLK EN_4 D6_4 D5_4 D4_4 D3_4 D2_4 D1_4 D0_4
5번째 CLK EN_5 D6_5 D5_5 D4_5 D3_5 D2_5 D1_5 D0_5
... ... ... ... ... ... ... ... ...
N번째 CLK EN_N D6_N D5_N D4_N D3_N D2_N D1_N D0_N
판단부(420)는 이-퓨즈 어레이로부터 출력되는 유효신호(EN) 및 이와 동시에 출력되는 6번째 비트의 데이터(D6)를 비교해, 유효 판단신호(EN_N)를 생성한다. 예를 들어, 판단부(420)는 유효신호(EN_3) 및 이와 동시에 출력되는 데이터(D6_3)를 비교해 유효 판단신호(EN_N_3)를 생성한다.
선택신호 생성부(430)는 클럭(CLK)을 이용해 다수의 선택신호(SEL_1~SEL_N)를 생성한다. 상세하게, 선택신호 생성부(430)는 클럭(CLK)이 활성화될 때마다, 선택신호들(SEL_1~SEL_N) 중 하나의 선택신호를 순차적으로 활성화한다. 예를 들어, 클럭(CLK)이 첫번째로 활성화될 때에는 선택신호(SEL<1>)를 활성화하고, 클럭(CLK)이 두번째로 활성화될 때에는 선택신호(SEL<2>)를 활성화한다.
다수의 래치 셋(440_1~440_N) 각각은 자신에 대응하는 선택신호(SEL_1~SEL_N)에 의해 활성화되고, 활성화된 래치 셋이 버스(401)로 전달되는 데이터 셋과 유효 판단신호를 저장한다. 예를 들어, 선택신호(SEL_3)가 활성화되면 래치 셋(440_3)이 버스(401)로 전달되는 정보를 입력받아 저장하고, 선택신호(SEL_N)가 활성화되면 래치 셋(440_N)이 버스(401)로 전달되는 정보를 입력받아 저장한다. 표 5에 다수의 래치 셋(440_1~440_N) 각각에 저장되는 정보를 나타냈다.
440_1 EN_N_1=(EN_1 XOR D6_1) D6_1 D5_1 D4_1 D3_1 D2_1 D1_1 D0_1
440_2 EN_N_2=(EN_2 XOR D6_2) D6_2 D5_2 D4_2 D3_2 D2_2 D1_2 D0_2
440_3 EN_N_3=(EN_3 XOR D6_3) D6_3 D5_3 D4_3 D3_3 D2_3 D1_3 D0_3
440_4 EN_N_4=(EN_4 XOR D6_4) D6_4 D5_4 D4_4 D3_4 D2_4 D1_4 D0_4
440_5 EN_N_5=(EN_5 XOR D6_5) D6_5 D5_5 D4_5 D3_5 D2_5 D1_5 D0_5
... ... ... ... ... ... ... ... ...
440_N EN_N_N=(EN_N XOR D6_N) D6_N D5_N D4_N D3_N D2_N D1_N D0_N
내부회로(450)는 집적회로 칩 내부에서 다수의 래치 셋(440_1~440_N)에 저장된 데이터를 이용하는 회로이다. 예를 들어, 내부회로(450)는 다수의 래치 셋(440_1~440_N)에 저장된 데이터를 이용해 특정 설정동작을 수행하거나, 다수의 래치 셋(440_1~440_N)에 저장된 데이터를 이용해 리페어 동작을 수행하는 회로일 수 있다. 내부회로(450)는 다수의 래치 셋(440_1~440_N) 중 활성화된 유효 판단신호를 저장하는 래치 셋에 저장된 데이터들만을 이용하게 된다.
도 5는 도 4의 선택신호 생성부(430)의 일실시예 구성도이다.
도 5를 참조하면, 선택신호 생성부(430)는 어드레스 생성부(510)와, 디코딩부(520)를 포함한다.
어드레스 생성부(510)는 클럭(CLK)을 카운트해 바이너리 코드(binary code)인 어드레스(ADD<0:A>)를 생성한다. 어드레스 생성부(510)는 카운터를 이용해 설계될 수 있다.
디코딩부(520)는 어드레스(ADD<0:A>)를 디코딩해 선택신호(SEL_1~SEL_N)를 생성한다. 디코딩부(520)는 한번에 하나의 선택신호를 활성화한다. 예를 들어, 어드레스(ADD<0:A>)가 '0...01'이면 선택신호(SEL_1)를 활성화하고, 어드레스(ADD<0:A>)가 '0...10'이면 선택신호(SEL_2)를 활성화한다.
마지막 선택신호(SEL_N)가 활성화되면, 모든 래치 셋(440_1~440_N)에 데이터가 저장되므로 더 이상 선택신호가 활성화될 필요가 없다. 따라서, 마지막 선택신호(SEL_N)가 활성화되면, 이에 응답해 어드레스 생성부(510)와 디코딩부(520)가 비활성화되며, 결국 모든 선택신호(SEL_1~SEL_N)가 계속 비활성화된 상태를 유지하게 된다.
본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.
210: 저장부 230: 판단부
240: 래치부

Claims (13)

  1. 멀티 비트의 데이터와 상기 데이터의 유효성을 나타내는 유효신호를 저장하는 저장부; 및
    상기 유효신호와 상기 멀티 비트의 데이터 중 특정 비트의 데이터를 비교해 상기 멀티 비트의 데이터의 유효성을 판단하는 판단부
    를 포함하는 데이터 저장회로.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서,
    상기 판단부는
    상기 유효신호와 상기 특정 비트의 데이터가 논리값이 동일한지/아닌지의 여부에 따라 상기 멀티 비트의 데이터의 유효성을 판단하는
    데이터 저장회로.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서,
    상기 판단부는
    상기 유효신호와 상기 특정 비트의 데이터의 논리값이 다르면 상기 멀티 비트의 데이터가 유효하다고 판단하고, 그렇지 않으면 상기 멀티 비트의 데이터가 유효하지 않다고 판단하는
    데이터 저장회로.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서,
    상기 판단부가 판단한 상기 멀티 비트의 데이터의 유효성을 저장하기 위한 래치부
    를 더 포함하는 데이터 저장회로.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제 4항에 있어서,
    상기 래치부는
    상기 멀티 비트의 데이터를 더 저장하는
    데이터 저장회로.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서,
    상기 저장부는
    데이터의 논리값을 한번 변경가능한 원-타임 프로그램 셀들을 포함하는
    데이터 저장회로.
  7. 멀티 비트의 리페어 어드레스와 상기 리페어 어드레스의 유효성을 나타내는 유효신호를 저장하는 저장부;
    상기 유효신호와 상기 멀티 비트의 리페어 어드레스의 특정 비트를 비교해 상기 리페어 어드레스의 유효성을 판단해 유효 판단신호를 생성하는 판단부;
    상기 유효 판단신호와 상기 리페어 어드레스를 저장하는 래치부; 및
    상기 유효 판단신호가 활성화된 경우에, 외부에서 입력된 어드레스와 상기 래치부에 저장된 리페어 어드레스를 비교해 리페어 신호를 생성하는 어드레스 비교부
    를 포함하는 메모리의 리페어 회로.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제 7항에 있어서,
    상기 리페어 회로는 로우 리페어 회로이고,
    상기 리페어 신호가 활성화되면 상기 메모리에서 리던던시 로우가 억세스되고,
    상기 리페어 신호가 비활성화되면 상기 메모리에서 상기 외부에서 입력된 어드레스에 의해 지정되는 로우가 억세스되는
    메모리의 리페어 회로.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제 7항에 있어서,
    상기 리페어 회로는 컬럼 리페어 회로이고,
    상기 리페어 신호가 활성화되면 상기 메모리에서 리던던시 컬럼이 억세스되고,
    상기 리페어 신호가 비활성화되면 상기 메모리에서 상기 외부에서 입력된 어드레스에 의해 지정되는 컬럼이 억세스되는
    메모리의 리페어 회로.
  10. 다수의 데이터 셋 -각 데이터 셋은 멀티 비트의 데이터로 구성됨- 과 각 데이터 셋에 대응하는 유효신호를 저장하고, 클럭의 일정 주기당 하나의 데이터 셋과 이에 대응하는 유효신호를 출력하는 이-퓨즈 어레이;
    상기 이-퓨즈 어레이로부터 출력되는 유효신호와 상기 이-퓨즈 어레이로부터 출력되는 유효신호에 대응하는 데이터 셋의 특정 비트 데이터를 비교해, 유효 판단신호를 생성하는 판단부;
    상기 유효 판단신호와 이에 대응하는 데이터 셋을 전달하기 위한 버스;
    상기 클럭을 이용해 다수의 선택신호를 생성하는 선택신호 생성부; 및
    상기 다수의 선택신호 중 자신에 대응하는 선택신호에 의해 활성화되어, 상기 버스로 전달되는 유효 판단신호와 이에 대응하는 데이터 셋을 저장하는 다수의 래치 셋
    을 포함하는 집적회로 칩.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제 10항에 있어서,
    상기 선택신호 생성부는
    상기 클럭이 활성화될 때마다 상기 다수의 선택신호 중 활성화되는 선택신호를 변경하는
    집적회로 칩.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제 10항에 있어서,
    상기 판단부는
    상기 이-퓨즈 어레이로부터 출력되는 유효신호와 상기 특정 비트 데이터의 논리값이 동일한지/아닌지의 여부에 따라 상기 유효 판단신호를 생성하는
    집적회로 칩.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제 10항에 있어서,
    상기 클럭은
    상기 버스로 전달되는 유효 판단신호 및 데이터 셋에 동기되는
    집적회로 칩.
KR1020120146318A 2012-07-06 2012-12-14 데이터 저장회로 및 이를 포함하는 메모리의 리페어 회로 KR102031143B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US13/542,884 US8787106B2 (en) 2012-07-06 2012-07-06 Data storing circuit and repair circuit of memory device including the same
US13/542,884 2012-07-06

Publications (2)

Publication Number Publication Date
KR20140005751A KR20140005751A (ko) 2014-01-15
KR102031143B1 true KR102031143B1 (ko) 2019-10-14

Family

ID=49878419

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020120146318A KR102031143B1 (ko) 2012-07-06 2012-12-14 데이터 저장회로 및 이를 포함하는 메모리의 리페어 회로

Country Status (2)

Country Link
US (1) US8787106B2 (ko)
KR (1) KR102031143B1 (ko)

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020041533A1 (en) 2000-08-17 2002-04-11 Haruki Toda Fuse circuit using anti-fuse and method for searching for failed address in semiconductor memory

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6072737A (en) * 1998-08-06 2000-06-06 Micron Technology, Inc. Method and apparatus for testing embedded DRAM
US6798693B2 (en) 2001-09-18 2004-09-28 Kilopass Technologies, Inc. Semiconductor memory cell and memory array using a breakdown phenomena in an ultra-thin dielectric
US6777757B2 (en) 2002-04-26 2004-08-17 Kilopass Technologies, Inc. High density semiconductor memory cell and memory array using a single transistor
US6904751B2 (en) 2003-06-04 2005-06-14 Ford Global Technologies, Llc Engine control and catalyst monitoring with downstream exhaust gas sensors
US7173851B1 (en) 2005-10-18 2007-02-06 Kilopass Technology, Inc. 3.5 transistor non-volatile memory cell using gate breakdown phenomena
US7269047B1 (en) 2006-03-06 2007-09-11 Kilopass Technology, Inc. Memory transistor gate oxide stress release and improved reliability
KR100895065B1 (ko) * 2007-03-26 2009-05-04 삼성전자주식회사 리페어 데이터의 신뢰성을 높일 수 있는 플래시 메모리장치 및 그것의 리페어 방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020041533A1 (en) 2000-08-17 2002-04-11 Haruki Toda Fuse circuit using anti-fuse and method for searching for failed address in semiconductor memory

Also Published As

Publication number Publication date
US8787106B2 (en) 2014-07-22
KR20140005751A (ko) 2014-01-15
US20140010024A1 (en) 2014-01-09

Similar Documents

Publication Publication Date Title
CN107799155B (zh) 包括列冗余的存储装置
KR102318237B1 (ko) 메모리 디바이스들의 소프트 포스트 패키지 리페어
CN111833952B (zh) 用于熔丝锁存器冗余的设备和方法
US10360091B2 (en) Semiconductor memory device
CN111833957B (zh) 用于存储器装置的可配置相关联修复地址以及电路
KR101936354B1 (ko) 메모리 장치 및 이의 테스트 방법
JP2006079811A (ja) エラー検出用パリティー発生器を備えた半導体メモリ装置
US11328787B2 (en) One-time programmable memory circuit and semiconductor apparatus including the same
US6480429B2 (en) Shared redundancy for memory having column addressing
US20140250341A1 (en) Circuits, apparatuses, and methods for address scrambling
KR101967270B1 (ko) 메모리 장치 및 이의 테스트 방법
KR102182419B1 (ko) 비휘발성 메모리 및 이를 포함하는 반도체 장치
KR20180038339A (ko) 셀어레이 불량 테스트 방법 및 이를 수행하는 반도체장치
US7231582B2 (en) Method and system to encode and decode wide data words
US6634003B1 (en) Decoding circuit for memories with redundancy
US9230692B2 (en) Apparatuses and methods for mapping memory addresses to redundant memory
US9728235B2 (en) Semiconductor device and semiconductor memory device
US9135969B2 (en) Semiconductor device
CN110010188B (zh) 存储器件及其操作方法
US20160307639A1 (en) Semiconductor device and method of driving the same
CN113362883B (zh) 可配置软封装后修复(sppr)方案
KR102031143B1 (ko) 데이터 저장회로 및 이를 포함하는 메모리의 리페어 회로
US8929166B2 (en) Fault masking method for non-volatile memories
JP2016004594A (ja) 半導体装置
CN116956368A (zh) 用于管理元数据安全性和存取的设备、系统和方法

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right