CN111833957B - 用于存储器装置的可配置相关联修复地址以及电路 - Google Patents

Abstract

本申请涉及用于存储器装置的可配置相关联修复地址以及电路。一种存储器装置包含具有存储器单元的多个可寻址群组的存储器组。存储器单元的所述多个可寻址群组包含可寻址群组的主要集合以及可寻址群组的次要集合。所述存储器组具有激活可寻址群组的控制电路，其中所述控制电路包含修复地址匹配电路，所述修复地址匹配电路包含具有接收对应于所述主要集合的行地址值的多个第一输入的动态选择电路。所述动态选择电路包含经配置以接收对应于可寻址群组的所述次要集合的一或多个融合地址值的一或多个第二输入。所述动态选择电路包含经配置以至少部分地基于一或多个第一输入的选择以及所述所选择的一或多个第一输入与所述一或多个所述第二输入的比较选择性地发射结果的输出。

Description

用于存储器装置的可配置相关联修复地址以及电路

技术领域

本发明涉及存储器装置，且更确切地说，涉及能够执行用于存储器装置的修复(例如，封装后修复(PPR)和/或其它修复)的方法和系统。

背景技术

例如随机存取存储器(RAM)装置、动态RAM装置(DRAM)、静态RAM装置(SRAM)或快闪存储器的存储器装置通常用于电子系统中以提供存储器功能以促进数据处理操作和/或促进可促进数据处理操作的数据存储。为此，这些存储器装置可具有可各自存储信息的一或多个位的多个存储器单元。存储器单元可以布置在存储器组的存储器阵列内的可寻址群组(例如，行或列)中。当存储器控制器接收请求以存取行或列时，例如当执行读取或写入操作时，存储器控制器可激活对存储器单元的行和/或列的存取。

由于制造误差和/或故障，某些存储器单元可以是有缺陷的。质量控制测试可用于识别含有此类有缺陷的存储器单元的行和/或列。如果有缺陷的存储器单元的数量较小，那么存储器单元的封装前重新分配可用于防止原本起作用的装置的丢弃。在此类系统中，在制造期间可以使得额外的可寻址数据单元(例如，冗余行和/或列)可供使用，并且与缺陷行和/或列相关联的地址可以被重新分配到冗余行和/或列。此类重新分配可以是硬连线。举例来说，重新分配信息可以存储在非易失性存储装置(例如，安置在存储器装置内的熔断熔丝或反熔丝)中。由于存储装置的非易失性，此类操作可能并不是轻易地可逆的和/或可能永久性地消耗可用于未来修复的资源。

在存储器装置的使用过程中，其它存储器行和/或列可能失败并且呈现有缺陷的单元。为了增大在这些缺陷的存在下存储器装置的寿命，例如PPR方法的修复方法可以用于修复存储器装置。用于执行修复的方法和系统可包含与行和/或列相关联的地址的重新分配。举例来说，软PPR(sPPR)方法可用于执行此重新分配。sPPR可用于执行此重新分配而无需熔断反熔丝，并且在没有电力的情况下(例如，当电力被移除时)sPPR重新分配解决方案可以丢失。一些修复可彼此冲突。举例来说，与重新分配相关联的信息可与其它PPR方法冲突，例如，硬PPR(hPPR)方法。与sPPR方法相比，hPPR方法包含存储器装置可借以内部熔断重新分配反熔丝以在不通电的情况下维持重新分配解决方案的技术。

发明内容

在一个方面中，本申请提供了一种存储器装置，其包括：存储器组，其包括存储器单元的多个可寻址群组，其中存储器单元的所述多个可寻址群组包括可寻址群组的主要集合以及可寻址群组的次要集合；以及控制电路，其经配置以激活所述存储器组的可寻址群组，所述控制电路包括修复地址匹配电路，其包括：动态选择电路，其包括：多个第一输入，其经配置以接收对应于可寻址群组的所述主要集合的行地址值；一或多个第二输入，其经配置以接收对应于可寻址群组的所述次要集合的一或多个融合地址值；以及输出，其经配置以至少部分地基于所述多个第一输入的一或多个第一输入的选择以及所述所选择的一或多个第一输入与所述一或多个所述第二输入的比较选择性地发射结果。

在另一方面中，本申请提供了一种存储器组控制器，其包括：存储器组，其包括在多个数据行以及多个修复行中的多个存储器单元；地址匹配电路，其包括：选择元件，其经配置以接收所述多个数据行的地址并且经配置以基于经配置以指示所述多个数据行中的哪个将与指示先前是否已经执行修复的对应的融合信号进行比较的控制输入选择所述多个数据行的数据行地址；以及比较元件，其经配置以比较所述所选择的数据行地址与所述对应的融合信号并且输出指示修复是否是可供使用的所述比较的结果。

在再一方面中，本申请进一步提供一种方法，其包括：接收对应于存储器组的存储器单元的可寻址群组的主要集合的多个行地址值；接收指示是否已经在所述存储器组的可寻址群组的所述主要集合上执行修复的所述存储器组的存储器单元的修复群组的熔丝值；使用选择元件至少部分地基于指示所述所选择的行地址对应于可寻址群组的所述主要集合的所述修复群组的控制输入从所述多个行地址值中选择所选择的行地址值；比较所述熔丝值与所述所选择的行地址；以及至少部分地基于所述所选择的行地址与所述熔丝值的所述比较的结果确定是否修复所述所选择的行地址。

附图说明

在阅读以下详细描述并且参考附图之后可以更好地理解本发明的各个方面，在附图中：

图1是根据实施例说明包含可使用存储器单元的冗余行实施存储器修复(例如，封装后修复(PPR)和/或其它修复)的存储器组控制电路的存储器装置的组织的框图；

图2是根据实施例说明可使用冗余行执行存储器修复的图1的存储器组控制电路的框图；

图3是根据实施例说明可供如同图2的存储器组控制电路使用的软PPR(sPPR)锁存电路的框图；

图4是根据实施例来执行修复的方法；

图5是根据实施例说明可供例如图2的存储器组控制电路使用的硬PPR(hPPR)存储电路的框图；

图6是根据实施例来执行hPPR的方法；

图7是根据实施例可供如同图2的存储器组控制电路使用的修复地址匹配电路的第一实施例的框图；

图8是根据实施例可供如同图2的存储器组控制电路使用的修复地址匹配电路的第二实施例的框图；

图9是根据实施例可供如同图2的存储器组控制电路使用的修复地址匹配电路的第三实施例的框图；

图10是根据实施例用于执行存储器装置修复的过程；以及

图11是根据实施例用于执行存储器装置修复的过程。

具体实施方式

下文将描述一或多个特定实施例。在努力提供这些实施例的简明描述的过程中，并非实际实施方案的所有特征都在说明书中进行描述。可以了解，在任何此类实际实施方案的研发中，如在任何工程或设计项目中一样，必须制定许多实施方案特定的决策以实现研发者的特定目标，例如服从系统相关的和商业相关的约束，所述约束可以从一个实施方案到另一个实施方案变化。此外，可以了解，此类研发工作可能是复杂且耗时的，然而对于受益于本发明的所属领域的一般技术人员来说，这些都是设计、构造和制造中的常规任务。

许多电子系统可采用存储器装置来提供数据存储功能性和/或促进数据处理操作的执行。若干存储器装置可使用电子存储器单元执行存储，所述电子存储器单元例如，电容器、触发器、锁存器和/或反相器环等等。存储器装置的实例包含随机存取存储器(RAM)装置、动态RAM(DRAM)装置、静态RAM(SRAM)装置，和/或快闪存储器。在此类系统中，存储器单元可以在存储器阵列中分组，所述存储器单元在群组(例如，行和/或列)中寻址。在本申请中，实施例的描述涉及含有经组织成行(例如，数据行)的存储器单元的存储器阵列。应理解，本文中所描述的方法和系统可用于具有经组织成列的存储器单元的存储器装置中。

在某些操作期间，例如，在读取和写入操作期间，存储器装置中的控制器可接收用于存储器单元的地址。存储器装置控制器可确定哪些存储器组含有所请求的存储器单元并且请求来自对应的存储器组控制器的存取。继而，存储器组控制器可识别和激活含有所请求的存储器单元的数据行，以执行所请求的操作。在某些存储器装置中，存储器组可包含额外的数据行，所述额外的数据行可以是可以用于存储器修复的冗余行，所述存储器修复例如，封装后修复(PPR)，如下文详述。在制造之后，有缺陷的行(例如，含有有缺陷的单元的数据行)可以是在封装前测试期间识别的。如果识别到有缺陷的行，那么有缺陷的行可以被解除激活，并且冗余行可代替它使用。为此，非易失性存储器系统可存储信息，例如，有缺陷的行的所指派的地址，以及将代替它使用的冗余行的地址。此类修复在本文中被描述为冗余行修复。冗余行修复可在存储器装置仍然在制造商处时发生。数据行的进一步修复可在现场发生，例如，当通过指派有缺陷的行到PPR行的封装后修复时。虽然以下论述涵盖应用地址复制作为PPR的部分，但是存储器装置的一些实施例可将本文中所描述的技术应用到除了PPR修复之外的或替代PPR修复的其它修复技术。

封装后修复(PPR)可以是硬封装后修复(hPPR)，或软封装后修复(sPPR)，并且也可以当存储器装置在制造商处时执行。当存储器装置在用户或消费者的手中时可额外地和/或替代地执行PPR(例如，当包含上文所论述的那些的其它类型的修复通常不可供用户或客户使用时)。hPPR或sPPR可通过将有缺陷的行的地址存储在存储器中并且将请求从有缺陷的行重新路由到PPR行而发生。

现有存储器装置设计可能不匹配sPPR与hPPR行地址，这损害了制造产率。举例来说，sPPR和/或hPPR地址可以受到所使用的存储器装置的类型、存储器装置的规范的限制、受到客户要求等的限制。举例来说，与地址规范相关联的电子装置工程设计联合协会(JEDEC)双数据速率第四代(DDR4)同步动态随机存取存储器(SDRAM)可能不匹配制造测试和修复技术，这可能导致例如当制造修复技术时在sPPR与hPPR之间修复的不同地址并不满足JEDEC DDR4 sPPR相关联的地址规范。克服此缺陷的一个方式是利用支持熔丝的选择(例如，地址匹配选择熔丝)，其行地址与用于每个DRAM组中的PPR行元件的配置匹配。DRAM组逻辑可包含对应于冗余行修复、sPPR和hPPR的行地址匹配电路。通过利用地址匹配选择熔丝，有可能动态地优化制造产率。

DRAM产品经设计使得修复被复制以用于特定行或列地址、用于简化压缩、用于修复算法，和/或匹配电路。如先前所论述，除了一个修复上的仅一个地址来维持PPR规格兼容性之外，所有或多个地址可经配置以最大化产率。换句话说，通过提供延伸超出PPR的灵活的修复解决方案，次要复制修复与可以在传统的PPR修复中修复的相比可以可能地修复更多缺陷。灵活的修复解决方案使得能够针对每个裸片的所有修复裁剪复制地址以最大化修复多个缺陷的机会，其中次要复制修复潜在地进一步增大了产率益处。对于可以可预测方法重复的系统性缺陷，此灵活性可以是尤其有益的，所述缺陷例如，在修复中可以定为目标的存储器组的区段的边沿行处的缺陷。

多个修复可在单个存储器组上执行。举例来说，内部(制造商或供应商)冗余修复和PPR(例如，hPPR)客户修复可能都在进行中，然而，在一些情况下，用于这些修复中的地址可能需要是不同的。因此，可能有利的是提供挑选用于一或多个地址匹配电路的修复的类型的方法。以此方式，可取决于选择熔丝的状态来选择(例如，采用)不同的修复解决方案，其一般解答地址匹配电路是否可供用于客户PPR或者地址匹配电路是否已经用于内部(例如，冗余)修复。选择熔丝的状态使得能够选择哪个用途被应用到地址匹配电路并且选择哪些地址来进行比较以形成正确的修复解决方案。举例来说，在一些实施例中，可针对RA2的两个状态执行重复修复或者可针对RA15的两个状态执行重复修复。

现在转而参考附图，图1是说明存储器装置10的某些特征的简化的框图。确切地说，图1的框图是说明可在冗余行中执行修复(例如，PPR)的DRAM存储器装置10的功能框图。根据一个实施例，存储器装置10可以是DDR4 SDRAM装置、双数据速率类型五(DDR5)SDRAM装置(其可例如，允许降低的电力消耗、更多带宽，以及与先前代的DDR SDRAM相比更多存储容量)、低电力DDR4(LPDDR4)、LPDDR5，以及利用客户PPR的其它存储器装置。

存储器装置10可包含数个存储器组12。举例来说，存储器组12可以是DDR4SDRAM存储器组。存储器组12可以提供于布置在双列直插式存储器模块(DIMM)上的一或多个芯片(例如，SDRAM芯片)上。如将了解，每个DIMM可包含数个SDRAM存储器芯片(例如，x8或x16存储器芯片)。存储器芯片(即，存储器装置10)可用于非模块类型应用中，例如，作为单个裸片，其可例如用于许多移动应用中。

每个SDRAM存储器芯片可包含一或多个存储器组12。存储器装置10表示具有数个存储器组12的单个存储器芯片(例如，SDRAM芯片)的部分。对于DDR4，存储器组12可进一步经布置以形成组群组。举例来说，对于8千兆字节(GB)DDR4 SDRAM，存储器芯片可包含16个存储器组12，布置成8个组群组，每个组群组包含2个存储器组。举例来说，对于16GB DDR4SDRAM，存储器芯片可包含32个存储器组12，布置成8个组群组，每个组群组包含4个存储器组。取决于总体系统的应用和设计，可以利用存储器装置10上的存储器组12的各种其它配置、组织和大小。

存储器装置10可包含命令接口14和输入/输出(I/O)接口16。命令接口14经配置以从耦合到例如处理器或控制器的装置的处理电路接收数个信号(例如，信号15)。处理器或控制器可以将各种信号15提供到存储器装置10以促进待写入到存储器装置10或从存储器装置10读取的数据的发射和接收。作为信号15的实例，处理器或控制器可通过经由CA总线提供对应的命令和地址来请求读取和/或写入操作。

命令接口14可从外部装置接收一或多个时钟信号。一般而言，双数据速率(DDR)存储器利用在本文中被称作Clk信号52的时钟信号，所述时钟信号可以被提供为通过真时钟信号(Clk_t)和互补时钟信号(Clk_c)形成的差分对。用于DDR中的Clk信号52的正时钟边沿是指上升真时钟信号Clk_t与下降互补时钟信号Clk_c交叉的点，而负时钟边沿指示下降真时钟信号Clk_t和互补时钟信号Clk_c的上升的过渡。命令(例如，读取命令、写入命令等)通常在时钟信号的正边沿上输入并且数据在正和负时钟边沿两者上发射或接收。

时钟输入电路18接收真时钟信号(Clk_t)和互补时钟信号(Clk_c)且产生内部时钟信号CLK。内部时钟信号CLK可以被供应到内部时钟产生器，例如，延迟锁定环路(DLL)电路30。DLL电路30基于接收到的内部时钟信号CLK产生相位控制内部时钟信号LCLK。相位控制内部时钟信号LCLK被供应到例如I/O接口16，且用作用于确定读取数据的输出计时的计时信号。内部时钟信号CLK也可以被提供到存储器装置10内的各种其它组件，且可用于产生各种额外的内部时钟信号。举例来说，内部时钟信号CLK可以被提供到命令解码器32。命令解码器32可从命令总线34接收命令信号且可对命令信号进行解码以提供各种内部命令。

另外，命令解码器32可对命令进行解码，例如，读取命令、写入命令、模式寄存器集命令、激活命令等，并且经由总线40提供对对应于命令的特定存储器组12的存取。如将了解，存储器装置10可包含各种其它解码器，例如，行解码器和列解码器，以促进对存储器组12的存取。在一个实施例中，每个存储器组12包含提供必需的解码(例如，行解码器和列解码器)的组控制电路22，以及例如计时控制和数据控制的其它特征，以促进进出存储器组12的命令的执行。

存储器装置10基于从例如处理器的外部装置接收到的命令/地址信号而执行例如读取命令和写入命令的操作。在一个实施例中，命令/地址(CA)总线可以是用于容纳命令/地址信号(CA<13:0>)的14位总线。如上文所论述，使用时钟(Clk_t和Clk_c)将命令/地址信号计时到命令接口14。对存储器装置10内的特定存储器组12的存取通过命令在CA<13:0>总线上编码。作为实例，请求来自存储器装置10的数据的处理器可经由输入引脚提供CS启用信号以通知存储器装置10它应该在可供在总线中使用的CA信号上操作。为此目的，命令接口14和/或命令解码器32可接收CA信号以识别与CA信号中的地址相关联的命令和目标存储器组12。命令解码器32可经由总线40请求与目标存储器组12相关联的组控制电路22以激活与CA信号中的所请求的地址相关联的数据行或数据列。基于经由总线40接收到的命令，组控制块可使得存储器组12经由数据路径46和I/O接口16提供所请求的数据或在存储器组12中存储经由I/O接口16接收到的可供在数据路径46中使用的数据。

另外，命令接口14可经配置以接收数个其它命令信号。举例来说，可以提供裸片终端(CA_ODT)信号上的命令/地址以促进存储器装置10内的恰当阻抗匹配。举例来说，在加电期间重置命令(RESET)可用于重置命令接口14、状态寄存器、状态机及类似者。命令接口14也可接收命令/地址反转(CAI)信号，可以提供所述信号以反转命令/地址总线上的命令/地址信号CA<13:0>的状态，例如，取决于针对特定存储器装置10路由的命令/地址。也可以提供镜像(MIR)信号以促进镜像功能。基于特定应用中的多个存储器装置的配置，MIR信号可用于多路复用信号以使得它们可调换以用于实现信号到存储器装置10的某些路由。还可提供用于促进存储器装置10的测试的各种信号，例如，测试启用(TEN)信号。举例来说，TEN信号可用于使存储器装置10进入测试模式以用于连接性测试。

命令接口14也可用于针对可以检测到的某些误差将警告信号(ALERT)提供到系统处理器或控制器。举例来说，警告信号(ALERT)可在检测到循环冗余校验(CRC)误差的情况下从存储器装置10发射。也可以产生其它警告信号。另外，用于从存储器装置10发射警告信号(ALERT)的总线和引脚可以在某些操作期间被用作输入引脚，所述操作例如使用TEN信号执行的连接性测试模式，如上文所描述。

利用上文所论述的命令和计时信号，数据可以发送到存储器装置10并且从存储器装置10发送数据，方法是通过I/O接口16发射和接收数据信号44。更确切地说，数据可通过包含多个双向数据总线的数据路径46发送到存储器组12或从存储器组12检索数据。通常被称作DQ信号的数据IO信号通常在一或多个双向数据总线中发射和接收。为了允许存储器装置10内的较高数据速率，例如DDR存储器装置的某些存储器装置可以利用数据选通信号，通常被称作DQS信号。DQS信号通过发送数据的外部处理器或控制器驱动(例如，用于写入命令)或通过存储器装置10驱动(例如，用于读取命令)。对于读取命令，DQS信号有效地是具有预定模式的额外的数据输出(DQ)信号。对于写入命令，DQS信号被用作时钟信号以俘获对应的输入数据。如同时钟信号(Clk_t和Clk_c)，可提供数据选通(DQS)信号作为数据选通信号的差分对(DQS_t/和DQS_c)以在读取和写入期间提供差分对信令。

如将了解，例如电源电路(用于接收外部VDD和VSS信号)、模式寄存器(以定义可编程操作和配置的各种模式)、读取/写入放大器(以在读取/写入操作期间放大信号)、温度传感器(用于感测存储器装置10的温度)等的各种其它组件也可以并入到存储器装置10中。因此，应理解，仅提供图1的框图以突出显示存储器装置10的某些功能特征以辅助后续详细描述。

图2说明了可以安置在控制存储器组12的组控制电路22中的行选择电路100。存储器组12可包含存储器单元的阵列，其可以布置在行和/或列中。在所说明的实例中，存储器组12中的存储器单元布置在数据行102(例如，主要数据单元)、冗余行104(例如，用于使用第一一或多个修复技术类型进行修复)以及修复行106(例如，用于使用第二一或多个修复技术类型进行修复的次要数据单元)中，这些行一起可被称作存储器单元的可寻址群组。在此存储器组12中，数据行102包含在生产期间最初指派用于常规操作的存储器单元行，并且冗余行104包含可以在由制造商进行封装前修复期间和/或进行封装后修复中(即，在由客户/用户接收和使用之前)使用的额外的存储器单元行，如上文所论述(例如，由非客户或非终端用户执行的修复)。修复行106可以是可供用于软封装后修复或硬封装后修复(例如，由客户执行的修复)的额外的存储器单元行。如下文详述，数据行102可以是通过主要行激活线直接地寻址的，冗余行104可以是通过冗余行选择线选择的，并且修复行106可以是通过PPR选择线激活的。在一些存储器装置中，冗余行104和修复行106可以是具有共享的地址方案的存储器单元行的单个群组。

行选择电路100可接收地址信号40A、激活(ACT)信号40B，以及sPPR/hPPR信号40C。基于包含在地址信号40A中的地址，如果对应的主要数据行102尚未被修复，那么行选择电路可激活对应的主要数据行102。如果行已经被修复，或者经由在制造商或供应商的手中执行的(即使在封装之后执行的)冗余行机制，或者经由在封装之后(例如，通过客户)执行的hPPR或sPPR，那么行选择电路100可防止对应的有缺陷的主要数据行102的激活并且可激活重新分配的将代替有缺陷的主要数据行102使用的修复的行(例如，冗余行104或修复行106)。为了执行和/或识别sPPR修复，可以使用sPPR电路112。在sPPR修复操作期间，sPPR电路112可将接收到的地址存储在本地易失性存储器中的地址信号40A中，以执行sPPR。在一些实施例中，sPPR电路112可替代地安置成远离存储器组12(即，在远程易失性存储器中)，例如，基于存储器装置10的规范。

在常规操作期间(即，不在修复期间)，sPPR电路112接收和锁存地址信号40A以产生经锁存的地址114，所述地址可供行选择电路100中的其它电路使用。此外，如果sPPR电路112确定地址信号40A中的地址与所存储的地址匹配，那么sPPR电路可提供sPPR匹配信号116以指示接收到的地址信号40A对应于经由sPPR修复的行。

为了执行和/或识别hPPR修复，可以使用hPPR电路122。在hPPR修复操作期间，hPPR电路122可在本地非易失性存储器中存储经锁存的地址114，所述本地非易失性存储器可以是一次写入内部存储器装置(例如，反熔丝组)。在一些实施例中，每个非易失性存储器单元可以与修复行106相关联。在常规操作期间(即，不在修复期间)，hPPR电路122可比较经锁存的地址114与存储在反熔丝组中的地址，并且如果出现匹配，那么提供对应的PPR行地址124和hPPR匹配信号126。逻辑元件132(例如，或门)可组合sPPR匹配信号116与hPPR匹配信号126以产生匹配信号134。在常规操作期间，匹配信号134指示地址信号40A含有经由hPPR和/或sPPR修复的地址。

行选择电路100中的控制器逻辑142可用于管理sPPR电路112和hPPR电路122的操作。控制器逻辑142可经由sPPR/hPPR信号40C接收指令以指示客户请求封装后修复(例如，hPPR或sPPR)。在一些实施例中，sPPR/hPPR信号40C可以是指定封装后修复的模式的指令。在一些实施例中，sPPR/hPPR信号40C可以是请求修复在不指定封装后修复的特定模式的情况下执行的指令。控制器逻辑还可接收ACT信号40B，所述信号可包含使与数据行激活和/或数据行修复相关联的操作同步的激活触发(例如，激活边沿)。当控制器逻辑142请求sPPR时，控制器逻辑142可将ACT信号146和sPPR信号148发送到sPPR电路112。当控制器逻辑142请求hPPR时，它可将ACT信号152和hPPR信号154发送到hPPR电路122。

控制器逻辑142还可提供激活行启用信号156到行解码器158以触发存储器单元行的激活。行解码器158可接收经锁存的地址114、PPR行地址124、匹配信号134和行启用信号156，如上文所描述。行解码器158可以进一步耦合到冗余修复电路162，所述电路可存储封装前修复的地址。冗余修复电路162可比较接收到的经锁存的地址114与内部非易失性存储器单元(例如，反熔丝组)。如果识别到匹配(即，经锁存的地址114与冗余行104相关联)，那么冗余修复电路162可提供与经锁存的地址114相关联的冗余行地址164，并且确证冗余匹配信号166。在一些实施例中，冗余修复电路162和hPPR电路122功能性可以通过单个修复电路提供和/或通过反熔丝电路163提供，所述单个修复电路包含存储与冗余行104和/或修复行106匹配的修复的地址的非易失性存储器。另外，在一些实施例中，来自冗余修复电路162和hPPR电路122中的每一个的反熔丝可以安置在反熔丝电路163中，其可以是上文所描述的熔丝的中心化的位点(分组)。在一些实施例中，反熔丝电路可包含一或多个额外熔丝，所述一或多个额外熔丝可用于修复除使用冗余修复电路162和hPPR电路122的那些之外的功能，例如，地址匹配选择熔丝165，其并不例如结合冗余修复电路162和hPPR电路122功能性使用。

下文详细描述的行解码器158可接收经锁存的地址114、修复匹配信息(例如，匹配信号134和冗余匹配信号166)、修复地址(例如，PPR行地址124和冗余行地址164)，并且触发行启用信号156，且激活特定数据行。如果经锁存的地址对应于尚未修复的主要数据行102，那么行解码器158可经由主要行信号172激活主要行(即，在制造期间指派的主要数据行102)。如果经锁存的地址114对应于冗余行104，那么行解码器158可使用冗余行地址总线174激活相关联的冗余行104。如果经锁存的地址114对应于封装后修复的行106，那么行解码器158可使用修复行地址总线176激活相关联的PPR行。行选择电路100可实施覆盖或胜过机制用于操作。举例来说，JEDEC规范可能需要sPPR来胜过hPPR，而hPPR胜过供应商的冗余行修复。此类机制消除了在执行hPPR和/或sPPR的过程中对覆盖冗余行修复的需求，因为冗余修复电路162中的非易失性存储器并不需要被修改。

图3说明了sPPR电路112。如先前所论述，sPPR电路112可接收地址信号40A并且触发ACT信号146。锁存器202可在地址信号40A中存储地址，如使用ACT信号146触发的，以提供经锁存的地址114。sPPR锁存器204可用于存储地址以执行sPPR，如通过sPPR信号148触发的。通过确证sPPR信号148，sPPR电路可进入sPPR模式。待修复的地址可以经由地址信号40A提供。逻辑元件206(例如，与门)可组合触发ACT信号146和确证的sPPR信号以使得sPPR锁存器204为透明的。在透明的状态中，sPPR锁存器204可存储待修复的地址。一旦sPPR信号148被解除确证，则sPPR锁存器204可存储修复的地址。在常规操作期间，sPPR锁存器204并不是透明的，并且可提供sPPR地址208。逻辑元件210(例如，异或门)可比较存储的sPPR地址与经锁存的地址114。如果地址匹配(例如，经锁存的地址114的所有位与sPPR地址208的位相同)，那么sPPR匹配信号116可以得到确证。

图4说明了用于使用sPPR电路112执行sPPR的方法220的流程图。sPPR电路112进入sPPR模式(块222)。待修复的地址可以经由地址信号40A提供(块224)。在先前论述的透明的状态中，sPPR锁存器204可存储待修复的地址(块226)。

图5说明了hPPR电路122，并且图6说明了用于使用hPPR电路122执行hPPR的方法240。在所说明的hPPR电路122中，可以存在任何数量的非易失性存储装置或反熔丝组252，并且举例来说，所说明的反熔丝组254A、254B和254C可以安置在其中。每个反熔丝组254可以是一次写入存储器装置。如在图6的方法240中所说明，为了进入hPPR操作(例如，块242)，hPPR电路122可接收hPPR信号154和触发ACT信号152。hPPR电路122还可接收待修复的经锁存的地址114(块244)。在接收ACT信号152之后，hPPR电路122可熔断反熔丝组252的熔丝以存储一或多个有缺陷的数据行102的经锁存的地址114(块246)。

返回到图5，hPPR电路122可额外地包含修复地址匹配电路255A、255B和255C。在一些实施例中，修复地址匹配电路255A、255B和255C可对应于反熔丝组254A、254B和254C中的每一个并且可操作以相应地产生匹配信号256A、256B和256C，如下文将相对于图7和8更详细地描述。匹配信号256A、256B和256C可表示经锁存的地址114与存储在相应的反熔丝组254A、254B和254C中的地址的比较的结果。逻辑元件258(例如，或门)可组合匹配信号256A、256B、256C等，以形成单个hPPR匹配信号126，如上文所描述。

在一些实施例中，每个反熔丝组可以与修复行106相关联。在此实施例中，如果出现匹配，那么修复地址匹配电路255A、255B或255C可以引起相应地来自反熔丝组252的地址257A、257B或257C的发射。举例来说，修复地址匹配电路255A可将匹配信号256A发射到反熔丝组252(或者发射到反熔丝组254A)以使得反熔丝组254A提供地址257A作为PPR行地址124。类似地，修复地址匹配电路255B可将匹配信号256B发射到反熔丝组252(或者发射到反熔丝组254B)以使得反熔丝组254B提供地址257B。类似地，修复地址匹配电路255C可将匹配信号256C发射到反熔丝组252(或者发射到反熔丝组254C)以使得反熔丝组254C提供地址257C作为PPR行地址124。应注意地址257A、257B和257C是与修复行106相关联的地址并且可以不同于经锁存的地址114或存储在反熔丝组254中的地址。

应注意虽然修复地址匹配电路255A、255B或255C被说明为独特的元件，但是在一些实施例中，单个修复地址匹配电路255(安置在hPPR电路122内部或hPPR电路外部并且耦合到hPPR电路)可替代地以类似于上文所描述的方式的方式被利用。举例来说，修复地址匹配电路255可产生匹配信号256，所述匹配信号可表示地址信号40A(或者，例如，经锁存的地址114)与存储在一个或相应的反熔丝组254A、254B和254C中的地址的比较的结果。单个修复地址匹配电路255的使用可允许逻辑元件258(例如，或门)的移除，并且通过修复地址匹配电路255产生的匹配信号256可直接地被发射为hPPR匹配信号126。通过修复地址匹配电路255产生的匹配信号256还可被发射到反熔丝组252(或者被发射到相应的反熔丝组254A、254B或254C)，从所述反熔丝组产生匹配以使得反熔丝组254A、254B或254C提供地址257A、257B或257C。

图7说明图2的反熔丝/PPR电路122的修复地址匹配电路255的实施例。应注意在一些实施例中，上文所描述的修复地址匹配电路255A、255B和255C可以类似于在图7中说明的修复地址匹配电路255。另外，下文的章节描述了元件和逻辑的实例以描述修复地址匹配电路255的操作。然而，应理解图7的元件仅被提供为实例，并且应理解下文描述的匹配逻辑可以其它方式实施和/或利用不同的逻辑元件。

在一些实施例中，修复地址匹配电路255可从例如行地址(RA)总线260接收一或多个行地址(例如，地址信号40A或经锁存的地址114)，所述总线可以耦合到修复地址匹配电路255。应了解所发射的地址和/或RA总线260的大小可以通过存储器装置10或行选择电路100的架构和/或类型来确定。出于论述的目的，在所说明的实施例中，RA总线260包含发射行地址值RA<0>到RA<15>的线。在操作期间，用户可提供行地址并且这些行地址被发射到存储器组12，例如，在每个客户激活下，结合用于列修复的列命令，或在其它情况下，例如，可以通过存储器装置10的规范管理的情况。在激活或存取之前，行地址可以与已知的有缺陷的行进行比较。如所说明，RA总线260包含发射这些行地址的至少一部分的线，确切地说，行地址值RA<0>到RA<15>作为位值。

另外，修复地址匹配电路255可从例如融合RA总线262接收一或多个融合行地址，所述总线可以额外地耦合到修复地址匹配电路255。融合RA总线262可操作以发射融合地址的集合，所述集合可以从熔断熔丝导出，所述集合被传播或以其它方式从位于中心的熔丝(例如，反熔丝电路163)发射并且可以在行选择电路100和/或存储器装置10的加电、重置或其它起始之后局部地锁存。应了解所发射的融合地址和/或融合RA总线262的大小可以通过存储器装置10或行选择电路100的架构和/或类型来确定。举例来说，在一些实施例中，融合RA总线262可以是16位宽。出于论述的目的，在所说明的实施例中，融合RA总线262包含发射融合地址值融合RA<0>到融合RA<15>的线。

沿着融合RA总线262发射的位对应于数据行102的有缺陷的行或行的集合。对应于沿着融合RA总线262发射的位的熔丝可能已在先前时间熔断，例如，在内部测试流期间或经由另一修复(例如，hPPR)操作。在一些实施例中，并非所有的沿着融合RA总线262发射的地址都指示特定修复(即，一些地址是潜在地不关心，其中修复用于不关心位的两个状态)，并且将在下文中论述此情况。

如所说明，修复地址匹配电路255包含输入264、266、268和270。输入264、266、268和270耦合到融合RA总线262，并且每个输入264、266、268和270接收相应的融合地址值：在输入264处的融合RA<0>、在输入266处的融合RA<1>、在输入268处的融合RA<2>，以及在输入270处的融合RA<3>。类似地，修复地址匹配电路255包含输入272、274、276和278。输入272、274、276和278耦合到RA总线26，并且每个输入272、274、276和278接收相应的行地址值：在输入272处的RA<0>、在输入274处的RA<1>、在输入276处的RA<2>、在输入278处的RA<3>。修复地址匹配电路255还包含锁存器(例如，D锁存器)280、282、284和286，所述锁存器经操作以相应地接收相应的融合地址值，融合RA<0>、融合RA<1>、融合RA<2>和融合RA<3>，并且在加电的情况下在修复地址匹配电路255中局部地锁存相应的融合地址值。在锁存器280、282、284和286的输入288、290、292和294处，在接收到控制信号之后，例如，时钟信号或另一信号，锁存器280、282、284和286可输出融合地址值，融合RA<0>、融合RA<1>、融合RA<2>和融合RA<3>。在输入288处接收到控制信号之后，锁存器280可从锁存器280的输出296发射融合地址值融合RA<0>。类似地，在输入290、292和294处接收到控制信号之后，锁存器282、284和286可相应地从锁存器282、284和286的输出298、300和302发射融合地址值融合RA<1>、融合RA<2>和融合RA<3>。在一些实施例中，在输入288、290、292和294处接收到的控制信号可以是同步的或者可以是相同的控制信号以便使锁存器280、282、284和286的操作同步。

修复地址匹配电路255可以进一步包含异或(XOR)门304、306、308和310，所述异或门各自包含相应的输入312、314、316、318、320、322、324和326。异或门304的输入312可以耦合到输出296以接收融合地址值融合RA<0>。异或门304的输入314可以耦合到输入272以接收行地址值RA<0>。异或门306的输入316可以耦合到输出298以接收融合地址值融合RA<1>。异或门306的输入318可以耦合到输入274以接收行地址值RA<1>。异或门308的输入320可以耦合到输出300以接收融合地址值融合RA<2>。异或门308的输入322可以耦合到输入276以接收行地址值RA<2>。异或门310的输入324可以耦合到输出302以接收融合地址值融合RA<3>。异或门310的输入326可以耦合到输入278以接收行地址值RA<3>。异或门304、306、308和310中的每一个可基于通过异或门304、306、308和310接收到的相应的融合地址和行地址值的二进制值产生结果(即，二进制信号)。当用于通过异或门304、306、308和310接收到的相应的融合地址和行地址值中的两者的位的二进制值具有二进制低值(“0”)时或者当用于通过异或门304、306、308和310接收到的相应的融合地址和行地址值中的两者的位的二进制值具有二进制高值(“1”)时，此结果(其可以被称为异或结果或第一水平结果)可以是二进制低值(“0”)。在所有其它例子中，(即，当融合地址和地址具有不同的二进制值时)，异或门304、306、308和310的结果将是二进制高值(“1”)。通过异或门304产生的结果将是从异或门304的输出328发射的。类似地，通过异或门306、308和310产生的结果将是从异或门306的输出330、异或门308的输出332和异或门310的输出334发射的。

通过异或门304、306、308和310产生的结果被发射到相应的或非(NOR)门336和338，所述或非门表示数字或运算的拒绝(即，逆转)。或非门336和338各自包含相应的输入340、342、344和346。或非门336的输入340可以耦合到输出328以接收来自异或门304的结果。或非门336的输入342可以耦合到输出330以接收来自异或门306的结果。类似地，或非门338的输入344可以耦合到输出332以接收来自异或门308的结果，并且或非门338的输入346可以耦合到输出334以接收来自异或门310的结果。或非门336和338中的每一个可基于通过异或门304、306、308和310产生的结果的二进制值产生第二结果(即，二进制信号)。当用于来自异或门304和306(或异或门308和310)的结果中的两者的位的二进制值具有二进制低值(“0”)时，第二结果(其可以被称为或非结果或第二水平结果)可以是二进制高值(“1”)。在所有其它例子中(即，当来自相应的输入的结果的一或多个位值具有二进制高值“1”时)，通过或非门336和338产生的第二结果将是二进制低值(“0”)。通过或非门336产生的第二结果将是从或非门336的输出348发射的。类似地，通过或非门338产生的第二结果将是从或非门338的输出350发射的。

通过或非门336和338产生的第二结果被发射到与非(NAND)门352，所述与非门表示数字与运算的拒绝(即，逆转)。与非门352包含输入354和356。与非门352的输入354可以耦合到输出348以接收来自或非门336的结果，并且与非门352的输入356可以耦合到输出350以接收来自或非门338的结果。与非门352可基于通过或非门336和338产生的结果的二进制值产生第三结果(即，二进制信号)。当用于来自或非门336和338的结果中的两者的位的二进制值具有二进制高值(“1”)时，第三结果(其可以被称为与非结果或第三水平结果)可以是二进制低值(“0”)。在所有其它例子中(即，当来自或非门336和338的一或多个结果的位值具有二进制低值“0”时)，通过与非门352产生的第三结果将是二进制高值(“1”)。通过与非门352产生的第三结果将是从与非门352的输出358发射的。

通过与非门352产生的第三结果被发射到反相器360，所述反相器经操作以反转第三结果。反相器360包含可以耦合到输出358以接收来自与非门352的第三结果的输入362，并且反相器360可发射来自反相器360的输出364的第三结果的经反转的二进制值作为匹配信号256。在一些实施例中，此匹配信号256指示(用户提供的或客户提供的)地址信号40A(或经锁存的地址114)已经被修复。这将重新操控经锁存的地址到限定功能的冗余元件，例如，在修复行106中。可以了解在修复地址匹配电路255中利用的电路被提供作为实例并且可以利用其它电路代替所说明的电路以达到匹配信号256的产生。

如图7中所说明，RA总线260包含发射行地址值RA<0>到RA<15>的线。然而，仅将行地址值RA<0>、RA<1>、RA<2>、RA<3>与例如融合RA<0>、融合RA<1>、融合RA<2>、融合RA<3>的融合地址值进行比较的。通过不比较行地址值RA<4>，RA<4>匹配的两个状态为被修复的(即，行地址值RA<4>是不关心位值，其中其二进制值并不影响修复)。这可能引起潜在的问题，这是因为例如，使得行地址值RA<4>为不关心位值并不允许sPPR中的两个状态的重复修复(例如，种子行可以指在用于有缺陷的行的活动循环期间通过客户供应的完整行地址)。这可能不允许用户(即，客户)恰当地复制数据输出用于相反的状态(例如，hPPR遵循制造或供应商修复匹配，然而，sPPR是独特的使得当在hPPR修复中熔断时客户引入未通过sPPR测试的活动行)。

替代地，在一个实施例中，行地址值RA<4>可替代地是关心地址(其中其二进制值影响修复)并且在单独的sPPR匹配电路中利用。单独的sPPR匹配电路可能不同于图7的修复地址匹配电路255，不同之处在于单独的sPPR匹配电路可以被设置成在输入270处接收融合地址值融合RA<4>并且在输入278处接收行地址值RA<4>，替代在输入270处接收融合地址值融合RA<3>、在输入278处接收行地址值RA<3>，如在修复地址匹配电路255中所说明。这允许比较行地址值RA<4>与融合地址值融合RA<4>(代替在sPPR匹配电路中的行地址值RA<3>与融合地址值融合RA<3>)。这使得行地址值RA<3>为sPPR匹配电路中的不关心位。上文所描述的单独的sPPR匹配电路的使用允许hPPR和sPPR修复的匹配(例如，hPPR遵循sPPR匹配使得当在hPPR修复中熔断时客户引入可以通过sPPR测试的活动行，然而，制造或供应商修复是独特的，其可能引起在需要时修复行106的部分是不可供用于修复的，并且存储器装置10上的任何产率可能降低)。

图8说明可以被用作图7的修复地址匹配电路255的额外实施例和/或替代实施例的修复地址匹配电路368。在一些实施例中，除了上文所描述的单独的sPPR匹配电路之外和/或替代于上文所描述的单独的sPPR匹配电路可以利用修复地址匹配电路368。下文的章节描述了元件和逻辑的实例以描述修复地址匹配电路368的操作。然而，应理解图8的元件仅被提供为实例，并且应理解下文描述的匹配逻辑可以其它方式实施和/或利用不同的逻辑元件。举例来说，如先前所论述，下文的章节涉及PPR修复操作，但是通过包含额外的行地址灵活性一些实施例可利用此类技术用于存储器装置10中的其它非PPR修复操作。无论采用哪些修复实施方案，修复地址匹配电路368可用于提供修复的灵活性，方法是实现用于其它修复的未使用的行的动态分配而不造成冲突由此增大产率。

如所说明，修复地址匹配电路368包含输入264、266、268、270和370。输入264、266、268、270和370耦合到融合RA总线262，并且每个输入264、266、268、270和370接收相应的融合地址值：在输入264处的融合RA<0>、在输入266处的融合RA<1>、在输入268处的融合RA<2>、在输入270处的融合RA<3>，以及在输入370处的融合RA<4>。在一些实施例中，本文中所指示的输入264、266、268、270和370的融合RA编号(例如，在融合RA总线262中的位位置)可各自与存储器组中的存储器地址的行的序列中的对应的行的位置相同。替代地，融合RA编号可以不同于存储器组的行的序列中的对应的行的位置。举例来说，融合RA<3>和融合RA<4>可表示在融合RA总线<15:0>中除了位3和4之外的值和/或表示在寻址的存储器组中除了行3和4之外的行。举例来说，当PPR使用存储器组中的第十五行和/或第二行用于PPR并且融合RA总线262是16位宽时，融合RA是经编码的行地址总线，因此单个地址可能并不直接地对应于一个位/行。在执行修复匹配逻辑之后从地址解码到“一个热点”经解码总线/单行的行可出现在存储器装置10中。

类似于输入264、266、268、270和370，修复地址匹配电路368包含输入272、274、276、278和372。在一些实施例中，本文中所指示的输入272、274、276、278和372的RA编号(例如，在RA总线260中的位位置)可各自与存储器组中的存储器地址的行的序列中的对应的行的位置相同。替代地，RA编号可以不同于存储器组的行的序列中的对应的行的位置。无论总线中的位位置和/或对应的行位点如何，输入272、274、276、278和372耦合到RA总线26，并且每个输入272、274、276、278和372接收相应的行地址值，在输入272处的RA<0>、在输入274处的RA<1>、在输入276处的RA<2>、在输入278处的RA<3>，以及在输入372处的RA<4>，对应于存储器组中的相应的行。修复地址匹配电路368还包含锁存器(例如，D锁存器)280、282、284、286和374，所述锁存器经操作以相应地接收相应的融合地址值，融合RA<0>、融合RA<1>、融合RA<2>、融合RA<3>和融合RA<4>。在锁存器280、282、284、286和374的输入288、290、292、294和376处，在接收到控制信号之后，例如，时钟信号或另一信号，锁存器280、282、284、286和374可输出融合地址值，融合RA<0>、融合RA<1>、融合RA<2>、融合RA<3>和融合RA<4>。

在输入288处接收到控制信号之后，锁存器280可从锁存器280的输出296发射融合地址值融合RA<0>。类似地，在输入290、292、294和376处接收到控制信号之后，锁存器282、284、286和374可相应地从锁存器282、284、286和374的输出298、300、302、378发射融合地址值融合RA<1>、融合RA<2>、融合RA<3>和融合RA<4>。在一些实施例中，在输入288、290、292、294和376处接收到的控制信号可以是同步的或者可以是相同的控制信号以便使锁存器280、282、284、286和374的操作同步。

修复地址匹配电路368可以进一步包含异或门304、306、308、310和380，所述异或门各自包含相应的输入312、314、316、318、320、322、324、326、382和384。异或门304的输入312可以耦合到输出296以接收融合地址值融合RA<0>。异或门304的输入314可以耦合到输入272以接收行地址值RA<0>。异或门306的输入316可以耦合到输出298以接收融合地址值融合RA<1>。异或门306的输入318可以耦合到输入274以接收行地址值RA<1>。异或门308的输入320可以耦合到输出300以接收融合地址值融合RA<2>。异或门308的输入322可以耦合到输入276以接收行地址值RA<2>。异或门310的输入324可以耦合到输出302以接收融合地址值融合RA<3>。异或门310的输入326可以耦合到输入278以接收行地址值RA<3>。异或门380的输入382可以耦合到输出378以接收融合地址值融合RA<4>，并且异或门380的输入384可以耦合到输入372以接收行地址值RA<4>。异或门304、306、308、310和380中的每一个可基于通过异或门304、306、308、310和380接收到的相应的融合地址和行地址值的二进制值产生结果(即，二进制信号)。当用于通过异或门304、306、308、310和380接收到的相应的融合地址和行地址值中的两者的位的二进位值具有二进制低值(“0”)时或当用于通过异或门304、306、308、310和380接收到的相应的融合地址和行地址值中的两者的位的二进位值具有二进制高值(“1”)时，此结果(其可以被称为异或结果或第一水平结果)可以是二进制低值(“0”)。在所有其它例子中(即，当融合地址和地址具有不同的二进制值时)，异或门304、306、308、310和380的结果将是二进制高值(“1”)。通过异或门304产生的结果将是从异或门304的输出328发射的。类似地，通过异或门306、308、310和380产生的结果将是从异或门306的输出330、异或门308的输出332、异或门310的输出334和异或门380的输出386发射的。

另外，修复地址匹配电路368可包含选择电路388(例如，选择元件)。如所说明，选择电路388是包含异或门310和380的动态选择子电路389的部分。举例来说，选择电路388可以是在输入390处接收异或门310的输出334并且在输入392处接收异或门380的输出386的多路复用器。选择电路388选择异或门310的输出334和异或门380的输出386的二进制值中的一个以产生为从选择电路388的输出394发射的结果。选择电路388可基于在控制输入396处接收到的控制信号发射结果。控制输入396可接收对应于相应的修复是否用于测试和修复中的信号(例如，选择位)。换句话说，控制输入396可包含指示选择电路是否传递输出386或输出334用于潜在存储器复制的选择地址。

举例来说，通过控制输入396接收到的信号可表示行(例如，修复行106或例如，冗余行104)何时用于测试和修复，引起对应的熔丝(例如，地址匹配选择熔丝165)被熔断。被熔断的此地址匹配选择熔丝165经由二进制高“1”值的发射被表示为到控制输入396的信号，所述信号继而引起选择电路388发射异或门310的输出334(即，涉及行地址RA<3>的比较结果)作为来自输出394的结果。类似地，通过控制输入396接收到的信号可表示行(例如，修复行106或例如，冗余行104)何时不用于测试和修复，由此指示行可供用于修复并且引起地址匹配选择熔丝165不被熔断。此不被熔断的地址匹配选择熔丝165经由二进制低“0”值的发射被表示为到控制输入396的信号(其指示由于行不用于测试和修复中，所以它可供用于hPPR)。继而，在控制输入396处的二进制低“0”值的接收引起选择电路388将异或门380的输出386(即，涉及行地址RA<4>的比较结果)发射为来自输出394的结果以匹配sPPR。如可能了解的，本文中的公开内容使用特定电路用于对逻辑高和逻辑低值的论述。然而，本发明的一些实施例可包含具有取代逻辑元件的逆转逻辑。举例来说，与门可用于产生来自与非门的逆转逻辑。

修复地址匹配电路368的剩余的元件与修复地址匹配电路255的元件相同并且功能上与上文在图7中所描述的相同，具有唯一的例外是或非门338在输入346处接收来自选择电路388的输出394的结果。来自选择电路388的输出394的此结果对应于涉及行地址RA<3>的比较结果或涉及行地址RA<4>的比较结果中的选定一者。这与总是涉及来自输出334的行地址RA<3>的比较结果相反，如上文相对于图7的修复地址匹配电路255所论述。通过额外的地址匹配选择熔丝165的使用，指示地址匹配选择熔丝165的状态的信号被产生为控制信号，并且选择电路388用于涉及行地址RA<3>的比较结果或涉及行地址RA<4>的比较结果的选择，当产生匹配信号256而不包含单独的sPPR匹配电路时修复地址匹配电路368可考虑hPPR和sPPR修复的匹配。因此，修复地址匹配电路368允许所有冗余元件(例如，修复行106或冗余行104和修复行106)的使用，同时仍然允许sPPR和hPPR匹配之间的修复过渡，因此当在hPPR修复中熔断时允许用户通过sPPR测试。

图9说明功能上类似于图8的修复地址匹配电路368的修复地址匹配电路400具有更窄的融合RA总线262和/或更窄的RA总线260。然而，修复地址匹配电路400利用与在修复地址匹配电路368中利用的相比动态选择子电路389的不同的实施例。图9的动态选择子电路389包含选择电路402(例如，选择元件)。选择电路402可包含多路复用器。如所说明，选择电路402接收客户提供的RA<4>372和客户提供的RA<3>278作为输入并且基于控制输入396选择性地输出客户提供的RA<4>372或客户提供的RA<3>278作为输出404。

动态选择子电路389包含异或(XOR)门406，所述异或门406在异或门406的输入408处接收选择电路402的输出404。异或门406还在异或门406的输入410处接收FusedBit(X)信号412。FusedBit(X)信号412是从融合RA总线260传递到异或门406的熔丝值/融合信号(例如，一或多个位)。通过从融合RA总线260传递熔丝值/融合信号，选择电路402并不作出在异或门406中比较哪个熔丝的局部确定。替代地，控制输入396控制哪个地址用于与传递异或门406的输入410的FusedBit(X)信号412进行比较。异或门406随后输出输出414。输出414是来自选择电路402的所选择的输出404与FusedBit(X)信号412的比较。输出414随后被发射到或非门338的输入346，以及修复地址匹配电路400的剩余的部分。

换句话说，动态选择子电路389接收客户提供的RA<4>372和客户提供的RA<3>278作为对应于存储器单元的可寻址群组(例如，行)的主要集合的第一输入。动态选择子电路389还接收FusedBit(X)信号412作为可寻址群组(例如，修复行)的次要群组的一或多个融合地址值的一或多个输入的输入，并且至少部分地基于第二输入中的一或多个与对应的第一输入的比较来选择输出。

此外，修复地址匹配电路400的所说明的实施例仅包含接收客户提供的RA<4>372或客户提供的RA<3>278和单个融合信号(例如，FusedBit(X)412)的单个动态选择子电路389。然而，在一些实施例中，修复可利用额外的和/或不同的行。举例来说，在一些实施例中，单个修复地址匹配电路可接收任何数量的客户提供的行地址，例如，1、2、3、4、5或更多，所述行地址被提交到选择电路402以与FusedBit(X)信号412进行比较。另外或替代地，修复地址匹配电路400可包含多于单个动态选择子电路389。举例来说，在一些实施例中，额外的动态选择子电路389可用于接收客户提供的RA<2>276以及一或多个其它行地址。额外的动态选择子电路389可替代输入268、锁存器284和异或门308以将输入344提供到或非门338。实际上，通过包含修复的额外的灵活性，使用额外的修复地址匹配电路389可在存储器装置10的封装前和/或封装后修复中提供额外的灵活性。

图10说明了用于测试包含动态选择子电路389的存储器装置10的方法418的流程图。制造裸片(即，存储器装置10)(块420)。随后通过记录的缺陷测试所制造的存储器装置10(块422)。举例来说，测试可经由耦合到存储器装置10的外部测试装置或经由存储器装置10的内部测试电路执行。基于所确定的缺陷，作出是否可以使用第一修复技术修复存储器装置10的决策(块424)。举例来说，决策可经由耦合到存储器装置10的外部测试装置或经由存储器装置10的内部测试电路作出。并且，第一修复技术可包含通过制造商和/或供应商执行的“供应商”或“内部”修复作为“普通修复”。

如果确定可以使用第一修复技术修复存储器装置10，那么采用第一修复技术(块426)。此修复技术可以是例如封装前修复，其中当识别到行102的有缺陷的行时，行102的有缺陷的行可以被解除激活并且冗余行104可以代替它使用(即，冗余行修复)。为此，非易失性存储器系统可存储信息，例如，行102的有缺陷的行的所指派的地址，以及将代替它使用的冗余行104的地址。一旦完成测试和/或修复，则存储器装置10被传递给用户/客户为具有全部功能性(块428)。

如果确定无法使用第一修复技术修复存储器装置10，那么确定裸片是否是通过用于普通修复的替代的地址复制可修复的(块429)。如果裸片是使用替代的地址复制可修复的，那么修复是使用冗余行融合的(块430)。在一些实施例中，配置熔丝(ConfigFuse)可以是指示已经使用冗余行执行修复的熔断。一旦完成修复，则所述部分可以被传送给客户(块431)。

如果确定无法使用第一或第二修复技术修复存储器装置10，那么存储器装置10可以被废弃。然而，当存储器装置10中的修复地址匹配电路368存在并且如上文所描述的被利用时，可以作出第三确定(块432)。也就是说，(例如，经由耦合到存储器装置10的外部测试装置或经由存储器装置10的内部测试电路)作出是否可以使用第三修复技术(例如，“PPR”修复或其它修复类型)修复存储器装置10的决策。举例来说，第三修复技术可利用额外保留的修复行106以使得存储器装置10起作用。如果确定可以使用第三修复技术修复存储器装置10，那么采用第三修复技术(块433)。此第三修复技术可包含例如，解决方法中的融合，其中当识别到数据行102的有缺陷的行时利用额外的修复行106(例如，PPR行或其它专用的修复行)，使得数据行102的有缺陷的行可以被解除激活并且修复行106的行可以代替它使用(即，PPR行修复)。另外，非易失性存储器系统可存储信息，例如数据行102的有缺陷的行的所指派的地址，以及将代替它使用的修复行106的行的地址。此外，修复可包含对应于受到影响的每个组12的地址匹配选择熔丝165的熔断。

一旦完成测试和/或修复，则存储器装置10被传递给用户/客户作为具有减少的(例如，部分)修复功能性或没有修复功能性(块434)。另外，取决于用于修复的修复行106和/或存在于存储器组12中的修复行106的总量，可以检查存储器装置10(例如，经由耦合到存储器装置10的外部测试装置或经由存储器装置10的内部测试电路)以确定是否存在足够的修复容量(例如，可供使用的足够的修复行106)以满足存储器装置10的修复(例如，PPR)规范。在此情况下，存储器装置10可以被传递给用户/客户作为具有全部PPR功能性。

替代地，存储器装置10可替代地用于技术学习(例如，通过制造商测试以便潜在地减少未来存储器装置10上的数据行102故障的例子)。类似地，举例来说，如果存储器装置10是其过程寿命的早期阶段(例如，其中没有部分需要客户PPR功能性)，那么可选择地址匹配选择熔丝165始终被熔断，并且因此存储器装置10的所有的存储器组12都可能用于技术学习。

用于替代的地址复制和PPR修复的配置熔丝可以是用于不同修复类型的不同熔丝。在一些实施例中，可省略决策块429以及块430和431，并且替代的地址复制可被用作可供使用的普通修复的部分。最终，如果确定无法使用第三修复技术修复存储器装置10，那么存储器装置10被废弃(块436)。

存储器装置10的更改以允许sPPR与hPPR行地址和/或其它修复类型的匹配而不损害制造产率可以是通过使用相对于图8和9描述的修复地址匹配电路368和技术获得的。这消除了其中PPR元件(修复行106)被迫使总是使用sPPR优化的行地址匹配电路(其不允许其它修复，因此减小产率尤其在生产斜坡的早期)的情况以及其中PPR元件(修复行106)利用修复地址匹配电路255的情况，其可以引起sPPR与hPPR之间修复的地址中的差异(借此潜在缺陷可被引入到hPPR中的部分，其中当测试通过sPPR的修复时用户无法查看)。可以利用用于每个存储器组12的现有额外地址匹配选择熔丝165(例如，作为已经现有的冗余行熔丝集合的部分)来选择修复熔丝集合使用的匹配电路配置。还应了解独特的选择熔丝可以额外地和/或替代地每个行熔丝集合或每个DRAM裸片全局地提供，举例来说，且不仅用于每个存储器组12。

如果修复行106需要/用于探针或燃烧中的修复，那么修复可以内部完成(例如，通过制造商或供应商)代替不可修复的存储器组12或存储器装置10的废弃。当使用时，额外的PPR地址匹配选择熔丝165被熔断以指示修复可使用普通行地址匹配配置，并且随后使用修复如同每一其它行修复(例如，冗余行104)。如果此PPR元件(例如，修复行106)并不用于制造测试流(例如，块424、426和428)，那么地址匹配选择熔丝165将不被熔断。这向存储器装置10指示如果它稍后启用用于PPR，那么它应该使用针对sPPR种子行地址优化的行地址匹配配置。因此，不匹配hPPR的sPPR的潜在用户担忧减少和/或消除同时涉及使用PPR元件用于典型制造修复的产率增大。

图11是根据先前叙述可利用图9的修复地址匹配电路400来执行存储器装置的修复的过程450。过程400包含接收对应于存储器组的存储器单元的可寻址群组的主要集合的多个行地址值的动态选择子电路389(块452)。动态选择子电路389还接收指示是否已经在存储器组的可寻址群组的主要集合上执行修复的存储器组的存储器单元的修复群组的熔丝值(块454)。动态选择子电路389的选择元件402至少部分地基于指示所选择的行地址对应于可寻址群组的主要集合的修复群组的控制输入从多个行地址值中选择所选择的行地址值(块456)。选择元件402可包含多路复用器。动态选择子电路389随后比较熔丝值与所选择的行地址(块458)。举例来说，动态选择子电路389可包含异或门406以比较熔丝值与所选择的行地址。组控制器随后至少部分地基于所选择的行地址与熔丝值的比较的结果确定是否修复所选择的行地址(块460)。

尽管在本发明中阐述的实施例可以易于有各种修改和替代形式，但是已经在附图中借助于实例示出了特定实施例并且已经在本文中对其进行了详细描述。然而，可以理解，本发明并不意图限于所公开的特定形式。本发明意图涵盖属于如由所附权利要求书限定的本发明的精神和范围内的所有修改、等效物和替代方案。

Claims (18)

1.一种存储器装置，其包括：

存储器组，其包括存储器单元的多个可寻址群组，其中存储器单元的所述多个可寻址群组包括可寻址群组的主要集合以及可寻址群组的次要集合；以及

控制电路，其经配置以激活所述存储器组的可寻址群组，所述控制电路包括修复地址匹配电路，其包括：

动态选择电路，其包括：

多个第一输入，其经配置以接收对应于可寻址群组的所述主要集合的行地址值；

一或多个第二输入，其经配置以接收对应于可寻址群组的所述次要集合的一或多个融合地址值；

选择元件，其经配置以：

接收所述多个第一输入中的一或多个；

选择所述多个第一输入中的所述一或多个中的所选择输入，其中当所述选择元件接收第一控制输入时，所述所选择输入包括所述多个第一输入中的所述一或多个中的第一输入，且所述多个第一输入中的所述一或多个中的剩余输入包括所述多个第一输入中的所述一或多个中的第二输入，以及其中当所述选择元件接收第二控制输入时，所述所选择输入包括所述第二输入，且所述剩余输入包括所述第一输入；

在发射所述所选择输入的同时阻止所述剩余输入被发射；以及

比较电路，其经配置以将所述第一输入与所述一或多个第二输入进行比较。

2.根据权利要求1所述的存储器装置，其中所述多个可寻址群组包括所述存储器单元的多个行或所述存储器单元的多个列。

3.根据权利要求1所述的存储器装置，其中可寻址群组的所述主要集合包括经配置以在主要位点中存储数据的数据单元的群组，并且当可寻址群组的所述主要集合的对应的至少一部分已经被修复时可寻址群组的所述次要集合包括经配置以在次要位点中存储数据的修复单元。

4.根据权利要求1所述的存储器装置，其中所述选择元件包括多路复用器。

5.根据权利要求1所述的存储器装置，其中所述第一控制输入或所述第二控制输入指示一或多个熔丝是否是在所述存储器装置中熔断的。

6.根据权利要求1所述的存储器装置，其中所述第一控制输入或所述第二控制输入指示是否完成利用可寻址群组的所述次要集合的部分的修复。

7.根据权利要求6所述的存储器装置，其中所述修复已经通过所述存储器装置的制造商执行或在封装后修复PPR期间执行。

8.根据权利要求1所述的存储器装置，其中所述动态选择电路包括经配置以接收所述多个第一输入中的一个以及所述一或多个第二输入以比较所述多个第一输入中的所述一个与所述一或多个第二输入的异或XOR门。

9.根据权利要求1所述的存储器装置，其中所述比较电路经配置以至少部分地基于所述比较的结果产生匹配信号。

10.根据权利要求9所述的存储器装置，其中所述控制电路经配置以至少部分地基于所述匹配信号确定是否修复可寻址群组的所述主要集合。

11.一种存储器组控制器，其包括：

存储器组，其包括在多个数据行以及多个修复行中的多个存储器单元；

地址匹配电路，其包括：

选择元件，其经配置以：

接收所述多个数据行的地址；

基于经配置以指示所述多个数据行中的哪个将与指示先前是否已经执行修复的对应的融合信号进行比较的控制输入选择所述多个数据行的数据行地址；以及

在发射所选择的所述数据行地址的同时阻止对所述多个数据行中的未被选择的数据行进行所述比较，其中当所述选择元件接收第一控制输入时，所选择的所述数据行地址包括所述多个数据行的第一行地址，且所述未被选择的数据行包括所述多个数据行的第二行地址，以及其中当所述选择元件接收第二控制输入时，所选择的所述数据行地址包括所述第二行地址，且所述未被选择的数据行包括所述第一行地址；以及

比较元件，其经配置以：

从所述选择元件接收所选择的所述数据行地址；

比较所选择的所述数据行地址与所述对应的融合信号；以及

输出指示修复是否是可供使用的所述比较的结果。

12.根据权利要求11所述的存储器组控制器，其中所述存储器组包括熔丝电路，所述熔丝电路包括经配置以存储所述多个修复行中的修复行是否已经代替对应的数据行被利用的指示的多个熔丝，并且所述对应的融合信号是从熔丝电路接收的。

13.根据权利要求11所述的存储器组控制器，其中所述对应的融合信号是从主机装置接收的。

14.根据权利要求11所述的存储器组控制器，其中所述对应的融合信号包括单个位。

15.一种用于操作存储器装置的方法，其包括：

接收对应于存储器组的存储器单元的可寻址群组的主要集合的多个行地址值；

接收指示是否已经在所述存储器组的可寻址群组的所述主要集合上执行修复的所述存储器组的存储器单元的修复群组的熔丝值；

使用选择元件至少部分地基于指示所选择的行地址对应于可寻址群组的所述主要集合的所述修复群组的控制输入而从所述多个行地址值中选择所选择的所述行地址的值；

在经由所述选择元件发射所选择的所述行地址的同时阻止所述多个行地址值的未被选择的行地址被发射，其中当所述选择元件接收第一控制输入时，所选择的所述行地址包括所述多个行地址值的第一行地址，且所述未被选择的行地址包括所述多个行地址值的第二行地址，以及其中当所述选择元件接收第二控制输入时，所选择的所述行地址包括所述第二行地址，且所述未被选择的行地址包括所述第一行地址；

比较所述熔丝值与所选择的所述行地址；以及

至少部分地基于所选择的所述行地址与所述熔丝值的所述比较的结果确定是否修复所选择的所述行地址。

16.根据权利要求15所述的方法，其中所述比较是所选择的所述行地址以及所述熔丝值的异或XOR。

17.根据权利要求15所述的方法，其包括从包含所述存储器组的存储器控制器的熔丝电路或从耦合到包含所述存储器组的所述存储器装置的主机装置接收所述熔丝值。

18.根据权利要求15所述的方法，其中所述修复包括内部修复或封装后修复PPR。