KR102674032B1 - 리페어 동작을 수행하는 메모리 장치, 그것을 포함하는 메모리 시스템 및 그것의 동작 방법 - Google Patents

리페어 동작을 수행하는 메모리 장치, 그것을 포함하는 메모리 시스템 및 그것의 동작 방법 Download PDF

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Abstract

본 발명에 따른 메모리 장치는, 제 1 리페어 모드, 제 2 리페어 모드, 및 제 2 리페어 오프 모드를 저장하는 모드 레지스터 셋, 및 제 1 리페어 모드에서 불량 어드레스에 대응하는 제 1 워드라인을 제 1 리던던시 워드라인으로 영구적으로 제 1 리페어 동작을 수행하고, 제 2 리페어 모드에서 상기 불량 어드레스에 대응하는 상기 제 1 워드라인을 임시적으로 제 2 리던던시 워드라인으로 제 2 리페어 동작을 수행하고, 및 상기 제 2 리페어 동작 이후에 이전 데이터 접근을 위하여 제 2 리페어 오프 모드시 상기 제 2 리페어 동작을 수행하는 제 2 리페어 로직을 오프 시키는 리페어 제어 회로를 포함할 수 있다.

Description

리페어 동작을 수행하는 메모리 장치, 그것을 포함하는 메모리 시스템 및 그것의 동작 방법{MEMORY DEVICE FOR PERFORMING REPAIR OPERATION, MEMORY SYSTEM HAVING THE SAME, AND OPERATING METHOD THEREOF}
본 발명은 리페어 동작을 수행하는 메모리 장치, 그것을 포함하는 메모리 시스템 및 그것의 동작 방법에 관한 것이다.
일반적으로, 메모리 장치는 패키지 공정을 통해 패키징 된 후에도 리페어 될 수 있다. 이 경우의 리페어 작업은 포스트 패키지 리페어(post package repair)로 불린다. 포스트 패키지 리페어는 웨이퍼 상태에서 발견되지 않았지만, 패키징 이후에 발생하는 불량 메모리 셀을 전기적 퓨즈 수단을 이용하여 리페어한다.
본 발명의 목적은 데이터의 신뢰성을 향상시키는 리페어 동작을 수행하는 메모리 장치, 그것을 포함하는 메모리 시스템 및 그것의 동작 방법을 제공하는 데 있다.
본 발명의 실시 예에 따른 메모리 장치는, 제 1 리페어 모드, 제 2 리페어 모드, 및 제 2 리페어 오프 모드를 저장하는 모드 레지스터 셋; 및 제 1 리페어 모드에서 불량 어드레스에 대응하는 제 1 워드라인을 제 1 리던던시 워드라인으로 영구적으로 제 1 리페어 동작을 수행하고, 제 2 리페어 모드에서 상기 불량 어드레스에 대응하는 상기 제 1 워드라인을 임시적으로 제 2 리던던시 워드라인으로 제 2 리페어 동작을 수행하고, 및 상기 제 2 리페어 동작 이후에 이전 데이터 접근을 위하여 제 2 리페어 오프 모드시 상기 제 2 리페어 동작을 수행하는 제 2 리페어 로직을 오프 시키는 리페어 제어 회로를 포함할 수 있다.
본 발명의 실시 예에 따른 메모리 장치는, 액티브 로우 어드레스가 매칭될 때, 노멀 워드라인 활성화 신호를 출력하는 노멀 워드라인 활성화 로직; 상기 액티브 로우 어드레스가 매칭될 때, PPR(Post Package Repair) 워드라인 활성화 신호를 출력하는 제 1 리던던시 박스들; 및 상기 액티브 로우 어드레스가 매칭될 때, sPPR(soft Post Package Repair) 워드라인 활성화 신호를 출력하는 적어도 하나의 제 2 리던던시 박스를 포함하고, 상기 적어도 하나의 제 2 리던던시 박스는 이전 데이터 접근 정보에 따라 비활성화 되는 것을 특징으로 한다.
본 발명의 실시 예에 따는 메모리 장치의 동작 방법은, 외부 장치의 리페어 요청에 응답하여 어드레스에 대응하는 워드라인을 리던던시 워드라인으로 대체하는 리페어 동작을 수행하는 단계; 상기 외부 장치로부터 이전 데이터 접근 정보를 수신하는 단계; 및 상기 이전 데이터 접근 정보를 수신 후에, 상기 외부 장치로부터 읽기 요청에 응답하여 상기 어드레스에 대응하는 상기 워드라인에 연결된 메모리 셀들로부터 이전 데이터를 출력하는 단계를 포함할 수 있다.
본 발명의 실시 예에 따른 메모리 시스템은, 적어도 하나의 메모리 장치; 및 상기 적어도 하나의 메모리 장치를 제어하는 제어기를 포함하고, 상기 적어도 하나의 메모리 장치는, sPPR(soft Post Package Repair) 동작을 수행한 후, 이전 데이터 접근 정보에 따라 sPPR 로직을 오프 시키고, 어드레스에 대응하는 노멀 워드라인 혹은 리페어 워드라인에 연결된 메모리 셀들로부터 상기 이전 데이터를 상기 제어기로 출력하는 것을 특징으로 한다.
본 발명의 실시 예에 따른 메모리 장치, 그것을 포함하는 메모리 시스템, 및 그것의 동작 방법은, 포스트 패키지 리페어 동작 이후에 이전 데이터 접근 정보에 의해 sPPR 로직을 오프 시킴으로써, 이전 데이터에 접근할 수 있다.
또한, 본 발명의 실시 예에 따른 메모리 장치, 그것을 포함하는 메모리 시스템, 및 그것의 동작 방법은, 리페어 동작 이후에도 이전 데이터 접근을 용이하게 함으로써, 데이터의 신뢰성을 향상시킬 수 있다.
이하에 첨부되는 도면들은 본 실시 예에 관한 이해를 돕기 위한 것으로, 상세한 설명과 함께 실시 예들을 제공한다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템(10)을 예시적으로 보여주는 도면이다.
도 2는 본 발명의 실시 예에 따른 메모리 장치를 예시적으로 보여주는 도면이다.
도 3은 본 발명의 실시 예에 따른 메모리 장치(100)의 구조를 개략적으로 보여주는 도면이다.
도 4는 본 발명의 실시 예에 따른 메모리 장치(100)에서 리던던시 워드라인을 예시적으로 보여주는 도면이다.
도 5는 본 발명의 실시 예에 따른 메모리 장치(100)의 리페어 동작을 예시적으로 보여주는 도면이다.
도 6은 본 발명의 실시 에에 따른 메모리 장치(100)의 리페어 동작 후에 이전 데이터 접근 동작을 예시적으로 보여주는 도면이다.
도 7은 본 발명의 실시 에에 따른 메모리 장치(100)의 리페어 동작 후에 이전 데이터의 복사 동작을 예시적으로 보여주는 도면이다.
도 8a 및 도 8b는 본 발명의 실시 예에 따른 메모리 장치(100)의 워드라인 활성화 로직의 동작을 개념적으로 설명하는 도면들이다.
도 9는 본 발명의 실시 예에 따른 sPPR 로직(430)을 예시적으로 보여주는 도면이다.
도 10은 본 발명의 실시 예에 따른 메모리 장치(100)의 노멀 워드라인 활성화 동작을 예시적으로 설명하는 도면이다
도 11은 본 발명의 실시 예에 따른 메모리 장치(100)의 리페어 워드라인 활성화 동작을 예시적으로 설명하는 도면이다.
도 12는 본 발명의 실시 예에 따른 메모리 장치(110)의 sPPR 워드라인 활성화 동작을 예시적으로 설명하는 도면이다.
도 13은 본 발명의 실시 예에 따른 메모리 장치(100)의 sPPR 이후에 이전 데이터를 접근하는 동작을 예시적으로 설명하는 도면이다.
도 14는 본 발명의 다른 실시 예에 따른 메모리 장치(100)의 sPPR 이후에 이전 데이터를 접근하는 동작을 예시적으로 설명하는 도면이다.
도 15는 본 발명의 실시 예에 따른 메모리 장치(100)의 동작 방법을 예시적으로 보여주는 흐름도이다.
도 16은 본 발명의 실시 예에 따른 제어기(200)의 동작 방법을 예시적으로 보여주는 흐름도이다.
도 17은 본 발명의 실시 예에 따른 메모리 시스템(10)의 리페어 동작을 예시적으로 보여주는 래더 다이어그램이다.
도 18은 본 발명의 다른 실시 예에 따른 메모리 시스템(10)의 리페어 동작을 예시적으로 보여주는 래더 다이어그램이다.
도 19는 본 발명의 실시 예에 따른 메모리 칩을 예시적으로 보여주는 블록도이다.
도 20은 본 발명의 실시 예에 따른 컴퓨팅 시스템(2000)을 예시적으로 보여주는 도면이다.
도 21은 본 발명의 실시 예에 따른 차량용 전자 시스템(3000)을 예시적으로 보여주는 도면이다.
도 22는 본 발명의 실시 예에 따른 모바일 장치(4000)를 예시적으로 보여주는 도면이다.
도 23은 본 발명의 실시 예에 따른 컴퓨팅 시스템(5000)을 예시적으로 보여주는 도면이다.
도 24는 본 발명의 실시 예에 따른 데이터 서버 시스템(6000)을 예시적으로 보여주는 도면이다.
아래에서는 도면들을 이용하여 본 발명의 기술분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있을 정도로 본 발명의 내용을 명확하고 상세하게 기재할 것이다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템(10)을 예시적으로 보여주는 도면이다. 도 1을 참조하면, 메모리 시스템(10)은 메모리 장치(100) 및 그것을 제어하는 제어기(200)를 포함할 수 있다.
메모리 장치(100)는 휘발성 메모리 장치 혹은 비휘발성 메모리 장치일 수 있다. 휘발성 메모리 장치는 SRAM (static random access memory), DRAM (dynamic random access memory), SDRAM (synchronous DRAM) 등이 될 수 있다. 비휘발성 메모리 장치는 낸드 플래시 메모리(NAND flash memory), 수직형 낸드 플래시 메모리(vertical NAND flash memory; VNAND), 노아 플래시 메모리(nor flash memory), 저항성 램(resistive random access memory; RRAM), 상 변화 메모리(phase change memory; PRAM), 자기저항 메모리(magnetoresistive random access memory; MRAM), 강유전체 메모리(ferroelectric random access memory; FRAM), 스핀주입 자화반전 메모리(spin transfer torque random access memory; STT-RAM) 등이 될 수 있다. 아래에서는 설명의 편의를 위하여 메모리 장치(100)는 DRAM이라고 하겠다.
또한, 메모리 장치(100)는, 모드 레지스터 셋(mode register set; MRS, 162) 및 리페어 제어 회로(166)를 포함할 수 있다.
MRS(162)는 복수의 리페어 동작 모드들을 저장하도록 구현될 수 있다. 여기서 복수의 리페어 동작 모드들은, 하드 포스트 패키지 리페어(hard post package repair; hPPR) 모드, 소프트 포스트 패키지 리페어 모드(soft post package repair; sPPR) 모드, sPPR 오프(sPPR_OFF) 모드를 포함할 수 있다.
리페어 제어 회로(166)는 MRS(162)의 저장된 리페어 동작 모드에 따라 리페어 동작을 수행하도록 구현될 수 있다. hPPR 모드에서, 리페어 제어 회로(166)는 불량 어드레스에 대응하는 워드라인을 리던던시 워드라인으로 영구적으로 리페어 동작을 수행할 수 있다. sPPR 모드에서, 리페어 제어 회로(166)는 불량 어드레스에 대응하는 워드라인을 리던던시 워드라인으로 임시적으로 리페어 동작을 수행할 수 있다. sPPR 모드에서, 리페어 제어 회로(166) 관련된 리페어 어드레스를 제어기(200)로부터 수신 및 저장하고, 저장된 리페어 어드레스를 근거로 하여 리페어 동작을 수행할 수 있다.
실시 예에 있어서, hPPR 혹은 sPPR 모드 진입은, 의도하지 않은 hPPR 프로그래밍을 방지하기 위하여 MRS(mode register set) 가드 키(guard key)를 통하여 보호될 수 있다. 여기서 순차적인 가드 키는 hPPR 모드 및 sPPR 모드에서 모두 동일할 수 있다. 실시 예에 있어서, sPPR의 진입은 레지스터 활성화를 통해 이루어질 수 있다. 또한, ACT(active) 명령은 메모리 장치(100)에서 교체될 로우의 뱅크 혹은 로우 어드레스를 전송하는데 이용될 수 있다. 실시 예에 있어서, tRCD 구간 이후에, WR(write) 명령은 DQ 비트들을 통하여 개별 메모리 장치를 선택하고, 선택된 메모리 장치에 내부 레지스터로 리페어 어드레스를 전송하는데 이용될 수 있다. 실시 예에 있어서, 쓰기 복구 시간과 PRE(precharge) 구간 후에, sPPR 모드는 종료되고, 노멀 동작이 재개될 수 있다. 실시 예에 있어서, 메모리 장치(100)는 동작 중에 소프트 리페어 정보를 유지할 수 있다. 한편, 메모리 장치(100)의 전원이 제거될 때, 소프트 리페어 정보는 리페어 불가 상태로 되돌아갈 수 있다.
sPPR_OFF 모드에서, 리페어 제어 회로(166)는 sPPR 동작을 수행한 후에, sPPR 로직을 오프 시키고, 불량 어드레스에 대응하는 워드라인에 연결된 메모리 셀들에 접근함으로써 이전 데이터를 출력할 수 있다.
DRAM은 수십억 개 이상의 많은 셀들을 포함하고 있다. 예를 들어, 한 개의 16Gb DRAM 칩은 17, 179, 869, 184개의 cell로 구성되어 있다. 정상 동작을 위해서 모든 셀들이 정상적인 동작을 해야 한다. 제조 및 테스트 과정에서 발생하는 불량에 대비하여 DRAM 내부는 여분의 리던던시 셀들을 구비하고 있다. 페일 셀이 속한 로우(row) 혹은 컬럼(column)을 리던던시 셀이 포함된 로우 혹은 컬럼으로 대체함으로써 페일 셀이 구제될 수 있다. DRAM은 제조 및 테스트를 포함한 생산 과정에서 발생하는 불량이 모두 리페어 되고, 모든 셀들이 정상 동작하도록 만들어지고 있다.
한편, 사용 중에 발생하게 될 열화 등을 고려한 스트레스 테스트(stress test)는 실제 DRAM 사용자에게서 발생하게 될 불량을 미리 발현시켜 리페어 하는 과정을 포함하고 있다. 하지만, 이러한 스트레스 테스트는 실제 사용 과정 중에 발생하는 모든 불량을 사전에 예방할 수 없다. 최근에 사용자 단계에서 발생하는 불량에 대한 해결방안으로 PPR(post package repair) 동작을 통하여 사용자가 직접 리페어를 진행하도록 DRAM 내부에 관련회로가 구비되고 있다.
DRAM의 PPR 동작은 hPPR과 sPPR로 구분된다. hPPR은 제조 및 테스트 단계에서 동일하게 물리적인 퓨즈(fuse)정보 변경을 통하여 리페어 동작을 수행한다. 이때, 해당 퓨즈 정보를 포함한 모든 퓨즈 정보는 다시 어드레스 디코더(address decoder)의 리던던시 처리 회로에 로딩된다. 이때 기존 작업 중인 데이터를 모두 잃게 되고, 다시 사용 가능한 상태가 되기까지 많은 시간이 소요된다. 지속적인 DRAM 사용이 필요한 상황에서 페일 셀이 발생하더라도 이러한 이유로 hPPR가 바로 수행될 수 없다.
한편, sPPR을 통해 이러한 단점을 보완될 수 있다. sPPR은 물리적인 퓨즈 정보 변경이 아닌 임시적인 리페어 방법으로 전원이 꺼지면 해당 리페어 정보도 사라진다. 하지만, sPPR은 짧은 시간 안에 리페어가 가능하고, 리페어한 어드레스를 제외한 다른 어드레스의 데이터는 손실 없이 그대로 사용 가능하다. 이러한 이유로, 지속적인 DRAM 사용이 필요한 상황에서 페일 셀이 발생하면, sPPR을 통해서 해당 페일 어드레스(fail address)를 리던던시 어드레스(redundancy address)로 대체함으로써 중단 없이 지속적인 DRAM 사용이 가능하다.
종래의 sPPR 동작은 페일 어드레스의 로우 어드레스를 리던던시 어드레스로 리페어 하고 있다. 이렇게 리페어 된 후에는 기존 페일된 셀 이외에도 같은 로우에 저장되어 있던 데이터를 접근할 수 없게 됨으로써, 데이터 손실이 발생하고 있다. 예를 들어, DDR5 DRAM에서, 1개의 로우 어드레스(row address)가 8K 개 셀들을 활성화(activation)하고 있어서, sPPR 동작시 페일 셀(fail cell)이 1개여도 8Kb의 데이터 손실이 data loss가 발생 될 수 있다. 이를 방지하기 위해서, 종래에는 sPPR을 수행하기 전에 해당 로우 어드레스(row address)의 데이터를 다른 어드레스로 복사해 놓는 동작이 필요하다. 하지만, DRAM이 busy 하게 사용되고 있어서, 8Kb를 copy할 여유가 없을 경우 문제가 발생될 수 있다.
반면에, 본 발명의 sPPR 동작은, sPPR 동작을 수행한 후 sPPR_OFF 모드로 진입함으로써, sPPR 동작 수행 이전의 데이터 영역에 접근할 수 있다. 본 발명의 실시 예에 따른 메모리 시스템(10)은 sPPR 동작을 진행한 후에도 sPPR 진행 전의 이전 데이터에 접근 가능하게 하는 메모리 장치(100)를 구비함으로써, 데이터의 신뢰성 및 전체적인 성능 향상을 기대할 수 있다.
도 2는 본 발명의 실시 예에 따른 메모리 장치를 예시적으로 보여주는 도면이다. 도 2를 참조하면, 메모리 장치(100)는 메모리 셀 어레이(110), 로우 디코더(120), 컬럼 디코더(130), 센스 앰프 회로(140), 어드레스 레지스터(150), 뱅크 제어 로직(152), 리프레쉬 카운터(154), 로우 어드레스 멀티플렉서(156), 컬럼 어드레스 래치(158), 제어 로직(160), 리페어 제어회로(166), 타이밍 제어 회로(164), 입출력 게이팅 회로(170), 에러 정정 회로(180), 및 데이터 입출력 버퍼(182)를 포함할 수 있다.
메모리 셀 어레이(110)는 제 1 내지 제 8 뱅크 어레이들(111 ~ 118)을 포함할 수 있다. 한편, 메모리 셀 어레이(110)를 구성하는 뱅크 어레이들의 개수는 여기에 제한되지 않는다고 이해되어야 할 것이다.
로우 디코더(120)는 제 1 내지 제 8 뱅크 어레이들(111 ~ 118)에 각각 연결된 제 1 내지 제 8 뱅크 로우 디코더들(121 ~ 128)을 포함할 수 있다.
컬럼 디코더(130)는 제 1 내지 제 8 뱅크 어레이들(111 ~ 118)에 각각 연결된 제 1 내지 제 8 뱅크 컬럼 디코더들(131 ~ 138)을 포함할 수 있다.
센스 앰프 회로(140)는 제 1 내지 제 8 뱅크 어레이들(111 ~ 118)에 각각 연결된 제 1 내지 제 8 뱅크 센스 앰프들(141 ~ 148)을 포함할 수 있다.
한편, 제 1 내지 제 8 뱅크 어레이들(111 ~ 118), 제 1 내지 제8 뱅크 로우 디코더들(121 ~ 128), 제 1 내지 제 8 뱅크 컬럼 디코더들(131 ~ 138), 제 1 내지 제 8 뱅크 센스 앰프들(141 ~ 148)은 제 1 내지 제 8 뱅크들을 각각 구성할 수 있다. 제 1 내지 제 8 뱅크 어레이들(111 ~ 118)의 각각은 워드라인(WL)들과 비트라인(BL)들이 교차하는 지점에 형성되는 복수의 메모리 셀(MC)들을 포함할 수 있다.
어드레스 레지스터(150)는 외부의 메모리 제어기로부터 뱅크 어드레스(BANK_ADDR), 로우 어드레스(ROW_ADDR) 및 컬럼 어드레스(COL_ADDR)를 갖는 어드레스(ADDR)를 수신 및 저장할 수 있다. 어드레스 레지스터(150)는 수신된 뱅크 어드레스(BANK_ADDR)를 뱅크 제어 로직(152)에 제공하고, 수신된 로우 어드레스(ROW_ADDR)를 로우 어드레스 멀티플렉서(156)에 제공하며, 수신된 컬럼 어드레스(COL_ADDR)를 컬럼 어드레스 래치(158)에 제공할 수 있다.
뱅크 제어 로직(152)은 뱅크 어드레스(BANK_ADDR)에 응답하여 뱅크 제어 신호들을 생성할 수 있다. 뱅크 제어 신호들에 응답하여 제 1 내지 제 8 뱅크 로우 디코더들(121 ~ 128) 중에서 뱅크 어드레스(BANK_ADDR)에 대응하는 뱅크 로우 디코더가 활성화될 수 있다. 뱅크 제어 신호들에 응답하여 제 1 내지 제 8 뱅크 컬럼 디코더들(131 ~ 138) 중에서 뱅크 어드레스(BANK_ADDR)에 대응하는 뱅크 컬럼 디코더가 활성화될 수 있다.
로우 어드레스 멀티플렉서(156)는 어드레스 레지스터(150)로부터 로우 어드레스(ROW_ADDR)를 수신하고, 리프레쉬 카운터(154)로부터 리프레쉬 로우 어드레스(REF_ADDR)를 수신할 수 있다. 로우 어드레스 멀티플렉서(156)는 로우 어드레스(ROW_ADDR) 혹은 리프레쉬 로우 어드레스(REF_ADDR)를 로우 어드레스(RA)로서 선택적으로 출력할 수 있다. 로우 어드레스 멀티플렉서(156)로부터 출력된 로우 어드레스(RA)는 제 1 내지 제 8 뱅크 로우 디코더들(121 ~ 128)에 각각 인가될 수 있다.
제 1 내지 제 8 뱅크 로우 디코더들(121 ~ 128) 중에서 뱅크 제어 로직(152)에 의해 활성화된 뱅크 로우 디코더는 로우 어드레스 멀티플렉서(156)로부터 출력된 로우 어드레스(RA)를 디코딩하여 로우 어드레스에 대응하는 워드라인을 활성화할 수 있다. 예를 들어, 활성화된 뱅크 로우 디코더는 로우 어드레스에 대응하는 워드라인에 워드라인 구동 전압을 인가할 수 있다. 또한, 활성화된 뱅크 로우 디코더는 로우 어드레스에 대응하는 워드라인을 활성화하는 것과 동시에 리페어 제어회로(166)로부터 출력되는 리던던시 로우 어드레스에 대응하는 리던던시 워드라인을 활성화할 수 있다.
컬럼 어드레스 래치(158)는 어드레스 레지스터(150)로부터 컬럼 어드레스(COL_ADDR)를 수신하고, 수신된 컬럼 어드레스(COL_ADDR)를 일시적으로 저장할 수 있다. 또한, 컬럼 어드레스 래치(158)는, 버스트(burst) 모드에서, 수신된 컬럼 어드레스(COL_ADDR)를 점진적으로 증가시킬 수 있다. 컬럼 어드레스 래치(158)는 일시적으로 저장된 혹은 점진적으로 증가한 컬럼 어드레스(COL_ADDR)를 제 1 내지 제 8 뱅크 컬럼 디코더들(131 ~ 138)에 각각 인가할 수 있다.
제 1 내지 제8 뱅크 컬럼 디코더들(131 ~ 138) 중에서 뱅크 제어 로직(152)에 의해 활성화된 뱅크 컬럼 디코더는 입출력 게이팅 회로(170)를 통하여 뱅크 어드레스(BANK_ADDR) 및 컬럼 어드레스(COL_ADDR)에 대응하는 센스 앰프를 활성화할 수 있다. 또한, 활성화된 뱅크 컬럼 디코더는 리페어 제어회로(166)로부터 출력되는 컬럼 리페어 신호(CRP)에 응답하여 컬럼 리페어 동작을 수행할 수 있다.
제어 로직(160)은 메모리 장치(100)의 동작을 제어하도록 구현될 수 있다. 예를 들어, 제어 로직(160)은 반도체 메모리 장치(100)가 쓰기 동작 혹은 읽기 동작을 수행하도록 제어 신호들을 생성할 수 있다. 제어 로직(160)은 메모리 제어기로부터 수신되는 명령(CMD)을 디코딩하는 커맨드 디코더(161) 및 메모리 장치(100)의 동작 모드를 설정하기 위한 모드 레지스터(262)를 포함할 수 있다.
예를 들어, 커맨드 디코더(161)는 쓰기 인에이블 신호(/WE), 로우 어드레스 스트로브 신호(/RAS), 컬럼 어드레스 스트로브 신호(/CAS), 칩 선택 신호(/CS) 등을 디코딩함으로써 명령(CMD)에 대응하는 동작 제어 신호들(ACT, PCH, WE, RD)을 생성할 수 있다. 제어 로직(160)은 동작 제어 신호들(ACT, PCH, WE, RD)을 타이밍 제어 회로(164)에 제공할 수 있다. 제어 신호들(ACT, PCH, WR, RD)은 액티브 신호(ACT), 프리차지 신호(PCH), 쓰기 신호(WR) 및 읽기 신호(RD)를 포함할 수 있다. 타이밍 제어 회로(164)는 동작 제어 신호들(ACT, PCH, WR, RD)에 응답하여 워드라인(WL)의 전압 레벨을 제어하는 제 1 제어 신호들(CTL1)과 비트라인(BL)의 전압 레벨을 제어하는 제 2 제어 신호들(CTL2)을 생성하고, 제 1 제어 신호들(CTL1)과 제 2 제어 신호들(CTL2)을 메모리 셀 어레이(110)에 제공할 수 있다.
리페어 제어회로(166)는 어드레스(ADDR, 혹은 액세스 어드레스)의 로우 어드레스(ROW_ADDR), 컬럼 어드레스(COL_ADDR) 및 워드라인들 각각의 퓨즈 정보에 근거로 하여 뱅크 어레이들 적어도 하나의 제 1 셀 영역 및 제 2 셀 영역의 리페어 동작을 제어하는 리페어 제어 신호들(CRP, SRP)을 생성할 수 있다. 리페어 제어회로(166)는 리던던시 로우 어드레스는 대응하는 뱅크 로우 디코더에 제공하고, 컬럼 리페어 신호(CRP)는 대응하는 뱅크 컬럼 디코더에 제공하고, 선택 신호 및 인에이블 신호(SRA)는 대응하는 리던던시 어레이 블록에 관련된 블록 제어 회로에 제공할 수 있다.
또한, 리페어 제어회로(166)는 모드 레지스터 셋(163)에 저장된 hPPR 모드시, 어드레스(ADDR)에 응답하여 hPPR 워드라인 활성화 신호를 생성할 수 있다. 또한, 리페어 제어회로(166)는 모드 레지스터 셋(163)에 저장된 sPPR 모드시, 어드레스(ADDR)에 응답하여 sPPR 워드라인 활성화 신호(sPPR_WL_EN)를 생성할 수 있다. 또한, 리페어 제어회로(166)는 모드 레지스터 셋(162)에 저장된 sPPR_OFF 모드시, 리페어 제어회로(166)는 sPPR 로직을 오프 시키고, 이전 데이터에 접근하도록 노멀 워드라인 활성화 신호를 생성할 수 있다.
실시 예에 있어서, 리페어 제어회로(166)는 어드레스(ADDR)와 퓨즈 정보에 근거로 하여 리페어 단위를 가변할 수 있다. 예를 들어, 리페어 제어회로(166)는 어드레스(ADDR) 및 퓨즈 정보를 리페어 어드레스 비트의 종류 및 개수를 가변할 수 있다.
입출력 게이팅 회로(170)의 입출력 게이팅 회로들 각각은 입출력 데이터를 게이팅하는 회로들과 함께, 입력 데이터 마스크 로직, 제 1 내지 제 8 뱅크 어레이들(111 ~ 118)로부터 출력된 데이터를 저장하기 위한 읽기 데이터 래치들, 및 제 1 내지 제 8 뱅크 어레이들(111 ~ 118)에 데이터를 쓰기 위한 쓰기 드라이버들을 포함할 수 있다.
제 1 내지 제 8 뱅크 어레이들(111 ~ 118) 중에서 하나의 뱅크 어레이에서 읽혀질 코드워드(CW; codeword)는 하나의 뱅크 어레이에 대응하는 센스 앰프에 의해 감지되고, 읽기 데이터 래치들에 저장될 수 있다. 읽기 데이터 래치들에 저장된 코드워드(CW)는 에러 정정 회로(180)에 의하여 ECC 디코딩이 수행된 후에 데이터 입출력 버퍼(182)를 통하여 메모리 제어기에 제공될 수 있다. 제 1 내지 제 8 뱅크 어레이들(210 ~ 218) 중에서 하나의 뱅크 어레이에 쓰여질 데이터(DQ)는 에러 정정 회로(180)에서 ECC 인코딩을 수행한 후 쓰기 드라이버들을 통하여 하나의 뱅크 어레이에 쓰여 질 수 있다.
데이터 입출력 버퍼(182)는 쓰기 동작에서 메모리 제어기로부터 제공되는 클록 신호(CLK)에 근거로 하여 데이터(DQ)를 에러 정정 회로(180)에 제공하고, 읽기 동작에서 에러 정정 회로(180)로부터 제공되는 데이터(DQ)를 메모리 제어기에 제공할 수 있다.
에러 정정 회로(180)는 쓰기 동작에서 데이터 입출력 버퍼(182)로부터 제공되는 데이터(DQ)의 데이터 비트들에 근거로 하여 패리티 비트들을 생성하고, 데이터(DQ)와 패리티 비트들을 포함하는 코드워드(CW)를 입출력 게이팅 회로(170)에 제공하고, 입출력 게이팅 회로(170)은 코드워드(CW)를 뱅크 어레이에 쓸 수 있다.
또한, 에러 정정 회로(180)는 읽기 동작에서 하나의 뱅크 어레이에서 읽혀진 코드워드(CW)를 입출력 게이팅 회로(170)로부터 제공 받을 수 있다. 에러 정정 회로(180)는 읽혀진 코드워드(CW)에 포함되는 패리티 비트들을 이용하여 데이터(DQ)에 대한 ECC 디코딩을 수행하여 데이터(DQ)에 포함되는 적어도 하나의 에러 비트를 정정하여 데이터 입출력 버퍼(182)에 제공할 수 있다.
본 발명의 실시 예에 따른 메모리 장치(100)는, 리페어 정보를 수신하고, 수신된 리페어 정보에 대응하는 리페어 동작 모드를 설정하고, 설정된 리페어 동작 모드에 따라 리페어 동작을 수행할 수 있다. 특히, 본 발명의 메모리 장치(100)는 sPPR_OFF 모드 진입함으로써, sPPR 동작 후에도 이전 데이터에 접근할 수 있다.
도 3은 본 발명의 실시 예에 따른 메모리 장치(100)의 구조를 개략적으로 보여주는 도면이다. 메모리 장치(100)는 active 명령시 인가되는 로우 어드레스와 read 혹은 write 명령시 인가되는 컬럼 어드레스를 통해서 데이터를 읽고 쓸 수 있다. 로우 디코더는 active 명령시 인가되는 로우 어드레스를 수신하여 특정 워드라인을 활성화하는 역할을 수행한다. 한 개의 워드라인이 활성화되면, read나 write를 통해 해당 워드라인에 연결된 수천 개의 셀 데이터에 접근 가능한 상태가 된다. 이 수천 개의 셀들 중에서 한 개라도 페일 셀(fail cell)이 포함되어 있을 경우 메모리 장치(100)는 정상적인 동작을 할 수 없다.
한편, 도 3에 배치된 뱅크, 로우 디코더, 및 컬럼 디코더의 개수 및 배치는 실시 예에 불과하다고 이해되어야 할 것이다.
도 4는 본 발명의 실시 예에 따른 메모리 장치(100)에서 리던던시 워드라인을 예시적으로 보여주는 도면이다. 도 4를 참조하면, 리던던시(리페어) 워드라인들이 노멀 워드라인들이 사이에 배치될 수 있다. 제조나 테스트 단계에서 페일 셀이 발생할 경우, 해당 셀이 속한 워드라인을 리던던시 워드라인으로 리페어 할 수 있다.
도 5는 본 발명의 실시 예에 따른 메모리 장치(100)의 리페어 동작을 예시적으로 보여주는 도면이다. 도 5에서는 설명의 편의를 위하여 메모리 장치(100)의 동작 중에 제 12 워드라인(WL12)과 제 4 비트라인(BL4)에 연결된 메모리 셀이 페일 셀(FC)이 되었다고 가정하겠다. 제어기(200)는 페일 셀(FC)의 존재에 따라 제 12 워드라인(WL12)에 대한 sPPR 명령을 메모리 장치(100)에 전송할 수 있다. 메모리 장치(100)는 이러한 sPPR 명령에 응답하여 제 12 워드라인(WL12)을 제 1 리던던시 워드라인(RWL1)로 대체할 수 있다.
도 6은 본 발명의 실시 에에 따른 메모리 장치(100)의 리페어 동작 후에 이전 데이터 접근 동작을 예시적으로 보여주는 도면이다. 도 6을 참조하면, 도 5에서 sPPR 동작이 수행한 후에, 제어기(200)는 메모리 장치(100)에 sPPR_OFF 모드 진입을 명령할 수 있다. 이에 메모리 장치(100)는 sPPR_OFF 모드로 동작할 수 있다. sPPR_OFF 모드에서 sPPR 로직은 오프됨으로써, 제어기(200)로부터 수신된 어드레스에 응답하여 sPPR 동작 이전의 노멀 워드라인, 즉 제 12 워드라인(WL12)이 활성화될 수 있다. 이에 활성화된 워드라인(WL12)에 연결된 메모리 셀들로부터 노멀 데이터가 제어기(200)로 출력될 수 있다.
도 7은 본 발명의 실시 에에 따른 메모리 장치(100)의 리페어 동작 후에 이전 데이터의 복사 동작을 예시적으로 보여주는 도면이다. 도 7을 참조하면, 제어기(200)는 도 6에서 이전 데이터를 수신한 후, 메모리 장치(100)의 동작 모드를 sPPR 모드로 변경할 수 있다. 이후 제어기(200)는 노멀 워드라인(WL12)에 연결된 메모리 셀들로부터 복구된 복사 데이터 및 복사 데이터를 리던던시 워드라인(RWL1)에 연결된 리던던시 메모리 셀들로 쓸 수 있다. 이로써, 페일 셀에 대한 리페어 동작이 완료될 것이다.
도 8a 및 도 8b는 본 발명의 실시 예에 따른 메모리 장치(100)의 워드라인 활성화 로직의 동작을 개념적으로 설명하는 도면들이다.
도 8a를 참조하면, 활성화된 로우 어드레스가 메모리 장치(100)에 수신될 때, 어드레스 매칭이 수행되는 2개의 리던던시 박스들(322, 330)이 존재한다고 가정하였다. sPPR 리던던시 박스(330)는 수신된 액티브 로우 어드레스와 저장된 로우 어드레스를 비교하고, 비교 결과 어드레스 매칭이 수행될 때 sPPR 워드라인 활성화 신호(sPPR_WL_EN)를 출력할 수 있다. 여기서 sPPR 워드라인 활성화 신호(sPPR_WL_EN)는 노멀 워드라인 및 리페어 워드라인 블로킹 정보로 이용될 수 있다.
리던던시 박스들(321, 322, 323, ... , 32k, k는 2 이상의 정수)은 sPPR 워드라인 활성화 신호(sPPR_WL_EN)에 의해 비활성화될 수 있다. 특히, 리던던시 박스(322)는 액티브 로우 어드레스와 어드레스 매칭이 수행됨에도 불구하고 sPPR 워드라인 활성화 신호(sPPR_WL_EN)에 리페어 워드라인 활성화가 금지될 수 있다. 여기서 리던던시 박스들(321, 322, 323, ..., 32k)의 각각은 hPPR 관련 리페어 워드라인 활성화 로직일 수 있다.
또한, 노멀 워드라인 활성화 로직(310)은 sPPR 워드라인 활성화 신호(sPPR_WL_EN)에 의해 비활성화될 수 있다. 즉, 액티브 로우 어드레스에 응답하여 노멀 워드라인 활성화 로직(310)은 대응하는 노멀 워드라인을 블록킹 할 수 있다.
도 8b를 참조하면, sPPR 리페어 동작 이후에 이전 데이터(Old Data) 접근 정보가 메모리 장치(100)에 수신될 때, sPPR 리던던시 박스(330)는 비활성화될 수 있다. 여기서 이전 데이터 접근 정보는 sPPR 로직을 오프 시키는 정보를 포함할 수 있다. sPPR 리던던시 박스(330)는 이러한 이전 데이터 접근 정보에 따라 어드레스 언매칭(ummatching) 상태로 고정될 수 있다. 한편, 리던던시 박스(322)는 액티브 로우 어드레스와 어드레스 매칭이 수행되었기 때문에 PPR 워드라인 활성화 신호(PPR_WL_EN)를 출력할 수 있다. PPR 워드라인 활성화 신호(PPR_WL_EN)에 응답하여 액티브 로우 어드레스에 대응하는 리페어 워드라인이 활성화되고, 리페어 워드라인에 연결된 메모리 셀들로부터 이전 데이터가 출력될 수 있다.
도 9는 본 발명의 실시 예에 따른 sPPR 로직(430)을 예시적으로 보여주는 도면이다. 도 9를 참조하면, sPPR 로직(430)은 제 1 래치(432), 제 2 래치(433), 제 1 논리 회로(433) 및 제 2 논리 회로(434)를 포함할 수 있다.
　sPPR 로직(430)은 어드레스(ADDR), 액티브 신호(ACT), sPPR 신호(sPPR), sPPR 오프 신호(sPPR_OFF)를 수신하고 다음과 같이 동작할 수 있다.
제 1 래치(431)는 액티브 신호(ACT)에 응답하여 어드레스(ADDR)를 래치 및 출력할 수 있다. 제 2 래치(432)는 제 1 논리회로(433)의 출력값에 응답하여 어드레스(ADDR)를 래치 및 출력할 수 있다. 실시 예에 있어서, 제 1 및 제 2 래치들(431, 432)의 각각은 플립플롭을 포함할 수 있다.
제 1 논리 회로(433)는 액티브 신호(ACT)와 sPPR 신호(sPPR)를 AND 연산함으로써 대응하는 출력값을 제 2 래치(432)로 출력할 수 있다.
제 2 논리 회로(434)는 제 1 래치(431)의 래치된 어드레스와 제 2 래치(432)의 래치된 어드레스를 XOR 연산함으로써 sPPR 워드라인 활성화 신호(sPPR_WL_EN)를 출력할 수 있다. 여기서, 제 2 래치(432)의 래치된 어드레스는 sPPR 어드레스일 수 있다. 또한, 제 2 논리 회로(434)는 sPPR 오프 신호(sPPR_OFF)에 응답하여 비활성화될 수 있다.
도 10은 본 발명의 실시 예에 따른 메모리 장치(100)의 노멀 워드라인 활성화 동작을 예시적으로 설명하는 도면이다. 도 10을 참조하면, active 명령시 인가되는 로우 어드레스가 리페어 되지 않는 어드레스 일 때, 리던던시 박스들(321 ~ 32k) 및 sPPR 리던던시 박스(330)에 어드레스 매칭이 없기 때문에 노멀 워드라인 활성화 로직(310)은 노멀 워드라인 활성화 신호(Normal_WL_EN)를 출력할 수 있다.
도 11은 본 발명의 실시 예에 따른 메모리 장치(100)의 리페어 워드라인 활성화 동작을 예시적으로 설명하는 도면이다. 도 11을 참조하면, active 명령시 인가되는 로우 어드레스가 리페어된 워드라인을 지시할 때, 리던던시 박스(322)는 어드레스 매치에 따라 리페어 워드라인을 활성화하기 위한 리페어 워드라인 활성화 신호(PPR_WL_EN)를 출력할 수 있다. 이때, 리던던시 박스(322)는 발생한 어드레스 매치 정보(address match information)를 이용하여 노멀 워드라인 활성화 로직(310)을 블로킹함으로써 노멀 워드라인의 활성화를 금지시킬 수 있다.
도 12는 본 발명의 실시 예에 따른 메모리 장치(110)의 sPPR 워드라인 활성화 동작을 예시적으로 설명하는 도면이다. 도 12를 참조하면, 리페어된 워드라인에 페일 셀이 발생하여 대응하는 워드라인을 sPPR 했을 경우, 리던던시 박스(322) 및 sPPR 리던던시 박스(330)에서 어드레스 매칭이 이루어질 수 있다. sPPR 리던던시 박스(300)는 어드레스 매치 정보에 대응하는 sPPR 워드라인 활성화 신호(sPPR_WL_EN)를 출력할 수 있다. 이러한 sPPR 워드라인 활성화 신호(sPPR_WL_EN)는 기존의 리페어 리던던시 박스들(321 ~ 32k)과 워드라인 활성화 로직(310)을 블로킹함으로써, sPPR 리던던시 박스(330)에 대응하는 워드라인 이외의 워드라인들에 활성화되는 것을 방지할 수 있다.
도 13은 본 발명의 실시 예에 따른 메모리 장치(100)의 sPPR 이후에 이전 데이터를 접근하는 동작을 예시적으로 설명하는 도면이다. sPPR을 진행하기 전에 대응하는 로우 어드레스의 데이터 다른 어드레스로 모두 복사한 후 sPPR을 진행할 수도 있다. 하지만, 보통 1개의 워드라인이 8K 개 이상의 셀들에 연결되기 때문에 DRAM 사용 상황에 따라 충분한 여유 공간이 없을 수 있다. 이러한 경우는 복사가 불가능할 수 있다.
본 발명의 실시 예에 따른 메모리 장치(100)는 도 13에 도시된 바와 같이 sPPR를 진행한 후에 sPPR 수행 이전의 데이터에 접근할 수 있다. 예를 들어, 이전 데이터 접근 정보를 수신한 sPPR 리던던시 박스(330)가 강제적으로 어드레스 언매칭 됨으로써, 리던던시 박스(322)는 어드레스 매칭에 따른 기존의 리페어 워드라인을 활성화시키는 리페어 워드라인 활성화 신호(PPR_WL_EN)를 출력할 수 있다.
본 발명의 실시 예에 따른 메모리 장치(100)는 sPPR이 진행된 후에도 동작 중 필요한 시점에 이전 데이터를 접근함으로써 데이터 손실을 없게 할 수 있다. sPPR 후에 sPPR Redundancy box의 address match logic을 off 함으로써 해당 address active 시 sPPR 전의 WL이 enable 될 수 있다. 이를 위해서, 도 13에서 이전 데이터 접근 정보(old data access inform)이라고 표시한 부분과 같이 sPPR 전의 이전 데이터에 접근하겠다는 정보가 필요하다. 예를 들어, 이러한 이전 데이터 접근 정보는 MRS(Mode Register Set)의 의해 정의된 것을 사용할 수 있다. 대응하는 정보에 따라 sPPR 전 혹은 후의 워드라인을 enable 함으로써, sPPR로 인한 data loss 문제가 해결될 수 있다.
한편, 도 13에서는 설명의 편의를 위하여 sPPR을 수행할 row address가 repair 된 address라고 가정하였다. 하지만, sPPR을 수행할 어드레스가 여기에 제한되지 않을 것이다. sPPR을 수행할 어드레스는 노멀 어드레스일 수도 있다.
도 14는 본 발명의 다른 실시 예에 따른 메모리 장치(100)의 sPPR 이후에 이전 데이터를 접근하는 동작을 예시적으로 설명하는 도면이다.
도 14에 도시된 바와 같이, sPPR을 수행할 어드레스는 repair 된 적이 없는 워드라인을 지시할 수 있다. 이에 따라 이전 데이터는 노멀 워드라인 활성화 로직(310)에 의해 노멀 워드라인 활성화 신호(Normal_WL_EN)에 응답하여 출력될 수 있다. 본 발명의 실시 예에 따른 메모리 장치(100)는 sPPR 회로 구현 및 방법을 통해 기존 WL의 repair 여부와 상관없이 sPPR 이후에도 sPPR 직전의 WL을 access 할 수 있고, 이를 통해 data loss를 방지할 수 있다.
도 15는 본 발명의 실시 예에 따른 메모리 장치(100)의 동작 방법을 예시적으로 보여주는 흐름도이다. 도 1 내지 도 15를 참조하면, 메모리 장치(100)는 다음과 같이 동작할 수 있다.
메모리 장치(100)는 외부 요청에 응답하여 어드레스에 대응하는 리페어 동작을 수행할 수 있다(S110). 여기서 리페어 동작은 sPPR을 포함할 수 있다. 메모리 장치(100)는 외부로부터 이전 데이터 접근 정보를 수신하고, 수신된 이전 데이터 접근 정보에 따라 어드레스에 대응하는 이전 데이터에 접근할 수 있다(S120). 여기서 이전 데이터 접근 정보에 따라 sPPR 로직은 비활성화될 수 있다. 이에 어드레스에 연결된 메모리 셀들로부터 이전 데이터가 읽혀질 수 있다. 이후에, 메모리 장치(100)는 어드레스에 대응하는 이전 데이터를 외부로 출력할 수 있다(S130).
본 발명의 실시 예에 따른 메모리 장치(100)는 sPPR (soft Post Package Repair) 진행된 후에도 sPPR 진행 전의 old data에 access할 수 있다.
실시 예에 있어서, 불량 발생한 cell 혹은 row의 sPPR시, 해당 cell 또는 row가 가진 기존의 repair 정보가 변경 없이 유지될 수 있다. 실시 예에 있어서, sPPR된 cell에 access 시 normal cell이나 기존에 repair 했던 cell에 우선하여 sPPR된 cell이 access 될 수 있다. 실시 예에 있어서, sPPR로 repair 되기 전의 cell에 access 하기 위해 sPPR된 정보를 막고, sPPR 이전의 cell이 access 될 수 있다. 실시 예에 있어서, 반도체 제조 과정에서 repair 한 이력이 없는 cell의 sPPR시, sPPR 진행 후에도 MRS를 이용하여 sPPR 진행 전의 repair 이력이 없는 cell이 access 될 수 있다. 실시 예에 있어서, 반도체 제조 과정에서 repair 한 이력이 있는 cell의 sPPR시, sPPR 진행 후에도 MRS를 이용하여 sPPR 진행 전의 repair 이력이 있는 cell이 access될 수 있다.
도 16은 본 발명의 실시 예에 따른 제어기(200)의 동작 방법을 예시적으로 보여주는 흐름도이다. 도 1 내지 도 16을 참조하면, 제어기(200)의 동작 방법은 다음과 같다. 제어기(200)는 메모리 장치(100)에 읽기 동작을 수행한 후, 수행 결과에 따라 소프트 포스트 패키지 리페어(soft post package repair)가 필요한지를 판별하고, 판별결과로써 sPPR이 필요할 때 대응하는 어드레스와 함께 sPPR 명령을 메모리 장치(100)로 전송할 수 있다(S210). 이후에, 제어기(200)는 필요에 따라 어드레스에 대응하는 이전 데이터 접근 정보를 메모리 장치(100)에 전송할 수 있다(S220). 예를 들어, 이전 데이터를 리페어 어드레스에 대응하는 워드라인에 연결된 메모리 셀들로 복사할 필요가 있을 때, 제어기(200)는 이전 데이터 접근 정보를 메모리 장치(100)에 전송할 수 있다. 이후에, 제어기(200)는 어드레스를 이용하여 메모리 장치(100)에 접근함으로써 이전 데이터를 읽을 수 있다(S230).
도 17은 본 발명의 실시 예에 따른 메모리 시스템(10)의 리페어 동작을 예시적으로 보여주는 래더 다이어그램이다. 도 1 내지 도 17을 참조하면, 메모리 시스템(10)의 리페어 동작은 다음과 같이 진행될 수 있다.
제어기(200)는 메모리 장치(100)로부터 어드레스(ADDR)에 대응하는 데이터를 수신할 수 있다. 여기서 어드레스(ADDR)는 노멀 어드레스 혹은 hPPR 어드레스 일 수 있다. 제어기(200)는 수신된 데이터에 대한 에러 정정을 수행할 수 있다. 에러 정정을 수행한 결과로써 에러의 개수가 기준값 이상일 때, 제어기(200)는 대응하는 어드레스에 대한 sPPR이 필요하다고 판별할 수 있다. 어드레스(ADDR)에 대한 sPPR이 필요할 때, 제어기(200)는 sPPR 명령을 메모리 장치(100)로 전송할 수 있다. 메모리 장치(100)는 sPPR 명령에 응답하여 sPPR 수행하고, sPPR 완료에 대한 응답 메시지를 제어기(200)로 전송할 수 있다.
이후, 제어기(200)는 어드레스(ADDR)에 대응하는 워드라인에 연결된 메모리 셀들로부터 이전 데이터를 읽기 위하여, 메모리 장치(100)에 sPPR_OFF 모드 설정을 요청할 수 있다. 예를 들어, 제어기(200)는 이전 데이터를 sPPR 워드라인에 연결된 메모리 셀들로 복사하기 위하여 이전 데이터를 읽을 수 있다. 메모리 장치(100)는 sPPR_OFF 요청에 따라 sPPR 로직을 오프 시킬 수 있다. 이후, 제어기(200)는 메모리 장치(100)로 어드레스(ADDR)와 함께 읽기 명령을 전송할 수 있다. 메모리 장치(100)는 sPPR_OFF 모드에서 읽기 명령에 응답하여 어드레스(ADDR)에 대응하는 워드라인에 연결된 메모리 셀들로부터 이전 데이터를 읽고, 읽혀진 이전 데이터를 제어기(200)로 전송할 수 있다.
제어기(200)는 수신된 이전 데이터를 새로운 워드라인, 즉, sPPR 워드라인에 연결된 메모리 셀들로 쓰여 지도록 메모리 장치(100)로 이전 데이터와 함께 쓰기 명령을 전송할 수 있다. 메모리 장치(100)는 쓰기 명령에 응답하여 이전 데이터를 sPPR 워드라인에 연결된 메모리 셀들에 쓸 수 있다. 이로써, 이전 데이터가 새로운 워드라인으로 복사될 수 있다.
한편, 도 17에서는 sPPR 명령의 전송과 sPPR_OFF 요청이 별도로 진행되었다. 하지만, 본 발명이 반드시 여기에 제한될 필요는 없다. sPPR 명령 전송과 sPPR_OFF 요청은 시스템(100)의 상황에 따라 동시에 이루어질 수 있다.
도 18은 본 발명의 다른 실시 예에 따른 메모리 시스템(10)의 리페어 동작을 예시적으로 보여주는 래더 다이어그램이다. 도 18을 참조하면, 메모리 시스템(10)의 리페어 동작은, 도 17에 도시된 리페어 동작과 비교하여 sPPR_OFF 요청과 동시에 sPPR 명령이 메모리 장치(100)로 전송된다는 차이점을 갖는다.
한편, 본 발명의 메모리 장치는 스택형으로 구현될 수 있다.
도 19는 본 발명의 실시 예에 따른 메모리 칩을 예시적으로 보여주는 블록도이다. 도 19를 참조하면, 메모리 칩(1000)은 기판에 수직 방향으로 적층된 제 1 내지 제 3 메모리 다이들(1100 ~ 1300) 및 관통 전극(Through Silicon Via; TSV)들을 포함할 수 있다. 여기서, 적층되는 메모리 다이들의 개수는 도 13에 도시된 것에 제한되지 않을 것이다. 예를 들어, 제 1 및 제 2 메모리 다이들(1100, 1200)은 슬레이브 다이일 수 있고, 제 3 메모리 다이(1300)는 마스터 다이 혹은 버퍼 다이일 수 있다.
제 1 메모리 다이(1100)는 제 1 메모리 셀 어레이(1110) 및 제 1 메모리 셀 어레이(1110)로의 접근을 위한 제 1 관통 전극 영역(1120)을 포함할 수 있다. 제 2 메모리 다이(1200)는 제 2 메모리 셀 어레이(1210) 및 제 2 메모리 셀 어레이(1210)로의 접근을 위한 제 2 관통 전극 영역(1220)을 포함할 수 있다. 여기서, 제 1 관통 전극 영역(1120)은 제 1 메모리 다이(1100)에서 제 1 메모리 다이(1100)와 제 3 메모리 다이(1300)간의 통신을 위한 관통 전극들이 배치되는 영역을 나타낼 수 있다. 유사하게, 제 2 관통 전극 영역(1220)은 제 2 메모리 다이(1200)에서 제 2 메모리 다이(1200)와 제 3 메모리 다이(1300)간의 통신을 위한 관통 전극들이 배치되는 영역을 나타낼 수 있다. 관통 전극들은 제 1 내지 제 3 메모리 다이들(1100 ~ 1300)간의 전기적 경로들을 제공할 수 있다.
제 1 내지 제 3 메모리 다이들(1100~1300)은 관통 전극들에 의하여 서로 전기적으로 연결될 수 있다. 예를 들어, 관통 전극들의 수는 수백 내지 수천 개일 수 있고, 관통 전극들은 매트리스 배열로 배치될 수 있다. 제 3 메모리 다이(1300)는 제 1 주변 회로(1310) 및 제 2 주변 회로(1320)를 포함할 수 있다. 여기서, 제 1 주변 회로(1310)는 제 1 메모리 다이(1100)를 접근하기 위한 회로들을 포함할 수 있고, 제 2 주변 회로(1320)는 제 2 메모리 다이(1200)를 접근하기 위한 회로들을 포함할 수 있다. 실시 예에 있어서, 주변 회로들(1310, 1320)의 각각은 도 1 내지 도 18에서 설명된 sPPR 동작 및 sPPR_OFF 동작을 수행하는 방법과 장치에 의해 구현될 수 있다.
한편, 본 발명의 실시 예에 따른 메모리 장치(100)는 컴퓨팅 시스템에 적용 가능하다.
도 20은 본 발명의 실시 예에 따른 컴퓨팅 시스템(2000)을 예시적으로 보여주는 도면이다. 도 20을 참조하면, 컴퓨팅 시스템(2000)은 적어도 하나의 휘발성 메모리 모듈(DIMM(s), 2100), 및 적어도 하나의 비휘발성 메모리 모듈(NVDIMM(s), 2200) 및 적어도 하나의 중앙 처리 장치(CPU(s), 2300))를 포함할 수 있다.
컴퓨팅 시스템(2000)은 컴퓨터, 포터블(Portable) 컴퓨터, UMPC(Ultra Mobile PC), 워크스테이션(Workstation), 데이터 서버(Data Server), 넷북, PDA(Personal Digital Assistant), 태블릿, 무선 폰, 모바일 폰, 스마트폰, 전자북, PMP(Portable Multimedia Player), 디지털 카메라, 디지털 오디오 녹음기/재생기, 디지털 사진기/비디오 기록기/재생기, 포터블 게임 머신, 네비게이션 시스템, 블록 박스, 웨어러블 장치, 3D 텔레비전, 무선 환경에서 정보를 수신 및 송신하는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 어느 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 어느 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 어느 하나, RFID(radio frequency identification), 혹은 컴퓨팅 시스템을 구성하는 다양한 전자 장치들 중 어느 하나로 사용될 수 있다.
적어도 하나의 비휘발성 메모리 모듈(2200)은 적어도 하나의 비휘발성 메모리를 포함할 수 있다. 실시 예에 있어서, 적어도 하나의 비휘발성 메모리는, 낸드 플래시 메모리(NAND Flash Memory), 수직형 낸드 플래시 메모리(Vertical NAND; VNAND), 노아 플래시 메모리(NOR Flash Memory), 저항성 램(Resistive Random Access Memory: RRAM), 상변화 메모리(Phase-Change Memory: PRAM), 자기저항 메모리(Magnetoresistive Random Access Memory: MRAM), 강유전체 메모리(Ferroelectric Random Access Memory: FRAM), 스핀주입 자화반전 메모리(Spin Transfer Torque Random Access Memory: STT-RAM), TRAM(Thyristor Random Access Memory) 등을 포함할 수 있다.
실시 예에 있어서, 메모리 모듈들(2100, 2200) 중 적어도 하나는 도 1 내지 도 18에서 설명된 hPPR, sPPR, sPPR_OFF 동작을 수행하도록 구현될 수 있다.
실시 예에 있어서, 메모리 모듈들(2100, 2200)은 DDRx(x는 1 이상의 정수) 인터페이스에 따라 프로세서(2300)에 연결될 수 있다.
적어도 하나의 프로세서(2300)는 휘발성 메모리 모듈(2100) 및 비휘발성 메모리 모듈(2200)을 제어하도록 구현될 수 있다. 실시 예에 있어서, 프로세서(2300)는 범용 마이크로프로세서, 멀티-코어 프로세서, 디지털 신호 프로세서(DSP; Digital Signal Processor), ASIC(Application Specific Integrated Circuit), 혹은 그것들의 조합을 포함할 수 있다.
한편, 본 발명의 실시 예에 따른 메모리 장치(100)는 automotive 시스템에 적용 가능하다.
도 21은 본 발명의 실시 예에 따른 차량용 전자 시스템(3000)을 예시적으로 보여주는 도면이다. 도 21을 참조하면, 차량용 전자 시스템(3000)은, ECU(electronic control unit, 3100), 메모리 장치(3200), DVS(dynamic range sensor; 3300), 디스플레이(3400) 및 통신 프로세서(3500)를 포함할 수 있다.
ECU(electronic control unit, 3100)는 전반적인 동작을 제어하도록 구현될 수 있다. ECU(3100)는 DVS(3300)로부터 수신된 이미지 데이터를 처리할 수 있다. ECU(3100)는 NPU(neural processing unit)을 포함할 수 있다. NPU는 DVS(3300)로부터 수신된 이미지를 학습 모델과 비교하여 주행을 위한 최적의 이미지를 빠르게 도출할 수 있다.
메모리 장치(3200)는 NPU의 동작 관련된 학습 모델을 저장하도록 구현될 수 있다. 메모리 장치(3200)는 휘발성 혹은 비휘발성 메모리 장치를 포함할 수 있다. 예를 들어, 메모리 장치(3200)는 DRAM 혹은 PRAM 일 수 있다. 특히, 메모리 장치(3200)는 도 1 내지 도 18에서 설명된 바와 같이 hPPR 모드, sPPR 모드, sPPR_OFF 모드 동작을 수행할 수 있다. sPPR 동작 이후에도 이전 데이터에 대한 접근이 가능하기 때문에, 메모리 장치(3200)는 실시간으로 리페어 동작을 수행하면서도 데이터 신뢰성을 향상시킬 수 있다.
DVS(dynamic range sensor; 3300)는 차량 외부의 환경을 감지하도록 구현될 수 있다. DVS(3300)는 상대적인 빛의 강도(intensity) 변화에 응답하여 이벤트 신호를 출력할 수 있다. DVS(3300)는 복수의 DVS 픽셀들을 포함하는 픽셀 어레이와, 어드레스 이벤트 처리기들을 포함할 수 있다.
디스플레이(3400)는 ECU(3100)에서 처리된 이미지 혹은 통신 프로세서(3500)에 의해 전송된 이미지를 디스플레이 하도록 구현될 수 있다.
통신 프로세서(3500)는 처리된 이미지를 외부장치, 예를 들어 외부 차량으로 전송하거나, 외부 차량으로부터 이미지를 수신하도록 구현될 수 있다. 즉, 통신 프로세서(3500)는 외부 장치와 유선 혹은 무선 통신하도록 구현될 수 있다.
한편, 본 발명은 모바일 장치에 적용 가능하다.
도 22는 본 발명의 실시 예에 따른 모바일 장치(4000)를 예시적으로 보여주는 도면이다. 도 22를 참조하면, 모바일 장치(4000)는 어플리케이션 프로세서(4100), 적어도 하나의 DRAM(4200), 적어도 하나의 저장 장치(4300), 적어도 하나의 센서(4300), 디스플레이 장치(4400), 오디오 장치(4500), 네트워크 프로세서(4600), 적어도 하나의 입출력 장치(4700)를 포함할 수 있다. 예를 들어, 모바일 장치(4000)는 랩탑(laptop) 컴퓨터, 휴대용 단말기(mobile phone), 스마트폰(smart phone), 태블릿 PC (tablet personal computer), 혹은 웨어러블 컴퓨터로 구현될 수 있다.
어플리케이션 프로세서(4100)는 모바일 장치(4000)의 전반적인 동작을 제어하도록 구현될 수 있다. 어플리케이션 프로세서(4100)는 인터넷 브라우저, 게임, 동영상 등을 제공하는 어플리케이션들을 실행할 수 있다. 실시 예에 있어서, 어플리케이션 프로세서(4100)는 싱글 코어(Single Core) 혹은 멀티-코어(Multi-Core)을 포함할 수 있다. 예를 들어, 어플리케이션 프로세서(4100)는 듀얼 코어(Dual-Core), 쿼드 코어(Quad-Core), 헥사 코어(Hexa-Core) 등의 멀티 코어(Multi-Core)를 포함할 수 있다. 실시 예에서, 어플리케이션 프로세서(4100)는 내부 혹은 외부에 위치한 캐시 메모리(cache memory)를 더 포함할 수 있다.
어플리케이션 프로세서(4100)는 제어기(4110), NPU(Neural Processing Unit (인공 지능 프로세서); 4120), 인터페이스(4130)를 포함할 수 있다. 실시 예에 있어서, NPU(4120)는 옵션적으로 구비될 수 있다.
실시 예에 있어서, 어플리케이션 프로세서(4100)는 SoC(System-on-Chip)로 구현될 수 있다. 시스템 온 칩(SoC)에서 구동되는 운영 체제의 커널(Kernel)은 입출력 스케줄러(I/O Scheduler) 및 저장 장치(4300)를 제어하기 위한 장치 드라이버(Device Driver)가 포함될 수 있다. 장치 드라이버(Device driver)는 입출력 스케줄러에서 관리되는 동기 큐의 수를 참조하여 저장 장치(4300)의 액세스 성능을 제어하거나, SoC 내부의 CPU 모드, DVFS 레벨 등을 제어할 수 있다.
DRAM(4210)는 제어기(4110)에 연결될 수 있다. DRAM(4210)은 어플리케이션 프로세서(4100)의 동작에 필요한 데이터를 저장할 수 있다. 예를 들어, DRAM(4210)는 OS(Operating System) 및 어플리케이션 데이터를 임시로 저장하거나, 각종 소프트웨어 코드의 실행 공간으로 이용될 수 있다.
DRAM(4210)는, 어플리케이션 프로세서(4100)의 요청에 따라 sPPR 오프 동작을 수행할 수 있다. DRAM(4220)는 NPU(4120)에 연결될 수 있다. DRAM(4220)는 인공 지능 연산 관련한 데이터를 저장할 수 있다.
DRAM(4210)은 I/O 디바이스나 플래시 메모리보다 상대적으로 빠른 Latency와 BW를 가지고 있다. DRAM(4210)은 Mobile Power-On 시 초기화되고, OS와 어플리케이션 데이터가 로딩되어 OS와 어플리케이션 데이터의 임시 저장 장소로 사용되거나, 각종 Software 코드의 실행 공간으로 사용될 수 있다. Mobile System은, 여러 개의 어플리케이션들을 동시에 로딩하는 Multitasking 동작을 수행하고, 어플리케이션간 전환과 실행 속도가 Mobile System의 Performance Index로 사용될 수 있다.
저장 장치(4300)는 인터페이스(4130)에 연결될 수 있다. 실시 예에 있어서, 인터페이스(4130)는 DDR, DDR2, DDR3, DDR4, LPDDR(Low Power DDR), USB (Universal Serial Bus), MMC(Multimedia Card), embedded MMC, PCI (Peripheral Component Interconnection), NVMe(non-volatile memory express), PCIe(peripheral component interconnect express), SATA(serial at attachment), SCSI(small computer system interface), SAS(serial attached SCSI), UAS(USB(universal storage bus) attached SCSI), iSCSI(internet small computer system interface), Fiber Channel 및 FCoE(fiber channel over Ethernet) 중에서 어느 하나의 통신 프로토콜에 의해 동작할 수 있다. 실시 예에 있어서, 어느 하나의 저장 장치(4300)는 임베디드 형태로 모바일 장치(4000)에 포함될 수 있다. 다른 실시 예에 있어서, 어느 하나의 저장 장치(4300)는 착탈 방식으로 모바일 장치(4000)에 포함될 수 있다.
저장 장치(4300)는 사용자 데이터를 저장하도록 구현될 수 있다. 예를 들어, 저장 장치(4300)는 센서(4400)로부터 수집된 데이터를 저장하거나, 데이터 네트워크 데이터, AR(Augmented Reality)/VR(Virtual Reality) 데이터, HD(High Definition) 4K 컨텐츠를 저장할 수 있다. 저장 장치(4300)는 적어도 하나의 비휘발성 메모리 장치를 포함할 수 있다. 예를 들어, 저장 장치(4300)는 SSD(Solid State Driver), eMMC (embedded Multimedia Card) 등을 포함할 수 있다.
실시 예에 있어서, 저장 장치(4300)는 어플리케이션 프로세서(4100)에 별도의 칩으로 구현되거나, 어플리케이션 프로세서(4100)와 하나의 패키지로 구현될 수 있다.
실시 예에 있어서, 저장 장치(4300)는 다양한 형태들의 패키지를 이용하여 실장 될 수 있다. 예를 들어, 저장 장치(4300)는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 패키지들을 이용하여 실장 될 수 있다.
센서(4300)는 모바일 장치(4000)의 외부 환경을 센싱하도록 구현될 수 있다. 실시 예에 있어서, 센서(4300)는 이미지를 센싱하는 이미지 센서를 포함할 수 있다. 이때, 센서(4300)는 생성된 이미지정보를 어플리케이션 프로세서(4100)로 전송할 수 있다. 다른 실시 예에 있어서, 센서(4300)는 신체 정보(biometric information)를 감지하는 바이오 센서를 포함할 수 있다. 예를 들어, 센서(4300)는 지문, 홍채 패턴, 핏줄 패턴, 심박수, 혈당 등을 감지하고, 감지된 정보에 대응하는 센싱 데이터를 생성할 수 있다. 한편, 센서(4300)는 이미지 센서, 바이오 센서에 제한되지 않는다고 이해되어야 할 것이다. 본 발명의 센서(4300)는 조도(luminance) 센서, 음향 센서, 가속도 센서 등과 같은 임의의 센서를 포함할 수 있다.
디스플레이 장치(4500)는 데이터를 출력하도록 구현될 수 있다. 예를 들어, 디스플레이 장치(4500)는 센서(4300)를 이용하여 센싱된 이미지 데이터를 출력하거나, 어플리케이션 프로세서(4100)를 이용하여 연산된 데이터를 출력할 수 있다.
오디오 장치(4600)는 음성 데이터를 외부로 출력하거나, 외부의 음성을 감지하도록 구현될 수 있다.
네트워크 프로세서(4700)는 외부 장치와 유선 혹은 무선 통신 방식에 의해 통신을 연결하도록 구현될 수 있다.
입출력 장치(4800)는 모바일 장치(4000)에 데이터를 입력하거나, 모바일 장치(4000)로부터 데이터를 출력하도록 구현될 수 있다. 입출력 장치(4800)는 USB나 스토리지, 디지털 카메라, SD Card, Touch Screen, DVD, Modem, Network adapter 등 디지털 입력 및 출력 기능을 제공하는 기기들을 포함할 수 있다.
한편, 본 발명은 다양한 종류의 컴퓨팅 시스템(예, CPU/GPU/NPU 플랫폼)에 적용 가능하다.
도 23은 본 발명의 실시 예에 따른 컴퓨팅 시스템(5000)을 예시적으로 보여주는 도면이다. 도 23을 참조하면, 컴퓨팅 시스템(5000)은, 시스템 버스(5001)에 연결된 CPU(Central Processing Unit; 5110), GPU(Graphic Processing Unit; 5120), 혹은 NPU(Neural Processing Unit; 5130; 혹은 특수 목적 프로세싱 유닛(Application-specific Processing Unit)), 시스템 버스(5001)에 연결된 메모리 장치(5210) 혹은 저장 장치(5220), 확장 버스(5002)에 연결된 입출력 장치(5310), 모뎀(5320), 네트워크 장치(5330), 혹은 저장 장치(5340)를 포함할 수 있다. 여기서 확장 버스(5002)는 확장 버스 인터페이스(5003)를 통하여 시스템 버스(5001)에 연결될 수 있다.
실시 예에 있어서, CPU(5110), GPU(5120), 및 NPU(5130)의 각각은 온-칩(on-chip) 캐시(5111, 5121, 5131)를 포함할 수 있다.
실시 예에 있어서, CPU(5110)은 오프-칩(off-chip) 캐시(5112)를 포함할 수 있다. 도 23에 도시되지 않았지만 GPU(5120), 및 NPU(5130)의 각각도 오프-칩 캐시를 포함할 수 있다. 실시 예에 있어서, 오프 칩 캐시(5112)는 서로 다른 버스를 통하여 CPU(5110), GPU(5120), 및 NPU(5130)에 내부 연결될 수 있다.
실시 예에 있어서, 온-칩/오프 칩 캐시는 DRAM(Dynamic Random Access Memory), SRAM(Static Random Access Memory) 등과 같은 휘발성 메모리 혹은 NAND 플래시 메모리, PRAM(Phase Random Access Memory), RRAM(Resistive Random Access Memory) 등과 같은 비휘발성 메모리를 포함할 수 있다.
실시 예에 있어서, 메인 메모리들(5114, 5124, 5134)은 대응하는 메모리 제어기들(5113, 5123, 5133)을 통하여 CPU(5110), GPU(5120), 및 NPU(5130)에 연결될 수 있다. 실시 예에 있어서, 메모리들(5116, 5126, 5136)은 브릿지들(5115, 5125, 5135)을 통하여 CPU(5110), GPU(5120), 및 NPU(5130)에 연결될 수 있다. 여기서 브릿지들(5115, 5125, 5135)은 대응하는 메모리들(5116, 5126, 5136)을 제어하는 메모리 제어기들을 포함할 수 있다. 실시 예에 있어서, 브릿지들(5115, 5125, 5135)의 각각은 네트워크 장치, 무선 네트워크 장치, 스위치, 버스, 클라우드, 혹은 광채널로 구현될 수 있다.
실시 예에 있어서, 메모리들(5124, 5126)은 GPU 메모리를 포함할 수 있다. GPU 메모리는 GPU와 상호 작용할 수 있는 명령과 데이터를 유지할 수 있다. 명령과 데이터는 메인 메모리나 스토리지에서 복사될 수 있다. GPU 메모리는 이미지 데이터를 저장할 수 있고, 메모리보다 큰 대역폭을 가질 수 있다. GPU 메모리는 CPU에서 클록을 분리할 수 있다. GPU는 GPU 메모리에서 이미지 데이터를 읽고 처리한 다음에 GPU 메모리에 쓸 수 있다. GPU 메모리는 그래픽 처리를 가속화하도록 구성될 수 있다.
실시 예에 있어서, 메모리들(5134, 5136)은 NPU 메모리를 포함할 수 있다. NPU 메모리는 NPU와 상호 작용할 수 있는 명령 및 데이터를 유지할 수 있다. 명령 및 데이터는 메인 메모리나 스토리지에서 복사될 수 있다. NPU 메모리는 신경망에 대한 가중치 데이터를 유지할 수 있다. NPU 메모리는 메모리보다 더 큰 대역폭을 가질 수 있다. NPU 메모리는 CPU에서 클록을 분리할 수 있다. NPU는 NPU 메모리에서 가중치 데이터를 읽고 업데이트 한 다음, 훈련 중에 NPU 메모리에 쓸 수 있다. NPU 메모리는 신경망 훈련 및 추론과 같은 기계 학습을 가속화하도록 구성될 수 있다.
실시 예에 있어서, 메인 메모리들(5114, 5116, 5124, 5126, 5134, 5136, 5210)의 각각은, 도 1 내지 도 18에서 설명한 리페어 동작을 수행하는 메모리 칩으로 구현될 수 있다.
실시 예에 있어서, 메인 메모리는 DRAM, SRAM 등과 같은 휘발성 메모리 혹은 NAND 플래시 메모리, PRAM, RRAM 등과 같은 비휘발성 메모리를 포함할 수 있다. 메인 메모리는 세컨더리 스토리지(secondary storage; 5210, 5220)의 그것들보다 낮은 레이턴시 및 낮은 용량을 갖는다.
CPU(5110), GPU(5120), 혹은 NPU(5130)은 시스템 버스(5001)를 통하여 세컨더리 스토리지들(5210, 5220)에 접근할 수 있다. 메모리 장치(5210)는 메모리 제어기(5211)에 의해 제어될 수 있다. 여기서 메모리 제어기(5211)는 시스템 버스(5001)에 연결될 수 있다. 저장 장치(5220)는 저장 제어기(5221)에 의해 제어될 수 있다. 여기서 저장 제어기(5221)는 시스템 버스(5001)에 연결될 수 있다.
저장 장치(5220)는 데이터를 저장하도록 구현될 수 있다. 저장 제어기(5221)는 저장 장치(5220)로부터 데이터를 읽고, 읽혀진 데이터를 호스트로 전송하도록 구현될 수 있다. 저장 제어기(5221)는 호스트의 요청에 응답하여 전송된 데이터를 저장 장치(5220)에 저장하도록 구현될 수 있다. 저장 장치(5220) 및 저장 제어기(5221)의 각각은 메타데이터(metadata) 저장하거나, 자주 접근하는 데이터를 저장하도록 캐시를 읽거나, 혹은 쓰기 효율을 높이기 위한 캐시를 저장하는 버퍼를 포함할 수 있다. 예를 들어, 쓰기 캐시는 특정 개수의 쓰기 요청을 수신하여 처리할 수 있다.
저장 장치(5220)는 HDD(Hard Disk Drive)와 같은 휘발성 메모리와 NVRAM, SSD, SCM, 뉴 메모리와 같은 비휘발성 메모리를 포함할 수 있다.
한편, 본 발명은 데이터 서버 시스템에 적용 가능하다.
도 24는 본 발명의 실시 예에 따른 데이터 서버 시스템(6000)을 예시적으로 보여주는 도면이다. 도 24를 참조하면, 데이터 서버 시스템(6000)은 제 1 서버(6100, 어플리케이션 서버), 제 2 서버(6200, 저장 서버), 메모리 장치(6310), 및 적어도 하나의 저장 장치(6320)를 포함할 수 있다.
제 1 서버(6100) 및 제 2 서버(6200)의 각각은 적어도 하나의 프로세서 및 메모리를 포함할 수 있다. 실시 예에 있어서, 제 1 서버(6100) 및 제 2 서버(6200)의 각각은 메모리-프로세서 쌍으로 구현될 수 있다. 다른 실시 예에 있어서, 제 1 서버(6100) 및 제 2 서버(6200)의 각각은 용도에 적합하게 서로 다른 개수의 프로세서와 메모리로 구현될 수 있다.
실시 예에 있어서, 제 1 서버(6100) 및 제 2 서버(6200)는 제 1 네트워크(6010)를 통하여 통신을 수행할 수 있다. 실시 예에 있어서, 제 1 서버(6100) 및 제 2 서버(6200)의 각각은 제 1 네트워크(6010) 및/혹은 제 2 네트워크(6020)를 통하여 메모리 장치(6310)에 접근할 수 있다. 실시 예에 있어서, 제 1 서버(6100) 및 제 2 서버(6200)의 각각은 제 1 네트워크(6010) 혹은 제 2 네트워크(6020)을 통하여 저장 장치(6320)에 직접 혹은 간접 접근할 수 있다.
실시 예에 있어서, 저장 장치(6320)의 인터페이스(I/F)는 SATA, SAS, PCIe, DIMM, HBM, HMC, 혹은 NVDIMM을 포함할 수 있다. 실시 예에 있어서, 제 2 네트워크(6020)는 DAS(Direct Attached Storage), NAS(Network Attached Storage), SAN(Storage Area Network) 방식의 연결 형태일 수 있다.
실시 예에 있어서, 메모리 장치(6310) 및 저장 장치(6320)의 각각은 명령에 의해 혹은 자체적으로 장치 정보를 서버(6200)로 전송할 수 있다. 실시 예에 있어서, 메모리 장치(6310)는 도 1 내지 도 18에 설명된 리페어 동작을 수행하는 메모리 칩을 포함할 수 있다.
데이터 서버 시스템(6000)은 빅 데이터 인공지능 연산을 수행할 수 있다. 여기서 빅 데이터는 음성, 사진, 영상, 혹은 웨이트/트레이닝 데이터를 포함할 수 있다.
한편, 상술된 본 발명의 내용은 발명을 실시하기 위한 구체적인 실시 예들에 불과하다. 본 발명은 구체적이고 실제로 이용할 수 있는 수단 자체뿐 아니라, 장차 기술로 활용할 수 있는 추상적이고 개념적인 아이디어인 기술적 사상을 포함할 것이다.
10: 메모리 시스템
100: 메모리 장치
200: 제어기
162: 모드 레지스터 셋
166: 리페어 제어 회로

Claims (20)

  1. 제 1 리페어 모드, 제 2 리페어 모드, 및 제 2 리페어 오프 모드를 저장하는 모드 레지스터 셋; 및
    제 1 리페어 모드에서 불량 어드레스에 대응하는 제 1 워드라인을 제 1 리던던시 워드라인으로 영구적으로 제 1 리페어 동작을 수행하고, 제 2 리페어 모드에서 상기 불량 어드레스에 대응하는 상기 제 1 워드라인을 임시적으로 제 2 리던던시 워드라인으로 제 2 리페어 동작을 수행하고, 및 상기 제 2 리페어 동작 이후에 이전 데이터의 접근을 위하여 제 2 리페어 오프 모드시 상기 제 2 리페어 동작을 수행하는 제 2 리페어 로직을 오프 시키는 리페어 제어 회로를 포함하고,
    상기 이전 데이터는 상기 제 1 워드라인에 연결된 메모리 셀에 저장된 데이터인 것을 특징으로 하는 메모리 장치.
  2. 제 1 항에 있어서,
    제 2 리페어 동작은 제 1 리페어 동작보다 우선적으로 수행되는 것을 특징으로 하는 메모리 장치.
  3. 제 1 항에 있어서,
    상기 제 1 리페어 모드에서 액티브 로우 어드레스에 응답하여 hPPR(hard Post Package Repair) 워드라인 활성화 신호를 출력하는 제 1 리던던시 박스들을 더 포함하는 메모리 장치.
  4. 제 1 항에 있어서,
    상기 제 2 리페어 모드에서 액티브 로우 어드레스에 응답하여 sPPR(soft Post Package Repair) 워드라인 활성화 신호를 출력하는 적어도 하나의 제 2 리던던시 박스를 더 포함하는 메모리 장치.
  5. 제 4 항에 있어서,
    이전 데이터 접근 정보에 따라 상기 적어도 하나의 제 2 리던던시 박스는 비활성화되고, 상기 이전 데이터 접근 정보는 외부 장치로부터 수신되는 것을 특징으로 하는 메모리 장치.
  6. 제 5 항에 있어서,
    상기 이전 데이터 접근 정보는 상기 제 2 리페어 로직을 오프 시키는 sPPR 오프 정보를 포함하는 것을 특징으로 하는 메모리 장치.
  7. 제 5 항에 있어서,
    상기 sPPR 워드라인 활성화 신호에 응답하여 제 1 리던던시 박스들의 각각에 대응하는 워드라인들과 노멀 워드라인이 활성화 되는 것을 블로킹 하는 것을 특징으로 하는 메모리 장치.
  8. 제 5 항에 있어서,
    상기 이전 데이터 접근 정보에 따라 제 1 리던던시 박스들 중에서 상기 불량 어드레스에 대응하는 리던던시 박스로부터 hPPR 워드라인 활성화 신호가 출력되는 것을 특징으로 하는 메모리 장치.
  9. 제 1 항에 있어서,
    상기 제 2 리페어 로직은,
    액티브 신호에 응답하여 어드레스를 래치하는 제 1 래치;
    논리 연산값에 응답하여 상기 어드레스를 래치하는 제 2 래치;
    상기 액티브 신호와 제 2 리페어 모드 신호를 AND 연산함으로써 상기 논리 연산값을 출력하는 제 1 논리 회로; 및
    상기 제 1 래치의 출력값과 상기 제 2 래치의 출력값을 XOR 연산함으로써, 제 2 리페어 워드라인 활성화 신호를 출력하는 제 2 논리 회로를 포함하고,
    상기 제 2 논리 회로는 제 2 리페어 오프 신호에 응답하여 비활성화 되는 것을 특징으로 하는 메모리 장치.
  10. 제 1 항에 있어서,
    상기 제 1 리페어 모드는 hPPR 모드이고,
    상기 제 2 리페어 모드는 sPPR 모드인 것을 특징으로 하는 메모리 장치.
  11. 액티브 로우 어드레스가 매칭될 때, 노멀 워드라인 활성화 신호를 출력하는 노멀 워드라인 활성화 로직;
    상기 액티브 로우 어드레스가 매칭될 때, PPR(Post Package Repair) 워드라인 활성화 신호를 출력하는 제 1 리던던시 박스들; 및
    상기 액티브 로우 어드레스가 매칭될 때, sPPR(soft Post Package Repair) 워드라인 활성화 신호를 출력하는 적어도 하나의 제 2 리던던시 박스를 포함하고,
    상기 적어도 하나의 제 2 리던던시 박스는 이전 데이터 접근 정보에 따라 비활성화 되고, 상기 이전 데이터 접근 정보는 외부 장치로부터 수신되는 것을 특징으로 하는 메모리 장치.
  12. 제 11 항에 있어서,
    상기 PPR 워드라인 활성화 신호에 응답하여 상기 노멀 워드라인 활성화 로직이 비활성화 되는 것을 특징으로 하는 메모리 장치.
  13. 제 11 항에 있어서,
    상기 sPPR 워드라인 활성화 신호에 응답하여 상기 노멀 워드라인 활성화 로직 및 상기 제 1 리던던시 박스들이 비활성화 되는 것을 특징으로 하는 메모리 장치.
  14. 제 11 항에 있어서,
    상기 sPPR 워드라인 활성화 신호에 응답하여 상기 제 1 리던던시 박스들 중에서 상기 액티브 로우 어드레스에 매칭되는 리던던시 박스로부터 상기 PPR 워드라인 활성화 신호의 출력이 금지되는 것을 특징으로 하는 메모리 장치.
  15. 제 11 항에 있어서,
    상기 이전 데이터 접근정보에 따라 상기 제 1 리던던시 박스들 중에서 상기 액티브 로우 어드레스에 매칭되는 리던던시 박스로부터 상기 PPR 워드라인 활성화 신호가 출력되는 것을 특징으로 하는 메모리 장치.
  16. 제 11 항에 있어서,
    상기 이전 데이터 접근정보에 따라 상기 제 1 리던던시 박스들 중에서 상기 액티브 로우 어드레스에 매칭되는 리던던시 박스가 없을 때 상기 노멀 워드라인 활성화 로직으로부터 상기 노멀 워드라인 활성화가 출력되는 것을 특징으로 하는 메모리 장치.
  17. 메모리 장치의 동작 방법에 있어서,
    외부 장치의 리페어 요청에 응답하여 어드레스에 대응하는 워드라인을 리던던시 워드라인으로 대체하는 리페어 동작을 수행하는 단계;
    상기 외부 장치로부터 이전 데이터 접근 정보를 수신하는 단계; 및
    상기 이전 데이터 접근 정보를 수신 후에, 상기 외부 장치로부터 읽기 요청에 응답하여 상기 어드레스에 대응하는 상기 워드라인에 연결된 메모리 셀들로부터 이전 데이터를 출력하는 단계를 포함하는 방법.
  18. 제 17 항에 있어서,
    상기 리페어 요청에 응답하여 모드 레지스터 셋을 설정하는 단계를 더 포함하는 방법.
  19. 제 17 항에 있어서,
    상기 이전 데이터 접근 정보에 따라 모드 레지스터 셋을 설정하는 단계를 더 포함하는 방법.
  20. 제 17 항에 있어서,
    상기 외부 장치로부터 상기 이전 데이터 및 상기 어드레스를 갖는 쓰기 요청을 수신하는 단계; 및
    상기 리던던시 워드라인에 연결된 메모리 셀들에 상기 이전 데이터를 쓰는 단계를 더 포함하는 방법.
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