KR20160046502A - 메모리 장치 및 이를 포함하는 메모리 시스템 - Google Patents

메모리 장치 및 이를 포함하는 메모리 시스템 Download PDF

Info

Publication number
KR20160046502A
KR20160046502A KR1020140142474A KR20140142474A KR20160046502A KR 20160046502 A KR20160046502 A KR 20160046502A KR 1020140142474 A KR1020140142474 A KR 1020140142474A KR 20140142474 A KR20140142474 A KR 20140142474A KR 20160046502 A KR20160046502 A KR 20160046502A
Authority
KR
South Korea
Prior art keywords
address
memory device
memory
repair
circuit
Prior art date
Application number
KR1020140142474A
Other languages
English (en)
Inventor
양종열
유정택
박가람
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020140142474A priority Critical patent/KR20160046502A/ko
Priority to US14/569,466 priority patent/US9362008B2/en
Priority to CN201510121525.5A priority patent/CN106033684B/zh
Publication of KR20160046502A publication Critical patent/KR20160046502A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C14/00—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down
    • G11C14/0009—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down in which the volatile element is a DRAM cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
    • G11C17/16—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM using electrically-fusible links
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/44—Indication or identification of errors, e.g. for repair
    • G11C29/4401—Indication or identification of errors, e.g. for repair for self repair
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C2029/0409—Online test
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C2029/4402—Internal storage of test result, quality data, chip identification, repair information

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Dram (AREA)

Abstract

메모리 장치는, 메모리 장치 외부로부터 수신된 어드레스를 래치하는 어드레스 래치 회로; 소프트 리페어 신호를 생성하는 리페어 신호 생성 회로; 상기 어드레스 래치 회로에 래치된 어드레스의 제1비트들을 이용해 제1선택 정보를 생성하는 선택 정보 생성 회로; 제1 내지 제N레지스터 회로 -상기 소프트 리페어 신호의 활성화시에 상기 제1 내지 제N레지스터 회로 중 상기 제1선택 정보에 의해 선택된 회로에 상기 어드레스 래치 회로에 래치된 어드레스의 제2비트들이 리페어 데이터로 저장됨-; 및 상기 제1 내지 제N레지스터 회로 중 자신에 대응하는 회로에 저장된 리페어 데이터를 이용해 리페어되는 제1 내지 제N메모리 블록을 포함할 수 있다.

Description

메모리 장치 및 이를 포함하는 메모리 시스템 {MEMORY DEVICE AND MEMORY SYSTEM INCLUDING THE SAME}
본 특허문헌은 메모리 장치 및 이를 포함하는 메모리 시스템에 관한 것으로, 더욱 자세하게는 리페어와 관련된 기술에 관한 것이다.
도 1은 종래의 메모리 장치(예, DRAM)에서의 리페어 동작을 설명하기 위한 도면이다.
도 1에는 메모리 장치 내부에서 하나의 메모리 뱅크에 대응하는 구성을 도시했다. 도 1을 참조하면, 메모리 장치는 다수의 메모리 셀을 포함하는 메모리 어레이(110)와, 로우 어드레스(R_ADD)에 의해 선택된 워드라인(word line)을 활성화하기 위한 로우 회로(120), 컬럼 어드레스에 의해 선택된 비트라인(bitline)의 데이터를 억세스(리드 또는 라이트)하기 위한 컬럼 회로(130)를 포함한다.
로우 퓨즈 회로(140)는 메모리 어레이(110) 내에서 결함이 있는 메모리 셀에 대응하는 로우 어드레스를 리페어 로우 어드레스(REPAIR_R_ADD)로 저장한다. 로우 비교부(150)는 로우 퓨즈 회로(140)에 저장된 리페어 로우 어드레스(REPAIR_R_ADD)와 메모리장치 외부로부터 입력된 로우 어드레스(R_ADD)를 비교한다. 만약, 리페어 로우 어드레스(REPAIR_R_ADD)와 로우 어드레스(R_ADD)가 일치하면, 로우 비교부(150)는 로우 회로(120)가 로우 어드레스(R_ADD)에 의해 지정되는 워드라인을 대신해 리던던시(redundancy) 워드라인을 활성화하도록 제어한다. 즉, 로우 퓨즈 회로(140)에 저장된 리페어 로우 어드레스(REPAIR_R_ADD)에 대응하는 로우(워드라인)는 리던던시 로우(워드라인)으로 대체된다.
도면의 RACT 신호는 메모리 어레이(110) 내부의 워드라인을 활성화하라는 액티브 커맨드에 응답해서 활성화되고, 워드라인을 비활성화하라는 프리차지 커맨드에 응답해서 비활성화되는 신호를 나타낸다. 또한, IRD는 리드(read) 커맨드 IWR는 라이트(write) 커맨드를 나타낸다.
종래의 퓨즈 회로(140)에는 주로 레이저 퓨즈(laser fuse)가 사용된다. 레이저 퓨즈는 퓨즈의 컷팅 여부에 따라 '하이' 또는 '로우'의 데이터를 저장한다. 레이저 퓨즈의 프로그래밍은 웨이퍼 상태에서는 가능하지만, 웨이퍼가 패키지 내부에 실장된 이후에는 퓨즈를 프로그래밍하는 것이 불가능하다. 또한, 레이저 퓨즈는 피치(pitch)의 한계로 인해 작은 면적으로 설계하는 것이 불가능하다.
이러한 단점을 극복하기 위하여, 미국 등록특허 US 6940751, 6777757, 6667902, 7173851, 7269047에 개시된 것과 같은 이-퓨즈 어레이 회로, NAND 플래쉬 메모리, NOR 플래쉬 메모리, MRAM(Magnetic Random Access Memory), STT-MRAM(Spin Transfer magnetic Random Access Memory), ReRAM(Resistive Random Access Memory) 및 PC RAM(Phase Change Random Access Memory)과 같은 비휘발성 메모리(Non Volatile Memory) 중 하나를 메모리 장치 내부에 포함시키고, 비휘발성 메모리 내부에 리페어 데이터(리페어 어드레스)를 저장시켜 사용하고 있다.
도 2는 메모리 장치에서 리페어 데이터를 저장하기 위해 비휘발성 메모리 회로가 사용되는 것을 도시한 도면이다.
도 2를 참조하면, 메모리 장치는 다수의 메모리 뱅크(BK0~BK3), 각각의 메모리 뱅크(BK0~BK3)마다 구비되어 리페어 데이터를 저장하기 위한 레지스터들(210_0~210_3), 및 비휘발성 메모리 회로(201)를 포함한다.
비휘발성 메모리 회로(201)는 퓨즈 회로(140)를 대체한 것이다. 여기에는 모든 뱅크(BK0~BK3)에 대응하는 리페어 데이터, 즉 리페어 어드레스, 가 저장된다. 비휘발성 메모리 회로는 이-퓨즈 어레이 회로, NAND 플래쉬 메모리, NOR 플래쉬 메모리, MRAM(Magnetic Random Access Memory), STT-MRAM(Spin Transfer magnetic Random Access Memory), ReRAM(Resistive Random Access Memory) 및 PC RAM(Phase Change Random Access Memory)과 같은 비휘발성 메모리(Non Volatile Memory) 중 어느 하나일 수 있다.
각각의 뱅크(BK0~BK3)마다 구비되는 레지스터 회로들(210_0~210_3)은 자신에 대응하는 메모리 뱅크의 리페어 데이터를 저장한다. 레지스터 회로(210_0)는 메모리 뱅크(BK0)의 리페어 데이터를 저장하고, 레지스터 회로(210_2)는 메모리 뱅크(BK2)의 리페어 데이터를 저장한다. 레지스터 회로들(210_0~210_3)은 래치 회로들을 포함하여 구성되며, 전원이 공급되어 있는 동안에만 리페어 데이터를 저장하는 것이 가능하다. 레지스터 회로들(210_0~210_3)에 저장될 리페어 데이터는 비휘발성 메모리 회로(201)로부터 전달받는다.
비휘발성 메모리 회로(201)에 저장된 리페어 데이터를 바로 이용하지 않고, 리페어 데이터를 레지스터 회로들(220_0~210_3)에 옮겨 저장한 후 이용하는 이유는 다음과 같다. 비휘발성 메모리 회로(201)는 어레이 형태로 구성되므로, 내부에 저장된 데이터를 호출하기 위해서는 일정 시간이 소요된다. 즉각적인 데이터의 호출이 불가능하기 때문에, 비휘발성 메모리 회로(201)에 저장된 데이터를 바로 이용하여 리페어 동작을 수행하는 것은 불가능하다. 따라서, 비휘발성 메모리 회로(201)에 저장된 리페어 데이터가 레지스터 회로들(210_0~210_3)로 전송되어 저장되는 부트-업 동작이 수행되고, 부트-업 동작의 수행 이후에 레지스터 회로들(210_0~210_3)에 저장된 데이터를 이용해 리페어 동작이 수행된다.
레이저 퓨즈로 구성된 퓨즈 회로(140)를 비휘발성 메모리 회로(201)와 레지스터 회로들(210_0~210_3)로 대체하는 경우에는 웨이퍼 상태 이후에 발견된 추가적인 불량을 리페어 하는 것이 가능하다. 한편, 최근에는 메모리 장치의 제조 이후(예, 제품의 판매 이후)에도 비휘발성 메모리 회로(201)에 접근하여 메모리 장치의 제조 후에 발생한 불량을 리페어할 수 있도록 하는 기술이 연구되고 있다.
본 발명의 실시예들은, 메모리 장치를 영구적으로 또는 비영구적으로 리페어하는 다양한 기술을 제공할 수 있다.
본 발명의 일실시예에 따른 메모리 장치는, 메모리 장치 외부로부터 수신된 어드레스를 래치하는 어드레스 래치 회로; 소프트 리페어 신호를 생성하는 리페어 신호 생성 회로; 상기 어드레스 래치 회로에 래치된 어드레스의 제1비트들을 이용해 제1선택 정보를 생성하는 선택 정보 생성 회로; 제1 내지 제N레지스터 회로 -상기 소프트 리페어 신호의 활성화시에 상기 제1 내지 제N레지스터 회로 중 상기 제1선택 정보에 의해 선택된 회로에 상기 어드레스 래치 회로에 래치된 어드레스의 제2비트들이 리페어 데이터로 저장됨-; 및 상기 제1 내지 제N레지스터 회로 중 자신에 대응하는 회로에 저장된 리페어 데이터를 이용해 리페어되는 제1 내지 제N메모리 블록을 포함할 수 있다.
상기 리페어 신호 생성 회로는 하드 리페어 신호를 더 생성하고, 상기 메모리 장치는 제1 내지 제N영역을 포함하고, 상기 하드 리페어 신호의 활성화시에 상기 래치된 어드레스의 제1비트들에 의해 선택되는 영역에 상기 래치된 어드레스의 제2비트들이 프로그램되는 비휘발성 메모리 회로; 부트-업 동작시에 상기 비휘발성 메모리 회로로부터 데이터가 순차적으로 리드되도록 제어하고, 제2선택 정보를 생성하는 부트업 제어 회로; 상기 소프트 리페어 신호의 활성화시에는 상기 제1선택 정보를 상기 제1 내지 제N레지스터 회로로 전달하고, 상기 부트-업 동작시에는 상기 제2선택 정보를 상기 제1 내지 제N레지스터 회로로 전달하는 선택 정보 선택부; 및 상기 소프트 리페어 신호의 활성화시에는 상기 래치된 어드레스의 제2비트들을 상기 제1 내지 제N레지스터 회로로 전달하고, 상기 부트-업 동작시에는 상기 원-타입 프로그램 메모리로부터 리드된 데이터를 상기 제1 내지 제N레지스터 회로로 전달하는 데이터 선택부를 더 포함할 수 있다.
또한, 본 발명의 일실시예에 따른 메모리 장치의 동작 방법은, 제1 내지 제N 메모리 블록과 대응하는 메모리 블록의 리페어 데이터를 저장하는 제1 내지 제N레지스터 회로를 포함하는 메모리 장치의 동작 방법에 있어서, 소프트 리페어 모드로 진입하는 단계; 액티브 커맨드와 함께 페일 메모리 셀을 나타내는 어드레스를 수신해 임시 저장하는 단계; 라이트 커맨드를 수신하고, 하나 이상의 데이터 패드의 상태를 확인해 소프트 리페어 동작의 수행 여부를 결정하는 단계; 및 상기 결정하는 단계에서 소프트 리페어 동작의 수행이 결정되면, 상기 제1 내지 제N레지스터 회로 중 상기 임시 저장된 어드레스의 제1비트들을 이용해 선택된 회로에 상기 임시 저장된 어드레스의 제2비트들을 리페어 데이터로 저장하는 단계를 포함할 수 있다.
상기 동작 방법은 상기 소프트 리페어 모드에서 탈출하는 단계를 더 포함할 수 있다.
또한, 본 발명의 일실시예에 따른 메모리 시스템의 동작 방법은, 제1 내지 제N 메모리 블록과 대응하는 메모리 블록의 리페어 데이터를 저장하는 제1 내지 제N레지스터 회로를 포함하는 메모리 장치 및 상기 메모리 장치를 제어하는 메모리 콘트롤러를 포함하는 메모리 시스템의 동작 방법에 있어서, 상기 메모리 콘트롤러의 제어에 의해 상기 메모리 장치가 소프트 리페어 모드로 진입하는 단계; 상기 메모리 콘트롤러로부터 상기 메모리 장치로 액티브 커맨드와 함께 페일 메모리 셀을 나타내는 어드레스가 인가되는 단계; 상기 메모리 장치가 상기 어드레스를 임시 저장하는 단계; 상기 메모리 콘트롤러로부터 상기 메모리 장치로 라이트 커맨드가 인가되는 단계; 상기 라이트 커맨드의 인가에 응답해 상기 메모리 장치가 하나 이상의 데이터 패드의 논리 상태를 체크하고, 소프트 리페어 동작의 수행 여부를 결정하는 단계; 및 상기 결정하는 단계에서 소프트 리페어 동작의 수행 여부이 결정되면, 상기 제1 내지 제N레지스터 회로 중 상기 임시 저장된 어드레스의 제1비트들을 이용해 선택된 회로에 상기 임시 저장된 어드레스의 제2비트들을 리페어 데이터로 저장하는 단계를 포함할 수 있다.
상기 동작 방법은, 상기 메모리 콘트롤러의 제어에 의해 상기 메모리 장치가 소프트 리페어 모드에서 탈출하는 단계; 및 상기 소프트 리페어 모드의 탈출 이후에, 상기 메모리 콘트롤러의 제어에 의해 상기 메모리 장치가 리드 및 라이트 동작을 수행하는 단계를 더 포함할 수 있다.
본 발명의 실시예들에 따르면, 다양한 방식으로 메모리 장치를 영구적으로 또는 비영구적으로 리페어할 수 있다.
도 1은 종래의 메모리 장치(예, DRAM)에서의 리페어 동작을 설명하기 위한 도면.
도 2는 메모리 장치에서 리페어 데이터를 저장하기 위해 비휘발성 메모리 회로가 사용되는 것을 도시한 도면.
도 3은 본 발명의 일실시예에 따른 메모리 장치(300)의 구성도.
도 4는 메모리 장치(300)의 소프트 리페어 동작 과정을 도시한 도면.
도 5는 메모리 장치(300)의 하드 리페어 동작 과정을 도시한 도면.
이하, 본 발명이 속하는 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
이하에서는, 하드 리페어와 소프트 리페어가 언급된다. 하드 리페어는 메모리 장치의 전원이 공급되지 않더라도 리페어의 효과가 유지되는 영구적인 리페어를 의미한다. 그리고, 소프트 리페어는 메모리 장치의 전원이 공급되지 않으면 리페어의 효과가 사라지는 일시적인 리페어를 의미한다. 예를 들어, 특정 메모리 셀 X을 리던던시 메모리 셀 Y로 대체하기 위해 하드 리페어 동작을 수행했다면 다시는 메모리 셀 X에 대한 하드 리페어 동작을 수행할 필요가 없지만, 메모리 셀 X를 리던던시 메모리 셀 Y로 대체하기 위해 소프트 리페어 동작을 수행했다면 메모리 셀 X에 대한 리페어 동작은 메모리 장치에 전원이 새로 공급될 때마다 수행되어야 한다.
도 3은 본 발명의 일실시예에 따른 메모리 장치(300)의 구성도이다. 설명의 편의상 메모리 장치(300)로 커맨드(CMD)와 어드레스(ADD, BA)를 제공하고, 메모리 장치와 데이터(DATA)를 주고 받는 메모리 콘트롤러(3)를 함께 도시한다.
도 3을 참조하면, 메모리 장치(300)는, 커맨드 수신부(301), 어드레스 수신부들(302, 303), 커맨드 디코더 회로(310), 어드레스 래치 회로(320), 모드 디코더 회로(330), 리페어 신호 생성 회로(340), 선택 정보 생성 회로(350), 비휘발성 메모리 회로(360), 부트업 제어 회로(370), 선택 정보 선택부(381), 데이터 선택부(382), 제1 내지 제4메모리 블록들(BK0~BK3) 및 제1 내지 제4레지스터 회로들(390_BK0~390_BK3)을 포함할 수 있다. 메모리 장치(300)는 메모리 콘트롤러(3)로부터 데이터를 수신해 메모리 블록들(BK0~BK3)에 라이트 데이터로 제공하기 위한 구성들 및 메모리 블록들(BK0~BK3)로부터 리드된 데이터를 리드 데이터로 메모리 콘트롤러(3)로 전달하기 위한 구성들을 포함하는데, 이들 구성들은 본 발명과 직접적인 관련이 없으므로 여기서는 도시를 생략했다.
커맨드 수신부(301)는 메모리 장치(300) 외부로부터 입력되는 커맨드(CMD)를 수신할 수 있다. 커맨드(CMD)는 다수의 신호들을 포함할 수 있는데, 커맨드 신호(CMD)에 포함되는 신호들에는 칩 선택 신호(CS: Chip Select), 액티브 신호(ACT: Active), 로우 어드레스 스트로브 신호(RAS: Row Address Strobe), 컬럼 어드레스 스트로브 신호(CAS: Column Address Strobe), 라이트 인에이블 신호(WE: Write Enable)가 있을 수 있다.
어드레스 수신부들(302, 303)은 메모리 장치(300) 외부로부터 입력되는 어드레스(BA, ADD)를 수신할 수 있다. 어드레스(BA, ADD)는 뱅크 어드레스(BA)와 노멀 어드레스(ADD)를 포함할 수 있다. 뱅크 어드레스(BA)는 메모리 블록들(BK0~BK3) 중 억세스될 메모리 블록을 선택하기 위한 어드레스일 수 있으며, 노멀 어드레스(ADD)는 뱅크 어드레스(BA)에 의해 선택된 메모리 블록 내에서 억세스될 메모리 셀을 선택하기 위한 어드레스일 수 있다. 따라서, 뱅크 어드레스(BA)를 상위 어드레스 노멀 어드레스(ADD)를 하위 어드레스라고 생각할 수 있다. 뱅크 어드레스(BA)와 노멀 어드레스(ADD) 각각은 멀티 비트의 신호를 포함할 수 있다.
커맨드 디코더 회로(310)는 커맨드 수신부(301)를 통해 수신된 커맨드(CMD)를 디코딩해 내부 커맨드들(IACT, IPCG, IRD, IWR, IMRS, IREF)을 생성할 수 있다. 내부 커맨드들에는 내부 액티브(active) 커맨드(IACT), 내부 프리차지(precharge) 커맨드(IPCG), 내부 리드 커맨드(IRD), 내부 라이트 커맨드(IWR), 내부 설정 커맨드(IMRS), 내부 리프레쉬 커맨드(IREF) 등이 있을 수 있다.
모드 디코더 회로(330)는 커맨드 디코더 회로(310)에 의해 설정 커맨드(IMRS)가 활성화되면 어드레스(BA, ADD)의 전체 비트 또는 일부 비트를 디코딩해 모드 신호들(HARD_PPR_MODE, SOFT_PPR_MODE)을 생성할 수 있다. 하드 리페어 모드 신호(HARD_PPR_MODE)는 메모리 장치(300)가 하드 리페어 모드로 진입하면 활성화되고 하드 리페어 모드에서 탈출하면 비활성화될 수 있다. 또한, 소프트 리페어 모드 신호(SOFT_PPR_MODE)는 메모리 장치(300)가 소프트 리페어 모드로 진입하면 활성화되고 소프트 리페어 모드에서 탈출하면 비활성화될 수 있다. 모드 디코더 회로(330)는 하드 리페어 모드 신호(HARD_PPR_MODE)와 소프트 리페어 모드 신호(SOFT_PPR_MODE) 이외에 다양한 동작 모드 및 다양한 설정과 관련된 신호들을 생성할 수 있지만, 이는 본 발명과 직접적인 관련이 없으므로, 여기서는 이에 대한 설명을 생략하기로 한다. 하드 리페어 모드와 소프트 리페어 모드는 메모리 장치가 제조된 이후에도 메모리 장치의 리페어가 가능하게 하는 모드이므로 포스트 패키지 리페어(post package repair) 모드라고 할 수 있다. 모드 디코더 회로(330)는 모드 레지스터 셋(mode register set) 회로일 수 있다.
어드레스 래치 회로(320)는 어드레스 수신부들(302, 303)을 통해 수신된 어드레스(BA, ADD)를 래치할 수 있다. 어드레스 래치 회로(320)는 내부 액티브 커맨드(IACT)의 활성화시에 어드레스(BA, ADD)를 래치할 수 있다. 따라서, 어드레스 래치 회로(320)에는 메모리 콘트롤러(3)로부터 메모리 장치(300)로 액티브 커맨드와 함께 인가된 어드레스가 래치될 수 있다.
리페어 신호 생성 회로(340)는 하드 리페어 신호(HPPR_EN)와 소프트 리페어 신호(SPPR_EN)를 생성할 수 있다. 리페어 신호 생성 회로(340)는 메모리 장치가 소프트 리페어 모드로 진입한 상태에서 메모리 장치(300)가 소프트 리페어 동작을 수행하도록 선택되는 경우에 소프트 리페어 신호(SPPR_EN)를 활성화할 수 있다. 또한, 리페어 신호 생성 회로는 메모리 장치가 하드 리페어 모드로 진입한 상태에서 상기 메모리 장치가 하드 리페어 동작을 수행하도록 선택되는 경우에 상기 하드 리페어 신호를 활성화할 수 있다. 여기서, 메모리 장치(300)가 리페어 동작을 수행하도록 선택되었는지/아닌지는 내부 라이트 명령(IWR)의 활성화 시점으로부터 라이트 레이턴시(WL: Write Latency) 만큼의 시간이 지난 이후에 데이터(DATA)가 입력되는 데이터 패드들 중 하나 이상의 데이터 패드의 상태를 확인하는 방법으로 수행될 수 있다. 이에 대해서는 도 4 및 도 5와 함께 더욱 자세히 살펴보기로 한다.
비휘발성 메모리 회로(360)는 제1 내지 제4영역(REGION_0~REGION_3)을 포함할 수 있다. 제1 내지 제4영역(REGION_0~REGION_3)은 제1 내지 제4메모리 블록(BK0~BK3)과 1:1로 대응되고, 제1 내지 제4레지스터 회로(390_BK0~390_BK3)와도 1:1로 대응될 수 있다. 제1 내지 제4영역(REGION_0~REGION_3)에는 제1 내지 제4메모리 블록(BK0~BK3) 중 대응하는 메모리 블록의 하드 리페어 데이터가 저장될 수 있다. 예를 들어, 제1영역(REGION0)에는 제1메모리 블록(BK0)의 하드 리페어 데이터가 저장될 수 있고, 제3영역(REGION2)에는 제3메모리 블록(BK2)의 하드 리페어 데이터가 저장될 수 있다. 비휘발성 메모리 회로(360)는 하드 리페어 신호(HPPR_EN)의 활성화시에, 어드레스 래치 회로(320)에 래치된 뱅크 어드레스(BA_LAT)에 의해 선택되는 영역에 어드레스 래치 회로(320)에 래치된 노멀 어드레스(ADD_LAT)를 프로그램(저장)할 수 있다. 예를 들어, 래치된 뱅크 어드레스(BA_LAT)에 의해 제3영역(REGION_2)이 선택되면 제3영역(REGION_2)에 래치된 노멀 어드레스(ADD_LAT)가 제3메모리 블록(BK2)을 위한 하드 리페어 데이터로서 저장될 수 있다. 비휘발성 메모리 회로(360)로는 이-퓨즈 어레이 회로, NAND 플래쉬 메모리, NOR 플래쉬 메모리, MRAM(Magnetic Random Access Memory), STT-MRAM(Spin Transfer magnetic Random Access Memory), ReRAM(Resistive Random Access Memory) 및 PC RAM(Phase Change Random Access Memory)과 같은 모든 종류의 비휘발성 메모리가 사용될 수 있으나, 비휘발성 메모리 회로(360)로 이-퓨즈 어레이 회로가 사용되는 것이 가장 일반적이다. 이-퓨즈 어레이 회로는 어레이 형태로 배열된 다수의 이-퓨즈를 포함하고 이-퓨즈를 메모리 셀로 사용하는데, 이-퓨즈는 한번 프로그램하면 다시는 프로그램하는 것이 불가능하므로, 이-퓨즈를 원-타임 프로그램(one-time program) 메모리 셀이라 한다.
부트-업 제어 회로(370)는 부트-업 신호(BOOT-UP)가 활성화되는 부트-업 동작시에 비휘발성 메모리 회로(360)로부터 데이터가 순차적으로 리드되도록 제어하고, 제2선택 정보(SEL2)를 생성할 수 있다. 부트-업 제어 회로(370)는 부트-업 동작시에 리드 신호(ARE_RD)를 여러 번 활성화하며 리드 신호(ARE_RD)가 활성화될 때마다 비휘발성 메모리 회로(360)로 인가되는 어드레스(ARE_ADD, 멀티비트 신호일 수 있음)를 다르게 생성해, 비휘발성 메모리 회로(360)에 저장된 모든 데이터가 리드될 수 있도록 할 수 있다. 또한, 부트-업 제어 회로(370)는 비휘발성 메모리 회로(360)의 영역들(REGION_0~REGION_3)로부터 리드된 데이터가 대응하는 레지스터 회로들(390_BK0~390_BK3)에 저장될 수 있도록 레지스터 회로를 선택하기 위한 제2선택 정보(SEL2, 제2선택 정보는 멀티 비트의 신호일 수 있음)를 생성할 수 있다. 예를 들어, 부트-업 제어 회로(370)는 제1영역(REGION_0)으로부터 리드된 데이터가 제1레지스터 회로(390_BK0)에 저장될 수 있도록 제2선택 정보(SEL2)를 생성하고, 제3영역(REGION_2)으로부터 리드된 데이터가 제3레지스터 회로(390_BK2)에 저장될 수 있도록 제2선택 정보(SEL2)를 생성할 수 있다. 즉, 부트-업 제어 회로(370)는 부트-업 동작시에 비휘발성 메모리 회로(360)의 영역들(REGION_0~REGION_3)로부터 데이터가 리드되고, 리드된 데이터가 대응하는 레지스터 회로들(390_BK0~390_BK3)에 저장될 수 있도록 리드 신호(IRD), 어드레스(ARE_ADD) 및 제2선택 정보(SEL2)를 생성할 수 있다. 부트-업 동작은 메모리 장치(300)의 초기화 동작 구간에서 수행되는 것이 일반적이다.
선택 정보 생성 회로(350)는 소프트 리페어 신호(SPPR_EN)의 활성화시에 어드레스 래치 회로(320)에 래치된 뱅크 어드레스(BA_LAT)를 이용해, 제1선택 정보(SEL1)를 생성할 수 있다. 예를 들어, 래치된 뱅크 어드레스(BA_LAT)가 제1메모리 블록(BK0)에 대응하면 제1레지스터 회로(390_BK0)가 선택되도록 제1선택 정보(SEL1)를 생성할 수 있다.
선택 정보 선택부(381)는 부트-업 동작 중, 즉 부트-업 신호(BOOT-UP)가 활성화된 동안에는, 제2선택 정보(SEL2)를 레지스터 회로들(390_BK0~390_BK3)로 제공하고, 소프트 리페어 신호(SPPR_EN)의 활성화시에는 제1선택 정보(SEL1)를 레지스터 회로들(390_BK0~390_BK3)로 제공할 수 있다. 그리고, 데이터 선택부(382)는 부트-업 동작 중, 즉 부트-업 신호(BOOT-UP)가 활성화된 동안에는, 비휘발성 메모리 회로(360)에서 리드된 데이터(ARE_DATA)를 레지스터 회로들(390_BK0~390_BK3)로 제공하고, 소프트 리페어 신호(SPPR_EN)의 활성화시에는 래치된 노멀 어드레스(ADD_LAT)를 레지스터 회로들(390_BK0~390_BK3)로 제공할 수 있다.
제1 내지 제4레지스터 회로들(390_BK0~390_BK3)은 선택 정보 선택부(381)로부터 전달받은 선택 정보에 의해 선택되고, 제1 내지 제4레지스터 회로들(390_BK0~390_BK3) 중 선택된 레지스터 회로에 데이터 선택부(382)로부터 전달받은 데이터가 저장될 수 있다.
제1 내지 제4메모리 블록들(BK0~BK3) 각각은 다수의 메모리 셀들을 포함할 수 있다. 그리고, 제1 내지 제4메모리 블록들(BK0~BK3)은 제1 내지 제4레지스터 회로들(390_BK0~390_BK3)에 저장된 리페어 데이터를 이용해 리페어될 수 있다. 예를 들어, 제2레지스터 회로(390_BK1)에는 제2메모리 블록(BK1)에서 리페어되어야할 불량 셀들에 관한 정보가 저장될 수 있으며, 이를 이용해 제2메모리 블록(BK1) 내의 불량 셀들이 리던던시 메모리 셀들로 대체될 수 있다. 여기서, 메모리 블록들(BK0~BK3) 각각은 메모리 뱅크일 수 있다. 한편, 메모리 블록들(BK0~BK3)은 액티브, 프리차지, 리드, 라이트, 리프레시 등 메모리 콘트롤러(3)에 의해 지시되는 동작을 수행할 수 있다. 도 3에서는 메모리 블록들(BK0~BK3), 비휘발성 메모리 회로(360) 내부의 영역들(REGION_0~REGION_3), 레지스터 회로들(390_BK0~390_BK3)의 개수를 4개로 예시했지만 이는 예시일 뿐이며, 이들의 개수가 1 이상의 임의의 정수가 될 수 있음은 당연하다.
도 4는 메모리 장치(300)의 소프트 리페어 동작 과정을 도시한 도면이다.
도 4를 참조하면, 먼저 '401'시점에서 메모리 콘트롤러(3)의 제어에 의해 메모리 장치(300)가 소프트 리페어 모드로 진입할 수 있다. 이는, 메모리 콘트롤러(3)로부터 메모리 장치(300)에 커맨드(CMD)를 통해 설정 커맨드(MRS)가 인가되고, 소프트 리페어 모드의 진입을 위한 어드레스(BA, ADD)의 조합(S_ENT, 소프트 리페어 모드의 진입에 대응하는 어드레스의 조합을 나타냄)이 인가되는 것에 의해 이루어질 수 있다. 여기서, 모드 디코더 회로(330)는 소프트 리페어 모드 신호(SOFT_PPR_MODE)를 활성화할 수 있다.
시점 '402'에 메모리 콘트롤러(3)로부터 메모리 장치(300)로 커맨드(CMD)를 통해 액티브 커맨드(ACT)가 인가되고, 이와 함께 메모리 장치(300) 내의 불량 셀을 나타내는 리페어 어드레스(RA)가 어드레스(BA, ADD)를 통해 인가될 수 있다. 여기서, 어드레스(BA, ADD)를 통해 입력된 리페어 어드레스(RA)가 어드레스 래치 회로(320)에 래치될 수 있다. 리페어 어드레스(RA)는 어느 메모리 블록의 어느 메모리 셀이 불량인지에 대한 정보를 포함할 수 있다.
시점 '403'에 메모리 콘트롤러(3)로부터 메모리 장치(300)로 커맨드를 통해 라이트 커맨드(WR)가 인가된다. 그러면, 리페어 신호 생성 회로(340)는 시점 '403'으로부터 라이트 레이턴시(WL: Write Latency)만큼의 시간이 지난 시점 '404'에 데이터(DATA)가 입력되는 데이터 패드들 중 일부(예, 메모리 장치(300)의 8개의 데이터 패드(DQ<0:7>) 중 4개의 데이터 패드(DQ<0:3>))의 논리 상태가 '로우'인지를 확인해 메모리 장치(300)가 리페어 동작을 수행하도록 선택되었는지를 확인할 수 있다. 그리고, 메모리 장치(300)가 리페어 동작을 수행하도록 선택된 경우(4개의 데이터 패드의 논리 상태가 '로우'인 경우)에 소프트 리페어 신호(SPPR_EN)를 활성화할 수 있다. 만약에, 시점 '404'에서 데이터 패드(DQ<0:3>)의 논리 상태가 모두 '로우'가 아닌 경우에는 소프트 리페어 신호(SPPR_EN)는 활성화되지 않고 리페어 동작이 수행되지 않을 수 있다.
소프트 리페어 신호(SPPR_EN)가 활성화되면, 제1 내지 제4레지스터 회로들(390_BK0~390_BK3) 중 어드레스 래치 회로(320)에 래치된 뱅크 어드레스(BA_LAT)에 의해 선택되는 레지스터 회로에, 어드레스 래치 회로(320)에 래치된 노멀 어드레스(ADD_LAT)가 저장될 수 있다. 이에 의해, 메모리 장치(300)에서 불량인 메모리 셀이 리페어될 수 있다. 예를 들어, 래치된 뱅크 어드레스(BA_LAT)가 제3메모리 블록(BK2)에 대응하면, 제3레지스터 회로(390_BK2)에 래치된 노멀 어드레스(ADD_LAT)가 저장되므로, 제3메모리 블록(BK2)에서 래치된 노멀 어드레스(ADD_LAT)에 대응하는 메모리 셀이 리던던시 메모리 셀로 대체될 수 있다.
이후에, 시점 '405' 메모리 장치(300)를 프리차지 상태로 하기 위한 프라치지 커맨드(PCG)가 인가될 수 있다.
시점 '406'에는 메모리 콘트롤러(3)의 제어에 의해 메모리 장치(300)가 소프트 리페어 모드를 탈출할 수 있다. 이는, 메모리 콘트롤러(3)로부터 메모리 장치(300)에 커맨드(CMD)를 통해 설정 커맨드(MRS)가 인가되고, 소프트 리페어 모드의 탈출을 위한 어드레스(BA, ADD)의 조합(S_EXIT, 소프트 리페어 모드의 탈출에 대응하는 어드레스의 조합을 나타냄)이 인가되는 것에 의해 이루어질 수 있다. 여기서, 모드 디코더 회로(330)는 소프트 리페어 모드 신호(SOFT_PPR_MODE)를 비활성화할 수 있다.
소프트 리페어 모드의 탈출 이후에는 메모리 콘트롤러(3)의 제어에 의해 메모리 장치(300)의 노멀 동작, 예들 들어 액티브, 프리차지, 리드, 라이트 및 리프레시 동작이 수행될 수 있다.
소프트 리페어 동작을 통해서는 메모리 콘트롤러(3)로부터 메모리 장치(300)로 인가된 리페어 어드레스(RA)가 레지스터 회로(390_BK0~390_BK3)에만 저장되므로, 메모리 장치(300)에 전원이 공급되지 않으면 리페어의 효과가 사라진다. 즉, 소프트 리페어 동작은 메모리 장치(300)의 파워-업 동작시마다 다시 수행되어야 한다.
도 5는 메모리 장치(300)의 하드 리페어 동작 과정을 도시한 도면이다.
도 5를 참조하면, 먼저 '501'시점에서 메모리 콘트롤러(3)의 제어에 의해 메모리 장치(300)가 하드 리페어 모드로 진입할 수 있다. 이는, 메모리 콘트롤러(3)로부터 메모리 장치(300)에 커맨드(CMD)를 통해 설정 커맨드(MRS)가 인가되고, 소프트 리페어 모드의 진입을 위한 어드레스(BA, ADD)의 조합(H_ENT, 하드 리페어 모드의 진입에 대응하는 어드레스의 조합을 나타냄)이 인가되는 것에 의해 이루어질 수 있다. 여기서, 모드 디코더 회로(330)는 하드 리페어 모드 신호(HARD_PPR_MODE)를 활성화할 수 있다.
시점 '502'에 메모리 콘트롤러(3)로부터 메모리 장치(300)로 커맨드(CMD)를 통해 액티브 커맨드(ACT)가 인가되고, 이와 함께 메모리 장치(300) 내의 불량 셀을 나타내는 리페어 어드레스(RA)가 어드레스(BA, ADD)를 통해 인가될 수 있다. 여기서, 어드레스(BA, ADD)를 통해 입력된 리페어 어드레스(RA)가 어드레스 래치 회로(320)에 래치될 수 있다. 리페어 어드레스(RA)는 어느 메모리 블록의 어느 메모리 셀이 불량인지에 대한 정보를 포함할 수 있다.
시점 '503'에 메모리 콘트롤러(3)로부터 메모리 장치(300)로 커맨드(CMD)를 통해 라이트 커맨드(WR)가 인가된다. 그러면, 리페어 신호 생성 회로(340)는 시점 '503'으로부터 라이트 레이턴시(WL: Write Latency)만큼의 시간이 지난 시점 '504'에 데이터(DATA)가 입력되는 데이터 패드들 중 일부(예, 메모리 장치(300)의 8개의 데이터 패드(DQ<0:7>) 중 4개의 데이터 패드(DQ<0:3>))의 논리 상태가 '로우'인지를 확인해 메모리 장치(300)가 리페어 동작을 수행하도록 선택되었는지를 확인할 수 있다. 그리고, 메모리 장치(300)가 리페어 동작을 수행하도록 선택된 경우(4개의 데이터 패드의 논리 상태가 '로우'인 경우)에 하드 리페어 신호(HPPR_EN)를 활성화할 수 있다. 만약에, 시점 '504'에서 데이터 패드(DQ<0:3>)의 논리 상태가 모두 '로우'가 아닌 경우에는 하드 리페어 신호(HPPR_EN)는 활성화되지 않고 리페어 동작이 수행되지 않을 수 있다.
하드 리페어 신호(HPPR_EN)가 활성화되면, 비휘발성 메모리 회로(360)의 제1 내지 제4영역들(REGION_0~REGION_3) 중 어드레스 래치 회로(320)에 래치된 뱅크 어드레스(BA_LAT)에 의해 선택되는 영역에, 어드레스 래치 회로(320)에 래치된 노멀 어드레스(ADD_LAT)가 프로그램(저장)될 수 있다. 이에 의해 리페어 어드레스(RA)가 비휘발성 메모리 회로(360)에 영구적으로 저장되며, 메모리 장치(300)의 파워업 동작시마다 부트-업 동작을 수행하는 것만으로 메모리 장치(300)가 리페어될 수 있다.
이후에, 시점 '505' 메모리 장치(300)를 프리차지 상태로 하기 위한 프라치지 커맨드(PCG)가 인가될 수 있다.
시점 '506'에는 메모리 콘트롤러(3)의 제어에 의해 메모리 장치(300)가 하드 리페어 모드를 탈출할 수 있다. 이는, 메모리 콘트롤러(3)로부터 메모리 장치(300)에 커맨드(CMD)를 통해 설정 커맨드(MRS)가 인가되고, 하드 리페어 모드의 탈출을 위한 어드레스(BA, ADD)의 조합(H_EXIT, 하드 리페어 모드의 탈출에 대응하는 어드레스의 조합을 나타냄)이 인가되는 것에 의해 이루어질 수 있다. 여기서, 모드 디코더 회로(330)는 하드 리페어 모드 신호(HARD_PPR_MODE)를 비활성화할 수 있다.
하드 리페어 동작을 통해서는 메모리 콘트롤러(3)로부터 메모리 장치(300)로 인가된 리페어 어드레스(RA)가 비휘발성 메모리 회로(360)에 영구적으로 프로그램되므로, 단지 부트-업 동작만을 수행하는 것에 의해 메모리 장치가 영구적으로 리페어될 수 있다.
이상에서 살펴본 바에 따르면, 소프트 리페어 동작은 리페어 동작의 수행 즉시 리페어의 효과가 발생하고 리페어 동작이 잘못 수행되는 경우 언제든지 되돌릴 수 있다는 장점이 있지만, 메모리 장치에 전원이 공급되지 않으면 바로 리페어의 효과가 사라진다는 단점이 있다. 반면에, 하드 리페어 동작은 리페어 동작의 효과가 영구적으로 지속되지만, 리페어 동작을 되돌리는 것이 불가능하고 메모리 장치의 파워-업 동작시마다 부트-업 동작을 수행해야 한다는 단점을 가진다.
이상에서 살펴본 비영구적인 그리고 영구적인 리페어 동작을 적절히 조합하는 것에 의해 메모리 장치를 효과적으로 리페어 하는 것이 가능해질 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.
3: 메모리 콘트롤러 300: 메모리 장치
301: 커맨드 수신부 302, 303: 어드레스 수신부들
310: 커맨드 디코더 회로 320: 어드레스 래치 회로
330: 모드 디코더 회로 340: 리페어 신호 생성 회로
350: 선택 정보 생성 회로 360: 비휘발성 메모리 회로
370: 부트-업 제어 회로 381: 선택 정보 선택부
382: 데이터 선택부 BK0~BK3: 제1 내지 제4메모리 블록들
390_BK0~390_BK3: 제1 내지 제4레지스터 회로들

Claims (14)

  1. 메모리 장치 외부로부터 수신된 어드레스를 래치하는 어드레스 래치 회로;
    소프트 리페어 신호를 생성하는 리페어 신호 생성 회로;
    상기 어드레스 래치 회로에 래치된 어드레스의 제1비트들을 이용해 제1선택 정보를 생성하는 선택 정보 생성 회로;
    제1 내지 제N레지스터 회로 -상기 소프트 리페어 신호의 활성화시에 상기 제1 내지 제N레지스터 회로 중 상기 제1선택 정보에 의해 선택된 회로에 상기 어드레스 래치 회로에 래치된 어드레스의 제2비트들이 리페어 데이터로 저장됨-; 및
    상기 제1 내지 제N레지스터 회로 중 자신에 대응하는 회로에 저장된 리페어 데이터를 이용해 리페어되는 제1 내지 제N메모리 블록
    을 포함하는 메모리 장치.
  2. 제 1항에 있어서,
    상기 리페어 신호 생성 회로는 하드 리페어 신호를 더 생성하고,
    상기 메모리 장치는
    제1 내지 제N영역을 포함하고, 상기 하드 리페어 신호의 활성화시에 상기 래치된 어드레스의 제1비트들에 의해 선택되는 영역에 상기 래치된 어드레스의 제2비트들이 프로그램되는 비휘발성 메모리 회로;
    부트-업 동작시에 상기 비휘발성 메모리 회로로부터 데이터가 순차적으로 리드되도록 제어하고, 제2선택 정보를 생성하는 부트-업 제어 회로;
    상기 소프트 리페어 신호의 활성화시에는 상기 제1선택 정보를 상기 제1 내지 제N레지스터 회로로 전달하고, 상기 부트-업 동작시에는 상기 제2선택 정보를 상기 제1 내지 제N레지스터 회로로 전달하는 선택 정보 선택부; 및
    상기 소프트 리페어 신호의 활성화시에는 상기 래치된 어드레스의 제2비트들을 상기 제1 내지 제N레지스터 회로로 전달하고, 상기 부트-업 동작시에는 상기 원-타입 프로그램 메모리로부터 리드된 데이터를 상기 제1 내지 제N레지스터 회로로 전달하는 데이터 선택부를 더 포함하는
    메모리 장치.
  3. 제 2항에 있어서,
    상기 어드레스 래치 회로는 액티브 명령의 인가시에 상기 수신된 어드레스를 래치하는
    메모리 장치.
  4. 제 2항에 있어서,
    상기 수신된 어드레스는 뱅크 어드레스와 노멀 어드레스를 포함하고,
    상기 래치된 어드레스의 제1비트들은 상기 뱅크 어드레스에 대응하고, 상기 래치된 어드레스의 제2비트들은 상기 노멀 어드레스에 대응하는
    메모리 장치.
  5. 제 2항에 있어서,
    상기 리페어 신호 생성 회로는
    상기 메모리 장치가 소프트 리페어 모드로 진입한 상태에서 상기 메모리 장치가 소프트 리페어 동작을 수행하도록 선택되는 경우에 상기 소프트 리페어 신호를 활성화하고,
    상기 메모리 장치가 하드 리페어 모드로 진입한 상태에서 상기 메모리 장치가 하드 리페어 동작을 수행하도록 선택되는 경우에 상기 하드 리페어 신호를 활성화하는
    메모리 장치.
  6. 제 2항에 있어서,
    상기 부트-업 동작은 상기 메모리 장치의 초기화 동작 구간에서 수행되는
    메모리 장치.
  7. 제 2항에 있어서,
    상기 비휘발성 메모리 회로는 한번 데이터를 기록하면 변경이 불가능한 원-타임 프로그램 메모리 셀들을 포함하는
    메모리 장치.
  8. 제1 내지 제N 메모리 블록과 대응하는 메모리 블록의 리페어 데이터를 저장하는 제1 내지 제N레지스터 회로를 포함하는 메모리 장치의 동작 방법에 있어서,
    소프트 리페어 모드로 진입하는 단계;
    액티브 커맨드와 함께 페일 메모리 셀을 나타내는 어드레스를 수신해 임시 저장하는 단계;
    라이트 커맨드를 수신하고, 하나 이상의 데이터 패드의 상태를 확인해 소프트 리페어 동작의 수행 여부를 결정하는 단계; 및
    상기 결정하는 단계에서 소프트 리페어 동작의 수행이 결정되면, 상기 제1 내지 제N레지스터 회로 중 상기 임시 저장된 어드레스의 제1비트들을 이용해 선택된 회로에 상기 임시 저장된 어드레스의 제2비트들을 리페어 데이터로 저장하는 단계
    를 포함하는 메모리 장치의 동작 방법.
  9. 제 8항에 있어서,
    상기 소프트 리페어 모드에서 탈출하는 단계
    를 더 포함하는 메모리 장치의 동작 방법.
  10. 제 8항에 있어서,
    상기 결정하는 단계는
    라이트 커맨드의 수신을 확인하는 단계; 및
    상기 라이트 커맨드의 수신이 확인된 시점으로부터 라이트 레이턴시 만큼의 시간이 지난 후에 상기 하나 이상의 데이터 패드의 논리 레벨을 확인하는 단계를 포함하는
    메모리 장치의 동작 방법.
  11. 제 8항에 있어서,
    상기 어드레스는 뱅크 어드레스와 노멀 어드레스를 포함하고,
    상기 뱅크 어드레스는 상기 어드레스의 제1비트들에 대응하고, 상기 노멀 어드레스는 상기 어드레스의 제2비트들에 대응하는
    메모리 장치의 동작 방법.
  12. 제1 내지 제N 메모리 블록과 대응하는 메모리 블록의 리페어 데이터를 저장하는 제1 내지 제N레지스터 회로를 포함하는 메모리 장치 및 상기 메모리 장치를 제어하는 메모리 콘트롤러를 포함하는 메모리 시스템의 동작 방법에 있어서,
    상기 메모리 콘트롤러의 제어에 의해 상기 메모리 장치가 소프트 리페어 모드로 진입하는 단계;
    상기 메모리 콘트롤러로부터 상기 메모리 장치로 액티브 커맨드와 함께 페일 메모리 셀을 나타내는 어드레스가 인가되는 단계;
    상기 메모리 장치가 상기 어드레스를 임시 저장하는 단계;
    상기 메모리 콘트롤러로부터 상기 메모리 장치로 라이트 커맨드가 인가되는 단계;
    상기 라이트 커맨드의 인가에 응답해 상기 메모리 장치가 하나 이상의 데이터 패드의 논리 상태를 체크하고, 소프트 리페어 동작의 수행 여부를 결정하는 단계; 및
    상기 결정하는 단계에서 소프트 리페어 동작의 수행 여부이 결정되면, 상기 제1 내지 제N레지스터 회로 중 상기 임시 저장된 어드레스의 제1비트들을 이용해 선택된 회로에 상기 임시 저장된 어드레스의 제2비트들을 리페어 데이터로 저장하는 단계
    를 포함하는 메모리 시스템의 동작 방법.
  13. 제 12항에 있어서,
    상기 메모리 콘트롤러의 제어에 의해 상기 메모리 장치가 소프트 리페어 모드에서 탈출하는 단계; 및
    상기 소프트 리페어 모드의 탈출 이후에, 상기 메모리 콘트롤러의 제어에 의해 상기 메모리 장치가 리드 및 라이트 동작을 수행하는 단계
    를 더 포함하는 메모리 시스템의 동작 방법.
  14. 제 12항에 있어서,
    상기 어드레스는 뱅크 어드레스와 노멀 어드레스를 포함하고,
    상기 뱅크 어드레스는 상기 어드레스의 제1비트들에 대응하고, 상기 노멀 어드레스는 상기 어드레스의 제2비트들에 대응하는
    메모리 시스템의 동작 방법.
KR1020140142474A 2014-10-21 2014-10-21 메모리 장치 및 이를 포함하는 메모리 시스템 KR20160046502A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020140142474A KR20160046502A (ko) 2014-10-21 2014-10-21 메모리 장치 및 이를 포함하는 메모리 시스템
US14/569,466 US9362008B2 (en) 2014-10-21 2014-12-12 Memory device using soft and hard repair operations and memory system including the same
CN201510121525.5A CN106033684B (zh) 2014-10-21 2015-03-19 存储器件和包括存储器件的存储系统

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020140142474A KR20160046502A (ko) 2014-10-21 2014-10-21 메모리 장치 및 이를 포함하는 메모리 시스템

Publications (1)

Publication Number Publication Date
KR20160046502A true KR20160046502A (ko) 2016-04-29

Family

ID=55749568

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020140142474A KR20160046502A (ko) 2014-10-21 2014-10-21 메모리 장치 및 이를 포함하는 메모리 시스템

Country Status (3)

Country Link
US (1) US9362008B2 (ko)
KR (1) KR20160046502A (ko)
CN (1) CN106033684B (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20200185052A1 (en) * 2020-02-19 2020-06-11 Intel Corporation Undo and redo of soft post package repair

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9213491B2 (en) * 2014-03-31 2015-12-15 Intel Corporation Disabling a command associated with a memory device
KR20160014976A (ko) * 2014-07-30 2016-02-12 에스케이하이닉스 주식회사 메모리 장치 및 이를 포함하는 메모리 시스템
US10032525B2 (en) * 2016-10-06 2018-07-24 SK Hynix Inc. Fuse circuit, repair control circuit, and semiconductor apparatus including the same
KR102671075B1 (ko) * 2017-01-13 2024-05-30 에스케이하이닉스 주식회사 반도체장치
KR20190017424A (ko) 2017-08-11 2019-02-20 에스케이하이닉스 주식회사 리페어 장치 및 이를 포함하는 반도체 메모리 장치
US10347315B2 (en) * 2017-10-31 2019-07-09 Sandisk Technologies Llc Group read refresh
KR102513454B1 (ko) * 2018-02-28 2023-03-24 에스케이하이닉스 주식회사 반도체 장치
US10403390B1 (en) 2018-04-09 2019-09-03 Micron Technology, Inc. Post-packaging repair of redundant rows
US10872678B1 (en) * 2019-06-19 2020-12-22 Micron Technology, Inc. Speculative section selection within a memory device
US10811119B1 (en) * 2019-06-21 2020-10-20 Nanya Technology Corporation Post package repair method and post package repair device
KR102674032B1 (ko) 2019-12-26 2024-06-12 삼성전자주식회사 리페어 동작을 수행하는 메모리 장치, 그것을 포함하는 메모리 시스템 및 그것의 동작 방법

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6798693B2 (en) 2001-09-18 2004-09-28 Kilopass Technologies, Inc. Semiconductor memory cell and memory array using a breakdown phenomena in an ultra-thin dielectric
US6777757B2 (en) 2002-04-26 2004-08-17 Kilopass Technologies, Inc. High density semiconductor memory cell and memory array using a single transistor
US6940751B2 (en) 2002-04-26 2005-09-06 Kilopass Technologies, Inc. High density semiconductor memory cell and memory array using a single transistor and having variable gate oxide breakdown
US7350119B1 (en) * 2004-06-02 2008-03-25 Advanced Micro Devices, Inc. Compressed encoding for repair
KR100712596B1 (ko) * 2005-07-25 2007-04-30 삼성전자주식회사 플래시 메모리 장치의 리페어 및 트리밍 방법 및 장치
US7173851B1 (en) 2005-10-18 2007-02-06 Kilopass Technology, Inc. 3.5 transistor non-volatile memory cell using gate breakdown phenomena
US7269047B1 (en) 2006-03-06 2007-09-11 Kilopass Technology, Inc. Memory transistor gate oxide stress release and improved reliability
US7949908B2 (en) 2006-10-11 2011-05-24 Marvell Israel (M.I.S.L) Ltd. Memory repair system and method
US7895482B2 (en) * 2007-04-26 2011-02-22 Agere Systems Inc. Embedded memory repair
US7768847B2 (en) * 2008-04-09 2010-08-03 Rambus Inc. Programmable memory repair scheme
US9087613B2 (en) * 2012-02-29 2015-07-21 Samsung Electronics Co., Ltd. Device and method for repairing memory cell and memory system including the device
TWI602181B (zh) * 2012-02-29 2017-10-11 三星電子股份有限公司 記憶體系統以及使用測試元件傳輸失效位址至記憶體元件的操作方法
US8839054B2 (en) * 2012-04-12 2014-09-16 International Business Machines Corporation Read only memory (ROM) with redundancy
KR20140013695A (ko) * 2012-07-26 2014-02-05 에스케이하이닉스 주식회사 페일 어드레스 감지기, 그것을 포함하는 반도체 메모리 장치 및 페일 어드레스 감지 방법
KR102011796B1 (ko) * 2012-08-30 2019-08-20 에스케이하이닉스 주식회사 메모리 장치 및 이를 포함하는 메모리 시스템
KR20140029952A (ko) * 2012-08-31 2014-03-11 에스케이하이닉스 주식회사 메모리 장치 및 집적회로
US8885424B2 (en) * 2012-11-08 2014-11-11 SK Hynix Inc. Integrated circuit and memory device
KR102031147B1 (ko) * 2013-04-04 2019-10-14 에스케이하이닉스 주식회사 메모리 장치, 메모리 장치 및 메모리 시스템의 동작방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20200185052A1 (en) * 2020-02-19 2020-06-11 Intel Corporation Undo and redo of soft post package repair
US11837314B2 (en) * 2020-02-19 2023-12-05 Sk Hynix Nand Product Solutions Corp. Undo and redo of soft post package repair

Also Published As

Publication number Publication date
CN106033684A (zh) 2016-10-19
CN106033684B (zh) 2020-11-20
US20160111171A1 (en) 2016-04-21
US9362008B2 (en) 2016-06-07

Similar Documents

Publication Publication Date Title
CN106033684B (zh) 存储器件和包括存储器件的存储系统
US9030899B2 (en) Memory device with post package repair, operation method of the same and memory system including the same
US9858981B2 (en) Semiconductor memory devices including redundancy memory cells
KR102031147B1 (ko) 메모리 장치, 메모리 장치 및 메모리 시스템의 동작방법
CN105427893B (zh) 存储器件及包括存储器件的存储系统
US20090063916A1 (en) Method for self-test and self-repair in a multi-chip package environment
US8913451B2 (en) Memory device and test method thereof
US9576629B2 (en) Memory device and memory system including the same, and operation method of memory device
US9786390B2 (en) Memory device repairable by soft and hard repair operations and memory system including the same
KR102182419B1 (ko) 비휘발성 메모리 및 이를 포함하는 반도체 장치
KR101967270B1 (ko) 메모리 장치 및 이의 테스트 방법
KR20150119547A (ko) 반도체 장치, 이를 포함하는 반도체 메모리 장치 및 메모리 시스템
JPH0935493A (ja) 半導体メモリ装置、マイクロコントローラ及び半導体メモリ装置の製造方法
KR20170109138A (ko) 메모리 모듈, 이를 포함하는 메모리 시스템 및 그의 동작 방법
US9251917B2 (en) Memory device and defective address repair methods thereof
CN115966245A (zh) 用于自动软封装后修复的设备系统及方法
KR20150040479A (ko) 반도체 장치, 메모리 장치 및 이를 포함하는 시스템
KR20150130608A (ko) 메모리 장치
US20230096291A1 (en) Apparatuses and methods for bad row mode
KR102150477B1 (ko) 반도체 장치 및 이의 동작 방법

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid