KR20140013695A - 페일 어드레스 감지기, 그것을 포함하는 반도체 메모리 장치 및 페일 어드레스 감지 방법 - Google Patents

페일 어드레스 감지기, 그것을 포함하는 반도체 메모리 장치 및 페일 어드레스 감지 방법 Download PDF

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Abstract

본 발명은 페일 어드레스 감지기에 관한 것이다. 본 발명의 실시 예에 따른 페일 어드레스 감지기는 페일 어드레스들을 각각 저장하도록 구성되는 복수의 캠 래치 그룹들, 그리고 복수의 캠 래치 그룹들로부터 각각 수신되는 페일 어드레스들 중 비교 어드레스에 대응하는 페일 어드레스가 존재하는지 여부를 판별하도록 구성되는 비교부를 포함한다. 이때, 복수의 캠 래치 그룹들은 비교부를 시분할(time division)로 공유한다.

Description

페일 어드레스 감지기, 그것을 포함하는 반도체 메모리 장치 및 페일 어드레스 감지 방법{FAIL ADDRESS DETECTOR, SEMICONDUCTOR MEMORY DEVICE INCLUDING THE SAME AND METHOD OF DETECTING FAIL ADDRESS}
본 발명은 반도체에 관한 것으로서, 좀 더 구체적으로는 페일 어드레스 감지기, 그것을 포함하는 반도체 메모리 장치 및 페일 어드레스 감지 방법에 관한 것이다.
반도체 메모리 장치(semiconductor memory device)는 실리콘(Si, silicon), 게르마늄(Ge, Germanium), 비화 갈륨(GaAs, gallium arsenide), 인화인듐(InP, indium phospide) 등과 같은 반도체를 이용하여 구현되는 기억장치이다. 반도체 메모리 장치는 크게 휘발성 메모리 장치(volatile memory device)와 불휘발성 메모리(nonvolatile memory device)로 구분된다.
휘발성 메모리 장치는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치에는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등이 있다. 불휘발성 메모리 장치는 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 메모리 장치이다. 불휘발성 메모리 장치에는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등이 있다. 플래시 메모리 장치는 크게 노어 타입과 낸드 타입으로 구분된다.
반도체 메모리 장치, 예를 들면 반도체 메모리 장치의 메모리 셀 어레이에 비정상적인 영역이 존재하는 경우에 이러한 비정상적인 영역을 리던던시 영역으로 대체하기 위한 페일 어드레스 감지기가 제공된다. 페일 어드레스 감지기는 비정상적인 영역을 가리키기 위한 페일 어드레스를, 예를 들면 반도체 메모리 장치의 파워 업 시에 로드한다. 그리고, 페일 어드레스 감지기는 로드된 페일 어드레스와 수신된 어드레스를 비교한다. 페일 어드레스와 수신된 어드레스가 일치하면, 수신된 어드레스는 리던던시 영역을 가리키는 리페어 어드레스로 대체된다.
최근, 반도체 메모리 장치가 고집적화되면서, 페일 어드레스 감지기의 소모 면적을 감소시키는 것이 요구된다.
본 발명의 실시 예는 페일 어드레스 감지기의 소모 면적을 감소시키는 것이다.
본 발명의 실시 예에 따른 페일 어드레스 감지기는 페일 어드레스들을 각각 저장하도록 구성되는 복수의 캠 래치 그룹들; 및 상기 복수의 캠 래치 그룹들에 공통 연결되고, 상기 복수의 캠 래치 그룹들로부터 각각 수신되는 페일 어드레스들 중 비교 어드레스에 대응하는 페일 어드레스가 존재하는지 여부를 판별하도록 구성되는 비교부를 포함한다. 상기 복수의 캠 래치 그룹들은 상기 비교부를 시분할(time division)로 공유한다.
실시 예로서, 상기 페일 어드레스 감지기는 상기 비교 어드레스에 대응하는 페일 어드레스가 존재할 때, 리페어 어드레스를 제공하도록 구성되는 리페어 어드레스 제공부를 더 포함할 수 있다.
실시 예로서, 상기 비교부는 상기 비교 어드레스의 데이터 비트들과 상기 복수의 캠 래치 그룹들 각각으로부터 수신되는 페일 어드레스의 데이터 비트들이 서로 일치하는지 판별하도록 구성되는 논리 연산 블록; 및 상기 논리 연산 블록의 판별 결과에 따라, 감지 신호를 출력하도록 구성되는 감지 블록을 포함할 수 있다.
실시 예로서, 상기 페일 어드레스 감지기는 클럭 신호에 응답하여 순차적으로 리페어 어드레스들을 발생하되, 상기 감지 신호에 따라 어드레스 인에이블 신호를 제공하도록 구성되는 리페어 어드레스 제공부를 더 포함할 수 있다.
본 발명의 다른 일면은 페일 어드레스 감지 방법에 관한 것이다. 본 발명의 실시 예에 따른 페일 어드레스 감지 방법은 페일 어드레스들을 각각 복수의 캠 래치 그룹들에 로드하고; 상기 복수의 캠 래치 그룹들에 공통 연결되는 비교부에 상기 페일 어드레스들 각각을 순차적으로 제공하고; 상기 페일 어드레스들 각각이 상기 비교부에 제공될 때마다, 해당 페일 어드레스와 비교 어드레스를 비교하여 상기 비교 어드레스에 대응하는 페일 어드레스가 존재하는지 여부를 판별하는 것을 포함한다.
실시 예로서, 상기 페일 어드레스 감지 방법은 상기 비교 어드레스에 대응하는 페일 어드레스가 존재할 때 리페어 어드레스를 제공하는 것을 더 포함할 수 있다.
실시 예로서, 상기 페일 어드레스 감지 방법은 상기 비교 어드레스에 대응하는 페일 어드레스가 존재할 때 감지 신호를 출력하는 것을 더 포함할 수 있다.
실시 예로서, 상기 페일 어드레스 감지 방법은 클럭 신호에 응답하여 리페어 어드레스들을 발생하고; 상기 감지 신호에 응답하여 어드레스 인에이블 신호를 발생하는 것을 더 포함할 수 있다.
본 발명의 실시 예에 따른 반도체 메모리 장치는 메모리 셀 어레이; 상기 메모리 셀 어레이를 구동하도록 구성되는 주변 회로; 및 상기 주변 회로를 제어하도록 구성되는 제어 로직을 포함한다. 상기 제어 로직은 상기 메모리 셀 어레이로부터 로드된 페일 어드레스들을 각각 저장하도록 구성되는 복수의 캠 래치 그룹들, 그리고 상기 복수의 캠 래치 그룹들에 시분할로 공유되며 상기 복수의 캠 래치 그룹들로부터 각각 수신되는 페일 어드레스들 중 비교 어드레스에 대응하는 페일 어드레스가 존재하는지 판별하도록 구성되는 비교부를 포함한다.
실시 예로서, 상기 제어 로직은 상기 비교 어드레스에 대응하는 페일 어드레스가 존재할 때 리페어 어드레스를 제공하도록 구성되는 리페어 어드레스 제공부를 더 포함할 수 있다. 이때, 상기 제어 로직은 상기 비교 어드레스를 대체하여 상기 리페어 어드레스를 상기 주변 회로에 제공할 것이다. 상기 주변 회로는 상기 메모리 셀 어레이 중 상기 리페어 어드레스에 대응하는 영역을 엑세스할 것이다.
본 발명의 실시 예에 따르면, 페일 어드레스 감지기의 소모 면적은 감소된다.
도 1은 페일 어드레스 감지기를 보여주는 블록도이다.
도 2는 도 1의 캠 래치 그룹들 중 어느 하나를 보여주는 블록도이다.
도 3은 본 발명의 실시 예에 따른 반도체 메모리 장치를 보여주는 블록도이다.
도 4는 도 3의 메모리 셀 어레이를 보여주는 블록도이다.
도 5는 본 발명의 실시 예에 따른 페일 어드레스 감지기를 보여주는 블록도이다.
도 6은 도 5의 캠 래치 그룹들 중 어느 하나를 보여주는 블록도이다.
도 7은 도 6의 래치 회로들 중 어느 하나를 보여주는 회로도이다.
도 8은 도 5의 비교부를 보여주는 블록도이다.
도 9는 본 발명의 실시 예에 따른 페일 어드레스 감지 방법을 보여주는 순서도이다.
도 10은 도 5의 페일 어드레스 감지기의 동작 방법을 보여주는 타이밍도이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도 1은 페일 어드레스 감지기(1)를 보여주는 블록도이다. 도 2는 도 1의 캠 래치 그룹들(11~1n) 중 어느 하나(11)를 보여주는 블록도이다.
먼저 도 1을 참조하면, 페일 어드레스 감지기(1)는 제 1 내지 제 n 캠 래치 그룹들(11~1n) 및 리페어 어드레스 제공부(20)를 포함한다.
제 1 내지 제 n 캠 래치 그룹들(11~1n)은 각각 제 1 내지 제 n 페일 어드레스들(FAD1~FADn)을 수신한다. 제 1 내지 제 n 캠 래치 그룹들(11~1n)은 각각 수신된 제 1 내지 제 n 페일 어드레스들(FAD1~FADn)을 래치한다. 또한, 제 1 내지 제 n 캠 래치 그룹들(11~1n) 각각은 비교 어드레스(CAD)를 수신한다.
도 2를 참조하면, 하나의 캠 래치 그룹(11)은 제 1 내지 제 m 래치 회로들(31~3m) 및 캠 래치 디코딩 회로(40)를 포함한다. 제 1 내지 제 m 래치 회로들(31~3m)은 각각 비교 어드레스(CAD)의 제 1 내지 제 m 비트들(CAD1~CADm)을 수신한다. 또한, 제 1 내지 제 m 래치 회로들(31~3m)은 각각 제 1 페일 어드레스(FAD1)의 제 1 내지 제 m 비트들(FAD1_1~FAD1_m)을 수신한다.
제 1 래치 회로(31)는 래치 블록(51) 및 비교기(52)를 포함한다. 래치 블록(51)은 제 1 페일 어드레스(FAD1)의 제 1 비트(FAD1_1)를 저장한다. 비교기(52)는 제 1 페일 어드레스(FAD1)의 제 1 비트(FAD1_1)와 비교 어드레스(CAD)의 제 1 비트(CAD1)가 일치하는지 판단한다. 판단 결과에 따라, 비교기(52)는 제 1 비트 감지 신호(BDS1)를 활성화 또는 비활성화한다.
도 2에서는, 인식의 편의를 위해 제 2 내지 제 m 래치 회로들(32~3m) 각각의 구체적인 구성은 생략된다. 제 2 내지 제 m 래치 회로들(32~3m) 각각은 제 1 래치 회로(31)와 마찬가지로 구성된다. 제 2 내지 제 m 래치 회로들(32~3m)은 각각 제 2 내지 제 m 비트 감지 신호들(BDS2~BDSm)을 활성화 또는 비활성화한다.
캠 래치 디코딩 회로(40)는 제 1 내지 제 m 비트 감지 신호들(BDS1~BDSm)이 활성화될 때 제 1 감지 신호(DS1)를 활성화한다. 캠 래치 디코딩 회로(40)는 제 1 내지 제 m 비트 감지 신호들(BDS1~BDSm) 중 어느 하나라도 비활성화될 때 제 1 감지 신호(DS1)를 비활성화한다.
결과적으로, 제 1 감지 신호(DS1)는 비교 어드레스(CAD)와 제 1 페일 어드레스(FAD1)가 일치할 때 활성화된다.
다시 도 1을 참조하면, 제 2 내지 제 n 캠 래치 그룹들(12~1n) 또한 제 1 캠 래치 그룹(11)과 마찬가지로 구성된다. 제 2 내지 제 n 캠 래치 그룹들(12~1n)은 비교 어드레스(CAD)와 해당 페일 어드레스를 비교하고, 비교 결과에 따라 제 2 내지 제 n 감지 신호들(DS2~DSn)을 발생한다.
제 1 내지 제 n 감지 신호들(DS1~DSn)에 따라, 제 1 내지 제 n 페일 어드레스들(FAD1~FADn) 중 비교 어드레스(CAD)와 일치하는 페일 어드레스가 존재하는지 여부가 판별될 것이다.
리페어 어드레스 제공부(20)는 제 1 내지 제 n 감지 신호들(DS1~DSn)에 따라 비교 어드레스(CAD)와 일치하는 페일 어드레스에 대응하는 리페어 어드레스(RPA)를 제공한다. 리페어 어드레스(RPA)가 제공될 때, 어드레스 인에이블 신호(AE)는 활성화된다.
도 1 및 도 2를 참조하여 설명된 페일 어드레스 감지기(1)에서, 각 캠 래치 그룹은 복수의 래치 블록들(도 2의 51 참조), 복수의 비교기들(도 2의 52 참조), 그리고 캠 래치 디코딩 회로(40, 도 2 참조)를 포함한다. 요구되는 페일 어드레스들의 양이 증가할수록 페일 어드레스 감지기(1)의 소모 면적은 비약적으로 증가할 것이다.
도 3은 본 발명의 실시 예에 따른 반도체 메모리 장치(100)를 보여주는 블록도이다.
도 3을 참조하면, 반도체 메모리 장치(100)는 메모리 셀 어레이(110) 및 메모리 셀 어레이(110)를 구동하도록 구성되는 주변 회로(120), 그리고 주변 회로(120)를 제어하도록 구성되는 제어 로직(130)를 포함한다.
메모리 셀 어레이(110)는 워드 라인들(WL)을 통해 어드레스 디코더(121)에 연결되고, 비트 라인들(BL)을 통해 읽기 및 쓰기 회로(122)에 연결된다. 메모리 셀 어레이(110)는 복수의 메모리 블록들을 포함한다. 이는 도 2를 참조하여 더 상세히 설명된다.
메모리 셀 어레이(110)는 복수의 메모리 셀들을 포함한다. 행 방향으로 배치된 메모리 셀들은 워드 라인들(WL)에 연결된다. 열 방향으로 배치된 메모리 셀들은 비트 라인들(BL)에 연결된다. 복수의 메모리 셀들 각각은 싱글 레벨 셀(singl level cell) 또는 멀티 레벨 셀(multi level cell)일 수 있다. 복수의 메모리 셀들 각각이 싱글 레벨 셀인 경우에, 하나의 워드 라인에 연결된 메모리 셀들은 하나의 페이지를 구성한다. 복수의 메모리 셀들 각각이 멀티 레벨 셀인 경우에, 하나의 워드 라인에 연결된 메모리 셀들은 2 이상의 페이지들을 구성한다.
주변 회로(120)는 어드레스 디코더(121) 및 읽기 및 쓰기 회로(122)를 포함한다.
어드레스 디코더(121)는 워드 라인들(WL)을 통해 메모리 셀 어레이(110)에 연결된다. 어드레스 디코더(121)는 제어 로직(130)의 제어에 응답하여 동작하도록 구성된다. 어드레스 디코더(121)는 제어 로직(130)으로부터 출력 어드레스(OAD)를 수신한다.
어드레스 디코더(121)는 수신된 출력 어드레스(OAD) 중 블록 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(121)는 디코딩된 블록 어드레스에 따라 하나의 메모리 블록을 선택한다.
어드레스 디코더(121)는 수신된 출력 어드레스(OAD) 중 행 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(121)는 디코딩된 행 어드레스에 따라 워드 라인들 중 하나를 선택할 것이다.
어드레스 디코더(121)는 수신된 출력 어드레스(OAD) 중 열 어드레스를 디코딩하고, 디코딩된 열 어드레스(Yi)를 읽기 및 쓰기 회로(122)에 전송할 것이다.
예시적인 실시 예로서, 반도체 메모리 장치의 읽기 동작 및 프로그램 동작은 페이지 단위로 수행된다. 읽기 및 프로그램 동작 시에, 출력 어드레스(OAD)는 블록 어드레스, 행 어드레스 및 열 어드레스를 포함할 것이다. 어드레스 디코더(121)는 출력 어드레스(OAD)에 따라 하나의 메모리 블록 및 하나의 워드 라인을 선택하고, 디코딩된 열 어드레스(Yi)를 읽기 및 쓰기 회로(123)에 제공할 것이다.
예시적인 실시 예로서, 반도체 메모리 장치의 소거 동작은 메모리 블록 단위로 수행된다. 소거 동작 시에, 출력 어드레스(OAD)는 블록 어드레스를 포함할 것이다. 어드레스 디코더(121)는 출력 어드레스(OAD)에 따라 하나의 메모리 블록을 선택할 것이다.
어드레스 디코더(121)는 블록 디코더, 행 디코더, 열 디코더 및 어드레스 버퍼 등을 포함할 수 있다.
읽기 및 쓰기 회로(122)는 비트 라인들(BL)을 통해 메모리 셀 어레이(110)에 연결된다. 읽기 및 쓰기 회로(122)는 제어 로직(130)의 제어에 응답하여 동작한다.
프로그램 동작 및 읽기 동작 시에, 읽기 및 쓰기 회로(122)는 외부 또는 반도체 메모리 장치(100)의 입출력 버퍼(미도시)와 데이터(DATA)를 교환한다. 프로그램 시에, 읽기 및 쓰기 회로(122)는 데이터(DATA)를 수신하고, 수신된 데이터(DATA)를 비트 라인들(BL) 중 디코딩된 열 어드레스(Yi)가 가리키는 비트 라인들에 전달한다. 전달된 데이터(DATA)는 선택된 워드 라인의 메모리 셀들에 프로그램된다. 읽기 동작 시에, 읽기 및 쓰기 회로(122)는 비트 라인들(BL) 중 디코딩된 열 어드레스(Yi)가 가리키는 비트 라인들을 통해 선택된 워드 라인의 메모리 셀들로부터 데이터를 읽고, 읽어진 데이터(DATA)를 출력한다.
예시적인 실시 예로서, 읽기 및 쓰기 회로(130)는 페이지 버퍼들(또는 페이지 레지스터들) 및 열 선택 회로 등을 포함할 수 있다.
제어 로직(130)은 어드레스 디코더(121) 및 읽기 및 쓰기 회로(122)에 연결된다. 제어 로직(130)은 외부 또는 반도체 메모리 장치(100)의 입출력 버퍼(미도시)로부터 제어 신호(CMD)를 수신한다. 제어 로직(124)은 제어 신호(CMD)에 응답하여 반도체 메모리 장치(100)의 제반 동작을 제어하도록 구성된다.
제어 로직(130)은 입력 어드레스(IAD)를 수신한다. 제어 로직(CMD)은 입력 어드레스(IAD) 중 페일 어드레스에 해당하는 데이터 비트를 리페어 어드레스에 해당하는 데이터 비트로 변경하여 출력 어드레스(OAD)를 생성한다. 생성된 출력 어드레스(OAD)는 어드레스 디코더(121)에 전송된다.
페일 어드레스는 반도체 메모리 장치(100)의 결함 영역을 가리키는 어드레스이다. 예를 들면, 페일 어드레스는 메모리 셀 어레이(110) 중 결함 메모리 블록, 메모리 셀 어레이(110) 중 결함 페이지, 워드 라인들(WL) 중 결함 워드 라인, 비트 라인들(BL) 중 결함 비트 라인, 그리고 메모리 셀 어레이(110) 중 결함 메모리 셀 등 다양한 결함 영역을 가리키는 어드레스일 것이다.
리페어 어드레스는 페일 어드레스가 가리키는 결함 영역을 대체하기 위한 리던던시 영역을 가리킨다. 예를 들면, 리페어 어드레스는 결함 메모리 블록을 대체하기 위한 리던던시 메모리 블록, 결함 페이지를 대체하기 위한 리던던시 페이지, 결함 워드 라인을 대체하기 위한 리던던시 워드 라인, 결함 비트 라인을 대체하기 위한 리던던시 비트 라인, 그리고 결함 메모리 셀을 대체하기 위한 리던던시 메모리 셀을 가리키는 어드레스일 것이다.
제어 로직(130)은 페일 어드레스 감지기(131)를 포함한다. 페일 어드레스 감지기(131)는 입력 어드레스(IAD) 중 비교 어드레스를 수신하고, 비교 어드레스가 페일 어드레스와 일치하는지 판별하고, 페일 어드레스에 대응하는 리페어 어드레스를 생성하도록 구성된다. 입력 어드레스(IAD) 중 비교 어드레스는 리페어 어드레스로 대체되어 출력 어드레스(OAD)가 생성될 것이다. 예를 들면, 입력 어드레스(IAD)가 결함 비트 라인을 가리키는 데이터 비트들을 포함하는 경우, 입력 어드레스(IAD) 중 해당 데이터 비트들은 리페어 어드레스로 대체되고 출력 어드레스(OAD)가 생성된다.
도 1에 도시되지는 않았지만, 반도체 메모리 장치(100)는 입출력 버퍼(미도시)를 더 포함할 수 있다. 입출력 버퍼는 외부로부터 제어 신호(CMD) 및 입력 어드레스(IAD)를 수신하고, 수신된 제어 신호(CMD) 및 입력 어드레스(IAD)를 각각 제어 로직(130)에 전달할 것이다. 또한, 입출력 버퍼는 외부로부터의 데이터(DATA)를 읽기 및 쓰기 회로(123)에 전달하고, 읽기 및 쓰기 회로(123)로부터의 데이터(DATA)를 외부로 전달하도록 구성될 것이다.
예시적인 실시 예로서, 반도체 메모리 장치(100)는 플래시 메모리 장치(Flash Memory Device) 일 수 있다.
도 4는 도 3의 메모리 셀 어레이(110)를 보여주는 블록도이다.
도 4를 참조하면, 메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 복수의 메모리 블록들(BLK1~BLKz) 각각은 복수의 메모리 셀들을 포함한다. 예시적인 실시 예로서, 복수의 메모리 셀들은 불휘발성 메모리 셀들이다. 예시적인 실시 예로서, 복수의 메모리 셀들 각각은 싱글 레벨 셀(singl level cell) 또는 멀티 레벨 셀(multi level cell)일 수 있다. 복수의 메모리 셀들 각각이 싱글 레벨 셀인 경우에, 하나의 워드 라인에 연결된 메모리 셀들은 하나의 페이지를 구성한다. 복수의 메모리 셀들 각각이 멀티 레벨 셀인 경우에, 하나의 워드 라인에 연결된 메모리 셀들은 2 이상의 페이지들을 구성한다.
복수의 메모리 셀들(BLK1~BLKz)은 메인 영역과 메타 영역으로 구분된다. 메인 영역은 사용자 데이터, 예를 들면 외부로부터의 데이터(DATA, 도 3 참조)가 저장되는 영역을 의미할 것이다. 메타 영역은 반도체 메모리 장치(100, 도 3 참조)를 관리하기 위한 메타 데이터, 예를 들면 반도체 메모리 장치(100)의 결함 영역들을 가리키는 페일 어드레스들 및 반도체 메모리 장치(100)의 각종 알고리즘들이 저장되는 영역을 의미할 것이다.
제어 로직(130)은 메타 영역으로부터 페일 어드레스들을 페일 어드레스 감지기(131)에 로드한다. 예를 들면, 그러한 로드 동작은 반도체 메모리 장치(100)의 파워 업 시에 수행될 수 있다.
도 4에 도시되지는 않았지만, 결함 영역을 대체하기 위한 리던던시 영역이 제공됨이 이해될 것이다. 예를 들면, 제 z 메모리 블록(BLKz)은 제 1 내지 제 z-1 메모리 블록들(BLK1~BLKz-1) 중 결함 메모리 블록을 대체하기 위한 리던던시 메모리 블록이다. 예를 들면, 각 메모리 블록은 결함 페이지를 대체하기 위한 리던던시 페이지를 포함할 수 있다. 예를 들면, 각 메모리 블록에 연결된 워드 라인들 중 결함 워드 라인을 대체하기 위한 리던던시 워드 라인이 제공된다. 예를 들면, 각 메모리 블록에 연결된 비트 라인들 중 결함 비트 라인을 대체하기 위한 리던던시 비트 라인이 제공된다.
도 5는 본 발명의 실시 예에 따른 페일 어드레스 감지기(131)를 보여주는 블록도이다.
도 5를 참조하면, 페일 어드레스 감지기(131)는 제 1 내지 제 n 캠 래치 그룹들(211~21n), 비교부(220) 및 리페어 어드레스 제공부(230)를 포함한다.
제 1 내지 제 n 캠 래치 그룹들(211~21n)은 각각 제 1 내지 제 n 페일 어드레스들(FAD1~FADn)을 수신한다. 이때, 각 페일 어드레스는 반도체 메모리 장치(100)의 결함 영역을 가리키는 어드레스이다. 예를 들면, 각 페일 어드레스는 결함 메모리 블록을 가리키는 블록 어드레스, 결함 페이지 또는 결함 워드 라인을 가리키는 행 어드레스, 그리고 결함 비트 라인을 가리키는 열 어드레스 중 하나일 것이다. 예시적인 실시 예로서, 이러한 페일 어드레스는 메모리 셀 어레이(110, 도 3 참조)로부터 읽혀질 것이다.
제 1 내지 제 n 캠 래치 그룹들(211~21n)은 각각 제 1 내지 제 n 캠 인에이블 신호들(CEN1~CENn)을 수신한다. 제 1 내지 제 n 캠 래치 그룹들(211~21n)은 각각 제 1 내지 제 n 캠 인에이블 신호들(CEN1~CENn)에 응답하여 동작한다.
제 1 내지 제 n 캠 래치 그룹들(211~21n)은 비교부(220)에 공통 연결된다. 제 1 내지 제 n 캠 래치 그룹들(211~21n)은 비교부(220)를 공유한다. 각 캠 인에이블 신호에 응답하여, 해당 캠 래치 그룹은 수신된 페일 어드레스를 비교부(220)에 제공한다. 예를 들면, 제 1 캠 래치 그룹(211)은 제 1 캠 인에이블 신호(CEN1)에 응답하여 제 1 페일 어드레스(FAD1)를 출력한다. 제 2 캠 래치 그룹(212)은 제 2 캠 인에이블 신호(CEN2)에 응답하여 제 2 페일 어드레스(FAD2)를 출력한다. 제 n 캠 래치 그룹(21n)은 제 n 캠 인에이블 신호(CENn)에 응답하여 제 n 페일 어드레스(FADn)를 출력한다.
제 1 내지 제 n 캠 인에이블 신호들(CEN1~CENn)은 순차적으로 활성화된다. 따라서, 제 1 내지 제 n 페일 어드레스들(FAD1~FADn)은 순차적으로 비교부(220)에 제공될 것이다. 즉, 제 1 내지 제 n 캠 래치 그룹들(211~21n)은 비교부(220)를 시분할(time division)로 공유한다.
비교부(220)는 제 1 내지 제 n 캠 래치 그룹들(211~21n)에 연결된다. 비교부(220)는 비교 어드레스(CAD)를 수신한다. 이때, 비교 어드레스(CAD)는 제어 로직(130, 도 3 참조)에 수신된 입력 어드레스(IAD, 도 3 참조) 중 블록 어드레스, 행 어드레스 및 열 어드레스 중 하나를 가리키는 어드레스일 것이다.
비교부(220)는 제 1 내지 제 n 캠 래치 그룹들(211~21n) 각각으로부터 페일 어드레스가 수신될 때마다, 해당 페일 어드레스가 비교 어드레스(CAD)와 일치하는지 판별한다. 판별 결과에 따라, 비교부(220)는 감지 신호(DS)를 리페어 어드레스 제공부(230)에 전송한다.
리페어 어드레스 제공부(230)는 비교부(22)로부터 감지 신호(DS)를 수신한다. 리페어 어드레스 제공부(230)는 클럭 신호(CLK)에 응답하여 동작한다. 리페어 어드레스 제공부(230)는 감지 신호(DS)에 응답하여 리페어 어드레스를 제공하도록 구성된다. 즉, 리페어 어드레스 제공부(230)는 제 1 내지 제 n 페일 어드레스들(FADn) 중 비교 어드레스(CAD)에 대응하는 페일 어드레스가 존재할 때, 대응하는 리페어 어드레스를 제공하도록 구성된다.
예시적인 실시 예로서, 리페어 어드레스 제공부(230)는 클럭 신호(CLK)에 응답하여 리페어 어드레스들(RAD)을 발생할 수 있다. 예를 들면, 리페어 어드레스들(RAD)은 특정한 어드레스 값만큼 순차적으로 증가하는 어드레스들일 수 있다. 예를 들면, 리페어 어드레스들(RAD)이 리던던시 비트 라인들을 가리키는 어드레스일 때 첫 번째 발생하는 리페어 어드레스는 첫 번째 리던던시 비트 라인을 가리키고, 두 번째 발생하는 리페어 어드레스는 두 번째 리던던시 비트 라인을 가리킬 수 있다. 리페어 어드레스 제공부(230)는 감지 신호(DS)가 활성화될 때 어드레스 인에이블 신호(AEN)를 활성화할 것이다. 제어 로직(130, 도 3 참조)은 어드레스 인에이블 신호(AEN)가 활성화되는 시점의 리페어 어드레스를 비교 어드레스(CAD)에 대응하는 리페어 어드레스로 판별할 것이다. 제어 로직(130)은 입력 어드레스(IAD, 도 3 참조) 중 비교 어드레스(CAD)를 판별된 리페어 어드레스로 대체하여 출력 어드레스(OAD)를 생성할 것이다.
본 발명의 실시 예에 따르면, 복수의 캠 래치 그룹들(211~21n)은 비교 어드레스(CAD)를 수신하지 않는다. 복수의 캠 래치 그룹들(211~21n) 각각은 해당 페일 어드레스와 비교 어드레스(CAD)를 비교하기 위한 구성을 포함하지 않는다. 복수의 페일 어드레스들(FAD1~FADn)은 하나의 구성인 비교부(220)에 의해 비교 어드레스와 비교된다. 따라서, 페일 어드레스 감지기(131)의 소모 면적은 감소할 것이다.
도 6은 도 5의 캠 래치 그룹들(211~21n) 중 어느 하나(211)를 보여주는 블록도이다.
도 5 및 도 6을 참조하면, 제 1 캠 래치 그룹(211)은 제 1 내지 제 m 래치 회로들(310~3m0)을 포함한다. 제 1 내지 제 m 래치 회로들(310~3m0)은 제 1 캠 인에이블 신호(CEN1)에 응답하여 동작한다.
제 1 내지 제 m 래치 회로들(310~3m0)은 각각 제 1 페일 어드레스(FAD1)의 데이터 비트들(FAD1_1~FAD1_m)을 수신한다. 제 1 내지 제 m 래치 회로들(310~3m0) 각각은 제 1 캠 인에이블 신호(CEN1)에 응답하여 해당 데이터 비트를 출력한다.
결과적으로, 제 1 페일 어드레스(FAD1)의 데이터 비트들(FAD1_1~FAD1_m)이 비교부(220)에 제공되는 시점은 제 1 캠 인에이블 신호(CEN1)가 활성화되는 시점에 따라 조절될 것이다.
도 5의 제 2 내지 제 n 캠 래치 그룹들(212~21n)은 도 6을 참조하여 설명된 제 1 캠 래치 그룹(211)과 마찬가지로 구성됨이 이해될 것이다.
도 7은 도 6의 래치 회로들(310~3m0) 중 어느 하나(310)를 보여주는 회로도이다.
도 7을 참조하면, 제 1 래치 회로(310)는 도 6의 제 1 캠 인에이블 신호(CEN1) 뿐만 아니라, 리셋 신호(RST) 및 읽기 인에이블 신호(WEN)에 응답하여 동작한다.
제 1 래치 회로(310)는 제 1 내지 제 4 트랜지스터들(T1~T4) 및 래치(LAT)를 포함한다. 제 1 트랜지스터(T1)는 래치(LAT)와 기준 노드 사이에 연결되고, 리셋 신호(RST)에 응답하여 동작한다. 리셋 신호(RST)에 응답하여, 래치(LAT)는 초기화될 수 있다.
제 2 및 제 3 트랜지스터들(T2, T3)은 기준 노드 및 제 1 노드(N1) 사이에 직렬 연결된다. 제 2 트랜지스터(T2)는 읽기 인에이블 신호(WEN)에 응답하여 턴 온된다. 제 3 트랜지스터(T3)는 제 1 페일 어드레스(FAD1)의 제 1 데이터 비트(FAD1_1)의 논리 값에 응답하여 턴 온된다. 제 1 페일 어드레스(FAD1)가 메모리 셀 어레이(110, 도 3 참조)로부터 로드될 때에는, 읽기 인에이블 신호(WEN)는 논리 값 "하이"를 가질 것이다. 제 2 트랜지스터(T2)는 턴온될 것이다. 따라서, 제 1 페일 어드레스(FAD1)의 제 1 데이터 비트(FAD1_1)에 따라 제 3 트랜지스터(T3)가 턴온되어 제 1 노드(N1)의 논리 값이 결정될 것이다.
래치(LAT)는 제 1 및 제 2 인버터들(IV1, IV2)을 포함하고, 제 1 페일 어드레스(FAD1)의 제 1 데이터 비트(FAD1_1)를 저장한다.
제 4 트랜지스터(T4)는 제 1 캠 인에이블 신호(CEN1)에 응답하여 동작한다. 제 1 캠 인에이블 신호(CEN1)가 논리 값 "하이"를 가질 때, 래치(LAT)에 저장된 제 1 페일 어드레스(FAD1)의 제 1 데이터 비트(FAD1_1)는 비교부(220)에 전송될 것이다.
도 6의 제 2 내지 제 m 래치 회로들(320~3m0)은 도 7을 참조하여 설명된 제 1 래치 회로(310)와 마찬가지로 구성됨이 이해될 것이다.
도 8은 도 5의 비교부(220)를 보여주는 블록도이다.
도 5 및 도 8을 참조하면, 비교부(220)는 논리 연산 블록(410) 및 감지 블록(420)을 포함한다. 논리 연산 블록(410)은 제 1 내지 제 m 비교기들(411~41m)을 포함한다.
제 1 내지 제 m 비교기들(411~41m)은 각각 제 k(k는 n보다 작은 자연수) 페일 어드레스(FADk)의 제 1 내지 제 m 데이터 비트들(FADk_1~FADk_m)을 수신한다. 제 1 내지 제 m 비교기들(411~41m)은 각각 비교 어드레스(CAD)의 제 1 내지 제 m 데이터 비트들(CAD1~CADm)을 수신한다.
제 1 내지 제 m 비교기들(411~41m) 각각은 제 k 페일 어드레스(FADk)의 해당 데이터 비트와 비교 어드레스(CAD)의 해당 데이터 비트가 서로 일치하는지 여부를 판별한다. 판별 결과에 따라, 제 1 내지 제 m 비교기들(411~41m)은 각각 비트 감지 신호들(BDS1~BDSm)을 출력한다. 예시적인 실시 예로서, 제 1 내지 제 m 비교기들(411~41m) 각각은 배타적 논리합(exclusive OR) 연산을 수행한다. 예를 들면, 제 1 비교기(411)는 제 k 페일 어드레스(FADk)의 제 1 데이터 비트(FADk_1)와 비교 어드레스(CAD)의 제 1 데이터 비트(CAD1)가 서로 일치하는 경우 제 1 비트 감지 신호(BDS1)를 논리 값 "로우"로서 활성화할 것이다.
감지 블록(420)은 제 1 내지 제 m 비교기들(411~41m)로부터 각각 제 1 내지 제 m 비트 감지 신호들(BDS1~BDSm)을 수신한다. 감지 블록(420)은 제 1 내지 제 m 비트 감지 신호들(BDS1~BDSm)이 활성화될 때, 감지 신호(DS)를 활성화한다. 제 1 내지 제 m 비트 감지 신호들(BDS1~BDSm) 중 하나라도 활성화되지 않으면 감지 블록(420)은 감지 신호(DS)를 활성화하지 않을 것이다. 감지 신호(DS)가 활성화된 것은 제 k 페일 어드레스(FADk)의 데이터 비트들(FADk_1~FADk_m)과 비교 어드레스(CAD)의 데이터 비트들(CAD1~CADm)이 일치하는 것을 의미할 것이다. 이러한 감지 신호(DS)의 활성화에 응답하여, 리페어 어드레스 제공부(230)는 비교 어드레스(CAD)에 대응하는 리페어 어드레스를 제공할 것이다.
도 9는 본 발명의 실시 예에 따른 페일 어드레스 감지 방법을 보여주는 순서도이다.
도 5 및 도 9를 참조하면, S110단계에서, 페일 어드레스들(FAD1~FADn)이 메모리 셀 어레이(110)로부터 캠 래치 그룹들(211~21n)에 로드된다.
S120단계에서, 제 k 캠 래치 그룹의 페일 어드레스가 비교부(220)에 제공된다. 예를 들면 제 1 캠 래치 그룹(211)의 제 1 페일 어드레스(FAD1)가 비교부(220)에 제공된다.
S130단계에서, 제공된 페일 어드레스가 비교 어드레스(CAD)에 대응하는지 판별된다. 판별 결과에 따라, 감지 신호(DS)가 제공된다. 예를 들면, 제 1 페일 어드레스(FAD1)가 비교 어드레스(CAD)와 일치하는지 판별된다. 만약 그렇지 않다면, S140단계가 수행된다. 만약 그렇다면, S150단계가 수행된다.
S140단계에서, k가 1 증가되고, S120단계가 재 수행된다. 예를 들면, 제 2 캠 래치 그룹(212)의 제 2 페일 어드레스(FAD2)가 비교부(220)에 제공된다. 즉, 제 1 내지 제 n 캠 래치 그룹들(211~21n)에 저장된 제 1 내지 제 n 페일 어드레스들(FAD1~FADn)은 비교부(220)에 순차적으로 제공된다.
S150단계에서, 비교 어드레스(CAD)에 대응하는 리페어 어드레스가 제공된다. 리페어 어드레스 제공부(230)는 감지 신호(DS)에 응답하여 비교 어드레스(CAD)에 대응하는 리페어 어드레스를 발생할 것이다.
도 10은 도 5의 페일 어드레스 감지기(141)의 동작 방법을 보여주는 타이밍도이다. 도 10을 참조한 설명에서, 제 4 페일 어드레스(FAD4)가 비교 어드레스(CAD)와 일치한다고 가정한다.
도 5 및 도 10을 참조하면, 비교부(220)는 클럭 신호(CLK)에 응답하여 리페어 어드레스들(RAD<1>~RAD<4>)을 순차적으로 발생한다.
한편, 제 1 내지 제 4 칩 인에이블 신호들(CEN1~CEN4)이 순차적으로 토글링된다. 먼저, 제 1 칩 인에이블 신호(CEN1)가 활성화될 때 제 1 캠 래치 그룹(211)은 제 1 페일 어드레스(FAD1)를 비교부(220)에 전송한다. 비교부(220)는 제 1 페일 어드레스(FAD1)와 비교 어드레스(CAD)를 비교한다.
이어서 제 2 칩 인에이블 신호(CEN2)가 활성화된다. 제 2 캠 래치 그룹(212)은 제 2 페일 어드레스(FAD2)를 비교부(220)에 전송한다. 비교부(220)는 제 2 페일 어드레스(FAD2)와 비교 어드레스(CAD)의 일치 여부를 판별한다.
제 3 칩 인에이블 신호(CEN3)가 활성화된다. 제 3 페일 어드레스(FAD3)가 비교부(220)에 전송될 것이다. 비교부(220)는 제 3 페일 어드레스(FAD3)와 비교 어드레스(CAD)를 비교한다.
그리고, 제 4 칩 인에이블 신호(CEN3)가 활성화된다. 제 4 페일 어드레스(FAD4)가 비교부(220)에 전송될 것이다. 제 4 페일 어드레스(FAD4)와 비교 어드레스(CAD)가 일치하기 때문에, 비교부(220)는 감지 신호(DS)를 논리 값 "로우"로서 활성화한다.
비교부(220)는 감지 신호(DS)에 응답하여 어드레스 인에이블 신호(AEN)를 논리 값 "하이"로서 활성화한다. 어드레스 인에이블 신호(AEN)가 활성화되는 시점의 리페어 어드레스(RAD<4>)는 비교 어드레스(CAD)에 대응하는 리페어 어드레스로 판별된다. 즉, 어드레스 인에이블 신호(AEN)가 활성화될 때의 리페어 어드레스(RAD<4>)는 비교 어드레스(CAD)에 대응하는 리페어 어드레스로서 정의될 것이다. 제어 로직(130)은 입력 어드레스(IAD) 중 비교 어드레스(CAD)를 리페어 어드레스(RAD<4>)로 대체하여 출력 어드레스(OAD)를 생성할 것이다.
본 발명의 실시 예에 따르면, 복수의 페일 어드레스들은 하나의 구성인 비교부에 의해 비교 어드레스와 비교된다. 따라서, 페일 어드레스 감지기의 소모 면적은 감소되고, 나아가 반도체 메모리 장치의 면적은 감소할 것이다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 다양한 변경이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
110: 메모리 셀 어레이
120: 주변 회로
130: 제어 로직
131: 페일 어드레스 감지기
211~21n: 제 1 내지 제 n 캠 래치 그룹들
220: 비교부
230: 리페어 어드레스 제공부
310~3m0: 제 1 내지 제 m 래치 회로들
410: 논리 연산 블록
420: 감지 블록

Claims (18)

  1. 페일 어드레스들을 각각 저장하도록 구성되는 복수의 캠 래치 그룹들; 및
    상기 복수의 캠 래치 그룹들에 공통 연결되고, 상기 복수의 캠 래치 그룹들로부터 각각 수신되는 페일 어드레스들 중 비교 어드레스에 대응하는 페일 어드레스가 존재하는지 여부를 판별하도록 구성되는 비교부를 포함하되,
    상기 복수의 캠 래치 그룹들은 상기 비교부를 시분할(time division)로 공유하는 페일 어드레스 감지기.
  2. 제 1 항에 있어서,
    상기 비교 어드레스에 대응하는 페일 어드레스가 존재할 때, 리페어 어드레스를 제공하도록 구성되는 리페어 어드레스 제공부를 더 포함하는 페일 어드레스 감지기.
  3. 제 1 항에 있어서,
    상기 비교 어드레스는 상기 복수의 캠 래치 그룹들 각각에 제공되지 않고, 상기 비교부에 제공되는 페일 어드레스 감지기.
  4. 제 1 항에 있어서,
    상기 비교부는 상기 비교 어드레스의 데이터 비트들과 상기 복수의 캠 래치 그룹들 각각으로부터 수신되는 페일 어드레스의 데이터 비트들이 서로 일치하는지 판별하도록 구성되는 논리 연산 블록; 및
    상기 논리 연산 블록의 판별 결과에 따라, 감지 신호를 출력하도록 구성되는 감지 블록을 포함하는 페일 어드레스 감지기.
  5. 제 4 항에 있어서,
    클럭 신호에 응답하여 순차적으로 리페어 어드레스들을 발생하되, 상기 감지 신호에 따라 어드레스 인에이블 신호를 제공하도록 구성되는 리페어 어드레스 제공부를 더 포함하는 페일 어드레스 감지기.
  6. 제 5 항에 있어서,
    상기 어드레스 인에이블 신호에 따라 상기 리페어 어드레스들 중 상기 비교 어드레스에 대응하는 리페어 어드레스가 정의되는 페일 어드레스 감지기.
  7. 제 1 항에 있어서,
    상기 복수의 캠 래치 그룹들에는 각각 순차적으로 활성화되는 캠 인에이블 신호들이 제공되고,
    상기 복수의 캠 래치 그룹들은 각각 상기 캠 인에이블 신호들에 응답하여 상기 비교부에 상기 페일 어드레스들을 전송하는 페일 어드레스 감지기.
  8. 제 7 항에 있어서,
    상기 복수의 캠 래치 그룹들 각각은 대응하는 페일 어드레스를 저장하도록 구성되는 복수의 래치 회로들을 포함하는 페일 어드레스 감지기.
  9. 제 8 항에 있어서,
    상기 복수의 래치 회로들 각각은
    래치;
    상기 래치의 제 1 노드와 기준 노드 사이에 직렬 연결된 제 1 및 제 2 트랜지스터들;
    상기 래치의 제 2 노드와 출력 노드 사이에 연결된 제 3 트랜지스터를 포함하되,
    상기 제 1 트랜지스터는 읽기 제어 신호에 응답하여 턴온되고, 상기 제 2 트랜지스터는 상기 대응하는 페일 어드레스 중 하나의 데이터 비트에 응답하여 턴온되고, 상기 제 3 트랜지스터는 상기 캠 인에이블 신호들 중 대응하는 캠 인에이블 신호에 응답하여 턴온되는 페일 어드레스 감지기.
  10. 페일 어드레스들을 각각 복수의 캠 래치 그룹들에 로드하고;
    상기 복수의 캠 래치 그룹들에 공통 연결되는 비교부에 상기 페일 어드레스들 각각을 순차적으로 제공하고;
    상기 페일 어드레스들 각각이 상기 비교부에 제공될 때마다, 해당 페일 어드레스와 비교 어드레스를 비교하여 상기 비교 어드레스에 대응하는 페일 어드레스가 존재하는지 여부를 판별하는 것을 포함하는 페일 어드레스 감지 방법.
  11. 제 10 항에 있어서,
    상기 비교 어드레스에 대응하는 페일 어드레스가 존재할 때 리페어 어드레스를 제공하는 것을 더 포함하는 페일 어드레스 감지 방법.
  12. 제 10 항에 있어서,
    상기 비교 어드레스에 대응하는 페일 어드레스가 존재할 때 감지 신호를 출력하는 것을 더 포함하는 페일 어드레스 감지 방법.
  13. 제 12 항에 있어서,
    클럭 신호에 응답하여 리페어 어드레스들을 발생하고;
    상기 감지 신호에 응답하여 어드레스 인에이블 신호를 발생하는 것을 더 포함하는 페일 어드레스 감지 방법.
  14. 제 13 항에 있어서,
    상기 어드레스 인에이블 신호에 따라 상기 리페어 어드레스들 중 상기 비교 어드레스에 대응하는 리페어 어드레스가 정의되는 페일 어드레스 감지 방법.
  15. 메모리 셀 어레이;
    상기 메모리 셀 어레이를 구동하도록 구성되는 주변 회로; 및
    상기 주변 회로를 제어하도록 구성되는 제어 로직을 포함하되,
    상기 제어 로직은 상기 메모리 셀 어레이로부터 로드된 페일 어드레스들을 각각 저장하도록 구성되는 복수의 캠 래치 그룹들, 그리고 상기 복수의 캠 래치 그룹들에 시분할로 공유되며 상기 복수의 캠 래치 그룹들로부터 각각 수신되는 페일 어드레스들 중 비교 어드레스에 대응하는 페일 어드레스가 존재하는지 판별하도록 구성되는 비교부를 포함하는 반도체 메모리 장치.
  16. 제 15 항에 있어서,
    상기 제어 로직은 상기 비교 어드레스에 대응하는 페일 어드레스가 존재할 때 리페어 어드레스를 제공하도록 구성되는 리페어 어드레스 제공부를 더 포함하는 반도체 메모리 장치.
  17. 제 16 항에 있어서,
    상기 제어 로직은 상기 비교 어드레스를 대체하여 상기 리페어 어드레스를 상기 주변 회로에 제공하는 반도체 메모리 장치.
  18. 제 17 항에 있어서,
    상기 주변 회로는 상기 메모리 셀 어레이 중 상기 리페어 어드레스에 대응하는 영역을 엑세스하는 반도체 메모리 장치.
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TW102103343A TWI588836B (zh) 2012-07-26 2013-01-29 失效位址偵測器，包含失效位址偵測器之半導體記憶體裝置，以及偵測失效位址之方法
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
IT202000016441A1 (it) 2020-07-07 2022-01-07 Sk Hynix Inc Comparatore di risorse di ridondanza per una architettura di bus, architettura di bus per un dispositivo di memoria che implementa un metodo migliorato di confronto e corrispondente metodo di confronto
JP2023172373A (ja) * 2022-05-23 2023-12-06 株式会社ビズリーチ 情報処理システム、情報処理装置及びプログラム

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160046502A (ko) * 2014-10-21 2016-04-29 에스케이하이닉스 주식회사 메모리 장치 및 이를 포함하는 메모리 시스템
RU2669872C1 (ru) * 2015-03-10 2018-10-16 Тосиба Мемори Корпорейшн Устройство памяти и способ управления им
KR102258905B1 (ko) * 2015-07-02 2021-05-31 에스케이하이닉스 주식회사 반도체 장치 및 그 동작 방법
KR102336458B1 (ko) * 2015-07-30 2021-12-08 삼성전자주식회사 고속으로 결함 비트 라인을 검출하는 불휘발성 메모리 장치 및 그것의 테스트 시스템
US10068645B2 (en) * 2016-05-31 2018-09-04 Qualcomm Incorporated Multiple cycle search content addressable memory
TWI622054B (zh) * 2017-01-23 2018-04-21 晶豪科技股份有限公司 記憶體自動修復電路
US10431265B2 (en) * 2017-03-23 2019-10-01 Silicon Storage Technology, Inc. Address fault detection in a flash memory system
KR20190048132A (ko) 2017-10-30 2019-05-09 삼성전자주식회사 페일 어드레스의 중복 프로그램을 방지하기 위한 메모리 장치 및 그것의 동작 방법
KR102468710B1 (ko) * 2018-03-26 2022-11-21 에스케이하이닉스 주식회사 메모리 장치와 메모리 컨트롤러를 포함하는 메모리 시스템, 및 그의 동작방법
CN111312321A (zh) * 2020-03-02 2020-06-19 电子科技大学 一种存储器装置及其故障修复方法
KR20230051835A (ko) 2021-10-12 2023-04-19 삼성전자주식회사 반도체 메모리 장치 및 반도체 메모리 장치의 동작 방법

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100443527B1 (ko) 1999-06-30 2004-08-09 주식회사 하이닉스반도체 로오 리던던시 회로
US6704228B2 (en) * 2001-12-28 2004-03-09 Samsung Electronics Co., Ltd Semiconductor memory device post-repair circuit and method
KR100492778B1 (ko) 2002-12-31 2005-06-07 주식회사 하이닉스반도체 반도체 메모리 장치의 리페어 회로
US7251707B1 (en) * 2004-02-06 2007-07-31 Netlogic Microsystems, Inc. Content based content addressable memory block enabling using search key
US7113415B1 (en) * 2004-06-01 2006-09-26 Netlogic Microsystems, Inc. Match line pre-charging in a content addressable memory having configurable rows
KR100555574B1 (ko) * 2004-09-20 2006-03-03 삼성전자주식회사 결함 어드레스 프로그래밍 회로 및 이를 구비하는 반도체메모리 장치.
KR100689706B1 (ko) 2004-11-01 2007-03-08 삼성전자주식회사 반도체 메모리 장치의 리던던시 회로 및 리페어 방법
JP2008234806A (ja) * 2007-03-23 2008-10-02 Toshiba Corp 半導体記憶装置およびそのリダンダンシ方法
KR101196968B1 (ko) * 2010-04-13 2012-11-05 에스케이하이닉스 주식회사 불휘발성 메모리 소자
US8031501B1 (en) * 2010-10-21 2011-10-04 Netlogic Microsystems, Inc. Segmented content addressable memory device having pipelined compare operations

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
IT202000016441A1 (it) 2020-07-07 2022-01-07 Sk Hynix Inc Comparatore di risorse di ridondanza per una architettura di bus, architettura di bus per un dispositivo di memoria che implementa un metodo migliorato di confronto e corrispondente metodo di confronto
US11461252B2 (en) 2020-07-07 2022-10-04 SK Hynix Inc. Redundancy resource comparator for a bus architecture, bus architecture for a memory device implementing an improved comparison method and corresponding comparison method
JP2023172373A (ja) * 2022-05-23 2023-12-06 株式会社ビズリーチ 情報処理システム、情報処理装置及びプログラム

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