KR100443527B1 - 로오 리던던시 회로 - Google Patents

Abstract

본 발명은 반도체 메모리 장치의 로오 리던던시 회로에 관한 것으로, 결함 셀의 위치와는 상관없이 다른 서브 블럭에 있는 리던던시 워드 라인을 이용하여 리페어를 가능하게 함으로써 수율을 높이고, 또한 리던던시 워드 라인과 퓨즈 박스의 개수를 일치시킴으로써 셀의 능률도 함께 높일 수 있는 효과가 있다. 이를 구현하기 위한 본 발명의 로오 리던던시 회로는 퓨즈 박스부의 개수에 해당하는 리던던시 워드라인을 서브 블록에 배분한 반도체 메모리 장치의 로오 리던던시 회로에 있어서, 상기 퓨즈 박스부는 상기 리던던시 워드라인의 개수에 일대일로 대응되며, 상기 각각의 퓨즈 박스부는 상기 서브 블록에서 발생된 결함 셀에 대한 어드레스 정보를 각각 저장하고 있다가 저장된 결함 셀의 어드레스 신호가 수신될 때 상기 결함 셀의 위치에 상관없이 상기 서브 블록에 배분된 리던던시 워드라인으로 리페어하도록 하는 것을 특징으로 한다.

Description

로오 리던던시 회로{ROW redundancy circuit}

본 발명은 로오 리던던시 회로에 관한 것으로, 보다 상세하게는 결함 셀의 위치와는 상관없이 다른 서브 블럭(또는 셀 어레이 ; 이하, '서브 블럭'이라 칭함 )에 있는 리던던시 워드 라인을 이용하여 리페어를 가능하게 함으로써 수율을 높이고, 또한 리던던시 워드 라인과 퓨즈 박스의 개수를 일치시킴으로써 셀의 능률도 함께 높인 로오 리던던시 회로에 관한 것이다.

일반적으로, 로오 리던던시 회로는 셀 어레이 내부의 임의의 셀에 결함이 발생하게 되면 결함 셀이 접속된 워드 라인(word line)을 여분의 스페어(spare) 워드 라인으로 대체하여 결함을 보상해 주는 장치로, 결함이 발생한 셀을 선택하는 어드레스가 소자의 내부로 인가되면 결함 셀을 선택하는 정상적인 패스는 끊어지고, 대신 리던던시 회로가 동작하여 리페어된 셀이 접속된 워드 라인을 인에이블시킴으로써 상기 로오 리던던시 동작이 이루어 지게 된다.

도 1은 종래의 로오 리던던시 회로의 구성을 블럭도로 나타낸 것으로, 레프트 셀 블럭(10_0∼10_7), 라이트 셀 블럭(20_0∼20_7), 퓨즈 박스 어레이(30), 퓨즈 박스(32), 리던던시 검출 회로(40)를 포함하고 있다. 상기 리던던시 검출 회로(40)의 출력 신호는 리던던시 워드 라인 드라이빙 회로로 입력된다.

종래의 로오 리던던시 회로는 도시한 바와 같이, 결함 셀의 어드레스 정보를 특정 퓨즈 박스에 프로그래밍하면 이것에 의해 한 서브 블럭에 존재하는 리던던시 워드 라인중 하나가 결정되어 노멀 워드 라인의 인에이블을 막고 프로그래밍된 리던던시 워드라인을 인에이블 시킴으로써 리던던시 동작이 이루어진다.

여기서, 특정 퓨즈 박스에 있는 정보는 '한 서브 블럭 안에서 몇 번째의 리던던시 워드 라인을 인에이블 시킬 것인가'에 불과하기 때문에 한 서브 블럭안에서 리페어 가능한 다른 워드 라인에 위치한 셀의 최대수는 한 서브 블럭에 몇 개의 리던던시 워드 라인이 존재하는가에 의해 규정된다. 따라서 전체 리페어 가능한 셀의 수는 퓨즈 박스에 의해 결정되는데 한 블럭에서 리페어 가능한 셀의 수는 리던던시 워드라인에 의해 결정되므로 퓨즈 박스의 개수보다 리던던시 워드라인의 개수가 많다. 즉, 도 1에 도시한 바와 같이, 퓨즈 박스의 개수는 16개인 반면에 리던던시 워드 라인의 개수는 두배인 32개로 구성되어 있다.

그런데, 이와 같이 구성된 종래의 로오 리던던시 회로에 있어서는, 한 블럭에 리던던시 워드 라인의 수보다 더 많은 워드 라인에 결함이 발생하면 리페어가 불가능하게 되고 이를 보완하기 위해 리던던시 워드 라인을 불필요하게 많이 설치하면 셀의 능률이 감소되는 문제점이 있었다.

도 2는 종래의 로오 리던던시 회로의 동작 및 문제점을 설명하기 위한 설명도로서, 1개의 셀 블럭에 리던던시 워드 라인의 수보다도 더 많은 워드 라인에 결함이 발생하면 리페어가 불가능한 것을 나타내고 있다. 도시한 바와 같이, 1개의셀 블럭에 4개의 리던던시 워드 라인이 설치되어 있는데, 이 셀 블럭에 결함이 발생된 워드 라인의 수는 5개로 리던던시 워드 라인의 수보다 1개가 더 많다. 이 경우 나머지 1개의 워드 라인(14_5)은 여분의 리던던시 워드 라인이 없으므로 리페어를 할 수 없는 문제점이 있었다.

따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명의 목적은 결함 셀의 위치와는 상관없이 다른 서브 블럭에 있는 리던던시 워드 라인을 이용하여 리페어를 가능하게 함으로써 수율을 높이고, 또한 리던던시 워드 라인과 퓨즈 박스의 개수를 일치시킴으로써 셀의 능률도 함께 높인 로오 리던던시 회로를 제공하는데 있다.

도 1은 종래기술에 따른 로오 리던던시 회로의 블럭구성도

도 2는 종래의 로오 리던던시 회로의 동작 및 문제점을 설명하기 위한 설명도

도 3은 본 발명에 의한 로오 리던던시 회로의 전체적인 개략도

도 4는 본 발명에 의한 로오 리던던시 회로의 블럭구성도

도 5는 본 발명에서 사용한 퓨즈 박스부의 회로도

도 6은 본 발명에서 사용한 리던던시 로오 제어 회로부의 회로도

도 7은 본 발명에서 사용한 피엑스 회로부의 회로도

도 8은 본 발명에서 사용한 리던던시 워드라인 드라이버 회로부의 회로도

도 9는 본 발명에서 사용한 서브 블럭 제어 회로부의 회로도

* 도면의 주요부분에 대한 부호의 설명 *

10_0∼10_7 : 레프트 셀 블럭 20_0∼20_7 : 라이트 셀 블럭

12 : 리던던시 워드 라인 20 : 퓨즈 박스부

30, 130 : 홀(hole) 40 : 리던던시 검출 회로부

100_0∼100_7 : 셀 블럭 112 : 리던던스 워드 라인

132_n : 퓨즈 회로부 134 : 리던던시 로오 제어 회로부

136 : PX 회로부 140 : 서브 블럭 제어 회로부

138 : 리던던시 워드라인 드라이버 회로부

상기 목적을 달성하기 위하여, 본 발명에 의한 로오 리던던시 회로는 퓨즈 박스부의 개수에 해당하는 리던던시 워드라인을 서브 블록에 배분한 반도체 메모리 장치의 로오 리던던시 회로에 있어서, 상기 퓨즈 박스부는 상기 리던던시 워드라인의 개수에 일대일로 대응되며, 상기 각각의 퓨즈 박스부는 상기 서브 블록에서 발생된 결함 셀에 대한 어드레스 정보를 각각 저장하고 있다가 저장된 결함 셀의 어드레스 신호가 수신될 때 상기 결함 셀의 위치에 상관없이 상기 서브 블록에 배분된 리던던시 워드라인으로 리페어하도록 하는 것을 특징으로 한다.상기 퓨즈 박스부는 리던던시 워드라인을 가지고 있는 서브 블록을 선택하는 어드레스 정보신호와 이 신호에 의해 선택된 서브 블록의 리던던시 워드라인을 구동시키는 어드레스 정보신호를 포함하는 것을 특징으로 한다.상기 퓨즈 박스부는 4개의 퓨즈 박스부에 의해 하나의 서브 블록을 선택하고, 또 다른 4개의 퓨즈 박스부에 의해 선택된 하나의 서브 블록의 리던던시 워드라인을 구동하는 것을 특징으로 한다.상기 퓨즈 박스는 출력 신호에 리던던시 워드 라인의 정보를 세팅하여 리던던시 워드 라인의 일부를 선택한 후 다른 신호를 이용하여 특정 리던던시 워드 라인을 선택하도록 구성한 것을 특징으로 한다.이하, 본 발명의 실시예에 관하여 첨부도면을 참조하면서 상세히 설명한다.

또, 실시예를 설명하기 위한 모든 도면에서 동일한 기능을 갖는 것은 동일한 부호를 사용하고 그 반복적인 설명은 생략한다.

도 3은 본 발명에 의한 로오 리던던시 회로의 전체적인 개략도를 나타낸 것으로, 퓨즈 박스(132)와 리던던시 워드 라인(112)을 각각 일대일로 대응시켜 리던던시 워드 라인의 개수와 퓨즈 박스의 개수를 동일하게 함과 동시에 결함 셀의 블럭 어드레스와 상관없이 프로그래밍하는 퓨즈 박스에 의해 리던던시 워드 라인과 이 라인이 속한 서브 블럭을 선택하도록 구현한 것이다.

도 4는 본 발명에 의한 로오 리던던시 회로의 블럭구성을 나타낸 것으로, 1개의 서브 블럭을 제어하는 단위 홀(hole)의 구성이다.

도시한 바와 같이, 본 발명의 로오 리던던시 회로는, 퓨즈 박스부(132_n), 리던던시 로오 제어 회로부(134), 피엑스(PX) 회로부(136), 리던던시 워드라인 드라이버 회로부(138), 서브 블럭 제어 회로부(140)로 구성된다.

상기 퓨즈 회로부(132_n)는 도 5에 도시한 것과 같이, 결함 셀의 어드레스를 프로그래밍하여 결함된 셀의 어드레스가 인가되면 결함 셀을 선택하는 어드레스 경로는 끊어주고 대신 프로그래밍된 퓨즈 박스에 해당하는 리던던시 워드 라인으로 리페어시켜 주는 역할을 한다.

그리고, 상기 리던던시 로오 제어 회로부(134)는 도 6에 도시한 것과 같이, 상기 퓨즈 박스부(132_n)의 출력 신호를 디코딩하여 리던던시 워드 라인이 포함된 서브 블럭을 선택하기 위한 신호(rxc0_b)와 PX를 선택하기 위한 신호(rxc0_p) 및 리페어시 정상적인 피엑스와 서브 블럭이 인에이블되는 것을 막아주는 신호(redet)를 각각 출력한다.

그리고, 상기 PX 회로부(136)는 도 7에 도시한 것과 같이, 상기 로오 제어 회로부(134)의 출력 신호에 의해 결함 셀에 해당하는 PX를 막아주고 프로그래밍된 퓨즈 박스에 세팅되어 있는 PX를 구동시켜 주는 역할을 한다.

그리고, 상기 리던던시 워드라인 드라이버 회로부(138)는 도 8에 도시한 것과 같이, 상기 리던던시 로오 제어 회로부(134)의 출력 신호에 의해 해당 서브 블럭의 리던던시 워드라인을 인에이블시켜 주는 역할을 한다.

그리고, 상기 서브 블럭 제어 회로부(140)는 도 9에 도시한 것과 같이, 상기 리던던시 로오 제어 회로부(134)의 출력 신호에 의해 결함 셀의 서브 블럭이 인에이블 되는 것을 막아주고 대신 리던던시 워드라인이 포함된 서브 블럭은 인에이블시켜 주는 역할을 한다.

그러면, 상기 구성에 의한 본 발명의 로오 리던던시 회로의 동작에 대해 상세히 설명하기로 한다.

먼저, 도 3과 같이 퓨즈 박스와 리던던시 워드라인의 개수를 맞추기 위해 퓨즈 박스의 개수만큼 리던던시 워드 라인의 개수를 서브 블럭에 배분한다. 이때, 리던던시 워드 라인을 서브 워드 드라이브 방식으로 하게 되면 퓨즈 박스 4개당 하나의 메인 워드 라인만을 필요로 하게되어 두 서브 블럭마다 리던던시 워드 라인을 깔면 된다. 물론 이것은 하나의 실례일 뿐 결국은 퓨즈 박스의 개수에 해당하나 리던던시 워드 라인을 적절하게 서브 블럭에 배분하면 되고 특히, 리던던시 워드 라인을 메탈 스트랩핑 방식으로 하면 에어리어(area)의 손해를 보지만 리던던시 워드 라인의 배치에 있어서는 훨씬 더 자유롭다. 이와 같은 방법으로 셀 어레이의 상황에 맞게 최적으로 퓨즈 박스를 배치한 후에는 퓨즈 박스의 출력(도 3에서는 nrdb<0:2><0:3>)들을 각 서브 블럭과 px를 통한 개별 리던던시 워드 라인에 픽스(fix)시켜야 한다.

도 4는 1개의 서브 블럭만을 모델링한 것으로, 항상 퓨즈 박스 4개가 모여 하나의 블럭을 선택할 수 있어야 하고, 또 다른 4개가 모여 px<0:3>중 하나를 선택하게끔 모델링할 수 있어야 한다. 이것은 리던던시 워드 라인을 서브 워드 라인 드라이브 방식으로 구현했을 때는 항상 유효하고 만약 메탈 스트랩핑 방식이라면 굳이 px를 선택할 필요가 없으므로 서브 블럭을 선택하는 회로가 필요가 없어짐으로 비교적 전체 회로도 간단해 질수 있다. 한편, 퓨즈 박스의 출력 nrdb<0,2><0:3>중 앞의 0, 2는 블럭 선택 정보이다.

도 3에서, 2개의 서브 블럭당 1개의 서브 블럭만이 리던던시 워드 라인을 가지고 있으므로 0, 2중 하나만을 선택하게 될 것이고, 뒤의 <0:3>은 px 선택 정보로써 만약 nrdb01의 퓨즈 박스에 결함 셀의 어드레스를 프로그래밍했다면 결함 셀의 위치와는 상관없이 0번째 서브 블럭에 px1에 의해 인에이블되는 리던던시 워드 라인으로 리페어가 될 것이고, 똑같은 결함 셀이라 할지라도 nrdb23의 퓨즈 박스에 어드레스를 프로그래밍하였다면 2번째 서브 블럭에서 px3에 의해 제어되는 리던던시 워드 라인으로 리페어된다. 여기서, 4블럭 단위로 리페어 장치를 제한하는 이유는 리던던시 워드 라인을 서브 워드 라인 방식으로 할 경우 px를 공유하는 서브 블럭 끼리만을 리페어 장치로 정하는 것이 바람직한데, 도 4에서는 위의 4블럭과 아래의 4블럭이 각각 px를 공유한다는 가정하에 서술했기 때문이다.

도 4를 참조하면, 먼저 퓨즈 박스의 출력 신호들이 px나 워드 라인 또는 블럭 제어 회로들을 제어하기 위해 디코딩을 해야하는데, 이것에 해당하는 회로가 바로 리던던시 로오 제어 회로부(134)이다. 상기 리던던시 로오 제어 회로부(134)의실례로써 도 6과 같은 예를 들 수 있는데, 처음 대기 때는 도 5의 퓨즈 박스에서 wlcb가 로우인 관계로 퓨즈 박스의 출력인 nrdb<0,2><0:3>들은 모두 '로우'이고, 따라서 rxc<0,2>_b(블럭 선택을 결정하는 신호)과 rxc<0:3>_p(px 선택을 결정하는 신호) 모두 초기상태인 '하이'로 있게 된다. 그리고, 리페어시 노멀 px와 서브 블럭 인에이블을 막아주는 신호인 rxdet는 초기 '로우' 그러다가 액티브와 함께 wlcb가 하이로 변하고 어드레스가 퓨즈 박스에 입력되는데, 만약 프로그래밍 안된 노멀 어드레스라면 도 4에서와 같이 퓨즈 박스의 출력은 하이가 되고 rxc<0:3>_p와 rxc<0,2>_b는 로우가 되어 각각 도 7과 도 9에서 리페어 경로는 막아주고 또한 rxdet도 하이가 되어 px와 블럭 제어 회로가 노멀 동작을 할 수 있게끔 해준다. 한편, 로우 레벨을 갖는 rxc<0,2>_b는 각 서브 블럭의 리던던시 워드 라인 드라이버인 RMWL 회로에 입력되어 리던던시 워드 라인이 인에이블되는 것을 막아준다.

만약, nrdb01이 출력인 퓨즈 박스에 결함 셀의 어드레스를 프로그래밍하였는데, 이 어드레스가 액티브 명령과 함께 입력되어 퓨즈 박스를 지나게 된다면 다른 퓨즈 박스의 출력들은 모두 하이인 반면 nrdb01은 로우가 되어 rxc<0,2>_b와 rxc<0:3>_p 중에서 nrdb01과 관계하는 rxc0_b와 rxc1_p만 하이로 변하게 된다. 그러면 rxc0_b는 도 8의 RMWL과 도 10의 BLK_CTRL 회로에 입력되는데 이 두 회로는 바로 0번째 서브 블럭을 인에이블하고 제어하는 도 3에서 홀 0에 위치해 있는 회로들이다. 한편, rxc1_p는 px1을 만들어내는(예를 들어 홀 1에 위치한 px 회로)회로에 입력되어 퓨즈에 의해 선택된 px1을 열어주게 되고, px0,2,3은 rxc1_p에 의해 로우로 변한 rxdet가 계속 막아주게 된다. 이 redet는 어느 퓨즈 박스에서 프로그래밍되었건 리페어된 어드레스만 입력되면 무조건 로우로 변해서 노멀 경로에 의한 px와 blk 인에이블을 막아준다. 따라서 결함 셀은 그 위치에 상관없이 일단 퓨즈 박스에 프로그래밍만 되면 그 어드레스가 입력되었을 때 그 셀의 어드레스 정보는 사라지고(rxdet에 의해) 퓨즈 박스에 의해 원래 선택된 서브 블럭의 리던던시 워드 라인이 인에이블된다.(rxc<0,2>_b와 rxc<0:3>_p에 의해) 이와 같은 회로와 동작으로 인해 로오 리페어는 유연하게 결함 셀의 워드 라인을 리던던시 워드 라인으로 대체할 수가 있고 또한 리던던시 워드 라인의 개수가 퓨즈 박스의 개수를 초과하여 쓸데없이 에어리어(area)를 소모하는 일도 없게 할 수 있다.

이상에서 설명한 바와 같이, 본 발명의 로오 리던던시 회로에 의하면, 결함 셀의 위치와는 상관없이 다른 서브 블럭에 있는 리던던시 워드 라인을 이용하여 리페어를 가능하게 함으로써 수율을 높이고, 또한 리던던시 워드 라인과 퓨즈 박스의 개수를 일치시킴으로써 셀의 능률을 높일 수 있는 효과가 있다.

아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가등이 가능할 것이며, 이러한 수정 변경등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (4)

1. 삭제
2. 퓨즈 박스부의 개수에 해당하는 리던던시 워드라인을 서브 블록에 배분한 반도체 메모리 장치의 로오 리던던시 회로에 있어서,

   상기 퓨즈 박스부는 상기 리던던시 워드라인의 개수에 일대일로 대응되며, 상기 각각의 퓨즈 박스부는 상기 서브 블록에서 발생된 결함 셀에 대한 어드레스 정보를 각각 저장하고 있다가 저장된 결함 셀의 어드레스 신호가 수신될 때 상기 결함 셀의 위치에 상관없이 상기 서브 블록에 배분된 리던던시 워드라인으로 리페어하도록 하며,

   상기 퓨즈 박스부는 리던던시 워드라인을 가지고 있는 서브 블록을 선택하는 어드레스 정보신호와 이 신호에 의해 선택된 서브 블록의 리던던시 워드라인을 구동시키는 어드레스 정보신호를 포함하는 것을 특징으로 하는 로오 리던던시 회로.
3. 퓨즈 박스부의 개수에 해당하는 리던던시 워드라인을 서브 블록에 배분한 반도체 메모리 장치의 로오 리던던시 회로에 있어서,

   상기 퓨즈 박스부는 상기 리던던시 워드라인의 개수에 일대일로 대응되며, 상기 각각의 퓨즈 박스부는 상기 서브 블록에서 발생된 결함 셀에 대한 어드레스 정보를 각각 저장하고 있다가 저장된 결함 셀의 어드레스 신호가 수신될 때 상기 결함 셀의 위치에 상관없이 상기 서브 블록에 배분된 리던던시 워드라인으로 리페어하도록 하며,

   상기 퓨즈 박스부는 4개의 퓨즈 박스부에 의해 하나의 서브 블록을 선택하고, 또 다른 4개의 퓨즈 박스부에 의해 선택된 하나의 서브 블록의 리던던시 워드라인을 구동하는 것을 특징으로 하는 로오 리던던시 회로.
4. 퓨즈 박스부의 개수에 해당하는 리던던시 워드라인을 서브 블록에 배분한 반도체 메모리 장치의 로오 리던던시 회로에 있어서,

   상기 퓨즈 박스부는 상기 리던던시 워드라인의 개수에 일대일로 대응되며, 상기 각각의 퓨즈 박스부는 상기 서브 블록에서 발생된 결함 셀에 대한 어드레스 정보를 각각 저장하고 있다가 저장된 결함 셀의 어드레스 신호가 수신될 때 상기 결함 셀의 위치에 상관없이 상기 서브 블록에 배분된 리던던시 워드라인으로 리페어하도록 하며,

   상기 퓨즈 박스는 출력 신호에 리던던시 워드 라인의 정보를 세팅하여 리던던시 워드 라인의 일부를 선택한 후 다른 신호를 이용하여 특정 리던던시 워드 라인을 선택하도록 구성한 것을 특징으로 하는 로오 리던던시 회로.