KR100443096B1

KR100443096B1 - 에스램 디바이스

Info

Publication number: KR100443096B1
Application number: KR10-2001-0017104A
Authority: KR
Inventors: 야마우치히로유키
Original assignee: 마쯔시다덴기산교 가부시키가이샤
Priority date: 2000-03-31
Filing date: 2001-03-31
Publication date: 2004-08-04
Also published as: US20010043497A1; US6373759B2; TWI223273B; KR20010100864A

Abstract

SRAM 디바이스는 각각이 데이터를 저장하는 N 개의 노말 메모리 셀(cell)을 포함하는(여기서, N은 자연수) 복수의 노말 메모리 블록; 데이터를 저장하는 하나 이상의 여분 메모리 셀을 포함하는 여분 메모리 블록; 복수의 노말 메모리 블록 중에서 결함이 있는 노말 메모리 셀을 포함하는 노말 메모리 블록을 나타내는 제 1 결함 블록 정보를 저장하는 결함 블록 설정부; 복수의 노말 메모리 블록 각각에 포함되는 N 개의 노말 메모리 셀에 각각 연결되고, 외부적으로 SRAM 디바이스에 입력된 억세스 정보로 나타내지는 복수의 노말 메모리 블록 중 하나에 포함된 N 개의 노말 메모리 셀에 저장된 데이터를 판독하는데 사용되는 N 개의 내부 데이터선; 여분 메모리 블록에 포함된 하나 이상의 여분 메모리 셀로부터 데이터를 판독하도록 여분 메모리 블록에 연결된 하나 이상의 여분 데이터선; SRAM 디바이스가 데이터를 출력하는 N 개의 외부 데이터선; 및 제 1 결함 블록 정보가 억세스 정보와 일치하는지의 여부에 의존하여, 제 1 결함 블록 정보로 나타내지는 노말 메모리 블록내의 결함 노말 메모리 셀에 연결되지 않은 N 개의 내부 데이터선 중 일부와 하나 이상의 여분 데이터선 중 적어도 하나를 N 개의 외부 데이터선에 연결하거나, N 개의 내부 데이터선을 N 개의 외부 데이터선에 연결하는 결합 회로를 포함한다.

Description

에스램 디바이스{SRAM device}

본 발명은 용장 메모리 블록(redundant memory block)(여분 메모리 블록)을 포함하는 SRAM(Static Random Access Memory) 디바이스에 관한 것이다.

분할 워드선(split word line)형의 SRAM 디바이스는 분할된 워드선을 포함하며, 따라서 일정 수의 메모리 셀(cell)들(노말 메모리 셀들)만이 분할된 워드선들 중 선택된 워드선들에 연결되고, 여기서 그 수는 I/O(입력/출력)에서 비트들의 수(N)에 대응하며, 이에 의해 전력의 경제성을 위해 억세스되지 않은 메모리 셀들과 연관된 비트선들의 충전/방전을 회피한다.

대용량 SRAM 디바이스들에서, 높은 산출량을 달성하기 위해 용장 메모리 셀들(여분 메모리 셀들)을 제공하는 것이 필수적이다. 또한, 큰 결함 밀도에 민감한 처리들에 의해 제작되는 SRAM 디바이스들에서도 산출량 개선을 위해 용장 메모리 셀(여분 메모리 셀)을 제공하는 것이 필수적이다. 이것이 용장 메모리 셀들이 그와 같은 SRAM 디바이스들에 포함되는 이유이다.

용장 메모리 셀들은 노말 메모리 셀들과 동시에 선택 및 활성화될 필요가 있다. 용장 메모리 셀들이 분할 워드선형의 SRAM 디바이스들에 제공되는 경우에, 분할된 워드선들의 각각에는 M개의 용장 메모리 셀들을 추가로 제공하여 연결할 필요가 있다(여기서, M은 자연수). 그러므로, 종래에는 총 (N+M)개의 메모리 셀들, 즉 N 개의 노말 메모리 셀들 및 M개의 용장 메모리 셀들이 한 분할 워드선에 연결된다. 또한, 각 분할 워드선에 대응하는 각 분할 메모리 블록에 대해 (N+M)개의 비트들에 대응하는 데이터선 중에서 N 개의 데이터선들을 선택하는 선택 회로(결합 회로)를 제공할 필요가 있다. 일반적으로, 휴즈(fuse)들과 같은 비휘발성 프로그래밍 소자들을 사용하여 구현되는 그와 같은 선택 회로는 큰 면적을 점유한다. 이는 용장 메모리 셀들이 분할 워드선형의 SRAM 디바이스에 제공될 때, SRAM 디바이스에 의해 점유되는 전체 면적이 커지는 문제점을 초래한다. SRAM 디바이스에 의해 점유되는 큰 면적은 그 SRAM 디바이스에 의해 초래되는 보다 큰 면적 불이익을 초래한다. 여기서 사용되는 바와 같이, SRAM 디바이스에 대한 "면적 불이익(area penalty)"은 SRAM 디바이스가 이 SRAM 디바이스에 의해 점유되는 증가된 면적으로 인한 결함들을 포함할 증가된 확률을 의미한다.

본 발명에 따른 SRAM 디바이스는 각각 데이터를 저장하는 N 개의 노말 메모리 셀(cell)들을 포함하는(여기서, N은 자연수) 복수의 노말 메모리 블록들; 데이터를 저장하는 하나 이상의 여분 메모리 셀들을 포함하는 여분 메모리 블록; 복수의 노말 메모리 블록들 중에서 결함이 있는 노말 메모리 셀을 포함하는 노말 메모리 블록을 나타내는 제 1 결함 블록 정보를 저장하는 결함 블록 설정부; 복수의 노말 메모리 블록들의 각각에 포함되는 N 개의 노말 메모리 셀들에 각각 연결되고, 외부적으로 SRAM 디바이스에 입력된 억세스 정보로 나타낸 복수의 노말 메모리 블록들 중 하나에 포함된 N 개의 노말 메모리 셀들에 저장된 데이터를 판독하는데 사용되는 N 개의 내부 데이터선; 여분 메모리 블록에 포함된 하나 이상의 여분 메모리 셀들로부터 데이터를 판독하기 위해 여분 메모리 블록에 연결된 하나 이상의 여분 데이터선들; SRAM 디바이스가 데이터를 출력하는 N 개의 외부 데이터선들; 및 제 1 결함 블록 정보가 억세스 정보와 일치하는지의 여부에 따라, 하나 이상의 여분 데이터선들 중 적어도 하나와 제 1 결함 블록 정보로 나타낸 노말 메모리 블록내의 결함 노말 메모리 셀에 연결되지 않은 N 개의 내부 데이터선들 중의 내부 데이터 선들을 N 개의 외부 데이터선에 연결하거나, N 개의 내부 데이터선을 N 개의 외부 데이터선에 연결하는 결합 회로를 포함한다.

본 발명의 일실시예에서, 결함 블록 설정부는 또한 제 1 결함 블록 정보에 의해 나타낸 노말 메모리 블록에 포함된 N 개의 노말 메모리 셀들 중 결함이 있는 노말 메모리 셀을 나타내는 제 2 결함 블록 정보를 저장한다.

본 발명의 또 다른 실시예에서, 결함 블록 설정부는 제 1 결함 블록 정보 및 제 2 결함 블록 정보를 저장하는 비휘발성 프로그래밍 수단을 포함한다.

본 발명의 또 다른 실시예에서, 여분 메모리 블록은 여분 메모리 블록에 포함된 하나 이상의 여분 메모리 셀 중 적어도 하나에 연결된 여분 워드선(word line)을 포함하고; 여분 워드선은 억세스 정보로부터 독립적으로 활성화된다.

본 발명의 또 다른 실시예에서, 여분 메모리 블록은 여분 메모리 블록에 포함된 하나 이상의 여분 메모리 셀 중 적어도 하나에 연결된 여분 워드선을 포함하고; 여분 워드선은 억세스 정보에 따라 활성화된다.

본 발명의 또 다른 실시예에서, 결합 회로는 하나 이상의 여분 데이터선들 중 적어도 하나와 결함 노말 메모리 셀에 연결되지 않은 N 개의 내부 데이터선들 중 일부를 N 개의 외부 데이터선에 소정의 순서로 연결한다.

본 발명의 또 다른 실시예에서, SRAM 디바이스는 또한 메인 워드선을 포함하고; 복수의 노말 메모리 블록 각각은 또한 복수의 노말 메모리 블록 각각에 포함된 N 개의 노말 메모리 셀에 연결된 분할 워드선을 포함하고; 또한 복수의 노말 메모리 블록 각각에 포함된 분할 워드선은 메인 워드선에 연결된다.

따라서, 여기서 설명된 본 발명은 용장 메모리 셀(redundant memory cell)들을 포함하며 이와 연관된 면적 불이익(area penalty)을 감소시킬 수 있는 분할 워드선형의 SRAM 디바이스를 제공하는 이점을 가능하게 한다.

본 발명의 이러한 이점 및 다른 이점은 첨부된 도면을 참고로 다음의 상세한 설명을 판독하고 이해함으로써 종래 기술에 숙련된 자에게 명백해진다.

도 1은 본 발명에 따른 SRAM 디바이스(100)를 설명하는 블록도.

도 2는 본 발명에 따른 결합 회로(1) 및 결함 블록 설정부(170)의 구조를 설명하는 회로도.

도 3a는 결함 어드레스 비교 회로(2)의 구조를 설명하는 회로도.

도 3b는 억세스 정보와 억세스되는 노말 메모리 블록 사이의 관계를 도시하는 도면.

도 4는 휴즈(fuse)(21)가 절단된 경우와 휴즈(21)가 절단되지 않은 경우 와이어(wire)(321)에서 나타나는 신호 파형을 설명하는 파형도.

도 5a 및 도 5b는 SRAM 디바이스(100)의 동작 타이밍을 설명하는 파형도.

도 6은 각 여분 워드선이 여분 워드선 선택선(S1)을 제공하지 않고 대응하는 메인 워드선에 직접 연결되는 SRAM 디바이스(100a)의 구조를 설명하는 블록도.

* 도면의 주요 부분에 대한 부호의 설명 *

1 : 결합 회로 2 : 결함 어드레스 비교 회로

100, 100a : SRAM 디바이스 153 : AND 게이트

154 : 센스 증폭기 160 : 여분 메모리 블록

164 : 여분 센스 증폭기 170 : 결함 블록 설정부

321, 322, 323 : 와이어

이후에는 첨부된 도면을 참고로 실시예를 통하여 본 발명이 설명된다.

도 1은 본 발명에 따른 SRAM 디바이스(100)의 구조를 도시한다. SRAM 디바이스(100)은 분할 워드선(word line)형의 SRAM 디바이스로, 용장 메모리 셀(redundant memory cell)이 제공된다. SRAM 디바이스(100)는 다수의 메모리 블록들, 즉 각각 다수의 노말 메모리 셀(cell)들을 포함하는 다수의(Q개) 노말 메모리 블록들(블록#1 내지 블록#Q); 및 다수의 여분 메모리 셀들을 포함하는 여분 메모리 블록(160)을 포함한다.

SRAM 디바이스(100)는 다수의 메모리 블록(블록#1 내지 블록#Q 및 블록(160))에 공통적으로 각각 연결된 메인 워드선(MWL)을 포함한다. 다수의 노말 메모리 블록들(블록#1 내지 블록#Q)의 각각은 분할된 워드선(WL)을 포함한다. 여분 메모리 블록(160)은 여분 워드선(SWL)을 포함한다.

다수의 노말 메모리 블록(블록#1 내지 블록#Q)에 포함된 다수의 분할 워드선(WL)들의 각각은 AND 게이트(153)를 통해 메인 워드선(MWL)에 연결된다.

다수의 분할 워드선(WL)들의 각각은 분할 워드선 선택선들(B1 내지 BQ) 중 대응 선택선들과 대응하는 메인 워드선(MWL)에 의해 선택된다. 여분 워드선(SWL)은 메인 워드선(MWL)과 여분 워드선 선택선(S1)에 의해 선택된다.

통상적으로, 분할 워드선 선택선들(B1 내지 BQ) 중 하나는 복호화 신호에 의해 선택될 수 있고, 이는 메모리 셀에 대한 여러 비트들의 선택 어드레스로 구성된다. 예를 들어, SRAM 디바이스(100)가 4개의 블록(Q=4)을 포함하면, 2 비트(예를 들면, 비트 A0 및 A1)로 나타낸 복호화 신호의 가능한 4가지 비트 패턴을 근거로 분할 워드선 선택선(B1 내지 B4) 중 하나가 선택될 수 있다. 이와 같이, 비트 A0 및 A1은 다수의 노말 메모리 블록 중 하나를 나타내는 억세스 메모리로 사용될 수 있다. 억세스 정보는 SRAM 디바이스(100) 외부로부터 입력된다.

노말 메모리 셀들의 각각은 2개의 트랜지스터들과 2개의 인버터 회로들로 구성되어, 트랜지스터의 게이트가 분할 워드선(WL)에 연결되고, 트랜지스터의 드레인이 한 쌍의 비트선들(BL, /BL)에 연결된다. 여분 메모리 셀은 노말 메모리 셀과 유사한 구조를 갖는다. 단일 메모리 셀의 구조는 도 1의 확대창(120)에 도시된다. 이 구조에 기초하여, 각 메모리 셀은 데이터를 저장한다.

선택된 분할 워드선(WL)에 연결되는 N 개의 노말 메모리 셀에 저장된 정보를 판독하는데 사용되는 N 비트의(여기서, N은 자연수) 비트선쌍(BL, /BL)은 각각 대응하는 센스 증폭기(S/A)(154)를 통해 N 비트의 내부 데이터선(D1 내지 DN)에 연결된다. 내부 데이터선들(D1 내지 DN)은 다수의 노말 메모리 블록들(블록#1 내지 블록#Q)을 통해 공유된다. 여기서 사용되는 바와 같이, 분할 워드선(WL)이 "선택된다"는 것은 분할 워드선(WL)이 소정의 전위(예를 들면, HIGH 레벨)로 상승됨, 즉 활성화됨을 의미한다. SRAM 디바이스(100)에서, 예를 들어 블록#1에 포함된 분할 워드선(WL)은 대응하는 메인 워드선(MWL)과 분할 워드선 선택선(B1)이 모두 소정의 전위로 전이될 때 선택될 수 있다.

각 여분 워드선(SWL)에는 M개의 여분 메모리 셀들(즉, 여분 메모리 블록(160)에서 하나 이상의 메모리 셀 중 적어도 하나)이 연결된다(여기서, M은 자연수).

여분 워드선(SWL)에 연결되는 M개의 여분 메모리셀들에 저장된 정보를 전달하는데 사용되는 M 비트의 여분 비트선쌍은 대응하는 여분 센스 증폭기(S/A)(164)를 통해 여분 메모리 블록(160)에 대한 M 비트의 여분 데이터선(165)에 연결된다. 도 1은 M = 1인 경우를 설명하고, 다음의 설명은 M = 1인 경우에 관련된다. 비록 본 발명은 M = 1인 구성에 제한되지 않지만, M = 1 구성을 갖는 SRAM 디바이스(100)에서 실질적인 효과가 얻어질 수 있다. M = 1인 경우에는 SRAM 디바이스(100)에 의해 발생되는 면적 불이익이 최소화될 수 있는 이점이 있다.

M = 1인 경우, 다수의 노말 메모리 블록(블록#1 내지 블록#Q)에 포함된 메모리 셀 중 하나에 결함이 있으면, 결함 메모리 셀을 포함하는 칼럼(column)은 여분 메모리 블록의 칼럼으로 대치된다. 예를 들어, 블록#1에 포함된 메모리 셀(151)에 결함이 있으면, 메모리 셀(151)을 포함하는 전체 칼럼(152)은 여분 메모리블록(160)의 칼럼(162)으로 대치된다.

SRAM 디바이스(100)는 또한 총(N+M)개의 데이터선, 즉 노말 메모리 블록(블록#1 내지 블록#Q)에 대응하는 N 비트의 내부 데이터선(D1 내지 DN) 및 여분 메모리 블록(160)에 대응하는 M 비트의 데이터선 중에서 소정의 수(N 개)의 데이터선을 선택하는 결합 회로(1)를 포함한다.

본 발명에서 사용되는 용어에 따라, 데이터선은 다음과 같이 카운트된다: 1 비트의 데이터선은 1개의 데이터선으로 생각되고, 2 비트의 데이터선은 2개의 데이터선으로 생각된다. 예를 들면, 도 1에서, 내부 데이터선(D1)은 실제로 비트선(BL) 및 비트선(/BL)에 각각 연결되는 2개의 와이어(wire)로 구성된다. 그러나, 한 비트의 데이터선을 담당하도록 협동하는 이들 2개의 와이어는 한 엔터티(entity)(한 쌍)로 간주되므로, "하나의 내부 데이터선(D1)이 있다"고 말한다.

따라서, N 개의 내부 데이터선(D1 내지 DN)은 각각 다수의 노말 메모리 블록들(블록#1 내지 블록#Q) 각각에 포함된 N 개의 메모리 셀에 연결된다. 내부 데이터선(D1 내지 DN)은 다수의 노말 메모리 블록 중 억세스된 것에 포함된 N 개의 메모리 셀들에서 N 비트의 데이터를 판독 또는 기록한다.

여분 메모리 블록(160)에 연결된 여분 데이터선(165)은 여분 메모리 블록(160)에 포함된 적어도 하나의 메모리 셀에서 데이터를 판독한다.

도 1은 다수의 메인 워드선(MWL)을 설명한다. 예를 들면, SRAM 디바이스(100)에는 256개의 메인 워드선(MWL)이 포함될 수 있다. 그러나, 단 하나의 메인 워드선(MWL)만이 SRAM 디바이스(100)에 포함된다. SRAM 디바이스(100)가 단 하나의 메인 워드선(MWL)을 포함하는 경우, 각 노말 메모리 블록(예를 들면, 도 1에 도시된 블록#1)은 N 개의 메모리 셀(노말 메모리 셀)을 포함한다. SRAM 디바이스(100)는 임의의 수의(하나 이상) 메인 워드선(MWL)을 포함할 수 있는 것으로 생각된다. 따라서, 다수의 노말 메모리 블록들(블록#1 내지 블록#Q)의 각각은 N 개의 메모리 셀들을 포함한다. 여분 메모리 블록(160)은 하나 이상의 메모리 셀들(여분 메모리 셀들)을 포함한다.

억세스된 노말 메모리 블록(블록#1 내지 블록#Q 중 하나)이 결함 메모리 셀(앞서 검출된 바와 같은)을 포함하면, 결합 회로(1)(쉬프트 회로(shift circuit))는 내부 데이터선이 선택되지 않도록 그 결함 메모리 셀을 억세스하는 내부 데이터선을 고립시키고, 고립된 내부 데이터선을 여분 메모리 블록(160)과 연관된 대응하는 수의 여분 데이터선(165)과 대치한다. 그래서,(N+M)개의 데이터선 중에서 N 개의 데이터선이 항상 선택되도록 보장한다. N 개의 선택된 데이터선은 각각 N 개의 외부 데이터선(d1 내지 dN)에 연결된다. N 개의 외부 데이터선(d1 내지 dN)은 SRAM 디바이스(100)의 외부로 출력(또는 입력)하기 위해 제공된다. 예를 들면, 외부 데이터선(d1 내지 dN)은 SRAM 디바이스(100) 외부에 제공된 I/O 버퍼(도시되지 않은)에 연결될 수 있다.

예를 들어, 도 1에 도시된 예에서 블록#1의 메모리 셀(151)이 결함 메모리 셀(즉, 결함을 포함하는 노말 메모리 셀)이라 가정하면, 블록#1이 억세스될 때, 결합 회로(1)는 메모리 셀(151)에 연결된 내부 데이터선(D2)을 고립시킨다. 결합 회로(1)는 고립된 수(= 1개)의 내부 데이터선을 여분 메모리 블록(160)과 연관된 대응하는 수의 여분 데이터선(165)과 대치하므로,(N+M)(즉, 본 예에서는(N+1))개의 데이터선 중에서 N 개의 데이터선이 항상 선택된다. 그래서, 선택된 N 개의 데이터선(즉, N-1개의 내부 데이터선 및 1개의 여분 데이터선)은 각각 N 개의 외부 데이터선에 연결된다.

한편, 억세스된 노말 메모리 블록이 결함 메모리 셀을 포함하지 않으면(즉, 가정된 예에서 블록#2 내지 블록#Q가 억세스되면),(N+M)(즉, 본 예에서 (N+1))개의 데이터선 중에서 노말 메모리 블록과 연관된 N 개의 데이터선(D1 내지 DN)이 선택되고, 여분 메모리 블록(160)과 연관된 M(즉, 1)개의 여분 데이터선(165)은 선택되지 않는다. 다른 말로 하면, N 개의 내부 데이터선 D1 내지 DN은 각각 N 개의 외부 데이터선(d1 내지 dN)에 연결된다.

결합 회로(1)의 상술된 동작은 결함 블록 설정부(170)에 저장된 결함 블록 정보(제 1 결함 블록 정보 및 제 2 결함 블록 정보를 포함하는; 추후 설명될) 및 억세스 정보를 근거로 실행된다.

도 1은 결합 회로(1) 및 결함 블록 설정부(170)의 구조를 설명하는 회로도이다. 도 2에서는 설명을 간략화하기 위해 M = 1 및 N = 2라 가정된다. 따라서, 도 2에 설명되는 모범적인 구조에서는 3개의 데이터선들(내부 데이터선(D1, D2) 및 여분 데이터선(165)) 중에서 2개의 데이터 선들이 선택되고, 선택된 데이터선은 2개의 외부 데이터선(d1, d2)에 연결된다.

결함 블록 설정부(170)는 결함 어드레스 비교 회로(2)를 포함한다. 결함 어드레스 비교 회로(2)에는 다수의 노말 메모리 블록(블록#1 내지 블록#Q) 중 결함 메모리 셀을 포함하는 노말 메모리 블록을 나타내는 정보(이후 "제 1 결함 블록 정보"라 칭하여지는)가 저장된다. 비트 A0 및 A1으로 나타내지는 억세스 정보가 결함 메모리 셀을 포함하는 노말 메모리 블록을 지시하는 경우(즉, 억세스 정보가 제 1 결함 블록 정보와 일치되는 경우), 결함 어드레스 비교 회로(2)로부터의 출력(C)은 "1"(HIGH 레벨)이다. 결함 어드레스 비교 회로(2)의 특정한 구조는 도 3을 참고로 추후 설명된다.

휴즈(fuse)(601) 및(602)는 제 1 결함 블록 정보로 나타내지는 노말 메모리 블록(결함 메모리 블록)내에 포함된 메모리 셀 중에서 결함 메모리 셀을 나타내는 제 2 결함 블록 정보를 기록하도록 동작한다.

예를 들어, 결함 메모리 블록내에서, 내부 데이터선(D1)에 연결된 메모리 셀이 결함을 포함하면, 휴즈(601, 602)는 모두 절단된다. POR 신호는 와이어(610)에 입력된다. POR 신호는 SRAM 디바이스(100)가 ON 상태로 될 때 HIGH 레벨 펄스가 발생되는 신호이다. 휴즈(601, 602)가 모두 절단되는 경우, SRAM 디바이스(100)의 활성화에 응답하여 펄스가 와이어(610)에 인가될 때, 와이어(611, 612)는 모두 LOW 레벨로 전이된다. 억세스 정보가 결함 어드레스 비교 회로(2)에 저장된 제 1 결함 블록 정보와 일치할 때, 즉 결함 메모리 블록이 억세스될 때, 전달 게이트(621, 622)는 모두 개방(open)(즉, 전도)된다. 전달 게이트(621, 622)가 개방될 때, 와이어(631, 632)는 모두 LOW 레벨로 전이된다. 그 결과로, 전달 게이트(641, 642)는 개방되고, 전달 게이트(651, 652)는 폐쇄(close)된다. 따라서, 내부 데이터선(D2)은 외부 데이터선(d1)에 연결되는 반면, 여분 데이터선(165)은 외부 데이터선(d2)에 연결된다.

유사하게, 결함 메모리 블록내에서, 내부 데이터선(D2)에 연결된 메모리 셀이 결함을 포함하면, 휴즈(602)만이(휴즈(601)는 아니고) 절단된다. 그 결과로, 내부 데이터선(D1)은 외부 데이터선(d1)에 연결되는 반면, 여분 데이터선(165)은 외부 데이터선(d2)에 연결된다.

그래서, 결함 메모리 블록이 억세스되는 경우(즉, 억세스 정보가 결함 어드레스 비교 회로(2)에 저장된 제 1 결함 블록 정보와 일치하는 경우), 결함 메모리 셀에 연결되지 않은 N 개의(도 2에 도시된 예에서는 N = 2) 내부 데이터선 중 일부 뿐만 아니라 여분 데이터선(165)이 N 개의 외부 데이터선(d1, d2)에 연결된다.

비결함 메모리 블록이 억세스되는 경우(즉, 억세스 정보가 결함 어드레스 비교 회로(2)에 저장된 제 1 결함 블록 정보와 일치하지 않는 경우), 결함 어드레스 비교 회로(2)로부터의 출력(C)은 "0"(LOW 레벨)이다. 그 결과로, 트랜지스터(671, 672)는 ON 상태로 되므로, 와이어(631, 632)는 HIGH 레벨로 전이된다. 전달 게이트(651, 652)는 개방되는 반면, 전달 게이트(641, 642)는 폐쇄된다. 그 결과로, 내부 데이터선(D1)은 외부 데이터선(d1)에 연결되는 반면, 내부 데이터선(D2)은 외부 데이터선(d2)에 연결된다. 다른 말로 하면, N 개의 내부선(D1, D2)이 외부 데이터선(d1, d2)에 연결된다.

상기에 설명된 바와 같이, 결합 회로(1)는 억세스 정보에 의존하여 다른 동작을 실행한다. 특별히, 결합 회로(1)는 비록 다른 경우에서 여분 데이터선(165)이 사용되지 않더라도, 결함 어드레스 비교 회로(2)로부터의 출력(C)이 "1"인 경우(즉, 억세스되는 블록이 결함 메모리 셀을 포함하는 경우) 여분 데이터선(165)이 사용되도록(즉, 여분 데이터선(165)이 N 개의 외부 데이터선 중 하나에 연결되도록) 제어된다.

또한, N 개의 내부 데이터선 중에서, 결합 회로(1)는 결함 메모리 셀에 연결된 것 이외의 내부 데이터선 뿐만 아니라 M개의(적어도 하나) 여분 데이터선을 N 개의 외부 데이터선에 소정의 순서로 연결시킨다; 이는 쉬프트 동작이라 칭하여진다. 여기서, "소정의 순서로" 일어나는 이러한 쉬프트 동작은 다음 의미를 갖는다: 결함 메모리 셀에 연결된 것 이외의 내부 데이터 선과 M개의(적어도 하나) 여분 데이터선 중, 도 2에서 보다 우측에 위치하는 데이터선은 도 2에서 보다 우측에 위치하는 외부 데이터선에 연결된다. 예를 들어, 내부 데이터선(D2) 및 여분 데이터선(165)이 외부 데이터선(d1, d2)에 연결된다고 가정하면, 여분 데이터선(165)은 외부 데이터선(d2)에 연결되고(선(165) 및(d2)이 도 2에서 각각(D2) 및(d1) 보다 우측에 위치하기 때문에), 내부 데이터선(D2)은 외부 데이터선(d1)에 연결된다. 그래서, "소정의 순서"는 결합 동작이 일어날 것으로 가정되는 시간 순차라기 보다는 공간상의 순서(즉, 공간상의 위치에 대한 순서)를 칭하는 것으로 생각된다. 결합 회로(1)에 의해 실행되는 쉬프트 동작에 따라, 결함 메모리 셀에 연결되지 않은 내부 데이터선 및 M개의(적어도 하나) 여분 데이터선의 공간적 순서가 대응하는 외부 데이터선의 공간상 순서와 동일한 이점이 있으므로, 결합 와이어가 서로 교차할 필요가 없다.

도 3a는 결함 어드레스 비교 회로(2)의 구조를 설명하는 회로도이다. 도 3a에 도시된 결함 어드레스 비교 회로(2)는 다수의(Q개) 노말 메모리 블록을 포함하는 SRAM 어드레스(100)의 실시예에 적응되고, 여기서 Q는 4이다. 각 노말 메모리 블록(블록#1 내지 #4)은 SRAM 디바이스(100)에 입력되는 어드레스의 상위 2 비트(A0 및 A1)로 나타내질 수 있다. 4개의 노말 메모리 블록(블록#1 내지 #4) 중 어느 것이 결함 메모리 셀을 포함하는가를 나타내는 정보는 휴즈(21, 22)를 통해 미리 프로그램된다. 그래서, 결함 어드레스 비교 회로(2)는 다수의 노말 메모리 블록(블록#1 내지 #4) 중 어느 것이 결함 메모리 셀을 포함하는가를 나타내는 정보(즉, 제 1 결함 블록 정보)를 포함한다.

결함 어드레스 비교 회로(2)는(A0 및 A1)으로 나타내지는 억세스 정보가 제 1 결함 블록 정보와 일치하는지의 여부를 근거로 억세스되는 노말 메모리 블록이 결함 메모리 셀을 포함하는가 여부를 결정한다.

비트(A1)에 대한 정보는 휴즈(21)에 프로그램된다. 비트(A0)에 대한 정보는 휴즈(22)에 프로그램된다. 용장도(redundancy) 사용에 대한 정보는 휴즈(23)에 프로그램된다. 여기서 사용되는 "용장도 사용에 대한 정보"는 SRAM 디바이스(100)에서 결함 메모리 셀이 회복되어야 하는가 여부에 대한 정보이다.

POR 신호는 와이어(320)에 입력된다. POR 신호에 응답하여, SRAM 디바이스(100)가 ON 상태로 된 이후에는 휴즈(21)가 절단되었나 여부에 대한 정보(휴즈(21)의 프로그램 정보)가 와이어(321)에 나타난다.

도 3b는 억세스되는 노말 메모리 블록과 억세스 정보 사이의 관계를 도시하는 테이블이다. 예를 들어, 블록#1이 억세스되는 경우, 억세스 정보(A0 = "0", A1 = "0")는 외부적으로 SRAM 디바이스(100)에 입력된다.

도 4는 휴즈(21)가 절단된 경우와 휴즈(21)가 절단되지 않은 경우 와이어(321)에 나타나는 신호 파형을 설명하는 파형도이다. 파형(401)은 휴즈(21)가 절단되지 않은 경우 와이어(321)에 나타나는 신호 파형이다. 파형(402)은 휴즈(21)가 절단된 경우에 와이어(321)에 나타나는 신호 파형이다. 그래서, SRAM 디바이스(100)가 ON 상태로 된 이후에, 휴즈(21)의 프로그램된 상태(비트 A1의 정보)는 와이어(321)에 반영된다. 유사하게, 도 3a에 도시된 와이어(322, 323)는 각각 비트 A1의 정보와 용장도 사용에 대한 정보를 반영한다.

각 휴즈를 절단함으로서, 프로그래밍 소자(21 내지 23)의 프로그램 상태는 "0"을 나타낸다. 한편, 각 휴즈를 절단하지 않음으로서, 프로그래밍 소자(21 내지 23)의 프로그램 상태는 "1"을 나타낸다.

예를 들어, 도 3a에 도시된 결함 어드레스 비교 회로(2)에서, 비트 A1의 정보는 "0"으로 프로그램되고(휴즈(21)를 절단함으로서); 비트 A0의 정보는 "0"으로 프로그램되고(휴즈(22)를 절단함으로서); 또한 용장도 사용에 대한 정보는 "1"로 프로그램된다(휴즈(23)를 절단하지 않음으로서). 이 경우, 3-입력 AND 회로(24)로부터의 출력(C)은 억세스 정보가(A1 = "1", A0 = "1")을 나타낼 때만 값 "1"을 취할 수 있다. 즉, 3-입력 AND 회로(24)로부터의 출력(C)은 블록#4이 결함 메모리 셀을 포함하고 블록#4이 억세스되는 경우에만 값 "1"을 취한다. 제 1 결함 블록 정보는 휴즈(22)의 프로그램 상태를 비트-반전하고 휴즈(21)의 프로그램 상태를 비트-반전함으로서 나타내진다.

도 2 및 도 3a를 참고로 설명된 바와 같이, 결함 블록 설정부(170)는 휴즈(601, 602)(도 2) 및 휴즈(21, 22)(도 3a)를 포함한다. 제 1 결함 블록 정보 및 제 2 결함 블록 정보는 이들 휴즈에 저장된다. 휴즈(601, 602, 21, 22)는 큰 전류가 휴즈를 통해 흐르도록 허용함으로서 절단될 수 있는 전류 휴즈, 레이저 광빔을 사용함으로서 절단될 수 있는 레이저 휴즈, 또는 고저항 상태(절단 상태)에서 저저항 상태(비절단 상태)로 레이저 조사를 통해 프로그램될 수 있는 레이저 휴즈, 또는 다른 휴즈를 포함할 수 있다. 각 휴즈(601, 602, 21, 및/또는 22)로는 비휘발성 프로그래밍 수단이 사용될 수 있다.

도 5a 및 도 5b는 SRAM 디바이스(100)의 동작 타이밍을 설명하는 파형도이다. 도 5a에 도시된 바와 같이, 메인 워드선(MWL)상의 신호(201)와 분할 워드선 선택선(Bn)(즉, 도시된 예에서는 B1, B2, 및 B3)상의 신호(202 내지 204)는 대응하는 분할 워드선(즉, 도시된 예에서는 분할 워드선 1, 2, 및 3; 결과적으로 신호 205 내지 207)을 활성화시킨다. 도 5a에서, 각 신호 파형의 상승 부분은 활성화된 상태를 나타내고, 각 레벨 부분은 활성화되지 않은 상태를 나타낸다.

각 여분 워드선은 분할 워드선 선택선(Bn)상의 신호(202 내지 204)로부터 독립적으로(즉, 그 분할 워드선의 어드레스로부터 독립적으로), 대응하는 열에 대한 메인 워드선과 유사한 타이밍으로 활성화되도록(도 5a에서 신호(208)로 예시화된 바와 같이) 제어된다. 다른 방법으로, 각 여분 워드선은 분할 워드선 선택선(Bn)상의 신호(202 내지 204) 중 하나에 따라(즉, 도 5a 및 도 5b에 도시된 예에서는신호(203)), 결함 메모리 셀을 포함하는 노말 메모리 블록내의 분할 워드선이 활성화될 때 활성화되도록(도 5b에서 신호(209)로 예시화된 바와 같이) 제어된다.

도 5a에 도시된 신호(208)의 타이밍으로 활성화되는 여분 워드선은 메인 워드선(MWL)이 활성화될 때마다 대응하는 열의 여분 워드선이 활성화되는 것(선택되는 것)을 의미한다. 이는 도 1에 도시된 여분 워드선 선택선(S1)이 항상 "1"(HIGH 레벨)로 유지되도록 보장함으로서 이루어질 수 있다. 이 경우에는 억세스되고 있는 노말 메모리 블록이 결함 메모리 블록을 포함하는가 여부에 관계없이(즉, 억세스 정보로부터 독립적으로), 대응하는 열의 메인 워드선과 동시에 각 여분 워드선이 선택된다(활성화된다). 도표 1은 이 경우에 여분 워드선 선택선(S1)에 대한 선택 구조를 설명한다.

도표 1: 억세스 정보로부터 독립적으로, 각 여분 워드선이 대응하는 열의 메인 워드선과 동시에 활성화된다.

결함 메모리 셀을 포함하는 블록	여분 워드선 선택선
없을 때	S1 = 1	S1:"1"(언제나 선택)
#1	S1 = 1	S1:"1"(언제나 선택)
#2	S1 = 1	S1:"1"(언제나 선택)
#3	S1 = 1	S1:"1"(언제나 선택)
...	...	...
#Q	S1 = 1	S1:"1"(언제나 선택)

도표 1에 도시된 여분 워드선 선택선(S1)에 대한 선택 구조에 따라, 도 1에 도시된 SRAM 디바이스(100)의 여분 워드선 선택선(S1)은 현재 적용되는 직류하에서 "1"로 고정된다. 이 경우, 메모리 셀로의 억세스가 일어나지 이전에 통과되어야 하는 게이트 수가 노말 메모리 블록과 여분 메모리 블록 사이에서 동일하므로, 노말 메모리 블록과 여분 메모리 블록 사이의 타이밍 조정과 연관된 문제점이 제거될수 있다는 이점이 제공된다.

다른 방법으로, 억세스되는 노말 메모리 블록이 결함 메모리 셀을 포함하는가 여부에 관계없이(즉, 억세스 정보로부터 독립적으로) 이루어지는 대응하는 열에서의 메인 워드선과 여분 워드선의 동시 선택은 SRAM 디바이스(100)에 여분 워드선 선택선(S1)을 제공하기 보다는 대응하는 메인 워드선에 각 여분 워드선을 직접 연결함으로서 이루어질 수 있다.

도 6은 도 1에 도시된 여분 워드선 선택선(S1)을 제공하지 않고, 각 여분 워드선이 대응하는 메인 워드선에 직접 연결되는 SRAM 디바이스(100a)의 구조를 설명하는 블록도이다. 도 6에서는 도 1에 또한 나타나는 구성 소자가 사용된 것과 똑같은 번호로 나타내지고, 연관된 설명이 생략된다. 도 1에 도시된 SRAM 디바이스(100)와 SRAM 디바이스(100a) 사이의 주요 차이점은 SRAM 디바이스(100a)에서 여분 메모리 블록(160)으로부터 AND 회로(3)가 생략된다는 점이다. SRAM 디바이스(100a)에서는 각 여분 워드선(SWL)이 대응하는 열의 메인 워드선(MWL)에 의해 직접 활성화된다. AND 회로(3)의 생략으로 인하여, SRAM 디바이스(100a)는 SRAM 디바이스(100)에 의해 발생되는 것과 관련되는 면적 불이익을 감소시키는 이점을 제공한다.

여분 워드선이 도 5b에 도시된 신호(209)의 타이밍으로 활성화된다는 것은 결함 메모리 셀을 포함하는 노말 메모리 블록이 억세스될 때만 활성화된 메인 워드선(MWL)에 대응하는 열의 여분 워드선이 활성화된다(선택된다)는 것을 의미한다. 이는 도 1에 도시된 SRAM 디바이스(100)에서 결함 메모리 셀을 포함하는 노말 메모리 블록을 억세스할 때 여분 워드선 선택선(S1)에 HIGH 레벨 신호를 입력함으로서, 또한 다른 방법으로 LOW 레벨 신호를 입력함으로서 이루어질 수 있다. 예를 들면, 이는 결함 어드레스 비교 회로(2)(도 3a를 참고로 설명된)로부터 출력(C)을 여분 워드선 선택선(S1)에 입력함으로서 이루어질 수 있다. 이 경우에, 여분 워드선은 필요에 따라(즉, 각 분할 워드선의 어드레스에 의존하여) 활성화된다. 그 결과로, 여분 워드선이 도 5a에 도시된 신호(208)의 타이밍으로 활성화되는 경우와 비교해 전력 소모가 감소되는 이점이 제공된다. 도표 2는 이 경우에서 여분 워드선 선택선(S1)에 대한 선택 구조를 설명한다.

도표 2: 억세스 정보에 따라(즉, 결함 메모리 셀을 포함하는 노말 메모리 블록이 억세스될 때) 여분 워드선이 활성화된다.

결함 메모리 셀을 포함하는 블록	여분 워드선 선택선
없을 때	S1 = 0	S1:"0"(언제나 비선택)
#1	S1 = B1	S1: "B1"이 선택되면 선택; 또는 "B1"이 선택되지 않으면 비선택
#2	S1 = B2	S1: "B2"이 선택되면 선택; 또는 "B2"이 선택되지 않으면 비선택
#3	S1 = B3	S1: "B3"이 선택되면 선택; 또는 "B3"이 선택되지 않으면 비선택
...	...	...
#Q	S1 = BQ	S1: "BQ"이 선택되면 선택; 또는 "BQ"이 선택되지 않으면 비선택

두 구조 중 하나, 즉 여분 워드선이 억세스 정보로부터 독립적으로 활성화되는 구조 또는 여분 워드선이 억세스 정보에 따라 활성화되는 구조는 더 높은 우선순위가 디바이스 면적나 동작 타이밍의 감소 또는 전력 경제성에 주어져야 하는가 여부에 의존하여 임의적으로 선택될 수 있다.

도 1에 도시된 SRAM 디바이스(100)에서 M이 2 이상이 되도록 M개의 여분 데이터선이 여분 메모리 블록(160)에 연결되는 경우, 2개 칼럼 이상의 노말 메모리 블록(블록#1 내지 블록#Q)이 결함 메모리 셀을 포함하더라도, SRAM 디바이스(100)를 회복하는 것이 가능하다. 이 경우에는 도 2에 설명된 바와 같은 결함 블록 설정부(170)가 M개 제공된다. 이 경우, M개의 결함 블록 설정부(170)는 각각 결함 메모리 셀을 포함하는 다수의 노말 메모리 블록(블록#1 내지 블록#Q) 중 하나 이상을 나타내는 제 1 결함 블록 정보, 뿐만 아니라 제 1 결함 블록 정보로 나타내지는 노말 메모리 블록의 메모리 셀 중에서 결함을 포함하는 메모리 셀을 나타내는 제 2 결함 블록 정보를 저장한다.

일반적으로, 소정의 자연수 M에 대해, 결함 메모리 셀이 억세스될 때(즉, 억세스 정보가 결함 어드레스 비교 회로(2)에 저장된 제 1 결함 블록 정보와 일치할 때), 결함 메모리 셀에 연결되지 않은 N 개의 내부 데이터선 중 일부와 M개의(하나 이상) 여분 데이터선 중 적어도 하나는 N 개의 외부 데이터선에 연결된다.

상술된 바와 같이, 본 발명의 SRAM 디바이스에 따라, 결함 메모리 셀을 포함하는 다수의 노말 메모리 블록 중 적어도 하나를 나타내는 제 1 결함 블록 정보는 결함 블록 설정부에 저장된다. 제 1 결함 블록 정보가 억세스 정보와 일치하는지의 여부에 의존하여, 결합 회로는 제 1 결함 블록 정보로 나타내지는 노말 메모리 블록내의 결함 메모리 셀에 연결되지 않은 N 개 내부 데이터선 중 일부와 하나 이상의 여분 데이터선 중 적어도 하나를 N 개 외부 데이터선에 연결하거나, N 개의 내부 데이터선을 N 개의 외부 데이터선에 연결한다.

결합 회로가 제 1 결함 블록 정보로 나타내지는 노말 메모리 블록내의 결함 메모리 셀에 연결되지 않은 N 개 내부 데이터선 중 일부와 하나 이상의 여분 데이터선 중 적어도 하나를 N 개의 외부 데이터선에 연결하는 경우, 결함 메모리 셀에 연결된 내부 데이터선은 어떠한 것도 외부 데이터선에 연결되지 않는다. 대신에, 하나 이상의 공간 데이터선 중 적어도 하나가 외부 데이터선에 연결된다. 그래서, 결함 메모리 셀은 여분 메모리 블록내의 메모리 셀로 대치된다.

여분 메모리 블록에 포함된 메모리 셀은 제 1 결함 블록 정보로 나타내지는 노말 메모리 블록에 포함된 결함 메모리 셀을 대치하는데 사용된다. 다수의 노말 메모리 블록 중 어느 것이 결함 메모리 셀을 포함하는가에 관계없이, 그 노말 메모리 블록을 지시하는 제 1 결함 블록 정보는 결함 블록 설정부에 저장될 수 있고, 그에 의해 여분 메모리 블록에 포함된 메모리 셀은 그 노말 메모리 블록에서 결함 메모리 셀을 대치하는데 사용될 수 있다. 그래서, 각 노말 메모리 블록에 여분 메모리 블록을 제공하거나, 각 블록에 결합 회로를 제공할 필요가 없다. 결과적으로, 단일 SRAM 디바이스에 의해 점유되는 면적이 감소될 수 있고, 그에 의해 SRAM 디바이스에 의해 발생되는 면적 불이익을 감소시키게 된다.

본 발명의 범위 및 의도에서 벗어나지 않고 종래 기술에 숙련된 자에 의해 다양한 다른 수정이 용이하게 이루어질 수 있음이 명백하다. 따라서, 여기서 첨부된 청구항의 범위는 여기서 설명된 설명에 제한되는 것으로 의도되기 보다는 청구항이 폭넓게 구성되는 것으로 의도된다.

Claims

SRAM 디바이스에 있어서,

데이터를 저장하는 N 개의 노말 메모리 셀들을 각각 포함하는 복수의 노말 메모리 블록들로서, N은 자연수인, 상기 복수의 노말 메모리 블록들과;

데이터를 저장하는 하나 이상의 여분 메모리 셀들을 포함하는 여분 메모리 블록과;

상기 복수의 노말 메모리 블록들 중에서 결함 노말 메모리 셀을 포함하는 노말 메모리 블록을 나타내는 제 1 결함 블록 정보를 저장하는 결함 블록 설정부와;

상기 복수의 노말 메모리 블록들의 각각에 포함되는 N 개의 노말 메모리 셀들에 각각 연결된 N 개의 내부 데이터선들로서, 상기 N 개의 내부 데이터선들은 억세스 정보에 의해 지정된 복수의 노말 메모리 블록들 중 하나에 포함되는 N 개의 노말 메모리 셀들에 저장된 데이터를 판독하는데 사용되며, 상기 억세스 정보는 외부적으로 상기 SRAM 디바이스에 입력되는, 상기 N 개의 내부 데이터선들과;

상기 여분 메모리 블록에 포함된 하나 이상의 여분 메모리 셀들로부터 데이터를 판독하기 위해 상기 여분 메모리 블록에 연결된 하나 이상의 여분 데이터선들과;

N 개의 외부 데이터선들로서, 이를 통해 상기 SRAM 디바이스가 데이터를 출력하는, 상기 N 개의 외부 데이터선들과;

상기 제 1 결함 블록 정보가 억세스 정보와 일치하는지의 여부에 따라, 상기 제 1 결함 블록 정보에 의해 나타낸 노말 메모리 블록내의 결함 노말 메모리 셀에 연결되지 않은 상기 N 개의 내부 데이터선들 중 내부 데이터선들 및 하나 이상의 여분 데이터선들 중의 적어도 하나를 상기 N 개의 외부 데이터선들에 연결하거나, 상기 N 개의 내부 데이터선들을 상기 N 개의 외부 데이터선들에 연결하는 결합 회로를 구비하는, SRAM 디바이스.
제 1 항에 있어서,

상기 결함 블록 설정부는 상기 제 1 결함 블록 정보에 의해 나타낸 노말 메모리 블록에 포함된 N 개의 노말 메모리 셀들 중 결함 노말 메모리 셀을 나타내는 제 2 결함 블록 정보를 더 저장하는, SRAM 디바이스.
제 2 항에 있어서,

상기 결함 블록 설정부는 상기 제 1 결함 블록 정보 및 제 2 결함 블록 정보를 저장하는 비휘발성(non-volatile) 프로그래밍 수단을 구비하는, SRAM 디바이스.
제 1 항에 있어서,

상기 여분 메모리 블록은 상기 여분 메모리 블록에 포함된 하나 이상의 여분 메모리 셀들 중 적어도 하나에 연결되는 여분 워드선(word line)을 포함하고;

상기 여분 워드선은 억세스 정보로부터 독립적으로 활성화되는, SRAM 디바이스.
제 1 항에 있어서,

상기 여분 메모리 블록은 상기 여분 메모리 블록에 포함된 하나 이상의 여분 메모리 셀들 중 적어도 하나에 연결된 여분 워드선을 포함하고;

상기 여분 워드선은 상기 억세스 정보에 따라 활성화되는, SRAM 디바이스.
제 1 항에 있어서,

상기 결합 회로는 상기 결함 노말 메모리 셀에 연결되지 않은 상기 N 개의 내부 데이터선들 중의 데이터 선들과 상기 하나 이상의 여분 데이터선들 중의 적어도 하나를 상기 N 개의 외부 데이터선들에 소정의 순서로 연결하는, SRAM 디바이스.
제 1 항에 있어서,

상기 SRAM 디바이스는 메인 워드선(main word line)을 더 구비하고;

상기 복수의 노말 메모리 블록들의 각각은 상기 복수의 노말 메모리 블록들의 각각에 포함되는 N 개의 노말 메모리 셀들에 연결되는 분할 워드선(split word line)을 더 포함하고;

상기 복수의 노말 메모리 블록들의 각각에 포함된 분할 워드선은 상기 메인 워드선에 연결되는, SRAM 디바이스.