KR100314889B1

KR100314889B1 - 개별적으로어드레스가능한유니트가결합된메모리셀을갖춘반도체메모리및반도체메모리작동방법

Info

Publication number: KR100314889B1
Application number: KR1019960005236A
Authority: KR
Inventors: 빌리발트 마이어
Original assignee: 칼 하인쯔 호르닝어; 지멘스 악티엔게젤샤프트
Priority date: 1995-03-02
Filing date: 1996-02-29
Publication date: 2002-02-28
Also published as: US5671184A; TW297897B; EP0730231A3; EP0730231A2; JPH08273389A; KR960035642A; DE19507312C1

Abstract

반도체 메모리는 메모리 블록, 비트라인 또는 워드라인과 같은 어드레싱가능한 개별 유니트(6)로 통합된 메모리셀, 및 유니트(6)에 접속된 어드레스 디코더회로(5)를 포함한다. 반도체 메모리의 어드레스 단자(1)와 어드레스 디코더회로(5) 사이에는 프로그래밍가능한 어드레스 변환장치(10)가 배치된다. 상기 어드레스 변환장치(10)는 입력(2), 및 상기 입력(2)의 각각에 대해 대응하는 출력(3)을 포함한다. 상기 입력(2)은 각각 어드레스 단자(1)중 하나에 접속되고, 상기 출력(3)는 어드레스 디코더회로(5)에 접속된다. 어드레스 변환장치(10)는, 프로그래밍되지 않은 상태에서 대응하는 입력(2)에 인가되는 외부 어드레스 신호(4)와 동일한 내부 어드레스 신호(7)를 그것의 각 출력(3)에 출력하도록 설계된다. 어드레스 변환장치(10)는, 그것의 출력(3) 중 적어도 하나에 대응하는 입력(2)에 인가되는 외부 어드레스 신호(4)와는 다른 신호를 내부 어드레스 신호(7)로서 출력함으로써, 적어도 부분적으로 유니트(6)의 어드레스 변경이 이루어지는 방식으로 프로그래밍될 수 있다.

Description

개별적으로 어드레스가능한 유니트가 결합된 메모리 셀을 갖춘 반도체 메모리 및 반도체 메모리 작동 방법

본 발명은 개별적으로 어드레스가능한 유니트가 결합된 메모리 셀과, 상기 유니트에 접속된 어드레스 디코더 회로, 및 어드레스 단자를 포함하고, 어드레스 디코더 회로(5)를 통해 유니트를 어드레스하기 위해 외부 어드레스 신호가 상기 어드레스 단자에 인가되며, 외부 어드레스 신호가 외부 어드레스를 형성하도록 구성된 반도체 메모리에 관한 것이다. 본 발명은 또한 상기 반도체 메모리의 동작 방법에 관한 것이다.

특정 용도를 위한 반도체 메모리의 유용성은, 특히 반도체 메모리가 에러가 있는 메모리 셀을 포함하는지의 여부, 또는 에러가 있는 메모리 셀의 수 및 공간적 분포가 어떤지에 의해 결정된다. 반도체 메모리의 제조시 모든 메모리 셀이 에러를 갖지 않도록 하는 것은 일반적으로 불가능하다. 예를 들어, 오디오 분야와 같이 에러가 없는 완벽한 메모리가 필요하지 않은 경우가 있기는 하지만, 이 경우에도 한정된 수의 에러가 있는 메모리 셀 만이 허용될 수 있고 에러가 있는 메모리 셀의 국부적인 축적과 관련된 제약이 있다. 따라서, 반도체 메모리 제조에서의 주목적은 예를 들어, 컴퓨터 메모리에 요구되는 바와 같은 최고 품질에 대한 요구를 충족시키는 반도체 메모리를 제조하는 것이다.

허용될 수 있는 에러 수 또는 에러 밀도 또는 에러가 없는 완벽한 메모리를 위한 상기 목적을 달성하기 위해서, 리던던트 워드라인 및/또는 리던던트 비트라인을 제공하는 방법은 공지되어 있다. 반도체 메모리의 제조와 관련해서 수행되는 테스트에 있어서 에러가 있는 메모리 셀이 존재하는 것으로 검출되면, 상기 리던던트 라인은 에러가 있는 메모리 셀을 포함하는 워드라인 또는 비트라인으로 대체될 수 있다.

비트라인, 워드라인 및 메모리 블록은 각각 행 어드레스, 열 어드레스 또는 블록 어드레스에 의해 어드레스가능한 메모리 셀의 유니트이다.

메모리 셀의 리던던트 유니트를 제공하는데는 추가의 비용이 수반되기 때문에, 리던던트 유니트 수는 제한된다. 따라서, 리던던트 유니트를 사용했음에도 불구하고, 메모리로 사용할 수 없는 에러가 있는 메모리 셀이 여전히 존재할 수 있다.

본 발명의 목적은 에러가 있는 메모리 셀이 존재하더라도 메모리의 이용 가능성을 개선시킬 수 있는 반도체 메모리 및 그 동작 방법을 구성하는 것이다.

본 발명의 반도체 메모리는 어드레스 변환 장치(10)가 프로그램된 상태에서는 적어도 하나의 출력(3)에 상기 출력(3)과 상응하는 입력(2)으로 인가된 외부 어드레스 신호(4)와는 다른 내부 어드레스 신호(7)를 출력하고, 내부 어드레스 신호(7)는 프로그램되지 않은 상태에서와 달리 프로그램된 상태에서는 적어도 2개의 출력(3)에서 서로 교체되어, 외부 어드레스에 대하여 적어도 부분적으로 유니트(5)가 재어드레스되는 것을 특징으로 한다.

또한, 상기 반도체 메모리의 작동 방법은 소정의 어드레스 값을 갖는 외부 어드레스가 어드레스 단자(1)에 인가될 때, 내부 어드레스 신호(7)는 프로그램되지 않은 상태에서와 달리 프로그램된 상태에서는 적어도 2개의 출력(3)에게 서로 교체되어, 어드레스 변환 단계를 수행하지 않고 소정의 어드레스 값을 갖는 외부 어드레스가 인가될 때와 다른 유니트(6)가 어드레스되는 방식으로 변환이 이루어지는 것을 특징으로 한다.

다수의 메모리 셀을 포함하며 개별적으로 어드레스가능한 유니트는 예컨대 메모리 블록, 비트라인 또는 워드라인일 수 있다.

어드레스 단자에 인가되는 외부 어드레스의 변환에 의해, 메모리 셀의 에러가 있는 유니트는 외부 어드레스에 의해 어드레스가능한 큰 메모리 영역을 생성하도록 에러가 없는 유니트로 교체될 수 있다. 이 경우, 메모리의 동작은 에러가 없는 메모리 영역에 국한될 수 있다. 이 방법은 공지된 반도체 메모리와 동일한 수율을 얻기 위해 보다 적은 리던던트 유니트가 필요하거나 또는 리던던트 유니트 수가 동일할 때는 얻어질 수 있는 수율이 향상된다는 장점을 갖는다. 본 발명에 따른 어드레스 변환이 이루어지는 메모리는 에러가 없는 유니트를 갖는 메모리와 비교해서 에러가 있는 메모리 셀을 포함하는 유니트 만큼 줄어든 메모리 용량을 갖는다.

변환에 의해 에러가 있는 메모리 셀을 갖는 유니트는 논리 어드레스 공간의 가장자리 영역에 배치되는 것이 특히 바람직하다. 이 경우에는 나머지 유니트가 특히 간단히 이용될 수 있는데, 그 이유는 나머지 유니트가 어드레스와 관련하여 인접한 메모리 영역으로서 외부에서 어드레스가 가능하기 때문이다. 이러한 방식으로, 예를 들어 에러가 없는 메모리 영역에 대해 0을 외부 어드레스로 시작할 수 있다. 이것은 통상 용도의 통상 어드레스에 상응한다.

본 발명은 에러가 있는 메모리 셀을 포함하는 유니트를 대신하여 소정의 외부 어드레스로 어드레스 변환없이 에러가 없는 메모리 셀을 포함하는 유니트의 어드레스를 가능하게 한다. 이 경우, 유니트의 내부 어드레스는 변경되지 않는다.

어드레스 변환은 이하 간단하게 수행된다 : 외부 어드레스 신호중 적어도 하나가 메모리에서 어드레스 변환 장치에 의해 내부적으로 반전되는 방식으로 행해진다. 이러한 방식으로, 외부 어드레스에서 특정 유니트가 어드레스되는 것을 확인할수 있다.

본 발명에 따른 어드레스 변환을 수행하기 이전에, 에러가 있는 메모리 셀을 포함하는 유니트가 대응 리던던트 유니트로 대체되는 경우, 반도체 메모리의 이용가능한 어드레스 공간은 매우 커진다. 다음, 여전히 존재하고 있는 에러가 있는 메모리 셀을 포함하는 보다 적은 수의 유니트에 대해서만 어드레스 변환이 수행된다. 상기 방법에 의해 리던던트 유니트의 사용에 따른 수율이 더욱 증가된다.

어드레스 변환 장치의 프로그램은 가역적으로 또는 비가역적으로 행해질 수 있도록 설계될 수 있다. 가역적 프로그램의 경우에서 추가의 메모리 셀이 에러를 가지면, 어드레스 변환 장치가 후에 재프로그램되어, 재차 최상의 (그러나 더 작은) 메모리 영역이 이용될 수 있다.

본 발명의 또다른 실시예는 특허청구의 범위의 종속항에 제시된다.

본 발명을 첨부된 도면을 참고로 설명하면 하기와 같다.

제 1 도는 본 발명에 중요한 반도체 메모리의 필수 구성 요소만을 나타낸다. 반도체 메모리는 다수의 메모리 셀을 갖는 개별적으로 어드레스가능한 유니트(6)를 포함한다. 유니트(6)는 반도체 메모리의 비트라인, 워드라인 또는 메모리 블록일 수 있다. 드라이버 및 버퍼와 같은 또다른 통상의 부품은 도시되어 있지 않다.

입력(2) 및 출력(3)을 갖는 프로그램가능한 어드레스 변환 장치(10)가 도시되어 있다. 입력(2)에 각각 하나의 출력(3)이 할당된다. 입력(2)은 반도체 메모리 각각의 어드레스 단자(1)에 접속되어, 외부 어드레스 신호(4)가 상기 어드레스 단자(1)에 인가될 수 있다.

어드레스 단자(1)에 동시에 인가되는 모든 외부 어드레스 신호(4)는 반도체 메모리의 외부 어드레스를 형성한다. 유니트(6)는 출력(3)에 접속된 어드레스 디코더 회로(5)를 통해 어드레스될 수 있다. 유니트(6)가 메모리 블록이면, 어드레스 디코더 회로(5)는 블록 디코더 회로이다. 유니트(6)가 비트라인 또는 워드라인이면, 어드레스 디코더 회로(5)는 비트 어드레스 디코더 회로 또는 워드 어드레스 디코더 회로이다.

어드레스 디코더 회로(5)의 구조는 본 발명에 있어 중요하지 않다. 예를 들어, 어드레스 디코더 회로(5)의 어드레스 디코딩은 다단계로 구성되거나 또는 중앙에서 이루어지며 어드레스된 유니트(6)를 직접 활성화시킬 수 있다. 어드레스 디코더 회로(5)는 제 1 도에 도시된 바와 같이, 다수의 분산된 어드레스 디코더(5a)를 포함할 수 있다. 각각의 어드레스 디코더(5a)는 하나의 유니트(6)에 할당되고, 한편으로는 상기 유니트(6)에 접속되고 다른 한편으로는 모든 출력(3)에 접속된다. 이러한 실시예는 예를 들어, 유니트(6)가 메모리 블록이고 어드레스 디코더(5a) 형태의 블록 디코더가 각각의 메모리 블록에 할당되는 경우의 실시예이다.

어드레스 변환 장치(10)는 프로그램되지 않은 상태에서는, 입력(2)으로 인가되는 외부 어드레스 신호(4)를 내부 어드레스 신호(7) 형태로 해당하는 출력(3)으로 전송함으로써, 어드레스 디코더 회로(5)는 내부 어드레스와 마찬가지로 변경되지 않은 형태로 어드레스 단자(1)에 인가되는 외부 어드레스를 수신하도록 설계된다. 메모리 테스트에서, 메모리의 원하는 사용을 위해 수 또는 분포 면에서 허용될 수 없는 에러가 있는 메모리 셀이 적어도 하나 이상의 유니트(6)에서 검출되면, 변환 장치(10)는 어드레스 단자(1)로 인가되는 외부 어드레스 대신에 어드레스 변환 장치(10)의 출력(3)으로 소정의 다른 내부 어드레스를 내부 어드레스로 인가하도록 프로그램될 수 있다. 이를 위해서는, 어드레스 변환 장치(10)에 의해 해당 입력으로 인가되는 외부 어드레스 신호(4)와는 다른 내부 어드레스 신호(7)가 그의 출력(3)중 적어도 하나에 인가되기만 하면 된다. 따라서, 에러가 있는 메모리 셀을 갖는 유니트(6)의 위치는 반도체 메모리의 논리 어드레스 공간에서 의도적으로 변경될 수 있다.

어드레스 변환장치(10)의 프로그램은 에러가 있는 메모리 셀을 갖는 유니트 (6)를, 반도체 메모리의 논리 어드레스 공간의 가장자리 영역내에 있도록 관련된 외부 어드레스의 값을 형성하는 것이 바람직하다. 이로 인해, 메모리가 원하는 용도로 사용될 수 있도록 하는 유니트(6)와의 연관 관계하에서 어드레스될 수 있는 최대 어드레스 공간이 얻어질 수 있다.

에러가 있는 메모리 셀을 갖는 유니트(6)의 어드레스 변환은 많은 경우에 에러가 없는 유니트(6)의 몇몇 또는 모두가 재어드레스되는 결과를 낳는다. 그러나, 이것은 중요하지 않다.

다수의 유니트(6)가 에러가 있는 메모리 셀을 포함하면, 적절한 알고리즘을 사용하여, 어드레스 변환 장치(10)의 선택된 실시예에서 에러가 있는 메모리 셀을 포함하는 모든 유니트(6)가 가급적 어드레스 공간의 가장자리 영역으로 이동되도록 하는 어드레스 변환 장치(10)의 프로그램이 이루어질 수 있다. 이 경우, 어드레스 변환 장치(10)가 이에 상응되도록 프로그램되어야 한다·

제 2 도는 어드레스 변환 장치(10)의 실시예의 일부를 나타낸다. 본 실시예에서는 어드레스 변환 장치(10)의 모든 입력(2) 및 그와의 관련 출력(3)에 대해 동일한 방식의 장치가 제공된다. XNOR 게이트(G)가 도시되어 있다. 상기 XNOR 게이트 (G)의 제 1 입력은 어드레스 변환 장치(10)의 입력(2)중 하나이다. XNOR 게이트(G)의 출력은 어드레스 변환 장치(10)의 관련 출력(3)이다.

XNOR 게이트(G)의 제 2 입력은 리코딩 유니즈(U)의 출력(A)에 접속된다. 이 실시예에서, 리코딩 유니트(U)는 반도체 메모리의 제 1 전위(Vx) 및 제 2 전위(Vy) 사이의 직렬 회로(S)를 포함한다. 상기 제 1 전위(Vx)는 예를 들어, 반도체 메모리에 인가되는 외부 공급 전위 또는 내부에서 발생된 공급 전위일 수 있다. 제 2전위(Vy)는 기준 전위, 예컨대 접지일 수 있다.

직렬 회로(S)는 제 1 전위(Vx)에 접속된 프로그램가능한 제 1 소자(F1)를 포함한다. 리코딩 유니트(U)의 출력(A)을 형성하는 회로 노드는 상기 제 1 소자(F1)와 제 1 소자(F1)에 접속된 저항(R1) 사이에 접속된다. 어드레스 변환 장치(10)가 프로그램되지 않은 상태에서는, 제 1 소자(F1)는 제 1 전위(VCC)를 리코딩 유니트 (U)의 출력(A)에 접속하여, XNOR 게이트(G)에서 출력(3)에 있는 내부 어드레스 신호(7)가 대응하는 입력(2)에 있는 외부 어드레스 신호(4)와 상응한다. 어드레스 변환 장치(10)가 프로그램된 경우, 제 1 소자(F1)가 프로그램되어, 즉 리코딩 유니트 (U)의 출력(A)과 제 1 전위(Vx) 사이의 접속이 차단되고, 제 2 전위(Vy)가 출력(A)에 인가된다. 따라서, XNOR 게이트(G)의 출력(3)에 있는 내부 어드레스 신호(7)는 입력(2)에 있는 외부 어드레스 신호(4)의 역이다.

제 2 도의 실시예에서의 입력(2) 및 출력(3)에는 XNOR 게이트(G) 즉, 어드레스 변환 장치(10)의 상기 XNOR 게이트를 단락시키는 선택적이고, 프로그램가능한 제 2 소자(F2)가 부가적으로 접속된다. 제 2 소자(F2)는 마찬가지로 차단가능한 접속이다. 어드레스 변환 장치(10)가 프로그램되지 않은 경우에는, 제 2 소자(F2)는 차단되지 않는다. 이 상태에서는 XNOR 게이트(G) 전송 시간 효과가 억제된다. 본 실시예에서는 제 1 소자(F1)가 프로그램되어 단락 작용이 취소되면, 제 2 소자(F2)가 프로그램된다, 다른말로 차단된다.

예를 들어 제 1 소자(F1) 및 제 2 소자(F2)는 레이저 또는 전기적 방식으로 개방되는 중단점일 수 있다. 이러한 방식의 중단점은 일반적으로 "퓨즈" 라고 불린다.

모든 외부 어드레스에 대하여, 내부 어드레스는 변환 결과 프로그램되지 않은 상태에 비해 변경된다. 따라서, 외부 어드레스와 관련해서 에러가 있는 메모리 셀을 포함하는 유니트(6)를 제외한 나머지 모든 유니트(6)는 재어드레스된다. 나머지 유니즈(6)가 에러가 없다면, 상기 재어드레스는 중요하지 않다. 에러가 있는 메모리 셀이 많은 유니트(6)가 많은 경우, 가능한 에러가 없는 큰 어드레스 공간을 위한 최적의 프로그램이 적절한 알고리즘에 의해 달성되어야 한다. 물론, 당업자는 이러한 알고리즘을 문제없이 개발할 수 있다.

제 2 도의 XNOR 게이트(G) 대신에 공통으로 제 2 소자(F2)를 가진 3 스테이트 출력을 갖는 인버터(ITR)가 사용될 수도 있다. 상기 인버터(ITR)는 제어 입력(S)을 포함하며, 상기 제어 입력(S)은 리코딩 유니트(U)의 출력(A)에 접속된다. 변환 장치(10)가 프로그램되지 않으면, 리코딩 유니트(U)의 출력(A)에는 제 1 전위(Vx)가 인가된다. 상기 전위(Vx)는 3 스테이트 인버터(ITR)를 높은 옴저항의 상태로 바꾼다. 제 2 소자(F2)를 통해 변환 장치(10)의 출력(3) 및 입력(2)이 접속된다. 내부 어드레스 신호(7)가 외부 어드레스 신호(4)와 비교해서 반전되는 경우, 제 1 소자(F1) 및 제 2 소자(F2)가 프로그램된다. 이 경우에는 3 스테이트 인버터(ITR)는 종래의 인버터와 같이 동작하고 그것의 연결이 취소된다.

제 4 도는 어드레스 변환 장치(10)의 실시예를 단편적으로 도시한다. 여기서는 프로그램에 의해 대응 입력(2)을 갖는 어드레스 변환 장치(10)의 적어도 2개 이상의 출력(3)의 조합이 교체된다. 2개의 입력(2) 및 2개의 관련 출력(3)이 도시되어 있다. 어드레스 변환 장치(10)는 제 3 프로그램가능한 소자(F3)를 통해 상기 입력(2) 및 출력(3)에 접속된다. 또한, 각각의 입력(2)은 n채널 FET(N1)의 채널 구간을 통해 다른 입력(2)의 출력(3)에 접속된다. FET(N1)의 게이트는 서로 접속되며 인버터(I)의 한쪽 출력에 접속된다. 인버터(I)의 한쪽 입력은 제 4 프로그램 가능한 소자(F4)와 제 2 저항(R2) 사이의 회로 노드(B)에 접속된다. 상기 제 4 프로그램가능한 소자(F4)와 제 2 저항(R2)은 제 1 전위(Vx)와 제 2 전위(Vy) 사이의 직렬 회로를 형성한다.

출력(3)에서 내부 어드레스 신호(7)가 교체되어야 하면, 어드레스 변환 장치 (10), 제 3 소자(F3) 및 제 4 소자(F4)가 프로그램에 의해 개방된다.

제 5 도는 본 발명에 따른 방법을 실시예를 참고로 나타낸다. 여기서, 반도체 메모리는 도면에 A0 및 A1 으로 표시된 2개의 외부 어드레스 신호(4)의 조합에의해 어드레스가능한, 4개의 유니트(6) 및 리던던트 유니트(8)를 포함한다. 제 5도의 좌측 부분에는 본 발명에 따른 어드레스 변환을 수행하기 전에, 유니트(6) 및 리던던트 유니트(8)의 외부 어드레스를 나타낸다. 어드레스 A1A0=01 및 A1A0=10을 가진 유니트(6)는 에러가 있는 메모리 셀을 포함한다. 리던던트 유니트(8)는 처음에는 활성화되지 않고 어떠한 외부 어드레스도 할당되지 않는다.

제 5도의 중앙 부분은, 제 5도의 좌측 부분에서 위에서 3번째 외부 어드레스 A1A0=10을 갖는 에러가 있는 메모리 셀을 포함하는 유니트(6)가 리던던트 유니트 (8)로 대체된 후에, 유니트(6) 및 리던던트 유니트(8)의 외부 어드레스를 나타낸다.

제 5도의 우측 부분은 리던던트 유니트(8)의 활성화에 있어서, 본 발명에 따른 변환이 다음과 같은 방식, 즉 위에서 2번째 어드레스 A1A0=01을 가졌던, 에러가 있는 메모리 셀을 포함하는 유니트(6)가 최상위 어드레스 A1A0=11을 가진 유니트(6)와 어드레스가 교체되는 방식이 이루어진 후에, 유니트(6) 및 리던던트 유니트(8)의 외부 어드레스를 나타낸다. 이 실시예에서는 어드레스 변환이 제 5도에서 A1로 표시된 최상위 어드레스 신호(4)의 반전에 의해 이루어진다. 이러한 반전은 예컨대 제 2도 및 3도에 도시된 어드레스 변환장치(10)의 실시예에 의해 수행될 수 있다.

제 5도의 3 부분은 메모리의 논리 어드레스 공간을 나타낸다. 변환의 수행 후에, 새로운 외부 어드레스 00을 가진 리던던트 유니트(8) 및 새로운 외부 어드레스 01 및 10을 가진 유니트(6)는 에러가 있는 메모리 셀을 포함하지 않는 외부 어드레스가능한 메모리 영역을 형성한다.

제 1도는 본 발명에 따른 반도체 메모리의 개략도.

제 2도 내지 4도는 본 발명에 따른 어드레스 변환 장치의 실시예의 부분도.

제 5도는 본 발명에 따른 방법을 설명하기 위한 개략도.

*도면의 주요부분에 대한 부호의 설명*

1 : 어드레스 단자 2 :입력

3 : 출력 4 : 외부 어드레스 신호

5 : 어드레스 디코더 회로 6 : 유니트

7 : 내부 어드레스 신호 8 : 리던턴트 유니트

10 : 어드레스 변환 장치

Claims

개별적으로 어드레스가능한 유니트(6)와 결합된 메모리 셀과,

상기 유니트(6)와 접속된 어드레스 디코더 회로(5)와,

상기 유니트(6)를 어드레스하기 위한 외부 어드레스 신호(4)가 인가될 수 있는 어드레스 단자(1)를 포함하는데, 상기 외부 어드레스 신호(4)는 외부 어드레스를 형성하며,

상기 어드레스 단자(1)와 상기 어드레스 디코더 회로(5) 사이에 배치되는 프로그램가능한 어드레스 변환 장치(10)를 포함하는데,

상기 어드레스 변환 장치(10)는 입력(2)을 포함하며, 상기 각각의 입력은 상기 어드레스 단자(1)중 하나에 접속되고,

상기 어드레스 변환 장치(10)는 상기 각각의 입력(2)에 대해 그와 상응하는 하나의 출력(3)을 포함하며, 상기 출력(3)은 상기 어드레스 디코더 회로(5)와 접속되고,

상기 어드레스 변환 장치(10)는 프로그램되지 않은 상태에서, 각각의 출력(3)으로 하나의 내부 어드레스 신호(7)를 제공하며, 상기 내부 어드레스 신호(7)는 상기 출력(3)과 상응하는 입력(2)에 인가되는 외부 어드레스 신호(4)와 동일하며, 상기 내부 어드레스 신호(7)는 내부 어드레스를 형성하는 반도체 메모리에 있어서,

상기 어드레스 변환 장치(10)는 프로그램된 상태에서 적어도 하나의 출력(3)에 상기 출력(3)과 상응하는 입력(2)으로 인가된 외부 어드레스 신호(4)와는 다른 내부 어드레스 신호(7)를 출력하고,

상기 내부 어드레스 신호(7)는 프로그램되지 않은 상태에서와 달리 프로그램된 상태에서는 적어도 2개의 출력(3)에서 서로 교체되어, 상기 외부 어드레스에 대하여 적어도 부분적으로 상기 유니트(6)가 재어드레스되는 것을 특징으로 하는 반도체 메모리.
제 1항에 있어서, 상기 어드레스 변환 장치(10)는 상기 출력(3) 중 적어도 하나에서 상기 내부 어드레스 신호(7)를 출력하도록 프로그램될 수 있고, 상기 내부 어드레스 신호(7)는 그에 상응하는 입력(2)에 인가되는 외부 어드레스 신호(4)에 대해 반전된 것을 특징으로 하는 반도체 메모리.
제 1항 또는 2항에 있어서,

상기 어드레스 변환 장치(10)는 각각의 상기 어드레스 단자(1)마다 하나의 XNOR 게이트(G) 및 리코딩 유니트(U)를 포함하고,

상기 리코딩 유니트(U)는 출력(A)을 가지며, 상기 어드레스 변환 장치(10)의 프로그램에 따라 반도체 메모리의 제 1 전위(Vx) 또는 제 2 전위(Vy)가 상기 출력(A)으로 인가되고,

상기 XNOR 게이트(G)는 상기 어드레스 변환 장치(10)의 입력(2)중 하나인 제 1 입력을 포함하고,

상기 XNOR 게이트(G)는 상기 리코딩 유니트(U)의 상기 출력(A)에 접속되는 제 2 입력을 포함하며,

상기 XNOR 게이트(G)는 상기 어드레스 변환 장치(10) 각각의 출력(3)을 포함하는 것을 특징으로 하는 반도체 메모리.
제 3항에 있어서,

각각의 상기 리코딩 유니트(U)는 제 1 전위(Vx)와 제 2 전위(Vy) 사이에 배치된 직렬 회로(S)를 포함하며,

상기 직렬 회로(S)는 적어도 하나의 제 1 프로그램가능한 소자(F1) 및 저항(R1)을 포함하고, 상기 리코딩 유니트(U)의 출력(A)를 상기 제 1 소자(F1)와 상기 저항(R1) 사이에 있는 직렬 회로(S)의 회로 노드인 것을 특징으로 반도체 메모리.
제 1 항 또는 제 2 항에 있어서,

상기 입력(2) 및 이와 상응하는 출력(3) 사이에 제 2 프로그램가능한 소자(F2)가 배치되고, 상기 소자(F2)는 프로그램되지 않은 상태에서 상기 어드레스 변환 장치(10)와 연결되는 것을 특징으로 하는 반도체 메모리.
제 1 항 또는 제 2 항에 있어서,

상기 어드레스 변환 장치(10)는 가역적으로 프로그램가능한 것을 특징으로하는 반도체 메모리.
제 1 항 또는 제 2 항에 있어서,

상기 유니트(6)는 메모리 블록이고, 상기 어드레스 디코더 회로(5)는 블록 디코더 회로인 것을 특징으로 하는 반도체 메모리.
제 1 항 또는 제 2 항에 있어서,

상기 유니트(6)는 비트라인이고, 상기 어드레스 디코더 회로는 비트 어드레스 디코더 회로인 것을 특징으로 하는 반도체 메모리.
제 1 항 또는 제 2 항에 있어서,

상기 유니트(6)는 워드라인이고, 상기 어드레스 디코더 회로(5)는 워드 어드레스 디코더 회로인 것을 특징으로 하는 반도체 메모리.
메모리 셀이 어드레스가능한 유니트(6)를 형성하며, 적어도 하나의 유니트(6)는 에러가 있는 메모리 셀을 포함하며, 상기 에러가 있는 메모리 셀의 수 또는 배치는 반도체 메모리의 동작에 바람직하지 않은 영향을 주며,

반도체 메모리가 어드레스 단자(1) 및 어드레스 디코더 회로(5)를 포함하고,

어드레스 디코더 회로(5)를 통해 유니트(6)를 어드레스하기 위해 외부 어드레스를 형성하는 외부 어드레스 신호(4)가 어드레스 단자(1)에 인가되며,

제 1 단계에서는 반도체 메모리 내부에서 외부 어드레스의 변환이 이루어지고, 외부 어드레스 신호(4)로부터 변환된 내부 어드레스 신호(7)가 발생되며, 상기 내부 어드레스 신호(7)는 내부 어드레스를 형성하고,

제 2 단계에서는 내부 어드레스 신호(7)가 외부 어드레스 신호(4) 대신에 어드레스 디코더 회로(5)에 공급되는 반도체 메모리의 작동 방법에 있어서,

소정의 어드레스 값을 갖는 외부 어드레스가 어드레스 단자(1)에 인가될 때, 상기 내부 어드레스 신호(7)는 프로그램되지 않은 상태에서와 달리 프로그램된 상태에서는 적어도 2개의 출력(3)에서 서로 교체되어, 어드레스 변환 단계를 수행하지 않고 상기 소정의 어드레스 값을 갖는 외부 어드레스가 인가될 때와 다른 유니트(6)가 어드레스되는 방식으로 변환이 이루어지는 것을 특징으로 하는 반도체 메모리 작동 방법.
제 10항에 있어서,

상기 어드레스 변환은 에러가 있는 메모리 셀을 포함하는 유니트(6)가 어드레스에 따라 외부 어드레스의 조합으로 형성되는 논리 어드레스 공간의 가장자리 영역에 배치되는 방식으로 이루어지는 것을 특징으로 하는 반도체 메모리 작동 방법.
제 10항 또는 11항에 있어서.

상기 반도체 메모리는 유니트(6)중 하나를 교체하기 위해 활성화될 수 있는리던던트 유니트(8)를 포함하며, 상기 방법은,

어드레스 변환의 수행 이전에 상기 리던던트 유니트(8)를 활성화시키고 이를 에러가 있는 메모리 셀을 갖는 유니트(6)와 교체시키는 단계; 및

에러가 있는 메모리 셀과 또다른 유니트의 외부 어드레스를 변환시키는 단계를 더 포함하는 것을 특징으로 하는 반도체 메모리 작동 방법.
제 12항에 있어서,

상기 리던던트 유니트(8)는 리던던트 워드라인인 것을 특징으로 하는 반도체 메모리 작동 방법.
제 12항에 있어서,

상기 리던던트 유니트(8)는 리던던트 비트라인인 것을 특징으로 하는 반도체 메모리 작동 방법.