KR100331542B1 - 불량메모리셀어레이블락들을스킵할수있는어드레스디코더를구비하는반도체메모리장치및이를사용하는복합반도체장치 - Google Patents

불량메모리셀어레이블락들을스킵할수있는어드레스디코더를구비하는반도체메모리장치및이를사용하는복합반도체장치 Download PDF

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Abstract

리페어 후에 불량 메모리셀이 포함되어 있다 하더라도 정상동작될 수 있는 반도체 메모리장치 및 이를 사용하는 복합 반도체장치가 개시된다. 상기 반도체 메모리장치 및 복합 반도체장치는, 복수개의 메모리셀 어레이 블락들과, 어드레스를 받아, 상기 복수개의 메모리셀 어레이 블락들중 불량 메모리셀 어레이 블락들을 스킵하고 정상 메모리셀 어레이 블락들만을 순차적으로 엑세스하는 어드레스 디코더를 구비하는 것을 특징으로 한다. 따라서 리페어 후에 불량 메모리셀이 남아 있는 메모리셀 어레이 블락들, 즉 불량 메모리셀 어레이 블락들은 스킵되고 정상 메모리셀 어레이 블락들만이 엑세스될 수 있으므로, 불량 처리되는 칩의 수가 감소되어 수율이 향상될 수 있으며 메모리의 용량(Capacity)는 감소되더라도 정상동작되는 칩이 얻어질 수 있다.

Description

불량 메모리셀 어레이 블락들을 스킵할 수 있는 어드레스 디코더를 구비하는 반도체 메모리장치 및 이를 사용하는 복합 반도체장치{Semiconductor memory device including address decoder capable of skipping defective memory cell array blocks and merged memory with logic device using the same}
본 발명은 반도체장치에 관한 것으로, 특히 리페어 후에 불량 메모리셀이 포함되어 있다 하더라도 정상동작될 수 있는 반도체 메모리장치 및 이를 사용하는 복합 반도체장치에 관한 것이다.
반도체 메모리장치는 내장되어 있는 모든 메모리셀들이 정상동작되어야 함에도 불구하고, 생산과정 동안에 부분적으로 불량 메모리셀들이 발생될 수 있다. 따라서 반도체 메모리장치는 불량 메모리셀들이 발생될 경우 이를 대체하기 위하여 리던던시 메모리셀들을 포함하고 있다. 즉 생산과정 동안에 메모리셀들의 일부에 불량이 발생하였을 경우, 불량 메모리셀들을 리던던시 메모리셀들로 대체함으로써 수율을 향상시킬 수 있다. 그러나 불량 메모리셀들의 수가 대체가능한 리던던시 메모리셀들의 수보다 많은 반도체 메모리장치는 오동작되므로 불량으로 처리된다. 즉 리페어 후에 단 하나의 불량 메모리셀이라도 남아 있는 반도체 메모리장치는 불량으로 처리된다.
한편 저해상도, 낮은 성능의 그래픽 응용에서는 통상적으로 2메가 바이트의 그래픽 메모리가 사용되며, 고해상도, 높은 성능의 그래픽 응용에서는 4메가 바이트까지의 그래픽 메모리가 사용된다. 즉 그래픽 응용에서는 다양한 용량의 그래픽 메모리가 사용되며, 이에 따라 그래픽 응용에서는 다양한 집적도(Density)의 메모리장치가 요구되고 있다. 따라서 그래픽 응용을 위해서 다양한 집적도를 갖는 메모리장치가 개발되어 사용되고 있으며, 특히 최근에는 반도체 설계기술 및 제조기술의 발전에 따라 그래픽 콘트롤러와 메모리장치가 하나의 칩에 병합된 MML(Merged Memory with Logic) 반도체장치(이하 "복합 반도체장치" 함)가 개발되어 사용되고 있다.
그런데 상기 복합 반도체장치도 리페어 후에 단 하나의 불량 메모리셀 이라도 남아 있는 경우에는 불량으로 처리된다.
따라서 본 발명이 이루고자하는 기술적 과제는, 리페어 후에 불량 메모리셀이 포함되어 있다 하더라도 정상동작될 수 있는 반도체 메모리장치를 제공하는 데 있다.
본 발명이 이루고자하는 다른 기술적 과제는, 리페어 후에 불량 메모리셀이 포함되어 있다 하더라도 정상동작될 수 있는 복합 반도체장치를 제공하는 데 있다.
도 1은 본 발명에 따른 반도체 메모리장치의 블락도
도 2는 도 1에 도시된 디코딩부, 멀티플렉서, 및 버퍼부의 상세 회로도
도 3은 도 1에 도시된 제어신호 발생부의 상세 회로도
도 4는 도 1에 도시된 선택신호 발생부의 상세 회로도
도 5는 도 1에 도시된 각 메모리셀 어레이 블락들이 불량 메모리셀 어레이 블락 또는 정상 메모리셀 어레이 블락일 경우 도 4의 선택신호 발생부에서 절단해야 하는 퓨즈들을 나타내는 표
상기 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 메모리장치는, 복수개의 메모리셀 어레이 블락들과, 어드레스를 받아, 상기 복수개의 메모리셀 어레이 블락들중 불량 메모리셀 어레이 블락들을 스킵하고 정상 메모리셀 어레이 블락들만을 순차적으로 엑세스하는 어드레스 디코더를 구비하는 것을 특징으로 한다.
바람직한 실시예에 의하면, 상기 어드레스 디코더는, 디코딩부와, 멀티플렉서와, 버퍼부와, 선택신호 발생부, 및 제어신호 발생부를 구비한다. 상기 디코딩부는 상기 어드레스를 디코딩하여 복수개의 어드레스 신호들을 발생한다. 상기 멀티플렉서는, 상기 정상 메모리셀 어레이 블락들만이 순차적으로 엑세스되도록, 복수개의 선택신호들에 응답하여 상기 어드레스 신호들을 선택적으로 멀티플렉싱하여 복수개의 출력신호들을 출력한다. 상기 버퍼부는, 상기 멀티플렉서의 출력신호들을 버퍼링하여 상기 각 메모리셀 어레이 블락들을 엑세스하기 위한 복수개의 내부 어드레스 신호들을 출력하고, 복수개의 제어신호들에 응답하여 상기 불량 메모리셀 어레이 블락들에 대응되는 내부 어드레스 신호들을 디스에이블시킨다. 상기 선택신호 발생부는 복수개의 퓨즈를 포함하고 각각 대응되는 퓨즈가 절단될 때 엑티브되는 상기 선택신호들을 발생한다. 상기 제어신호 발생부는 복수개의 퓨즈를 포함하고 각각 대응되는 퓨즈가 절단될 때 엑티브되는 상기 제어신호들을 발생한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명에 따른 복합 반도체장치는, 로직블락, 상기 로직블락에 연결되고 상기 로직블락에 의해 제어되어 상기 로직블락에 독출 데이터를 출력하거나 상기 로직블락으로부터 기입 데이터를 받는 메모리블락을 구비하며, 특히 상기 메모리블락은, 복수개의 메모리셀 어레이 블락들과, 상기 로직블락으로부터 어드레스를 받아 상기 복수개의 메모리셀 어레이 블락들중 불량 메모리셀 어레이 블락들을 스킵하고 정상 메모리셀 어레이 블락들만을 순차적으로 엑세스하는 어드레스 디코더를 구비하는 것을 특징으로 한다.
바람직한 실시예에 의하면, 상기 어드레스 디코더는, 디코딩부와, 멀티플렉서와, 버퍼부와, 선택신호 발생부, 및 제어신호 발생부를 구비한다. 상기 디코딩부는 상기 어드레스를 디코딩하여 복수개의 어드레스 신호들을 발생한다. 상기 멀티플렉서는, 상기 정상 메모리셀 어레이 블락들만이 순차적으로 엑세스되도록, 복수개의 선택신호들에 응답하여 상기 어드레스 신호들을 선택적으로 멀티플렉싱하여 복수개의 출력신호들을 출력한다. 상기 버퍼부는, 상기 멀티플렉서의 출력신호들을 버퍼링하여 상기 각 메모리셀 어레이 블락들을 엑세스하기 위한 복수개의 내부 어드레스 신호들을 출력하고, 복수개의 선택신호들에 응답하여 상기 불량 메모리셀 어레이 블락들에 대응되는 내부 어드레스 신호들을 디스에이블시킨다. 상기 선택신호 발생부는 복수개의 퓨즈를 포함하고 각각 대응되는 퓨즈가 절단될 때 엑티브되는 상기 선택신호들을 발생한다. 상기 제어신호 발생부는 복수개의 퓨즈를 포함하고 각각 대응되는 퓨즈가 절단될 때 엑티브되는 상기 제어신호들을 발생한다.
이하 첨부도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
도 1은 본 발명에 따른 반도체 메모리장치의 블락도이다.
도 1을 참조하면, 상기 본 발명에 따른 반도체 메모리장치는, 제1 내지 제4메모리셀 어레이 블락들(201 내지 204)와, 외부로부터 인가되는 어드레스(A8,A9)를 받아, 상기 제1 내지 제4메모리셀 어레이 블락들(201 내지 204)중 리페어 후 불량 메모리셀이 포함되어 있는 메모리셀 어레이 블락(이하 불량 메모리셀 어레이 블락(Failed Memory Cell Array Block)이라 함)들을 스킵하고 정상동작되는 메모리셀들만이 포함되어 있는 메모리셀 어레이 블락(이하 정상 메모리셀 어레이 블락(Good Memory Cell Array Block)이라 함)들만을 순차적으로 어드레싱, 즉 엑세스하는 어드레스 디코더(100)을 구비한다. 여기에서는 설명을 간략히 하기 위해 4개의 메모리셀 어레이 블락들이 도시되어 있지만, 그 이상으로 구성될 수 있는 것은 자명하다.
좀더 상세하게는, 상기 어드레스 디코더(100)은, 디코딩부(101), 멀티플렉서(102), 버퍼부(103), 선택신호 발생부(104), 및 제어신호 발생부(105)를 구비한다.상기 디코딩부(101)은 상기 어드레스(A8,A9)를 디코딩하여 제1 내지 제4어드레스 신호들(A8B9B,A89B,A8B9,A89)를 발생한다. 상기 멀티플렉서(102)는 정상 메모리셀 어레이 블락들만이 순차적으로 어드레싱되도록 제1 내지 제9선택신호들(S0,..,S8) 및 이들의 반전신호들(S0B,..,S8B)에 응답하여 상기 제1 내지 제4어드레스 신호들(A8B9B,A89B,A8B9,A89)를 멀티플렉싱하여 제1 내지 제4출력신호들(M1,M2,M3,M4)를 출력한다.
상기 버퍼부(103)은 상기 제1 내지 제4출력신호들(M1,M2,M3,M4)를 버퍼링하여 상기 각 메모리셀 어레이 블락들(201 내지 204)를 엑세스하기 위한 제1 내지 제4내부 어드레스 신호들(DA8B9B,DA89B,DA8B9,DA89)를 출력하고, 제1 내지 제4제어신호들(CT1,CT2,CT3,CT4)에 응답하여 불량 메모리셀 어레이 블락들에 대응되는 내부 어드레스 신호들을 항상 디스에이블시킨다.
또한 상기 선택신호 발생부(104)는 복수개의 퓨즈를 포함하고 상기 제1 내지 제9선택신호들(S0,..,S8) 및 이들의 반전신호들(S0B,..,S8B)을 발생한다. 상기 제1 내지 제9선택신호들(S0,..,S8)은 각각 대응되는 퓨즈가 절단될 때 엑티브된다. 상기 제어신호 발생부(105)는 복수개의 퓨즈를 포함하고 상기 제1 내지 제4제어신호들(CT1,CT2,CT3,CT4)를 발생한다. 상기 제1 내지 제4제어신호들(CT1,CT2,CT3,CT4)는 각각 대응되는 퓨즈가 절단될 때 엑티브된다.
상기 본 발명에 따른 반도체 메모리장치의 전체적인 상세한 동작은 뒷부분에서 하도록 하고, 먼저 각 구성요소의 구성 및 동작을 설명하겠다.
도 2는 도 1에 도시된 디코딩부(101), 멀티플렉서(102), 및 버퍼부(103)의 상세 회로도이다.
도 2를 참조하면, 상기 디코딩부(101)은 인버터들(a9,a10)과 제1 내지 제4디코딩부(101a 내지 101d)를 포함한다. 좀더 상세하게는, 상기 인버터(a9)는 상기 어드레스 비트(A8)을 반전시켜 반전 어드레스 비트(A8B)를 출력하고, 상기 인버터(a10)은 상기 어드레스 비트(A9)를 반전시켜 반전 어드레스 비트(A9B)를 출력한다. 상기 제1디코딩부(101a)는 낸드게이트(a1)과 인버터(a2)를 포함하여 구성되고, 외부에서 인가되는 상기 어드레스(A8,A9)가 (0,0)일 때 상기 제1어드레스 신호(A8B9B)를 논리"하이"로 엑티브시킨다. 상기 제2디코딩부(101b)는 낸드게이트(a3)과 인버터(a4)를 포함하여 구성되고, 상기 어드레스(A8,A9)가 (1,0)일 때 상기 제2어드레스 신호(A89B)를 논리"하이"로 엑티브시킨다. 상기 제3디코딩부(101c)는 낸드게이트(a5)와 인버터(a6)를 포함하여 구성되고, 상기 어드레스(A8,A9)가 (0,1)일 때 상기 제3어드레스 신호(A8B9)를 논리"하이"로 엑티브시킨다. 또한 상기 제4디코딩부(101d)는 낸드게이트(a7)과 인버터(a8)을 포함하여 구성되고, 상기 어드레스(A8,A9)가 (1,1)일 때 상기 제4어드레스 신호(A89)를 논리"하이"로 엑티브시킨다.
상기 멀티플렉서(102)는 제1 내지 제4멀티플렉싱부(102a 내지 102d)를 포함한다. 좀더 상세하게는, 상기 제1멀티플렉싱부(102a)는 상기 제1제어신호(S0)에 응답하여 상기 제1어드레스 신호(A8B9B)를 상기 제1출력신호(M1)으로 전송하는 전송게이트(b1)을 포함하여 구성된다. 상기 제2멀티플렉싱부(102b)는, 상기 제2제어신호(S1)에 응답하여 상기 제1어드레스 신호(A8B9B)를 상기 제2출력신호(M2)로 전송하는 전송게이트(b2)와, 상기 제3제어신호(S2)에 응답하여 상기 제2어드레스 신호(A89B)를 상기 제2출력신호(M2)로 전송하는 전송게이트(b3)를 포함하여 구성된다. 상기 제3멀티플렉싱부(102c)는, 상기 제4제어신호(S3)에 응답하여 상기 제2어드레스 신호(A89B)를 상기 제3출력신호(M3)로 전송하는 전송게이트(b4)와, 상기 제5제어신호(S4)에 응답하여 상기 제1어드레스 신호(A8B9B)를 상기 제3출력신호(M3)로 전송하는 전송게이트(b5)와, 상기 제6제어신호(S5)에 응답하여 상기 제3어드레스 신호(A8B9)를 상기 제3출력신호(M3)로 전송하는 전송게이트(b6)를 포함하여 구성된다. 또한 상기 제4멀티플렉싱부(102d)는, 상기 제7제어신호(S6)에 응답하여 상기 제3어드레스 신호(A8B9)를 상기 제4출력신호(M4)로 전송하는 전송게이트(b7)과, 상기 제8제어신호(S7)에 응답하여 상기 제2어드레스 신호(A89B)를 상기 제4출력신호(M4)로 전송하는 전송게이트(b8)과, 상기 제9제어신호(S8)에 응답하여 상기 제4어드레스 신호(A89)를 상기 제4출력신호(M4)로 전송하는 전송게이트(b9)를 포함하여 구성된다.
상기 버퍼부(103)은 제1 내지 제4버퍼부(103a,103b,103c,103d)를 포함한다. 좀더 상세하게는, 상기 제1버퍼부(103a)는 인버터들(c1,c9,c10)과 낸드게이트(c5)를 포함하여 구성되고, 상기 제1출력신호(M1)을 버퍼링하여 상기 제1메모리셀 어레이 블락(201)을 엑세스하기 위한 제1내부 어드레스 신호(DA8B9B)를 출력한다. 또한 상기 제1버퍼부(103a)는 상기 제1제어신호(CT1)이 논리"하이"로 엑티브될 때 상기 제1내부 어드레스 신호(DA8B9B)를 논리"로우"로 디스에이블시킨다. 상기 제2버퍼부(103b)는 인버터들(c2,c11,c12)와 낸드게이트(c6)를 포함하여 구성되고, 상기 제2출력신호(M2)를 버퍼링하여 상기 제2메모리셀 어레이 블락(202)를 엑세스하기 위한 제2내부 어드레스 신호(DA89B)를 출력한다. 또한 상기 제2버퍼부(103b)는 상기 제2제어신호(CT2)가 논리"하이"로 엑티브될 때 상기 제2내부 어드레스 신호(DA89B)를 논리"로우"로 디스에이블시킨다.
상기 제3버퍼부(103c)는 인버터들(c3,c13,c14)와 낸드게이트(c7)을 포함하여 구성되고, 상기 제3출력신호(M3)를 버퍼링하여 상기 제3메모리셀 어레이 블락(203)을 엑세스하기 위한 제3내부 어드레스 신호(DA8B9)를 출력한다. 또한 상기 제3버퍼부(103c)는 상기 제3제어신호(CT3)이 논리"하이"로 엑티브될 때 상기 제3내부 어드레스 신호(DA8B9)를 논리"로우"로 디스에이블시킨다. 마찬가지로 상기 제4버퍼부(103d)는 인버터들(c4,c15,c16)과 낸드게이트(c8)을 포함하여 구성되고, 상기 제4출력신호(M4)를 버퍼링하여 상기 제4메모리셀 어레이 블락(204)를 엑세스하기 위한 제4내부 어드레스 신호(DA89)를 출력한다. 또한 상기 제4버퍼부(103d)는 상기 제4제어신호(CT4)가 논리"하이"로 엑티브될 때 상기 제4내부 어드레스 신호(DA89)를 논리"로우"로 디스에이블시킨다.
도 3은 도 1에 도시된 제어신호 발생부(105)의 상세 회로도이다.
도 3을 참조하면, 상기 제어신호 발생부(105)는 제1 내지 제4제어신호 발생부(301 내지 304)를 포함한다.
상기 제1 내지 제4제어신호 발생부(301 내지 304)는 각각 하나의 피모스 풀업 트랜지스터(d1,d7,d13,d19)와, 하나의 퓨즈(d2,d8,d14,d20)과, 하나의 엔모스 풀다운 트랜지스터(d3,d9,d15,d21)과, 하나의 래치(L1,L2,L3,L4), 및 하나의 인버터(d6,d12,d18,d24)를 포함하여 구성된다.
상기 제1제어신호 발생부(301)에서 퓨즈(d2)가 절단되지 않을 경우에는, 상기 퓨즈(d2)와 항상 턴온되어 있는 엔모스 풀다운 트랜지스터(d3)를 통해 방전이이루어지게 되므로 래치(L1)은 논리"로우", 즉 접지전압(VSS) 레벨을 래치하고 인버터(d6)가 상기 래치(L1)의 출력, 즉 논리"하이"를 반전시켜 논리"로우"를 제1제어신호(CT1)으로서 출력한다. 한편 퓨즈(d2)가 절단될 경우에는, 이때 논리"로우"의 반전 리셋신호(RESETB)에 의해 피모스 풀업 트랜지스터(d1)은 턴온되어 있으므로 상기 래치(L1)이 논리"하이", 즉 전원전압(VDD) 레벨을 래치하고 상기 인버터(d6)가 상기 래치(L1)의 출력, 즉 논리"로우"를 반전시켜 논리"하이"를 상기 제1제어신호(CT1)으로서 출력한다.
상기 제2 내지 제4제어신호 발생부(302 내지 304)도 상술한 상기 제1제어신호 발생부(301)의 동작과 동일하게 동작한다. 즉 상기 제2제어신호 발생부(302)의 퓨즈(d8)이 절단될 경우에는 상기 제2제어신호(CT2)가 논리"하이"로 엑티브되고, 상기 제3제어신호 발생부(303)의 퓨즈(d14)가 절단될 경우에는 상기 제3제어신호(CT3)가 논리"하이"로 엑티브되며, 상기 제4제어신호 발생부(304)의 퓨즈(d20)이 절단될 경우에는 상기 제4제어신호(CT4)가 논리"하이"로 엑티브된다.
도 4는 도 1에 도시된 선택신호 발생부(104)의 상세 회로도이다.
도 4를 참조하면, 상기 선택신호 발생부(104)는 제1 내지 제9선택신호 발생부(401 내지 409)를 포함한다.
상기 제1 내지 제9선택신호 발생부(401 내지 409)는 각각 하나의 피모스 풀업 트랜지스터(e1, e7, e13, e19, e25, e31, e37, e43, e49)와, 하나의 퓨즈(e2, e8, e14, e20, e26, e32, e38, e44, e50)과, 하나의 엔모스 풀다운 트랜지스터(e3,e9,e15,e21,e27,e33,e39,e45,e51)과, 하나의 래치(LL1, LL2, LL3,LL4, LL5, LL6, LL7, LL8, LL9), 및 하나의 인버터(e6, e12, e18, e24, e30, e36, e42, e48, e54)를 포함하여 구성된다.
상기 제1선택신호 발생부(401)에서 퓨즈(e2)가 절단되지 않을 경우에는, 상기 퓨즈(e2)와 항상 턴온되어 있는 엔모스 풀다운 트랜지스터(e3)를 통해 방전이 이루어지게 되므로 래치(LL1)은 논리"로우", 즉 접지전압(VSS) 레벨을 래치하고 인버터(e6)가 상기 래치(LL1)의 출력, 즉 논리"하이"를 반전시켜 논리"로우"를 제1선택신호(S0)로서 출력한다. 한편 퓨즈(e2)가 절단될 경우에는, 이때 논리"로우"의 반전 리셋신호(RESETB)에 의해 피모스 풀업 트랜지스터(e1)은 턴온되어 있으므로 상기 래치(LL1)이 논리"하이", 즉 전원전압(VDD) 레벨을 래치하고 상기 인버터(e6)가 상기 래치(LL1)의 출력, 즉 논리"로우"를 반전시켜 논리"하이"를 상기 제1선택신호(S0)로서 출력한다.
상기 제2 내지 제9선택신호 발생부(402 내지 409)도 상술한 상기 제1선택신호 발생부(401)의 동작과 동일하게 동작되므로, 상세한 설명은 생략하겠다.
이하 도 1 내지 도 4를 참조하여 상기 본 발명에 따른 반도체 메모리장치의 전체적인 상세한 동작을 종래의 통상적인 반도체 메모리장치의 동작과 비교하여 설명하겠다.
먼저 종래의 반도체 메모리장치에서는, 어드레스 디코더가 상기 본 발명에서와 같은 멀티플렉서(102), 선택신호 발생부(104), 및 제어신호 발생부(105)를 구비하지 않고 디코딩부(101)이 버퍼부(103)에 직접 연결되어 있다. 따라서 종래의 반도체 메모리장치에서는 상기 어드레스(A8,A9)가 순차적으로 인가되면 이에따라 상기 제1 내지 제4메모리셀 어레이 블락들(201 내지 204)가 순차적으로 엑세스된다. 즉 상기 어드레스(A8,A9)가 (0,0), (1,0), (0,1), (1,1)로 순차적으로 인가되면 상기 디코딩부(101)의 상기 제1 내지 제4어드레스 신호들(A8B9B,A89B,A8B9,A89)가 순차적으로 엑티브되고, 이에 따라 상기 제1 내지 제4내부 어드레스 신호들(DA8B9B,DA89B,DA8B9,DA89)가 순차적으로 엑티브되어, 즉 인에이블되어 상기 제1 내지 제4메모리셀 어레이 블락들(201 내지 204)가 순차적으로 엑세스된다. 따라서 상기 종래의 반도체 메모리장치는 상기 메모리셀 어레이 블락들(201 내지 204)에 단 하나의 불량 메모리셀이 존재할 경우에 씨스템을 오동작시킨다. 그러므로 불량 메모리셀들의 수가 대체가능한 리던던시 메모리셀들의 수보다 많은 종래의 반도체 메모리장치는 생산과정 동안에 불가피하게 불량으로 처리되게 된다. 다시말해 생산과정의 리페어 후에 상기 메모리셀 어레이 블락들(201 내지 204)중 적어도 어느 하나에 불량 메모리셀이 남아 있을 경우에는, 불량으로 처리되게 된다.
한편 상기 본 발명에 따른 반도체 메모리장치에서는, 생산과정의 리페어 후에 상기 메모리셀 어레이 블락들(201 내지 204)중 적어도 어느 하나에 불량 메모리셀이 남아 있을 경우에는, 먼저 상기 제어신호 발생부(105)의 퓨즈들중 불량 메모리셀이 남아 있는 메모리셀 어레이 블락들, 즉 불량 메모리셀 어레이 블락들에 대응되는 것들을 절단함으로써 상기 제어신호들(CT1,CT2,CT3,CT4)중 대응되는 신호들을 엑티브시킨다. 이에 따라 상기 내부 어드레스 신호들(DA8B9B,DA89B,DA8B9,DA89)중 대응되는 신호들이 항상 넌엑티브되고, 즉 항상 디스에이블되고, 결국 불량 메모리셀 어레이 블락들은 스킵된다. 다시말해 불량 메모리셀 어레이 블락들은 엑세스되지 않는다.
다음에 외부에서 상기 어드레스(A8,A9)가 인가될 때, 상기 메모리셀 어레이 블락들(201 내지 204)중 불량 메모리셀이 없는 메모리셀 어레이 블락들, 즉 정상 메모리셀 어레이 블락들만이 순차적으로 엑세스되도록 상기 선택신호 발생부(104)의 퓨즈들중 선택되는 것들을 절단함으로써 상기 선택신호들(S0,..,S8)중 대응되는 신호들을 엑티브시킨다. 이에 따라 상기 멀티플렉서(102)는 상기 어드레스(A8,A9)가 디코딩된 신호들, 즉 상기 제1 내지 제4어드레스 신호들(A8B9B,A89B,A8B9,A89)를 멀티플렉싱하여 상기 제1 내지 제4출력신호들(M1,M2,M3,M4)중 정상 메모리셀 어레이 블락들에 대응되는 것들로만 출력한다. 따라서 상기 어드레스(A8,A9)가 인가될 때, 상기 메모리셀 어레이 블락들(201 내지 204)중 정상 메모리셀 어레이 블락들만이 순차적으로 엑세스된다.
좀더 이해를 돕기 위하여 예를 들어 설명하겠다. 도 1에 도시된 상기 메모리셀 어레이 블락들(201 내지 204)중 제1메모리셀 어레이 블락(201)이 불량 메모리셀 어레이 블락이고 나머지들은 정상 메모리셀 어레이 블락일 경우(도 5의 경우2)에는, 먼저 도 3에 도시된 제1제어신호 발생부(301)의 퓨즈(d2)를 절단함으로써 상기 제1제어신호(CT1)을 논리"하이"로 엑티브시킨다. 이에 따라 상기 버퍼부(103), 즉 도 2에 도시된 버퍼부(103)의 상기 제1내부 어드레스 신호(DA8B9B)가 항상 논리"로우"로 넌엑티브된다. 즉 항상 디스에이블된다. 이에 따라 상기 제1메모리셀 어레이 블락(201)은 외부에서 인가되는 상기 어드레스(A8,A9)에 무관하게 항상 엑세스되지 않는다.
다음에 도 4에 도시된 제2선택신호 발생부의 퓨즈(e8), 제4선택신호 발생부의 퓨즈(e20), 및 제7선택신호 발생부의 퓨즈(e38)을 절단함으로써 제2, 제4, 제7제어신호들(S1,S3,S6)을 논리"하이"로 엑티브시킨다. 이에 따라 도 2에 도시된 멀티플렉서(102)에서 상기 제2멀티플렉싱부(102b)의 전송게이트(b2)가 턴온되어 상기 제1어드레스 신호(A8B9B)가 상기 제2출력신호(M2)로 전송된다. 상기 제2출력신호(M2)는 상기 제2버퍼부(103b)에서 버퍼링되어 그 결과가 상기 제2내부 어드레스 신호(DA89B)로서 출력된다. 또한 상기 제3멀티플렉싱부(102c)의 전송게이트(b4)가 턴온되어 상기 제2어드레스 신호(A89B)가 상기 제3출력신호(M3)로 전송되고, 상기 제3출력신호(M3)는 상기 제3버퍼부(103c)에서 버퍼링되어 그 결과가 상기 제3내부 어드레스 신호(DA8B9)로서 출력된다. 또한 상기 제4멀티플렉싱부(102d)의 전송게이트(b7)이 턴온되어 상기 제3어드레스 신호(A8B9)가 상기 제4출력신호(M4)로 전송되고, 상기 제4출력신호(M4)는 상기 제4버퍼부(103d)에서 버퍼링되어 그 결과가 상기 제4내부 어드레스 신호(DA89)로서 출력된다.
따라서 외부에서 어드레스(A8,A9)가 (0,0)으로 인가되면, 도 2에 도시된 디코딩부(101)의 제1 내지 제4어드레스 신호들(A8B9B,A89B,A8B9,A89)가 (1,0,0,0)이 되고, 상기 제1 내지 제4내부 어드레스 신호들(DA8B9B,DA89B,DA8B9,DA89)는 (0,1,0,0)이 되며, 이에 따라 상기 제2메모리셀 어레이 블락(202)가 엑세스된다. 상기 어드레스(A8,A9)가 (1,0)으로 인가되면, 상기 제1 내지 제4어드레스 신호들(A8B9B,A89B,A8B9,A89)가 (0,1,0,0)이 되고, 상기 제1 내지 제4내부 어드레스 신호들(DA8B9B,DA89B,DA8B9,DA89)는 (0,0,1,0)이 되며, 이에 따라 상기 제3메모리셀 어레이 블락(203)가 엑세스된다. 상기 어드레스(A8,A9)가 (0,1)로 인가되면, 상기 제1 내지 제4어드레스 신호들(A8B9B,A89B,A8B9,A89)가 (0,0,1,0)이 되고, 상기 제1 내지 제4내부 어드레스 신호들(DA8B9B,DA89B,DA8B9,DA89)는 (0,0,0,1)이 되며, 이에 따라 상기 제4메모리셀 어레이 블락(204)가 엑세스된다.
즉 상기 어드레스(A8,A9)가 (0,0), (1,0), (0,1), (1,1)로 순차적으로 인가되면 상기 제1 내지 제4어드레스 신호들(A8B9B,A89B,A8B9,A89)가 순차적으로 논리"하이"로 엑티브되고, 이에 따라 상기 제1내부 어드레스 신호(DA8B9B)를 제외한 상기 제2 내지 제4내부 어드레스 신호들(DA89B,DA8B9,DA89)가 순차적으로 엑티브된다. 따라서 상기 제1메모리셀 어레이 블락(201), 즉 불량 메모리셀 어레이 블락이 스킵되고 상기 제2 내지 제4메모리셀 어레이 블락들(202 내지 204)가 순차적으로 엑세스되어, 도시되지 않은 데이터 패쓰(Path)를 통해 상기 제2 내지 제4메모리셀 어레이 블락들(202 내지 204)에 데이터가 기입되거나 상기 제2 내지 제4메모리셀 어레이 블락들(202 내지 204)로부터 데이터가 독출될 수 있다.
상기 메모리셀 어레이 블락들(201 내지 204)중 2개 이상이 불량 메모리셀 어레이 블락일 경우에도 도 3에 도시된 제어신호 발생부 및 도 4에 도시된 선택신호 발생부의 퓨즈들을 적절히 절단함으로써, 상기 메모리셀 어레이 블락들(201 내지 204)중 정상 메모리셀 어레이 블락들만이 순차적으로 엑세스될 수 있다. 도 5에 상기 각 메모리셀 어레이 블락들(201 내지 204)가 불량 메모리셀 어레이 블락이거나 또는 정상 메모리셀 어레이 블락일 경우 절단해야 하는 퓨즈들을 나타내는 표이다. 여기에서 F는 대응되는 제어신호를 엑티브시키기 위해 절단해야 하는 퓨즈를 나타낸다.
한편 상술한 본 발명에 따른 반도체 메모리장치는 그래픽 콘트롤러와 같은 로직장치와 함께 하나의 칩에 집적될 수 있다. 상기 로직장치와 상기 메모리장치가 하나의 칩에 병합된 MML 반도체장치, 즉 복합 반도체장치에서는, 상기 메모리장치는 상기 로직블락에 의해 제어되고 상기 로직블락으로부터 어드레스를 받아 상기 로직블락에 독출 데이터를 출력하거나 상기 로직블락으로부터 기입 데이터를 받게 된다.
결론적으로 상술한 본 발명에 따른 반도체 메모리장치 및 상기 복합 반도체장치에서는, 리페어 후에 불량 메모리셀이 남아 있는 메모리셀 어레이 블락들, 즉 불량 메모리셀 어레이 블락들에 대응되는 퓨즈들을 절단함으로써, 동작시 불량 메모리셀 어레이 블락들은 스킵되고 정상 메모리셀 어레이 블락들만이 엑세스될 수 있다.
이상과 같이, 본 발명을 일실시예를 들어 한정적으로 설명하였으나 이에 한정되지 않으며 본 발명의 사상의 범위 내에서 당해 분야의 통상의 지식을 가진 자에 의해 본원 발명에 대한 각종 변형이 가능함은 자명하다.
따라서 리페어 후에 불량 메모리셀 어레이 블락들에 대응되는 퓨즈들을 절단함으로써, 불량 처리되는 칩의 수가 감소되어 수율(Yield)이 향상될 수 있으며 메모리의 용량(Capacity)는 감소되더라도 정상동작되는 칩이 얻어질 수 있다.

Claims (4)

  1. 복수개의 메모리셀 어레이 블락들; 및
    어드레스를 수신하고, 내부의 퓨즈들을 선택적으로 절단함에 의하여 상기 복수개의 메모리셀 어레이 블락들중 불량 메모리셀 어레이 블락들을 스킵하고 정상 메모리셀 어레이 블락들만을 순차적으로 엑세스하는 어드레스 디코더를 구비하고,
    상기 어드레스 디코더는,
    상기 어드레스를 디코딩하여 복수개의 어드레스 신호들을 발생하는 디코딩부;
    상기 정상 메모리셀 어레이 블락들만이 순차적으로 엑세스되도록, 복수개의 선택신호들에 응답하여 상기 어드레스 신호들을 선택적으로 멀티플렉싱하여 복수개의 출력신호들을 출력하는 멀티플렉서; 및
    상기 멀티플렉서의 출력신호들을 버퍼링하여 상기 각 메모리셀 어레이 블락들을 엑세스하기 위한 복수개의 내부 어드레스 신호들을 출력하고, 복수개의 제어신호들에 응답하여 상기 불량 메모리셀 어레이 블락들에 대응되는 내부 어드레스 신호들을 디스에이블시키는 버퍼부를 구비하는 것을 특징으로 하는 반도체 메모리장치.
  2. 제 1항에 있어서, 상기 어드레스 디코더는,
    상기 복수개의 퓨즈들을 포함하고 각각 대응되는 퓨즈가 절단될 때 엑티브 되는 상기 선택신호들을 발생하는 선택신호 발생부; 및
    상기 복수개의 퓨즈들을 포함하고 각각 대응되는 퓨즈가 절단될 때 엑티브 되는 상기 제어신호들을 발생하는 제어신호 발생부를 더 구비하는 것을 특징으로 하는 반도체 메모리장치.
  3. 로직블락;
    상기 로직블락에 연결되고, 상기 로직블락에 의해 제어되어 상기 로직블락에 독출 데이터를 출력하거나 상기 로직블락으로부터 기입 데이터를 받는 메모리블락을 구비하며,
    상기 메모리블락이,
    복수개의 메모리셀 어레이 블락들; 및
    어드레스를 수신하고, 내부의 퓨즈들을 선택적으로 절단함에 의하여 상기 복수개의 메모리셀 어레이 블락들중 불량 메모리셀 어레이 블락들을 스킵하고 정상 메모리셀 어레이 블락들만을 순차적으로 엑세스하는 어드레스 디코더를 구비하고,
    상기 어드레스 디코더는,
    상기 어드레스를 디코딩하여 복수개의 어드레스 신호들을 발생하는 디코딩부;
    상기 정상 메모리셀 어레이 블락들만이 순차적으로 엑세스되도록, 복수개의 선택신호들에 응답하여 상기 어드레스 신호들을 선택적으로 멀티플렉싱하여 복수개의 출력신호들을 출력하는 멀티플렉서; 및
    상기 멀티플렉서의 출력신호들을 버퍼링하여 상기 각 메모리셀 어레이 블락들을 엑세스하기 위한 복수개의 내부 어드레스 신호들을 출력하고, 복수개의 제어신호들에 응답하여 상기 불량 메모리셀 어레이 블락들에 대응되는 내부 어드레스 신호들을 디스에이블시키는 버퍼부를 구비하는 것을 특징으로 하는 복합 반도체 장치.
  4. 제 3항에 있어서, 상기 어드레스 디코더는,
    상기 복수개의 퓨즈들을 포함하고 각각 대응되는 퓨즈가 절단될 때 엑티브되는 상기 선택신호들을 발생하는 선택신호 발생부; 및
    상기 복수개의 퓨즈들을 포함하고 각각 대응되는 퓨즈가 절단될 때 엑티브 되는 상기 제어신호들을 발생하는 제어신호 발생부를 더 구비하는 것을 특징으로 하는 복합 반도체장치.
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