JP2899175B2

JP2899175B2 - 半導体記憶装置

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Publication number: JP2899175B2
Application number: JP17724792A
Authority: JP
Inventors: 誠伊原
Original assignee: Consejo Superior de Investigaciones Cientificas CSIC
Current assignee: Consejo Superior de Investigaciones Cientificas CSIC
Priority date: 1992-07-03
Filing date: 1992-07-03
Publication date: 1999-06-02
Anticipated expiration: 2014-06-02
Also published as: US5388076A; JPH0620493A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体記憶装置に関し、
特に、ＲＯＭ及びＲＡＭが同一チップ上に混在している
半導体記憶装置の冗長手段に関する。また、ＲＯＭ及び
ＲＡＭが同一ライン（行ラインまたは列ライン）上に混
在する半導体記憶装置の冗長手段に関する。

【０００２】

【従来の技術】図１４は、ＲＯＭメモリセル３５及びＲ
ＡＭメモリセル３４が同一チップ上に混在している半導
体記憶装置の回路の一部を示している。図１４には、そ
の半導体記憶装置のメモリセルアレイ１、行デコーダ
２、列デコーダ３、データ読み出し回路５、ワードライ
ン３０及びビットラインペア４７等が模式的に示されて
いる。

【０００３】メモリセルアレイ１内では、メモリセルが
列ライン及び行ライン上に配されている。この明細書で
は、「列ライン」は、ビットラインペア４７に対応し、
「行ライン」はワードライン３０に対応している。図示
されている半導体記憶装置では、同一列ライン上にＲＯ
Ｍメモリセル３５及びＲＡＭメモリセル３４が自由に混
在している。

【０００４】図１４のメモリブロックは、２５６本のワ
ードライン３０を有している。行デコーダ２が行アドレ
スＲＡ０−ＲＡ７をデコードすることにより、２５６本
のワードライン３０から１本のワードライン３０を選択
する。行アドレス（ＲＡ０−ＲＡ７）の全てが「０」の
ときに選択されるワードライン３０を０番のワードライ
ン３０とし、行アドレス（ＲＡ０−ＲＡ７）の全てが
「１」のときに選択されるワードライン３０を２５５番
のワードライン３０とする。メモリセルアレイ１のライ
ンの内の一つのラインを指定する第１アドレス信号（列
アドレス信号）、及びそのライン上の一つのアドレスを
指定する第２アドレス（行アドレス信号）によって、メ
モリセルアレイ１内の一つのアドレスが指定される。

【０００５】行デコーダ２及び列デコーダ３の一例が図
１１に示されている。行デコーダ２は、行アドレス信号
をデコードし、複数のワードライン３０のうちの一つの
ワードライン３０をアクティブにする。列デコーダは列
アドレス信号をデコードし、複数の列選択信号線４６の
内の一つをアクティブにする。選択された（アクティブ
にされた）ワードライン３０に属するメモリセルが、ビ
ットラインペア４７に対して電気的に接続され、それら
のメモリセルに記憶されているデータによりビットライ
ンペア４７に電位差が生じる。

【０００６】この電位差は、センスアンプ３７により増
幅される。列選択信号線４６によって選択されたビット
ラインペア４７の電位差はトランスファゲートを介して
データ線ペア（以下、「データ線」と略記する）６に出
力される。データ線６に出力された電位差は、データ線
読み出し回路５により増幅され出力回路４に送られる。

【０００７】この半導体記憶装置は、一つのメモリセル
アレイ内にＲＯＭメモリセル及びＲＡＭメモリセルの両
方を有している。このため、必然的に、図示されている
メモリブロック内の同一ライン上にＲＯＭメモリセル及
びＲＡＭメモリセルが混在している。

【０００８】図１４に示されるメモリブロックを複数個
備えている半導体記憶装置の構成が、図１７に示されて
いる。図１８は、同一チップ上にＲＯＭ及びＲＡＭの両
方を有している半導体記憶装置であって、各メモリブロ
ックがＲＯＭメモリセル及びＲＡＭメモリセルのいずれ
か一方を備えている半導体記憶装置の構成が示されてい
る。

【０００９】次に、メモリセル３４及び３５の構造につ
いて、図２０を参照しながら説明する。図２０（ａ）
は、ＲＡＭメモリセル３４の第１構成例を示している。
このＲＡＭメモリセル３４は、公知のＤＲＡＭメモリセ
ルである。その読み出し動作等の動作は、公知である。
図２０（ｂ）は、ＲＯＭメモリセル３５の第１構成例を
示している。このＲＯＭメモリセルは、図２０（ａ）に
示されるＤＲＡＭメモリセルの記憶ノードａ１の電位
を、Ｖcc又はＧＮＤに固定したものである。図２０
（ａ）のＤＲＡＭメモリセルを動作させるのと同様の方
法で読み出し動作等の動作を行うことが可能である。こ
のＲＯＭメモリセル３５については、前半工程（ウェハ
プロセス）においてデータ書き込みが行われる。すなわ
ち、フォトマスクにより図中の矢印の部分の接続を各Ｒ
ＯＭメモリセル３５毎に変化させることにより、「１」
又は「０」のデータが記憶させられる。

【００１０】図２０（ｃ）は、ＲＡＭメモリセル３４の
第２構成例を示している。このＲＡＭメモリセル３４
は、公知のＳＲＡＭメモリセルである。その読み出し動
作等の動作は、公知である。図２０（ｄ）は、ＲＯＭメ
モリセル３５の第２構成例を示している。ＲＯＭメモリ
セルは、図２０（ｃ）に示されるＳＲＡＭメモリセルの
フリップフロップのノードｃ１及びｃ２の電位を、それ
ぞれ、Ｖcc及びＧＮＤ、又はＧＮＤ及びＶccに固定した
ものである。従って、図２０（ｃ）のＳＲＡＭメモリセ
ルを動作させるのと同様の方法で読み出し動作等の動作
を行うことが可能である。

【００１１】図１５は、冗長手段を備えた従来のＲＡＭ
メモリセルブロックの一部を示している。図１４に示さ
れている半導体記憶装置の各要素に対応する要素につい
ては、同じ参照番号がつけられている。

【００１２】冗長を達成するためには、不良ビットを含
むライン（不良ライン）を不活性にし、かつ、その不良
ラインが選択されたときに、その不良ラインのかわりに
冗長ＲＡＭビットライン３４７が選択される。冗長ＲＡ
Ｍビットライン３４７内の冗長ＲＡＭメモリセル３４
は、通常、メモリセルアレイ１内の普通のＲＡＭメモリ
セル３４に隣接して配列されている。これは、冗長ＲＡ
Ｍメモリセル３４の構造が、メモリセル内の普通のＲＡ
Ｍメモリセル３４の構造と同じ構造で良いからである。
これらの冗長ＲＡＭメモリセル３４に対しては、通常の
ＲＡＭメモリセル３４について実行するのと同様にして
読み出し動作等の動作を実行することができる。

【００１３】冗長ＲＡＭ用列デコーダ３０３の回路例
は、図２１に示されている。このデコーダによれば、置
換すべき不良ラインの列アドレスを、ウェハテスト後の
後半工程においてプログラムすることが可能である。プ
ログラムされた冗長列アドレスと、外部入力された列ア
ドレスが一致するときに、冗長ＲＡＭ列選択信号を出力
する。プログラムは、複数のアドレスプログラム用ヒュ
ーズのうちからアドレスに応じて選択されたヒューズを
溶断することにより実行される。尚、図２１に示されて
いるデコーダが行デコーダとして使用されるときは、上
記説明の「列アドレス」は「行アドレス」となる。

【００１４】以下に、上記冗長ＲＡＭビットライン３４
７を有する半導体記憶装置の冗長置換を説明する。ま
ず、不良ビットの存在する列（ビットラインペア４７）
の列アドレスを、冗長ＲＡＭ列デコーダ３０３にプログ
ラムする。ペアのヒューズ１組が列アドレスの１ビット
に対応している（図２１）。このペアのヒューズのうち
の一方をレーザトリミングにより溶断することにより、
不良列アドレスを記憶させることができる。また、この
溶断と同時に、冗長ＲＡＭ列活性化ヒューズを溶断す
る。このヒューズが切断されると、ノード１３ａは、電
源たち上げ時にＨレベルに確定される。このヒューズが
切断されていないと、ノード１３ａは、常にＬレベルで
ある。制御端子付きインバータ１３ｂ、及び制御端子付
きバッファ１３ｃは、制御端子１３ａがＬレベルのとき
は、出力がハイインピーダンスとなり、制御端子１３ａ
がＨレベルのときは、出力される。従って、冗長ＲＡＭ
活性化ヒューズが溶断されていると、プログラムされた
冗長列アドレスと、外部入力された列アドレスが一致す
るとき、冗長ＲＡＭ列選択信号が出力される。また、冗
長ＲＡＭ活性化ヒューズが溶断されていないと、ＡＮＤ
の入力が常にＬレベルであるため、冗長ＲＡＭ列選択信
号は出力されない。

【００１５】また、図１１の列デコーダで、不良ビット
ラインの列アドレスが選択されないように、不良列アド
レスが不活性化される。すなわち、図１１の列デコーダ
の不良列の列選択信号に対応するヒューズをレーザトリ
ミングにより溶断する。これにより、不良列の列選択信
号４６は出力されなくなる。また、不良ライン上のＲＯ
Ｍ部のデータを冗長ＲＯＭビットライン２４７上の対応
する行アドレスのＲＯＭメモリセル３６にプログラムす
る。すなわち、ヒューズを必要な行アドレスについて溶
断する。こうして、ＲＡＭの冗長が実現される。

【００１６】図１６は、冗長手段を備えた従来のＲＯＭ
の一部を示している。図１４に示されている半導体記憶
装置の各要素に対応する要素については、同じ参照番号
がつけられている。

【００１７】冗長を達成するためには、不良ビットを含
むビットライン１４７（不良ライン）を不活性にし、か
つ、その不良ラインが選択されたときに、その不良ライ
ンのかわりに冗長ＲＯＭビットライン２４７が選択され
る。冗長ＲＯＭビットライン２４７の冗長ＲＯＭメモリ
セル３６は、通常、メモリセルアレイ１の外に、普通の
ＲＯＭメモリセル３５とは独立して配列されている。こ
れは、冗長ＲＯＭメモリセル３６のサイズが、メモリセ
ルアレイ１内の普通のＲＯＭメモリセル３５のサイズよ
りも大きいからである。普通の行デコーダ２とは独立し
て、冗長ＲＯＭビットライン２４７のための第２の冗長
ＲＯＭ用行デコーダ２０３ｂを備えている。

【００１８】このＲＯＭの例は、図１５に示されるＲＡ
Ｍの回路と次の点で異なっている。この例では列デコー
ダにより選択されるのはビットラインペア４７ではな
く、ビットライン１４７である。また、センスアンプ３
７が各ビットライン１４７ごとに設けられているのでは
なく、メモリセルアレイ１ごとに設けられている。ビッ
トライン群のうち列デコーダ３により選択されたビット
ラインがセンスアンプに接続される。

【００１９】冗長ＲＯＭ用列デコーダ２０３の回路例
は、図２１に示されている。このデコーダによれば、置
換すべき不良ラインの列アドレスを、ウェハテスト後の
後半工程においてプログラムすることが可能である。プ
ログラムされた冗長列アドレスと、外部入力された列ア
ドレスが一致するときに、冗長ＲＯＭ列選択信号を出力
する。プログラムは、複数のアドレスプログラム用ヒュ
ーズのうちからアドレスに応じて選択されたヒューズを
溶断することにより実行される。

【００２０】次に、冗長ＲＯＭビットライン２４７につ
いて、更に詳しく説明する。

【００２１】冗長ＲＯＭビットライン２４７上のＲＯＭ
メモリセル３６は、その一例が図２０（ｅ）に示されて
いる。ウェハプロセス及びウェハテストの終了後に行わ
れる後半工程において、図２０（ｅ）に示されるヒュー
ズをレーザトリミングにより溶断するかしないかに応じ
て、ＲＯＭデータをＲＯＭメモリセル３６に書き込むこ
とができる。図２０（ｅ）のメモリセルは、図２０
（ｆ）に示された公知のマスクＲＯＭのメモリセルと比
較すると、その構成が理解し易い。図２０（ｅ）のメモ
リセルにおいてヒューズが溶断されているか否かは、図
２０（ｆ）のマスクＲＯＭのメモリセルの閾値が高いか
否かに対応する。従って、図２０（ｅ）の冗長メモリセ
ルの読み出し等の動作は、公知のマスクＲＯＭのメモリ
セルの読み出し等の動作と同様にして実行することがで
きる。

【００２２】以下に、上記冗長ＲＯＭビットラインを有
する半導体記憶装置の冗長置換を説明する。

【００２３】まず、不良ビットの存在する列、すなわ
ち、ビットラインの列アドレスを、図２１の冗長ＲＯＭ
列デコーダにプログラムする。ペアのヒューズ１組が列
アドレスの１ビットに対応している。このペアのヒュー
ズのうちの一方をレーザトリミングにより溶断すること
により、不良列アドレスを記憶させることができる。ま
た、この溶断と同時に、冗長ＲＯＭ列活性化ヒューズを
溶断する。このヒューズが切断されると、ノード１３ａ
は、電源たち上げ時にＨレベルに確定される。このヒュ
ーズが切断されていないと、ノード１３ａは、常にＬレ
ベルである。制御端子付きインバータ１３ｂ、及び制御
端子付きバッファ１３ｃは、制御端子１３ａがＬレベル
のときは、出力がハイインピーダンスとなり、制御端子
１３ａがＨレベルのときは、出力される。従って、冗長
ＲＯＭ活性化ヒューズが溶断されていると、プログラム
された冗長列アドレスと、外部入力された列アドレスが
一致するとき、冗長ＲＯＭ列信号４８が出力される。ま
た、冗長ＲＯＭ活性化ヒューズが溶断されていないと、
ＡＮＤの入力が常にＬレベルであるため、冗長ＲＯＭ列
選択信号４８は出力されない。

【００２４】また、図１１の列デコーダで、不良ビット
ラインの列アドレスが選択されないように、不良列アド
レスが不活性化される。すなわち、図１４の列デコーダ
３の不良列の列選択信号に対応するヒューズをレーザト
リミングにより溶断する。これにより、不良列の列選択
信号４６は出力されなくなる。また、不良ライン上のＲ
ＯＭ部のデータを冗長ＲＯＭビットライン２４７上の対
応する行アドレスのＲＯＭメモリセル３６にプログラム
する。すなわち、ヒューズを必要な行アドレスのメモリ
セルについて溶断する。

【００２５】図１２は、第２の冗長ＲＯＭ用行デコーダ
２０２ｂを示している。行アドレスと冗長ＲＯＭ列選択
信号４８を受けて、冗長ＲＯＭ列選択信号４８がアクテ
イブなときに、複数の冗長ＲＯＭ用行選択信号線３１の
うちの指定された１本をアクテイブにする。このように
して、冗長ＲＯＭ用行選択信号３１により選択されたＲ
ＯＭメモリセル３６が冗長ＲＯＭビットライン２４７に
接続される。冗長ＲＯＭビットライン２４７のデータ
は、冗長ＲＯＭビットライン読み出し回路２０５によっ
て読み出され、出力回路４に伝達される。センスアンプ
３７は、冗長ＲＯＭ列選択信号がアクティブでないとき
に働き、冗長ＲＯＭビットライン読み出し回路２０５
は、冗長ＲＯＭ選択信号がアクティブなときに働く。こ
うして、ＲＯＭの冗長が実現される。

【００２６】

【発明が解決しようとする課題】ＲＯＭ及びＲＡＭが混
在した半導体記憶装置を製造するためには、その歩留り
を向上させるために、製造工程で発生した不良メモリセ
ルをスペアメモリセルにより置き換える冗長技術が不可
欠となる。しかし、従来のＲＡＭの冗長は、ＲＡＭメモ
リセルのみからなるメモリセルアレイのための冗長救済
に有効な技術であり、また、従来のＲＯＭの冗長は、Ｒ
ＯＭメモリセルのみからなるメモリセルアレイのための
冗長救済に有効な技術である。

【００２７】混在したＲＡＭ及びＲＯＭを有している半
導体記憶装置の冗長手段としては、ＲＡＭ及びＲＯＭの
ための冗長手段を備えている必要がある。より具体的に
は、図１８に示されるような、同一チップ上にＲＯＭ及
びＲＡＭが混在している半導体記憶装置では、図１９に
示すように、各メモリセルアレイ毎に、ＲＯＭまたはＲ
ＡＭのための冗長手段を設ける必要がある。

【００２８】また、図１７に示されるような同一メモリ
セルアレイ内にＲＯＭ及びＲＡＭが混在している半導体
記憶装置では、図２２に示すように、ＲＯＭ及びＲＡＭ
が混在する不良ライン（行または列）を例えば冗長ＲＡ
Ｍラインにより置換すると、置換されたラインのメモリ
セルは、すべてＲＡＭとなってしまう。一方、図２３に
示されるように、そのような不良ラインを冗長ＲＯＭラ
インにより置換すると、置換されたラインのメモリセル
は、すべてＲＯＭとなってしまう。

【００２９】また、図２４に示すように、不良ラインを
冗長ＲＯＭラインと冗長ＲＡＭラインとで置換すると、
置換した冗長ＲＯＭライン上のアドレスと冗長ＲＡＭラ
イン上のアドレスとが、バッティングしてしまうという
問題が生じる。このことを図２４を参照しながら説明す
る。

【００３０】図２４は、同一ライン上にＲＯＭメモリセ
ルとＲＡＭメモリセルとが混在し、また、ＲＯＭのデー
タ書き込みが前半工程で行われる半導体記憶装置の冗長
置換を模式的に示している。不良ラインを冗長置換する
ために、不良ライン上のＲＯＭとＲＡＭの両方を置換す
るために、冗長ＲＡＭラインと、後半工程にてデータ書
き込みが可能な冗長ＲＯＭラインとの両方が必要とな
る。冗長ＲＡＭラインと冗長ＲＯＭラインとが不良ライ
ンにより置き換えられると、不良ライン上のアドレスに
は、冗長ＲＡＭラインと冗長ＲＯＭラインとが重複して
割り付けられることになる。このため、第１のアドレス
によって、元の不良ラインが指定されたときに、冗長Ｒ
ＡＭラインと冗長ＲＯＭラインとが両方とも選択され、
バッティングが生じる。

【００３１】このように、同一ライン上にＲＯＭメモリ
セル及びＲＡＭメモリセルが重複せずに自由に混在して
いる半導体記憶装置では、そのようなラインが不良であ
る場合に、その不良ラインを冗長救済することが不可能
であった。このため、同一ライン上にＲＯＭメモリセル
及びＲＡＭメモリセルが重複せずに自由に混在している
半導体記憶装置の製造歩留りは悪く、そのような半導体
記憶装置を現実に製造することは困難であった。

【００３２】本発明は、上記課題を解決するためになさ
れたものであり、その目的とするところは、同一ライン
上にＲＯＭメモリセル及びＲＡＭメモリセルが重複せず
に自由に混在している半導体記憶装置であって、不良ラ
インと冗長メモリとを置換してもバッティングの生じな
い半導体記憶装置を提供することにある。

【００３３】

【課題を解決するための手段】本発明の半導体記憶装置
は、１チップ上に形成された複数のメモリセルを備えた
半導体記憶装置であって、該複数のメモリセルの各々
は、ＲＯＭメモリセルまたはＲＡＭメモリセルであり、
該ＲＯＭメモリセルを冗長置換するためのＲＯＭ冗長手
段と、該ＲＡＭメモリセルを冗長置換するためのＲＡＭ
冗長手段と、を更に備えていることにより、上記目的が
達成される。

【００３４】前記ＲＯＭメモリセルと前記ＲＡＭメモリ
セルの両方をそれぞれ有する複数のメモリセルアレイを
備え、前記ＲＯＭ冗長手段と前記ＲＡＭ冗長手段の両方
が、該メモリセルアレイ毎に設けられていてもよい。

【００３５】また、本発明の他の半導体記憶装置は、メ
モリセルが複数の行ライン及び列ラインに配されたメモ
リセルアレイを備えており、該複数のラインから一つの
ラインを指定するための第１アドレス信号、及び、指定
された該ライン上の一つのアドレスを指定するための第
２アドレス信号に応じて、該メモリセルアレイの任意の
アドレスが選択される半導体記憶装置において、該複数
のラインのうちの少なくとも一つのラインは、重複せず
に配されたＲＯＭ部及びＲＡＭ部を有しており、該少な
くとも一つのラインのうちの不良ライン上のＲＯＭ部の
み又はＲＡＭ部のみを置換するための冗長ラインを備え
ていることにより、上記目的が達成される。

【００３６】前記冗長ラインとしての冗長ＲＯＭライン
と、前記不良ライン上のＲＯＭ部のアドレスが、前記第
１アドレス信号と前記第２アドレス信号とによって指定
された場合に、該冗長ＲＯＭライン上の、該第２アドレ
ス信号に対応するアドレスを選択し、しかも、該冗長Ｒ
ＯＭラインにより置換された該不良ライン上のＲＡＭ部
のアドレスが、該第１アドレス信号と該第２アドレス信
号とによって指定された場合には、該冗長ＲＯＭライン
上の、該第２アドレス信号に対応するアドレスを選択し
ない手段と、を備えていてもよい。

【００３７】前記冗長ラインとしての冗長ＲＡＭライン
を備え、前記不良ライン上のＲＡＭ部のアドレスが前記
第１アドレス信号と前記第２アドレス信号とによって指
定された場合には、該冗長ＲＡＭライン上の、該第２ア
ドレス信号に対応するアドレスを選択し、該不良ライン
上のＲＯＭ部のアドレスが該第１アドレス信号と該第２
アドレス信号とによって指定された場合には、該冗長Ｒ
ＡＭラインの、該第２アドレス信号に対応するアドレス
を選択しない手段を、更に備えていてもよい。

【００３８】前記冗長ラインとしての冗長ＲＯＭライン
及び冗長ＲＡＭラインを備え、前記不良ライン上のＲＯ
Ｍ部のアドレスが前記第１アドレス信号と前記第２アド
レス信号とによって指定された場合には、該冗長ＲＯＭ
ライン上の、該第２アドレス信号に対応するアドレスを
選択し、該不良ライン上のＲＡＭ部のアドレスが該第１
アドレス信号と該第２アドレス信号とによって指定され
た場合には、該冗長ＲＡＭライン上の、該第２アドレス
信号に対応するアドレスを選択する手段を、更に備えて
いてもよい。

【００３９】前記第２アドレス信号によって指定される
アドレスのそれぞれが前記ＲＯＭ部及び前記ＲＡＭ部の
何れであるかを、ＲＯＭデータ書込み時に記憶し得る記
憶手段を備えていてもよい。

【００４０】前記第１アドレス信号を受けて、前記不良
ラインの指定を検出する冗長ＲＯＭデコーダと、該冗長
ＲＯＭデコーダの出力を受け取り、前記記憶手段の記憶
内容に応じて、該ラインの該ＲＯＭ部が該１アドレス信
号及び前記第２アドレス信号により指定されているとき
は、該冗長ＲＯＭラインの選択を示す信号を出力し、該
ラインの該ＲＡＭ部が該１アドレス信号及び該第２アド
レス信号により指定されているときは、該冗長ＲＯＭラ
インの非選択を示す信号を出力する制御手段と、を備え
ていてもよい。

【００４１】前記第１アドレス信号を受けて、前記不良
ライン上の指定を検出する冗長ＲＡＭデコーダと、該冗
長ＲＡＭデコーダの出力を受け取り、前記記憶手段の記
憶内容に応じて、該ラインの該ＲＡＭ部が該１アドレス
信号及び前記第２アドレス信号により指定されていると
きは、該冗長ＲＡＭラインを選択する信号を出力し、該
ラインの該ＲＯＭ部が該１アドレス信号及び該第２アド
レス信号により指定されているときは、該冗長ＲＡＭラ
インを選択しない信号を出力する制御手段と、を備えて
いてもよい。

【００４２】前記不良ラインのアドレスのそれぞれがＲ
ＯＭ部又はＲＡＭ部の何れであるかを、冗長置換時にプ
ログラムし得るプログラム手段を備えててもよい。

【００４３】前記第２のアドレス信号を受け取り、前記
プログラム手段のプログラム内容に応じて、前記第１及
び第２アドレス信号により指定されるアドレスが、前記
不良ラインのＲＯＭ部であれば、該冗長ＲＯＭライン上
の、該第２アドレス信号に対応するアドレスを選択する
信号を出力し、該ラインの該ＲＡＭ部が該１アドレス信
号及び該第２アドレス信号により指定されているとき
は、該冗長ＲＯＭライン上の、該第２アドレス信号に対
応するアドレスを選択する信号を出力しないデコーダを
備えていてもよい。

【００４４】前記第２アドレス信号を受け取り、前記プ
ログラム手段のプログラム内容に応じて、前記第１アド
レス及び該第２アドレス信号により指定されるアドレス
が、前記不良ラインのＲＡＭ部であれば、該冗長ＲＡＭ
ライン上の、該第２アドレス信号に対応するアドレスを
選択する信号を出力し、該不良ラインの該ＲＯＭ部が該
第１アドレス信号及び該第２アドレス信号により指定さ
れているときは、該冗長ＲＡＭライン上の、該第２アド
レス信号に対応するアドレスを選択する信号を出力しな
いデコーダを備えていてもよい。

【００４５】前記第２アドレス信号を受け取り、該第２
アドレスによって指定されるアドレスについての前記記
憶手段の記憶内容を読み出し、該記憶内容に応じた出力
をつくるＲＯＭ／ＲＡＭ判定手段を備えていてもよい。

【００４６】前記第２アドレス信号を受け取り、該第２
アドレスによって指定されるアドレスについての前記プ
ログラム手段のプログラム内容を読み出し、該プログラ
ム内容に応じた出力をつくるＲＯＭ／ＲＡＭ判定手段を
備えていてもよい。

【００４７】

【実施例】以下に、本発明を実施例について説明する。

【００４８】（第１実施例）図１は、本発明による半導
体記憶装置の第１実施例の構成を示している。図１に
は、メモリセルアレイ１、行デコーダ２、列デコーダ
３、出力回路４、データ線読み出し回路５、ワードライ
ン３０及びビットラインペア４７等が示されている。こ
の半導体記憶装置は、冗長手段として、冗長ＲＯＭビッ
トライン２４７、冗長ＲＯＭビットライン読み出し回路
２０５、第２の冗長ＲＯＭ用行デコーダ２０２ｂ、及び
冗長ＲＯＭ用列デコーダ２０３を備えている。

【００４９】メモリセルアレイ１内では、メモリセルが
列ライン及び行ライン上に配列されている。本実施例で
は、ビットラインペア４７に平行なライン（列ライン）
上にＲＯＭメモリセル３５及びＲＡＭメモリセル３４が
混在している。また、同一ライン上には、ＲＯＭメモリ
セル３５のみ、または、ＲＡＭメモリセル３４のみが配
列されている。メモリブロックは、例えば２５６本のワ
ードライン３０を有している。行デコーダ２が行アドレ
ス（ＲＡ０−ＲＡ７）をデコードすることにより、２５
６本のワードライン３０から１本のワードライン３０を
選択する。

【００５０】本実施例では、メモリセルアレイ１の複数
のライン（列ライン）の内の一つのラインを指定する第
１アドレス信号（列アドレス信号）、及びそのライン上
の一つのアドレスを指定する第２アドレス（行アドレス
信号）によって、メモリセルアレイ１内の一つのアドレ
スが指定される。行デコーダ２は、行アドレス信号をデ
コードし、複数のワードライン３０のうちの一つのワー
ドライン３０をアクティブにする。列デコーダ３は列ア
ドレス信号をデコードし、複数の列選択信号線４６の内
の一つをアクティブにする。この結果、選択された（ア
クティブにされた）ワードライン３０に属するメモリセ
ルが、ビットラインペア４７に電気的に接続され、それ
らのメモリセル３４又は３５に記憶されているデータに
よりビットラインペア４７に電位差が生じる。この電位
差は、センスアンプ３７により増幅される。列選択信号
線４６によって選択されたビットラインペア４７の電位
差はトランスファゲートを介してデータ線６に出力され
る。データ線６に出力された電位差は、データ線読み出
し回路５により増幅され出力回路４に送られる。

【００５１】本実施例は、更に、複数の記憶手段（以
下、「第１手段」と略記することがある。）１１と、Ｒ
ＯＭ／ＲＡＭ判定手段（以下、「第２手段」と略記する
ことがある。）１２と、制御手段（以下、「第３手段」
と略記することがある。）１３とを備えている。

【００５２】各記憶手段１１は、ビットラインペア４７
上の個々の行アドレスが、ＲＯＭ及びＲＡＭの何れであ
るかを、前半工程（ウェハプロセス）において、ＲＯＭ
データの書き込みと同様にして記憶する。記憶手段１１
は、ワードライン３０の各々について設けられており、
ワードライン３０毎に異なる記憶内容を有する、すなわ
ち、ＲＯＭかＲＡＭかの設定をすることが可能である。
各記憶手段１１は、例えば、閾値の高低が制御されたト
ランジスタを有しており、閾値に応じて、記憶手段１１
が対応しているワードライン３０に接続されているメモ
リセルがＲＯＭ及びＲＡＭの何れであるかが特定され
る。また、各記憶手段１１は、例えば、ソース（拡散）
と接地電位配線との間にコンタクトホールを有するトラ
ンジスタを有しており、コンタクトホールの有無に応じ
て、記憶手段１１が対応するワードライン３０に接続さ
れているメモリセルがＲＯＭ及びＲＡＭの何れであるか
が特定される。

【００５３】以下の説明を簡単化するため、本明細書に
於いては、トランジスタの閾値の高い状態、または、上
記コンタクトホールの無い状態を「オープン状態」、閾
値の低い状態、または、上記コンタクトホールの有る状
態を「ショート状態」と表現することとする。

【００５４】行アドレスがＲＯＭであれば、記憶手段１
１が有するその素子はオープン状態にされ、行アドレス
がＲＡＭであればショート状態に設定される。その設定
は、ＲＯＭメモリセルに対するデータ書き込みを行う場
合と同様にして、フォトマスク上へのデータ書き込みを
行うことにより行われる。

【００５５】第２手段１２は、記憶手段１１に接続され
たノード１００と、ノード１００を所定の電位にプルア
ップするプルアップ素子１０１と、ノード１００の電位
に基づいて出力１０２をつくる２段インバータとを有し
ている。第２手段１２は、記憶手段１１の記憶内容を記
憶手段１１から読み出し、その記憶内容を制御手段１３
へ出力する。行アドレスによって選択されたワードライ
ン３０の電位が立ち上がると、その行アドレスに対応す
る記憶手段１１がオープン状態かショート状態かに応じ
て、ノード１００の電位が変化する。より詳細には、指
定された行アドレスに対応する記憶手段１１がオープン
状態にあれば、プルアップ素子によりノード１００の電
位がＨレベルに保持される。その結果、第２手段１２の
出力１０２は、Ｈレベルになる。逆に、指定された行ア
ドレスに対応する記憶手段１１がショート状態にあれ
ば、ノード１００の電位がＬレベルにプルダウンされ
る。その結果、第２手段１２の出力１０２は、Ｌレベル
になる。

【００５６】制御手段１３は、ＡＮＤ回路とインバータ
とを有しており、冗長ＲＯＭ用列デコーダ２０３の出力
４８と第２手段１２の出力１０２を受け取り、両者がと
もにＨレベルであれば、冗長ＲＯＭビットラインの選択
を示すように、出力信号（選択信号）１０３をＨレベル
（アクテイブ）にする。なお、冗長ＲＯＭ用列デコーダ
２０３の出力４８がＨレベルになるのは、もとの不良ラ
インが選択されるときに対応している。また、第２手段
１２の出力１０２がＨレベルになるのは、不良ライン上
のＲＯＭ部が指定されたときである。従って、冗長ＲＯ
Ｍ用列デコーダ２０３の出力４８と第２手段１２の出力
１０２がともにＨレベルとなるのは、不良ラインのＲＯ
Ｍ部が指定されたときである。こうして、制御手段１３
は、冗長ＲＯＭビットライン２４７により置換された不
良ラインのＲＯＭ部のアドレスが、第１アドレス信号
（列選択信号）と第２アドレス信号（行選択信号）とに
よって指定された場合に、冗長ＲＯＭビットライン２４
７の選択を示す信号を出力する。また、制御手段１３
は、冗長ＲＯＭビットライン２４７により置換された不
良ラインのＲＡＭ部のアドレスが、第１アドレス信号と
第２アドレス信号とによって指定された場合には、冗長
ＲＯＭビットライン２４７の非選択を示す信号を出力す
る。

【００５７】制御手段１３の出力信号１０３は、冗長Ｒ
ＯＭビットライン読み出し回路２０５の制御端子に入力
される。また、出力信号１０３をインバータにより反転
させることにより形成された出力信号１０３の反転信号
が、データ線読み出し回路５の制御端子に入力される。
冗長ＲＯＭビットライン読み出し回路２０５及びデータ
線読み出し回路５は、それぞれの制御端子がＨレベルの
ときだけ、データ入力端子の電位差を増幅し、増幅され
たデータを出力回路４に送る。従って、冗長ＲＯＭビッ
トライン読み出し回路２０５及びデータ線読み出し回路
５は、出力信号１０３に応じて、いずれか一方のみが動
作し、冗長ＲＯＭビットライン２４７及びデータ線６の
いずれか一方のデータが出力回路４に送られる。

【００５８】このようにして、本発明の第１実施例で
は、行及び列アドレス信号が、不良ライン上のＲＯＭ部
のアドレスを指定しているきには、冗長ＲＯＭビットラ
イン２４７上の対応する行アドレスが選択され、そのデ
ータが出力回路４に伝達される。一方、行及び列アドレ
ス信号が、不良ライン上のＲＡＭ部のアドレスを指定し
ているきには、冗長ＲＯＭビットライン２４７上のどの
アドレスも選択されず、そのライン上のデータは出力回
路４に伝達されない。このため、アドレスのバッティン
グが防止される。本実施例以下、第８実施例までは、Ｒ
ＯＭ冗長とＲＡＭ冗長の何れか一方を備えた半導体記憶
装置の例を示す。第９実施例において、ＲＯＭ冗長とＲ
ＡＭ冗長とを兼ね備え、両者のバッティングを防止する
半導体記憶装置の例を示す。

【００５９】（第２実施例）以下に、図２を参照しなが
ら、本発明の第２実施例を説明する。図２に於いて、第
１実施例の各要素に対応する要素には、同一の番号が付
けられている。他の実施例を示す図に於いても、同様で
ある。

【００６０】本実施例では、ワードライン３０に平行な
ライン（行ライン）上にＲＯＭメモリセル３５及びＲＡ
Ｍメモリセル３４が混在している。第２実施例と第１実
施例との主要な相違点は、記憶手段１１がワードライン
３０毎にではなくビットラインペア４７毎に設けられて
いることにある。各記憶手段１１は、ワードライン３０
上の個々の列アドレスが、ＲＯＭ及びＲＡＭの何れであ
るかを、前半工程（ウェハプロセス）において、ＲＯＭ
データの書き込みと同様にして記憶する。記憶手段１１
は、第１実施例の記憶手段１１と同様に、電気的にオー
プン又はショートの２状態を取り得る素子を有してお
り、その２状態の各々に応じて、ＲＯＭ及びＲＡＭの何
れであるかが特定される。

【００６１】本実施例での冗長の対象は、ワードライン
３０である。不良ワードラインは、冗長ＲＯＭビットラ
イン２４７により置き換えられる。冗長ＲＯＭビットラ
イン２４７は、一つの行に相当する。不良ワードライン
は、図１１に示される行デコーダ２の回路の不良アドレ
スのヒューズをレーザトリミングにより溶断することに
より、非活性化される。

【００６２】本実施例は、第１実施例と同様に、記憶手
段１１（第１手段）と記憶手段１１の記憶内容を読み出
す読み出し手段（第２手段）１２と制御手段（第３手
段）１３とを備えている。本実施例の第２手段１２は、
列選択信号４６に応じて選択されたビットラインペア４
７について、ＲＯＭかＲＡＭかの記憶内容を記憶手段１
１から読み出す。より詳細には、第２手段１２は、記憶
手段１１に接続されたノード１００と、ノード１００を
所定の電位にプルアップするプルアップ素子１０１と、
ノード１００の電位に基づいて出力１０２をつくる２段
インバータとを有している。

【００６３】本実施例は、第２の冗長ＲＯＭ用列デコー
ダ２０３ｂ及び冗長ＲＯＭ用行デコーダ２０２を備えて
いる。第２の冗長ＲＯＭ用列デコーダは２０３ｂは、列
アドレスを受け取り、冗長ＲＯＭ用列選択信号３１を出
力する。

【００６４】本実施例によれば、列アドレスに応じて列
選択信号４６がアクティブになると、その列アドレスに
対応する記憶手段１１がオープン状態かショート状態か
に応じて、第２手段１２のノード１００の電位が変化す
る。より詳細には、指定された列アドレスに対応する記
憶手段１１がオープン状態にあれば、プルアップ素子１
０１によりノード１００の電位がＨレベルに保持される
結果、第２手段の出力１０２は、Ｈレベルになる。逆
に、指定された列アドレスに対応する記憶手段１１がシ
ョート状態にあれば、ノード１００の電位がＬレベルに
プルダウンされる結果、第２手段の出力１０２は、Ｌレ
ベルになる。

【００６５】制御手段（第３手段）１３は、冗長ＲＯＭ
用行デコーダ２０２の出力と第２手段１２の出力１０２
を受け取り、両者がともにＨレベルであれば、冗長ＲＯ
Ｍビットライン２４７の選択を示すように、出力信号１
０３をＨレベル（アクテイブ）にする。なお、冗長ＲＯ
Ｍ用行デコーダ２０２の出力がＨレベルになるのは、も
との不良行ラインが選択されたときである。また、第２
手段１２の出力１０２がＨレベルになるのは、不良行ラ
イン上のＲＯＭ部が指定されたときである。従って、冗
長ＲＯＭ用行デコーダ２０２の出力と第２手段１２の出
力１０２がともにＨレベルとなるのは、不良行ラインの
ＲＯＭ部が指定されたときである。こうして、制御手段
１３は、冗長ＲＯＭビットライン２４７により置換され
た不良行ラインのＲＯＭ部のアドレスが、第１アドレス
信号（列選択信号）と第２アドレス信号（行選択信号）
とによって指定された場合に、冗長ＲＯＭビットライン
２４７の選択を示す信号を出力する。また、制御手段１
３は、冗長ＲＯＭビットライン２４７により置換された
不良ラインのＲＡＭ部のアドレスが、第１アドレス信号
と第２アドレス信号とによって指定された場合には、冗
長ＲＯＭビットライン２４７の非選択を示す信号を出力
する。

【００６６】以上説明したように、本実施例によれば、
行及び列アドレス信号が、元の不良ライン上のＲＯＭ部
のアドレスを指定しているきには、制御手段１３の出力
１０３がＨレベルになるため、冗長ＲＯＭビットライン
読みだし回路２０５が動作し、冗長ＲＯＭビットライン
２４７上のデータが出力回路４に読み出される。このと
き、データ線読み出し回路５は動作しない。また、行及
び列アドレス信号が、元の不良ライン上のＲＡＭ部のア
ドレスを指定しているきには、制御手段１３の出力１０
３がＬレベルになるため、冗長ＲＯＭビットライン読み
だし回路２０５は動作せず、冗長ＲＯＭビットライン２
４７上のデータが出力回路に読み出されない。

【００６７】（第３実施例）以下に、図３を参照しなが
ら、本発明の第３実施例を説明する。本実施例は、冗長
ＲＡＭライン３４７、記憶手段１１、ＲＯＭ／ＲＡＭ判
定手段１２及び第２の制御手段１４を有している。

【００６８】本実施例の第１手段（記憶手段）１１は、
第１実施例の記憶手段１１と同様の構成を有している
が、本実施例の第２手段（ＲＯＭ／ＲＡＭ判定手段）１
２のインバータの段数（３段）は、第１実施例の第２手
段１２のインバータの段数（２段）よりも１段多い。イ
ンバータが１段追加されることにより、第２手段１２の
出力１０２’は、第１実施例の第２手段１２の出力１０
２を反転させたものとなる。このように第２手段１２の
出力１０２’を第１実施例の第２手段１２の出力１０２
とを逆にするのは、第１実施例ではＲＯＭが冗長救済さ
れるのに対して、本実施例ではＲＡＭが冗長救済される
ためである。

【００６９】この結果、行アドレスがＲＡＭ部を指定し
たときは、第２手段１２の出力１０２’は、Ｈレベルと
なる。第２の制御手段（第４手段）１４は、ＡＮＤ回路
である。第２の制御手段１４は、第２手段１２の出力１
０２’と冗長ＲＡＭ用列デコーダ３０３の出力５０とを
受け取り、両方がＨレベルの場合にのみ、冗長ＲＡＭ列
選択信号４９をアクテイブにする。このとき、列デコー
ダ３の不良列ラインに対する列選択信号４６は、図１１
に示されているヒューズの溶断によって、アクティブに
はなり得ないようにされている。

【００７０】このように、本発明の第３実施例では、行
及び列アドレス信号が、不良ライン上のＲＡＭ部のアド
レスを指定しているきには、冗長ＲＡＭビットライン３
４７が選択され、データ線６に接続される結果、データ
が出力回路４に伝達される。一方、行及び列アドレス信
号が、不良ライン上のＲＯＭ部のアドレスを指定してい
るきには、冗長ＲＡＭビットライン３４７上は選択され
ず、データは出力回路４に伝達されない。

【００７１】（第４実施例）以下に、図４を参照しなが
ら、本発明の第４実施例を説明する。本実施例では、ワ
ードライン３０に平行なライン上にＲＯＭメモリセル３
５及びＲＡＭメモリセル３４が混在している。この点
で、本実施例は第２実施例に類似した構成を有してい
る。第４実施例と第２実施例との主要な相違点は、第２
実施例の冗長がＲＯＭ部について行われるのに対して、
本実施例の冗長がＲＡＭ部について行われることにあ
る。

【００７２】本実施例も、第１実施例と同様に、第１手
段１１、第２手段１２及び第３手段１３を有しており、
また、冗長ＲＡＭライン３３０を有している。本実施例
では、行及び列アドレス信号が、元の不良ライン上のＲ
ＯＭ部のアドレスを指定しているきには、第２手段１２
の出力１０２がＬレベルになる。冗長ＲＡＭワードライ
ン３３０のＲＡＭメモリセル３４は、メモリセルアレイ
１と共通のビットラインペア４７に接続されており、共
通のセンスアンプ３７、データ線６、データ線読み出し
回路５により、読み出し等の動作が実行される。不良ワ
ードラインは、第２実施例と同様に、図１１に示される
行デコーダ２の不良アドレスのヒューズをレーザトリミ
ングにより溶断することにより、非活性化される。本実
施例では、不良ワードラインのＲＯＭ部のアドレスが指
定されたときだけ、制御手段１３の出力１０４がＬレベ
ルになる。このとき、出力１０４を受けたデータ線読み
出し回路５は動作せず、データ線６のデータは出力回路
４に送られない。

【００７３】このように第４実施例によれば、行及び列
アドレス信号が、元の不良ライン上のＲＡＭ部のアドレ
スを指定しているきには、冗長ＲＡＭワードライン３３
０のデータが出力回路４に読み出される。一方、行及び
列アドレス信号が、元の不良ライン上のＲＯＭ部のアド
レスを指定しているきには、冗長ＲＡＭワードライン３
３０のデータは出力回路４に読み出されない。

【００７４】（第５実施例）以下に、図５を参照しなが
ら、本発明の第５実施例を説明する。本実施例では、ビ
ットラインペア４７に平行なライン上にＲＯＭメモリセ
ル３５及びＲＡＭメモリセル３４が混在している。この
点で、本実施例は第３実施例に類似した構成を有してい
る。第５実施例と第３実施例との主要な相違点は、第３
実施例の冗長がＲＡＭ部について行われるのに対して、
本実施例の冗長がＲＯＭ部について行われること、及
び、第３実施例ではＲＯＭかＲＡＭかの記憶をＲＯＭデ
ータの記憶と同様にして前半工程で行うのに対して、第
５実施例では、ＲＯＭかＲＡＭかの記憶を、冗長置換の
ための処理工程と同様にして後半工程で行うことにあ
る。

【００７５】本実施例の第１冗長ＲＯＭ用行デコーダ２
０２ａは、図１２に示されている第２の冗長ＲＯＭデコ
ーダとは異なる構成を有している。図１３は、第１の冗
長デコーダの構成例を示している。この第１の冗長デコ
ーダは、ＲＯＭ（又はＲＡＭ）用列デコーダとしても、
また、ＲＯＭ（又はＲＡＭ）用行デコーダとしても用い
られ得る。本実施例では、図１３に示されるデコーダが
第１冗長ＲＯＭ用行デコーダ２０２ａとして使用されて
いる。

【００７６】図１３に示されるように、第１の冗長ＲＯ
Ｍデコーダは、ウェハテスト後の後半工程でレーザトリ
ミングによりプログラム可能な複数のヒューズをプログ
ラム手段（以下、「第５手段」と略記することがあ
る。）として備えている。不良ビットラインペア上のＲ
ＯＭに対応する行アドレスに対しては、ヒューズを溶断
せず、ＲＡＭに対応する行アドレスに対しては、ヒュー
ズを溶断する。ヒューズが溶断された行アドレスでは、
冗長ＲＯＭ用行選択信号３１はアクテイブにはなり得な
い。従って、不良アドレスが指定される場合において、
ＲＯＭが行アドレスにより指定されれば、該当する冗長
ＲＯＭ用行選択信号３１がアクティブになり、ＲＡＭが
指定されれば、冗長ＲＯＭ用行選択信号は３１は全て非
アクティブなＬレベルになる。

【００７７】第５実施例は、第１実施例の第２手段１２
と類似の構成を有するＲＯＭ／ＲＡＭ判定手段（第６手
段）１６を備えている。第６手段６は、ｗｉｒｅｄ−Ｏ
Ｒ回路となっている。この第６手段１６は、ソース／ド
レインの一方が接地され、かつ、ゲートが各冗長ＲＯＭ
用行選択信号３１に応じて開閉するトランジスタと、こ
れら複数のトランジスタのソース／ドレインの他方に共
通に接続されたノード１５０と、ノード１５０を所定の
電位にプルアップするプルアップ素子１５１と、ノード
１５０の電位に基づいて出力１５２をつくる３段インバ
ータとを有している。

【００７８】第６手段１６は、第１冗長ＲＯＭ用行デコ
ーダ２０２ａ内のプログラム内容に応じて、出力１５２
を制御手段１３へ出力する。何れかの冗長ＲＯＭ用行選
択信号３１の電位がＨレベルになれば、ノード１５０は
Ｌレベルになる。すべての冗長ＲＯＭ用行選択信号３１
の電位がＬレベルであれば、ノード１５０はＨレベルに
プルアップされたままであるので、出力１５２はＬレベ
ルになる。

【００７９】制御手段１３は、第１冗長ＲＯＭ用列デコ
ーダ２０３の出力４８と第６手段１６の出力１５２を受
け取り、両者がともにＨレベルであれば、冗長ＲＯＭビ
ットライン読み出し回路を動作させるために信号１０３
をＨレベル（アクテイブ）にする。なお、冗長ＲＯＭ用
列デコーダ２０３の出力４８がＨレベルになるのは、も
との不良ラインが選択されるときに対応している。ま
た、第６手段１６の出力１５２がＨレベルになるのは、
不良ライン上のＲＯＭ部が指定されたときである。従っ
て、冗長ＲＯＭ用列デコーダ２０３の出力４８と第２手
段１２の出力１０２がともにＨレベルとなるのは、不良
ラインのＲＯＭ部が指定されたときである。こうして、
制御手段１３は、冗長ＲＯＭビットライン２４７により
置換された不良ラインのＲＯＭ部のアドレスが、第１ア
ドレス信号（列選択信号）と第２アドレス信号（行選択
信号）とによって指定された場合に、冗長ＲＯＭビット
ライン２４７の非選択を示す信号を出力する。また、制
御手段１３は、冗長ＲＯＭビットライン２４７により置
換された不良ラインのＲＡＭ部のアドレスが、第１アド
レス信号と第２アドレス信号とによって指定された場合
には、冗長ＲＯＭビットライン２４７の非選択を示す信
号を出力する。制御手段１３の出力信号１０３は、冗長
ＲＯＭビットライン読み出し回路２０５の制御端子に入
力される。また、選択信号１０３をインバータにより反
転させることにより形成された選択信号１０３の反転信
号が、データ線読み出し回路５の制御端子に入力され
る。冗長ＲＯＭビットライン読み出し回路２０５及びデ
ータ線読み出し回路５は、それぞれの制御端子がＨレベ
ルのときだけ、データ入力端子の電位差を増幅し、増幅
されたデータを出力回路４に送る。従って、冗長ＲＯＭ
ビットライン読み出し回路２０５及びデータ線読み出し
回路５は、出力信号１０３に応じて、いずれか一方のみ
が動作し、冗長ＲＯＭビットライン２４７及びデータ線
６のいずれか一方のデータが出力回路４に送られる。

【００８０】（第６実施例）以下に、図６を参照しなが
ら、本発明の第６実施例を説明する。本実施例では、ワ
ードライン３０に平行なライン上にＲＯＭメモリセル３
５及びＲＡＭメモリセル３４が混在している。この点
で、本実施例は、ビットラインペア４７に平行なライン
上にＲＯＭメモリセル３５及びＲＡＭメモリセル３４が
混在している第５実施例と異なっている。また、本実施
例の構成は、第２実施例に類似した構成を有している。
第６実施例と第２実施例との主要な相違点は、各ビット
ラインペア４７毎にＲＯＭかＲＡＭかを記憶する手段の
構成の相違にある。

【００８１】本実施例は、図１３に示される構成を有す
る第１冗長ＲＯＭ用列デコーダ２０３ａを有している。
第５実施例の有する第１冗長ＲＯＭ用行デコーダ２０２
ａと同様に、第１冗長ＲＯＭ用列デコーダ２０３ａは、
ウェハテスト後の後半工程でレーザトリミングによりプ
ログラム可能なヒューズを備え、不良ビットラインペア
上でＲＯＭである行アドレスに対しては、ヒューズを溶
断せず、ＲＡＭである行アドレスに対しては、ヒューズ
を溶断する。ヒューズが溶断された行アドレスでは、冗
長ＲＯＭ用行選択信号３１はアクテイブにはなり得な
い。従って、不良アドレスが指定される場合において、
ＲＯＭが行アドレスにより指定されれば、該当する冗長
ＲＯＭ用行選択信号３１がアクティブになり、ＲＡＭが
指定されれば、冗長ＲＯＭ用行選択信号は３１は全て非
アクティブなＬレベルになる。

【００８２】また、第６実施例は、第５実施例と同様
に、第６手段１６を備えている。何れかの冗長ＲＯＭ用
行選択信号３１の電位がＨレベルになれば、第６手段の
ノード１５０はＬレベルになり、出力１５２はＨレベル
になる。すべての冗長ＲＯＭ用行選択信号３１の電位が
Ｌレベルであれば、ノード１５０はＨレベルにプルアッ
プされたままであるので、出力１５２はＬレベルにな
る。この出力１５２は、第２実施例の第２手段１２の出
力１０２と同様の機能を果たす。他の動作については、
第２の実施例の動作と同様である。

【００８３】（第７実施例）以下に、図７を参照しなが
ら、本発明の第７実施例を説明する。本実施例では、ビ
ットラインペア４７に平行なライン上にＲＯＭメモリセ
ル３５及びＲＡＭメモリセル３４が混在している。本実
施例の構成は、第３実施例に類似した構成を有してい
る。

【００８４】本実施例は、図１３に示されるデコーダの
構成を有する第１冗長ＲＡＭ用行デコーダ３０２ａと、
冗長ＲＡＭビットライン３４７とを備えている。本実施
例はＲＡＭの冗長に関するため、不良ビットラインペア
上でＲＡＭである行アドレスに対しては、第１冗長ＲＡ
Ｍ用行デコーダ３０２ａ（図１３）内のヒューズを溶断
せず、ＲＯＭである行アドレスに対しては、ヒューズを
溶断する。従って、不良アドレスが指定されたときに、
行アドレスによってＲＡＭが指定されれば、該当する冗
長ＲＡＭ用行選択信号３１がアクティブ（Ｈレベル）に
なり、ＲＯＭが指定されれば、冗長ＲＡＭ用行選択信号
３１は全て非アクティブ（Ｌレベル）になる。さらに、
冗長ＲＡＭ用行選択信号３１少なくとも一つがアクティ
ブになれば、ノード１５０はＬレベルにプルダウンさ
れ、第６手段１６の出力１５２はＨレベルになる。ま
た、冗長ＲＡＭ用行選択信号３１の全てが非アクティブ
になれば、ノード１５０は、Ｈレベルにプルアップされ
たままであり、第６手段１６の出力１５２は、Ｈレベル
になる。第６手段１６の出力１５２は、第３実施例の第
２手段１２の出力１０２’と同様の機能を果たす。すな
わち、出力１５２は、冗長用ＲＡＭ用列デコーダ１０３
の出力とともに、第２の制御手段（ＡＮＤ回路）１４に
入力される。

【００８５】（第８実施例）以下に、図８を参照しなが
ら、本発明の第８実施例を説明する。

【００８６】本実施例は、冗長ＲＡＭメモリセルの読み
出し等の動作を行うため、通常のメモリセルのためのセ
ンスアンプ３７等とは別のセンスアンプ３７、データ線
６、冗長ＲＡＭデータ線読み出し回路３０５を備えてい
る。冗長ＲＡＭデータ線読み出し回路３０５は、通常の
データ線読み出し回路５と同様の構成を有している。従
って、冗長ＲＡＭワードライン３３０のＲＡＭメモリセ
ル３４の読み出し動作は、通常のＲＡＭメモリセル３４
の読み出し動作と同様である。本実施例は、図３に示さ
れる第１冗長ＲＡＭ用列デコーダ３０３ａを備えてい
る。本実施例はＲＡＭの冗長に関するため、不良ビット
ラインペア上でＲＡＭである行アドレスに対しては、第
１冗長ＲＡＭ用列デコーダ３０３ａ（図１３）内のヒュ
ーズを溶断せず、ＲＯＭである行アドレスに対しては、
ヒューズを溶断する。第１冗長ＲＡＭ用列デコーダ３０
３ａ、及び第６手段１６の動作は、基本的に第６実施例
について説明した動作と同様である。

【００８７】（第９実施例）以下に、図９を参照しなが
ら、本発明の第９実施例を説明する。

【００８８】本実施例は、第３実施例と第５実施例とを
組み合わせた機能を有する半導体記憶装置である。本実
施例は、冗長ＲＡＭに関する回路として、第３実施例の
回路と同様の回路を備えている。ただし、本実施例で
は、第５実施例の第６手段１６の出力１５２と、第２手
段の出力１０２’とは、互いに反転されたものとなるた
め、本実施例は、第６手段１６と第２手段１２のうち、
第２手段１２のみを備え、第６手段１６を備えていな
い。

【００８９】また、本実施例は、冗長ＲＯＭに関する回
路として、第５実施例の回路と同様の回路を備えてい
る。ただし、本実施例では、第５実施例の第６手段の出
力１５２の代わりに、第２手段の出力１０２’をインバ
ータにより反転された反転信号１０２”を使用してい
る。

【００９０】本実施例は、第２のアドレス信号（行アド
レス信号）によって指定されるライン上の個々のアドレ
スがＲＯＭであるか又はＲＡＭであるかを、ＲＯＭデー
タの書き込みと同様に、前半工程で、記憶し又は設定す
る記憶手段１１を有している。

【００９１】行アドレスによって選択されたワードライ
ン３０の電位が立ち上がると、その行アドレスに対応す
る記憶手段１１がオープン状態かショート状態かに応じ
て、ノード１００の電位が変化する。より詳細には、指
定された行アドレスに対応する記憶手段１１がオープン
状態にあれば、プルアップ素子によりノード１００の電
位がＨレベル保持される。その結果、第２手段の出力１
０２’は、Ｌレベルになる。すなわち、ＲＯＭであれば
オープン状態、ＲＡＭであればショート状態に設定され
る。

【００９２】記憶手段１１がショート状態にあれば、ノ
ード１００の電位はＬレベルにプルダウンされる。その
結果、第２手段の出力１０２’は、Ｈレベルになる。

【００９３】従って、第２手段の出力１０２’は、選択
された行アドレスがＲＯＭであれば、Ｌレベルに、選択
された行アドレスがＲＡＭであれば、Ｈレベルになる。

【００９４】本実施例は、更に、第１のアドレス信号
（列アドレス信号）を受けて、不良ラインの指定を検出
する冗長ＲＡＭ用列デコーダ３０３と第２の制御手段
（ＡＮＤ回路）１４とを備えている。第２の制御手段１
４は、記憶手段１１の記憶内容に応じて、行アドレスが
不良ライン上のＲＡＭ部のアドレスが指定されていると
きは、Ｈレベルの出力１０２’を、ＲＯＭ部のアドレス
が指定されているときは、Ｌレベルの出力１０２’を受
け取る。第２の制御手段１４は、冗長ＲＡＭ列選択信号
４９を出力する。この冗長ＲＡＭ列選択信号４９は、行
及び列アドレスが不良ラインのＲＡＭ部を指定している
ときは、Ｈレベルとなり、ＲＯＭ部を指定しているとき
は、Ｌレベルとなる。

【００９５】こうして、本実施例の冗長ＲＡＭビットラ
イン３４７は、不良ラインと置換された後、行及び列ア
ドレス信号が不良ライン上のＲＡＭ部のアドレスを指定
しているとき、データ線６に接続され、行及び列アドレ
ス信号が不良ライン上のＲＯＭ部のアドレスを指定して
いるとき、データ線６に接続されない。

【００９６】本実施例では、置換すべき不良ライン上の
個々の行アドレスがＲＯＭかＲＡＭかを、冗長置換のた
めの処理と同様に、後半工程でプログラム可能なヒュー
ズ（第５手段）１５を第１冗長ＲＯＭ用行デコーダ２０
２ａ内に有している。第１冗長ＲＯＭ用行デコーダ２０
２ａの内部回路の一例は図１３に示されている。不良ラ
インのある行アドレスのメモリセルがＲＯＭであれば、
このヒューズは切断されない。不良ラインのある行アド
レスのメモリセルがＲＡＭであれば、このヒューズは切
断される。図１３に示されるように、デコーダ内のヒュ
ーズが切断されていないときは、行アドレスをデコード
した行アドレスデコード信号４８１がＬレベルになれ
ば、ノード４８２がプルダウンされるので、冗長ＲＯＭ
用行選択信号３１が出力される。一方、ヒューズが切断
されていると、行アドレスをデコードした行アドレスデ
コード信号４８１がＬレベルになっても、ノード４８２
はプルダウンされず、Ｈレベルに保持されるために、冗
長ＲＯＭ用行選択信号３１は出力されない。

【００９７】このように、本実施例の第１冗長ＲＯＭ用
行デコーダ２０２ａは、ヒューズの切断又は非切断に応
じて、行及び列アドレス信号が不良ライン上のＲＯＭ部
のアドレスを指定しているときには、冗長ＲＯＭ用行選
択信号３１を冗長ＲＯＭビットライン２４７に対して出
力し、行及び列アドレス信号が、元の不良ライン上のＲ
ＡＭ部のアドレスを指定しているときは、アクティブな
冗長ＲＯＭ用行選択信号３１を冗長ＲＯＭビットライン
２４７に対して出力しない。この結果、本実施例では、
冗長ＲＯＭビットライン２４７が不良ビットラインと置
換されたあと、行及び列アドレス信号が、不良ライン上
のＲＯＭ部のアドレスを指定している時、冗長ＲＯＭビ
ットライン２４７上の、行アドレス信号に対応するメモ
リセルが選択され、行及び列アドレス信号が、不良ライ
ン上のＲＡＭ部のアドレスを指定している時、冗長ＲＯ
Ｍビットライン２４７上のどのメモリセルも選択されな
い。

【００９８】本実施例の半導体記憶装置は、データ線読
み出し回路５と冗長ＲＯＭビットライン読み出し回路２
０５との切り替えが、制御手段１３により行われてい
る。行及び列アドレス信号が、不良ライン上のＲＯＭ部
のアドレスを指定している時、制御手段１３の出力、す
なわち、冗長ＲＯＭビットライン読み出し回路２０５の
制御端子はＨレベルになり、データ線読み出し回路５の
制御端子は、Ｌレベルになる。また、行及び列アドレス
信号が、不良ライン上のＲＯＭ部のアドレスを指定して
いる時、制御手段１３の出力、すなわち、冗長ＲＯＭビ
ットライン読み出し回路２０５の制御端子はＬレベルに
なり、データ線読み出し回路５の制御端子は、Ｈレベル
になる。

【００９９】従って、不良ラインのＲＯＭ部のアドレス
が選択されたときは、冗長ＲＯＭビットライン２４７の
メモリセルのデータが出力回路４に伝達され、不良ライ
ンのＲＡＭ部のアドレスが選択されたときは、冗長ＲＡ
Ｍビットライン３４７のメモリセルのデータが出力回路
に伝達される。

【０１００】以上述べたように、本実施例の半導体記憶
装置は、同一の不良ラインを上記冗長ＲＯＭビットライ
ン２４７と冗長ＲＡＭビットライン３４７上のアドレス
の選択と上記冗長ＲＯＭライン上のアドレスの選択とが
バッティングしない。このことを、図１０を参照しなが
ら、以下に説明する。

【０１０１】同一ライン上にＲＯＭとＲＡＭとが自由に
混在し、また、ＲＯＭのデータ書き込みが前半工程で行
われるような半導体記憶装置では、不良ラインを置換す
るためには、後半工程にてデータ入れ替えが可能な冗長
ＲＯＭラインと冗長ＲＡＭラインの両方を備えているこ
とが好ましい。本実施例によれば、冗長ＲＯＭライン及
び冗長ＲＡＭラインを不良ラインと置き換える場合、も
との不良ラインのＲＯＭであったアドレスには、冗長Ｒ
ＯＭラインの対応するアドレスが割り当てられる。ま
た、もとの不良ラインのＲＡＭであったアドレスには、
冗長ＲＡＭラインの対応するアドレスが割り当てられ
る。このため、第１アドレスによって、もとの不良ライ
ンが指定されたときに、冗長ＲＯＭラインと冗長ＲＡＭ
ラインの両方が選択されるということはなく、アドレス
のバッティングは起こらない。

【０１０２】なお、上記実施例のうち、第１、第２、第
５及び第６実施例は、ＲＯＭの冗長に関する実施例であ
り、第３、第４、第７及び第８実施例は、ＲＡＭの冗長
に関する実施例である。従って、第１、第２、第５及び
第６実施例の何れかと、第３、第４、第７及び第８実施
例の何れかとを組み合わせることにより、ＲＯＭ及びＲ
ＡＭの両方についての冗長が可能である。第９実施例
は、第５実施例と第３実施例とを組み合わせたものであ
り、ＲＯＭ及びＲＡＭの両方についての冗長が可能な例
の一つである。

【０１０３】また、第１、第２、第３及び第４実施例
は、ＲＯＭかＲＡＭかの記憶をＲＯＭデータの記憶と同
様にして前半工程で行う実施例であり、第５、第６、第
７及び第８実施例は、ＲＯＭかＲＡＭかの記憶を、冗長
置換のための処理工程と同様にして後半工程で行う実施
例である。

【０１０４】また、第１、第３、第５及び第７実施例
は、ビットラインペア上にＲＯＭ及びＲＡＭが混在して
いる実施例であり、第２、第４、第６及び第８実施例
は、ワードライン上にＲＯＭ及びＲＡＭが混在している
実施例である。

【０１０５】

【発明の効果】本発明によれば、同一ラインにＲＯＭ及
びＲＡＭが重複せずに自由に混在している半導体記憶装
置に於いても、そのようなラインを冗長救済することが
可能となる。このため、同一ライン上にＲＯＭ及びＲＡ
Ｍが重複せずに自由に混在している半導体記憶装置を高
い歩留りで製造することが可能となる。

【図面の簡単な説明】

【図１】本発明の第１実施例を示す図である。

【図２】本発明の第２実施例を示す図である。

【図３】本発明の第３実施例を示す図である。

【図４】本発明の第４実施例を示す図である。

【図５】本発明の第５実施例を示す図である。

【図６】本発明の第６実施例を示す図である。

【図７】本発明の第７実施例を示す図である。

【図８】本発明の第８実施例を示す図である。

【図９】本発明の第９実施例を示す図である。

【図１０】第９実施例の効果を説明するための図であっ
て、同一ラインにＲＯＭ部及びＲＡＭ部が混在する不良
ラインを冗長ＲＡＭメモリ及び冗長ＲＯＭメモリにより
置換する冗長置換を模式的に示す図である。

【図１１】列デコーダ及び行デコーダの構成を示す図で
ある。

【図１２】行デコーダの構成を示す図である。

【図１３】第１の冗長ＲＯＭ（ＲＡＭ）用行（列）デコ
ーダの構成を示す図である。

【図１４】同一ライン上にＲＯＭメモリセル及びＲＡＭ
メモリセルが混在している半導体記憶装置を示す図であ
る。

【図１５】ＲＡＭメモリセルからなるメモリセルアレイ
とＲＡＭ用冗長メモリとを備えた従来の半導体記憶装置
を示す図である。

【図１６】ＲＯＭメモリセルからなるメモリセルアレイ
とＲＯＭ用冗長メモリとを備えた従来の半導体記憶装置
を示す図である。

【図１７】同一メモリセルアレイ内にＲＡＭメモリセル
及びＲＡＭメモリセルが混在する半導体記憶装置の構成
を示す図である。

【図１８】ＲＡＭメモリセルアレイ及びＲＡＭメモリセ
ルアレイを備えた半導体記憶装置の構成を示す図であ
る。

【図１９】ＲＡＭメモリセルアレイ及びＲＡＭメモリセ
ルアレイと、ＲＯＭ冗長メモリ及びＲＡＭ冗長メモリ
と、を備えた半導体記憶装置の構成を示す図である。

【図２０】ＲＯＭメモリセル及びＲＡＭメモリセルの構
成例を示す図であり、（ａ）はＲＡＭメモリセルを、
（ｂ）はＲＯＭメモリセルを、（ｃ）はＳＲＡＭメモリ
セルを、（ｄ）は他のＲＯＭメモリセルを、（ｅ）は冗
長ＲＯＭメモリセルを、（ｆ）はマスクＲＯＭメモリセ
ルを示している。

【図２１】冗長ＲＡＭ（ＲＯＭ）列（行）デコーダの構
成を示す図である。

【図２２】同一ラインにＲＯＭ部及びＲＡＭ部が混在す
る不良ラインを冗長ＲＡＭメモリにより置換する冗長置
換を模式的に示す図である。

【図２３】同一ラインにＲＯＭ部及びＲＡＭ部が混在す
る不良ラインを冗長ＲＯＭメモリにより置換する冗長置
換を模式的に示す図である。

【図２４】同一ラインにＲＯＭ部及びＲＡＭ部が混在す
る不良ラインを冗長ＲＡＭメモリ及び冗長ＲＯＭメモリ
により置換する冗長置換を模式的に示す図である。

【符号の説明】

１メモリセルアレイ２行デコーダ３列デコーダ４出力回路５データ線読み出し回路６データ線、１１記憶手段（第１手段）１２ＲＯＭ／ＲＡＭ判定手段（第２手段）１３制御手段（第３手段）１４第２の制御手段（第４手段）１５ヒューズ（第５手段）１６ＲＯＭ／ＲＡＭ判定手段（第６手段）３０ワードライン３１冗長ＲＯＭ（ＲＡＭ）行（列）選択信号３４ＲＡＭメモリセル３５ＲＯＭメモリセル３６冗長ＲＯＭメモリセル３７センスアンプ４６、４６１、４６２列選択信号４７ビットラインペア４８、４８１、４８２選択信号１０１、１５１プルアップ素子１００、１５０ノード２０２冗長ＲＯＭ用行デコーダ２０２ａ第１の冗長ＲＯＭ用行デコーダ２０２ｂ第２の冗長ＲＯＭ用行デコーダ２０３冗長ＲＯＭ用列デコーダ２０３ａ第１の冗長ＲＯＭ用列デコーダ２０３ｂ第２の冗長ＲＯＭ用列デコーダ２０５冗長ＲＯＭビットライン読み出し回路２４７冗長ＲＯＭビットライン３０２冗長ＲＡＭ用行デコーダ３０２ａ第１の冗長ＲＡＭ用行デコーダ３０３冗長ＲＡＭ用列デコーダ３０３ａ第１の冗長ＲＡＭ用列デコーダ３４７冗長ＲＡＭビットライン

Claims

(57)【特許請求の範囲】

【請求項１】１チップ上に形成された複数のメモリセル
を備えた半導体記憶装置であって、該複数のメモリセルの各々は、ＲＯＭメモリセルまたは
ＲＡＭメモリセルであり、該ＲＯＭメモリセルを冗長置換するためのＲＯＭ冗長手
段と、該ＲＡＭメモリセルを冗長置換するためのＲＡＭ冗長手
段と、を更に備えている半導体記憶装置。
【請求項２】前記ＲＯＭメモリセルと前記ＲＡＭメモリ
セルの両方をそれぞれ有する複数のメモリセルアレイを
備えており、前記ＲＯＭ冗長手段と前記ＲＡＭ冗長手段の両方が、該
メモリセルアレイ毎に設けられている請求項１に記載の
半導体記憶装置。
【請求項３】メモリセルが複数の行ライン及び列ライン
に配されたメモリセルアレイを備えており、該複数のラ
インから一つのラインを指定するための第１アドレス信
号、及び、指定された該ライン上の一つのアドレスを指
定するための第２アドレス信号に応じて、該メモリセル
アレイの任意のアドレスが選択される半導体記憶装置に
おいて、該複数のラインのうちの少なくとも一つのラインは、重
複せずに配されたＲＯＭ部及びＲＡＭ部を有しており、該少なくとも一つのラインのうちの不良ライン上のＲＯ
Ｍ部のみ又はＲＡＭ部のみを置換するための冗長ライン
を備えた半導体記憶装置。
【請求項４】前記冗長ラインとしての冗長ＲＯＭライン
と、前記不良ライン上のＲＯＭ部のアドレスが、前記第１ア
ドレス信号と前記第２アドレス信号とによって指定され
た場合に、該冗長ＲＯＭライン上の、該第２アドレス信
号に対応するアドレスを選択し、しかも、該冗長ＲＯＭ
ラインにより置換された該不良ライン上のＲＡＭ部のア
ドレスが、該第１アドレス信号と該第２アドレス信号と
によって指定された場合には、該冗長ＲＯＭライン上
の、該第２アドレス信号に対応するアドレスを選択しな
い手段と、を備えた請求項３に記載の半導体記憶装置。
【請求項５】前記冗長ラインとしての冗長ＲＡＭライン
を備え、前記不良ライン上のＲＡＭ部のアドレスが前記第１アド
レス信号と前記第２アドレス信号とによって指定された
場合には、該冗長ＲＡＭライン上の、該第２アドレス信
号に対応するアドレスを選択し、該不良ライン上のＲＯ
Ｍ部のアドレスが該第１アドレス信号と該第２アドレス
信号とによって指定された場合には、該冗長ＲＡＭライ
ン上の、該第２アドレス信号に対応するアドレスを選択
しない手段を、更に備えた請求項３に記載の半導体記憶
装置。
【請求項６】前記冗長ラインとしての冗長ＲＯＭライン
及び冗長ＲＡＭラインを備え、前記不良ライン上のＲＯＭ部のアドレスが前記第１アド
レス信号と前記第２アドレス信号とによって指定された
場合には、該冗長ＲＯＭライン上の、該第２アドレス信
号に対応するアドレスを選択し、該不良ライン上のＲＡ
Ｍ部のアドレスが該第１アドレス信号と該第２アドレス
信号とによって指定された場合には、該冗長ＲＡＭライ
ン上の、該第２アドレス信号に対応するアドレスを選択
する手段を、更に備えた請求項３に記載の半導体記憶装
置。
【請求項７】前記第２アドレス信号によって指定される
アドレスのそれぞれが前記ＲＯＭ部及び前記ＲＡＭ部の
何れであるかを、ＲＯＭデータ書込み時に記憶し得る記
憶手段を備えている請求項４から請求項６のいずれかに
記載の半導体記憶装置。
【請求項８】前記第１アドレス信号を受けて、前記不良
ラインの指定を検出する冗長ＲＯＭデコーダと、該冗長ＲＯＭデコーダの出力を受け取り、前記記憶手段
の記憶内容に応じて、該ラインの該ＲＯＭ部が該１アド
レス信号及び前記第２アドレス信号により指定されてい
るときは、該冗長ＲＯＭラインの選択を示す信号を出力
し、該ラインの該ＲＡＭ部が該１アドレス信号及び該第
２アドレス信号により指定されているときは、該冗長Ｒ
ＯＭラインの非選択を示す信号を出力する制御手段と、を備えている請求項７に記載の半導体記憶装置。
【請求項９】前記第１アドレス信号を受けて、前記不良
ラインの指定を検出する冗長ＲＡＭデコーダと、該冗長ＲＡＭデコーダの出力を受け取り、前記記憶手段
の記憶内容に応じて、該ラインの該ＲＡＭ部が該１アド
レス信号及び前記第２アドレス信号により指定されてい
るときは、該冗長ＲＡＭラインを選択する信号を出力
し、該ラインの該ＲＯＭ部が該１アドレス信号及び該第
２アドレス信号により指定されているときは、該冗長Ｒ
ＡＭラインを選択しない信号を出力する制御手段と、を備えている請求項７に記載の半導体記憶装置。
【請求項１０】前記不良ライン上のアドレスのそれぞれ
がＲＯＭ部又はＲＡＭ部の何れであるかを、冗長置換時
にプログラムし得るプログラム手段を備えている請求項
４から請求項６のいずれかに記載の半導体記憶装置。
【請求項１１】前記第２のアドレス信号を受け取り、前
記プログラム手段のプログラム内容に応じて、前記第１
及び第２アドレス信号により指定されるアドレスが、前
記不良ラインのＲＯＭ部であれば、該冗長ＲＯＭライン
上の、該第２アドレス信号に対応するアドレスを選択す
る信号を出力し、該ラインの該ＲＡＭ部が該１アドレス
信号及び該第２アドレス信号により指定されているとき
は、該冗長ＲＯＭライン上の、該第２アドレス信号に対
応するアドレスを選択する信号を出力しないデコーダを
備えている請求項１０に記載の半導体記憶装置。
【請求項１２】前記第２アドレス信号を受け取り、前記
プログラム手段のプログラム内容に応じて、前記第１ア
ドレス及び該第２アドレス信号により指定されるアドレ
スが、前記不良ラインのＲＡＭ部であれば、該冗長ＲＡ
Ｍライン上の、該第２アドレス信号に対応するアドレス
を選択する信号を出力し、該不良ラインの該ＲＯＭ部が
該第１アドレス信号及び該第２アドレス信号により指定
されているときは、該冗長ＲＡＭライン上の、該第２ア
ドレス信号に対応するアドレスを選択する信号を出力し
ないデコーダを備えている請求項１０に記載の半導体記
憶装置。
【請求項１３】前記第２アドレス信号を受け取り、該第
２アドレスによって指定されるアドレスについての前記
記憶手段の記憶内容を読み出し、該記憶内容に応じた出
力をつくるＲＯＭ／ＲＡＭ判定手段を備えている請求項
７に記載の半導体記憶装置。
【請求項１４】前記第２アドレス信号を受け取り、該第
２アドレスによって指定されるアドレスについての前記
プログラム手段のプログラム内容を読み出し、該プログ
ラム内容に応じた出力をつくるＲＯＭ／ＲＡＭ判定手段
を備えている請求項１０に記載の半導体記憶装置。