JPH09293391A - 半導体記憶回路およびそのテスト方法 - Google Patents
半導体記憶回路およびそのテスト方法Info
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- JPH09293391A JPH09293391A JP10521196A JP10521196A JPH09293391A JP H09293391 A JPH09293391 A JP H09293391A JP 10521196 A JP10521196 A JP 10521196A JP 10521196 A JP10521196 A JP 10521196A JP H09293391 A JPH09293391 A JP H09293391A
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- Semiconductor Memories (AREA)
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】冗長機能付きマスクＲＯＭにおいて、金属配線
だけの切り換えにより、冗長セルへのデータ置換を行う
時に費やす書き込み処理時間と工数を削減する。 【解決手段】選別テストにて不良ビットが存在した時、
処理ステップＳ３で不良ビットの検出を行った後、処理
ステップＳ４で不良ビットが存在する最小置換単位を割
り出し、処理ステップＳ５において最小置換単位内のオ
ンビットとオフビットのセル個数の比較を行う。この
時、個数の少ない方を選択し冗長セルへの書き込みデー
タとするが、処理ステップＳ７で書き込みデータと期待
値との整合性を判断して、合致しない場合、出力可変回
路を操作するというテストフローを用いることにより、
書き込み処理時間と工数を削減し、生産効率を向上させ
る。
だけの切り換えにより、冗長セルへのデータ置換を行う
時に費やす書き込み処理時間と工数を削減する。 【解決手段】選別テストにて不良ビットが存在した時、
処理ステップＳ３で不良ビットの検出を行った後、処理
ステップＳ４で不良ビットが存在する最小置換単位を割
り出し、処理ステップＳ５において最小置換単位内のオ
ンビットとオフビットのセル個数の比較を行う。この
時、個数の少ない方を選択し冗長セルへの書き込みデー
タとするが、処理ステップＳ７で書き込みデータと期待
値との整合性を判断して、合致しない場合、出力可変回
路を操作するというテストフローを用いることにより、
書き込み処理時間と工数を削減し、生産効率を向上させ
る。
Description
【０００１】
【発明の属する技術分野】本発明は半導体記憶回路およ
びそのテスト方法に係わり、特に冗長機能を備えるマス
クＲＯＭにおける冗長セルへのデータ置換の生産性を改
善した半導体記憶回路およびそのテスト方法に関する。
びそのテスト方法に係わり、特に冗長機能を備えるマス
クＲＯＭにおける冗長セルへのデータ置換の生産性を改
善した半導体記憶回路およびそのテスト方法に関する。
【０００２】
【従来の技術】ＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏ
ｒｙ）は通常は読み出し専用に使用されるメモリであ
り、電源を切ってもその内容を保持する不揮発性が特徴
を有し、さらに構造が簡単で集積度が大きいので量産性
に優れコストが安いという特徴ももっており、その書き
込み方法によって、マスクＲＯＭ、ＰＲＯＭ．ＥＰＲＯ
Ｍ．ＥＥＰＲＯＭ等がある。
ｒｙ）は通常は読み出し専用に使用されるメモリであ
り、電源を切ってもその内容を保持する不揮発性が特徴
を有し、さらに構造が簡単で集積度が大きいので量産性
に優れコストが安いという特徴ももっており、その書き
込み方法によって、マスクＲＯＭ、ＰＲＯＭ．ＥＰＲＯ
Ｍ．ＥＥＰＲＯＭ等がある。
【０００３】マスクＲＯＭは書き込む情報を製造工程の
中でユーザーの要求によるプログラムに合せて作成した
マスクを用いて半導体ウェハ上に回路を形成する。した
がって、製造後のマスクＲＯＭのデータは変更すること
が出来ない。
中でユーザーの要求によるプログラムに合せて作成した
マスクを用いて半導体ウェハ上に回路を形成する。した
がって、製造後のマスクＲＯＭのデータは変更すること
が出来ない。
【０００４】このマスクＲＯＭにデータを書き込む方法
としては、拡散層あるいはイオン注入等によりメモリセ
ルのソース−ドレイン間を短絡する方法と、ビット線と
の接続に必要なコンタクト孔あるいは金属配線工程によ
って電気的に接続を切断する方法がある。
としては、拡散層あるいはイオン注入等によりメモリセ
ルのソース−ドレイン間を短絡する方法と、ビット線と
の接続に必要なコンタクト孔あるいは金属配線工程によ
って電気的に接続を切断する方法がある。
【０００５】一方、チップサイズの増加に伴ない歩留り
を向上させる必要から、あらかじめ冗長セルをメインメ
モリの他に設けておき、不良ビットと置換える冗長機能
をもつマスクＲＯＭがある。
を向上させる必要から、あらかじめ冗長セルをメインメ
モリの他に設けておき、不良ビットと置換える冗長機能
をもつマスクＲＯＭがある。
【０００６】この種の従来の冗長機能を備えるマスクＲ
ＯＭのテスト方法をフローチャートで示した図４を参照
すると、まずテストスタートし（図４のＳ１１）、メイ
ンメモリセルに不良ビットが存在するか否かを判断する
（図４のＳ１２）。不良ビットが存在する場合は不良ビ
ットの検出を行なう（図４のＳ１３）。検出した不良ビ
ットが存在するメインメモリのうち最小置換単位のメモ
リセル群を割り出す（図４のＳ１４）。不良ビットの検
出、最小置換単位を割り出した後に、最小置換単位に対
応するあらかじめ規定した期待値を、そのまま相当する
冗長セルエリアに書き込んでいた（図４の１５）。この
書き込まれた冗長セルエリアに対して再びテストを行な
い正常動作をすることを確認するテストを行なっていた
（図４の１６）。
ＯＭのテスト方法をフローチャートで示した図４を参照
すると、まずテストスタートし（図４のＳ１１）、メイ
ンメモリセルに不良ビットが存在するか否かを判断する
（図４のＳ１２）。不良ビットが存在する場合は不良ビ
ットの検出を行なう（図４のＳ１３）。検出した不良ビ
ットが存在するメインメモリのうち最小置換単位のメモ
リセル群を割り出す（図４のＳ１４）。不良ビットの検
出、最小置換単位を割り出した後に、最小置換単位に対
応するあらかじめ規定した期待値を、そのまま相当する
冗長セルエリアに書き込んでいた（図４の１５）。この
書き込まれた冗長セルエリアに対して再びテストを行な
い正常動作をすることを確認するテストを行なっていた
（図４の１６）。
【０００７】上述した従来のテストフローに従い、一例
として４Ｍビットの冗長機能付きマスクＲＯＭの場合に
あてはめて、冗長セルへのデータ置換方法について説明
する。ここでのセル構成は、ワード数×デジット数＝２
０４８ビット×２０４８ビットで、置換るための冗長セ
ルの最小置換単位は、デジット線１本＝２０４８ビット
であり、冗長セルは書き込み処理を施す前はビット線に
接続された状態であるオンビットセルとする。また、オ
ンビットセル選択時、その期待値は“０”、ビット線に
接続されない状態であるオフビットセル選択時、その期
待値は“１”とする。
として４Ｍビットの冗長機能付きマスクＲＯＭの場合に
あてはめて、冗長セルへのデータ置換方法について説明
する。ここでのセル構成は、ワード数×デジット数＝２
０４８ビット×２０４８ビットで、置換るための冗長セ
ルの最小置換単位は、デジット線１本＝２０４８ビット
であり、冗長セルは書き込み処理を施す前はビット線に
接続された状態であるオンビットセルとする。また、オ
ンビットセル選択時、その期待値は“０”、ビット線に
接続されない状態であるオフビットセル選択時、その期
待値は“１”とする。
【０００８】この４ＭビットマスクＲＯＭにおいて、１
ビットの不良ビットが存在し、期待値“１”に対し
“０”を出力していたと仮定する。さらに、この不良ビ
ットが含まれる最小置換単位、つまりデジット線１本の
期待値が全て“１”であったとする。この時、指定の冗
長セル（デジット線１本）に期待値である全て“１”の
置換を行うが、未処理の冗長セルの期待値は当然“０”
であるため、従来は２０４８回の書き込み処理を行う必
要があった。
ビットの不良ビットが存在し、期待値“１”に対し
“０”を出力していたと仮定する。さらに、この不良ビ
ットが含まれる最小置換単位、つまりデジット線１本の
期待値が全て“１”であったとする。この時、指定の冗
長セル（デジット線１本）に期待値である全て“１”の
置換を行うが、未処理の冗長セルの期待値は当然“０”
であるため、従来は２０４８回の書き込み処理を行う必
要があった。
【０００９】この書き込み処理をレーザートリマーを用
いて処理した場合、１ビットあたりの書き込み時間を
０．１秒とすると、最小置換単位１つの書き込み時間だ
けでも２０４８ビット×０．１秒＝２０４．８秒かかっ
ていた。つまり、従来の冗長機能付きマスクＲＯＭにお
ける不良ビットの救済方法においては、書き込み処理
数、すなわちビット数の多少にかかわらず不良ビットが
存在する最小置換単位に適用する期待値をそのまま、対
応する冗長セルエリアに書き込んでいた。
いて処理した場合、１ビットあたりの書き込み時間を
０．１秒とすると、最小置換単位１つの書き込み時間だ
けでも２０４８ビット×０．１秒＝２０４．８秒かかっ
ていた。つまり、従来の冗長機能付きマスクＲＯＭにお
ける不良ビットの救済方法においては、書き込み処理
数、すなわちビット数の多少にかかわらず不良ビットが
存在する最小置換単位に適用する期待値をそのまま、対
応する冗長セルエリアに書き込んでいた。
【００１０】また、従来のマスクＲＯＭの中には、メモ
リセルのオンビット、オフビットを決めるために拡散層
切り換え方式を用いるものがあり、このマスクＲＯＭに
関し、デジット線の拡散層負荷容量を低減し、高速化を
はかるために出力可変回路を用いる技術が特開昭５６ー
２５２９６号公報に記載されている。同公報記載のマス
クＲＯＭ制御回路の主要部の回路図を示した図５を参照
すると、従来の拡散層切り換え方式のマスクＲＯＭは、
デジット線ＤＬ０〜ＤＬ３とチャージ線Ｖとの間に設け
られデジット線をチャージするためのトランジスタＰ１
１〜Ｐ１３、期待値“０”に対応してワード線およびデ
ジット線間に設けられたメモリセルトランジスタＴＲ、
拡散層の切り換えで読み出しデータを同相あるいは逆相
にて出力端子Ｄ０〜Ｄ３に出力する出力可変回路Ｍ０〜
Ｍ３から構成されている。
リセルのオンビット、オフビットを決めるために拡散層
切り換え方式を用いるものがあり、このマスクＲＯＭに
関し、デジット線の拡散層負荷容量を低減し、高速化を
はかるために出力可変回路を用いる技術が特開昭５６ー
２５２９６号公報に記載されている。同公報記載のマス
クＲＯＭ制御回路の主要部の回路図を示した図５を参照
すると、従来の拡散層切り換え方式のマスクＲＯＭは、
デジット線ＤＬ０〜ＤＬ３とチャージ線Ｖとの間に設け
られデジット線をチャージするためのトランジスタＰ１
１〜Ｐ１３、期待値“０”に対応してワード線およびデ
ジット線間に設けられたメモリセルトランジスタＴＲ、
拡散層の切り換えで読み出しデータを同相あるいは逆相
にて出力端子Ｄ０〜Ｄ３に出力する出力可変回路Ｍ０〜
Ｍ３から構成されている。
【００１１】ここで、拡散層切り換え方式のマスクＲＯ
Ｍとは、メモリセルの有無により期待値“１”または
“０”に対応させるものであり、以下の説明において
は、メモリセルが有る場合の期待値を無しを“０”で、
メモリセルが無い場合の期待値を“１”に対応させるも
のとする。
Ｍとは、メモリセルの有無により期待値“１”または
“０”に対応させるものであり、以下の説明において
は、メモリセルが有る場合の期待値を無しを“０”で、
メモリセルが無い場合の期待値を“１”に対応させるも
のとする。
【００１２】上述した構成からなる従来の拡散層切り換
え方式のマスクＲＯＭのメモリセルは、ユーザープログ
ラムの内容により配置位置が決定される。従って、配置
位置は種々変化し、ユーザープログラムの内容によって
は、同一デジット線に最大限のメモリセルが負荷される
場合や、全く負荷されない場合が存在することになり、
デジット線ごとに負荷容量も異なってくる。
え方式のマスクＲＯＭのメモリセルは、ユーザープログ
ラムの内容により配置位置が決定される。従って、配置
位置は種々変化し、ユーザープログラムの内容によって
は、同一デジット線に最大限のメモリセルが負荷される
場合や、全く負荷されない場合が存在することになり、
デジット線ごとに負荷容量も異なってくる。
【００１３】例えば、図５のデジット線ＤＬ０に注目す
ると、ＤＬ０は切換えスイッチがインバータ側に接続さ
れているから出力端子Ｄ０に逆相で出力される。これ
は、アドレスＡ０〜Ａ３に対応して出力端子Ｄ０出力さ
れる期待値が全て“０”であるからである。すなわち
ち、本来ならばデジット線ＤＬ０には４個のメモリセル
が負荷され、同相で出力すれば良いのであるが、その場
合はデジット線ＤＬ０にメモリセル４個分の容量Ｃ０が
負荷されることになり、読み出し速度が遅れてしまう。
従って、出力可変回路Ｍ０によって逆相で出力すれば、
メモリセルを負荷する必要が無くなり、デジット線ＤＬ
０の出力端子Ｄ０における論理も４個メモリセルが付加
されたときと同相となるので、デジット線の負荷を軽減
することができ、読み出し速度も早くなる。
ると、ＤＬ０は切換えスイッチがインバータ側に接続さ
れているから出力端子Ｄ０に逆相で出力される。これ
は、アドレスＡ０〜Ａ３に対応して出力端子Ｄ０出力さ
れる期待値が全て“０”であるからである。すなわち
ち、本来ならばデジット線ＤＬ０には４個のメモリセル
が負荷され、同相で出力すれば良いのであるが、その場
合はデジット線ＤＬ０にメモリセル４個分の容量Ｃ０が
負荷されることになり、読み出し速度が遅れてしまう。
従って、出力可変回路Ｍ０によって逆相で出力すれば、
メモリセルを負荷する必要が無くなり、デジット線ＤＬ
０の出力端子Ｄ０における論理も４個メモリセルが付加
されたときと同相となるので、デジット線の負荷を軽減
することができ、読み出し速度も早くなる。
【００１４】このように、従来の拡散層切り換え方式の
マスクＲＯＭにおいては、メモリセルにより負荷される
デジット線の容量Ｃ０〜Ｃ３を軽減するために、拡散層
で切り換え可能な出力可変回路Ｍ０〜Ｍ３を設け、デジ
ット線ＤＬ０〜ＤＬ３に配置されるメモリセル数を削減
している。さらに、デジット線の負荷容量を減らすこと
により、読み出し速度の高速化をはかっている。
マスクＲＯＭにおいては、メモリセルにより負荷される
デジット線の容量Ｃ０〜Ｃ３を軽減するために、拡散層
で切り換え可能な出力可変回路Ｍ０〜Ｍ３を設け、デジ
ット線ＤＬ０〜ＤＬ３に配置されるメモリセル数を削減
している。さらに、デジット線の負荷容量を減らすこと
により、読み出し速度の高速化をはかっている。
【００１５】
【発明が解決しようとする課題】上述した従来のマスク
ＲＯＭにおける第１の問題点は、従来の冗長機能付きマ
スクＲＯＭが、書き込み処理をするメモリセル数の多少
にかかわらず、不良ビットが含まれている最小置換単位
に対し、あらかじめ定めた期待値をそのまま対応する冗
長セルエリアに書き込んでいることにある。その理由
は、書き込み処理数が多い程冗長セルへのデータの置換
に時間を要するので、今後、大容量化が進んでいけば膨
大な時間を費やしてしまうことになり、生産効率が悪化
するという問題が生じるからである。
ＲＯＭにおける第１の問題点は、従来の冗長機能付きマ
スクＲＯＭが、書き込み処理をするメモリセル数の多少
にかかわらず、不良ビットが含まれている最小置換単位
に対し、あらかじめ定めた期待値をそのまま対応する冗
長セルエリアに書き込んでいることにある。その理由
は、書き込み処理数が多い程冗長セルへのデータの置換
に時間を要するので、今後、大容量化が進んでいけば膨
大な時間を費やしてしまうことになり、生産効率が悪化
するという問題が生じるからである。
【００１６】また、第２の問題点は、従来の拡散層切り
換え方式のマスクＲＯＭは、拡散層を切り換えて出力可
変回路の制御を行っていることである。その理由は、拡
散層の形成がマスクＲＯＭの製造初期段階の工程に位置
しているため、製造工期が長くなるという問題があるか
らである。
換え方式のマスクＲＯＭは、拡散層を切り換えて出力可
変回路の制御を行っていることである。その理由は、拡
散層の形成がマスクＲＯＭの製造初期段階の工程に位置
しているため、製造工期が長くなるという問題があるか
らである。
【００１７】本発明の目的は、上述した欠点に鑑みなさ
れたものであり、冗長機能付きマスクＲＯＭにおいて、
金属配線だけの切り換えにより、冗長セルへのデータ置
換を行う時に費やす書き込み処理時間と工数を削減する
ことにある。
れたものであり、冗長機能付きマスクＲＯＭにおいて、
金属配線だけの切り換えにより、冗長セルへのデータ置
換を行う時に費やす書き込み処理時間と工数を削減する
ことにある。
【００１８】
【課題を解決するための手段】本発明の半導体記憶回路
の特徴は、メインメモリの不良ビットをあらかじめ用意
された冗長セルで置換えるための冗長機能を備えるマス
クＲＯＭであって、前記冗長セルが接続されたセンスア
ンプの出力端に出力データの論理を正転または反転させ
て出力する出力可変手段を接続することにある。
の特徴は、メインメモリの不良ビットをあらかじめ用意
された冗長セルで置換えるための冗長機能を備えるマス
クＲＯＭであって、前記冗長セルが接続されたセンスア
ンプの出力端に出力データの論理を正転または反転させ
て出力する出力可変手段を接続することにある。
【００１９】また、前記出力可変手段は、製造工程にお
いてあらかじめ設定される冗長ビット設定手段と、この
設定手段の設定結果に応答して前記センスアンプ出力デ
ータをハイレベルまたはロウレベルの一定レベルに切り
換えて出力する切換論理部とを備える。
いてあらかじめ設定される冗長ビット設定手段と、この
設定手段の設定結果に応答して前記センスアンプ出力デ
ータをハイレベルまたはロウレベルの一定レベルに切り
換えて出力する切換論理部とを備える。
【００２０】さらに、前記冗長ビット設定手段は、電源
電位および接地電位間にｐチャネル型ＭＯＳトランジス
タと抵抗素子とｎチャネル型ＭＯＳトランジスタとを直
列接続で挿入し、かつ前記ｐチャネル型ＭＯＳトランジ
スタのゲート電極に所定の制御信号を入力し、前記ｎチ
ャネル型ＭＯＳトランジスタのゲート電極に電源電位を
接続するとともに、前記抵抗素子とｎチャネル型ＭＯＳ
トランジスタとの直列接続点を前記切換論理部の制御端
子に接続してなり、前記直列接続点および前記制御端子
間の接続配線を、前記製造工程のうちの金属配線処理工
程で形成する。
電位および接地電位間にｐチャネル型ＭＯＳトランジス
タと抵抗素子とｎチャネル型ＭＯＳトランジスタとを直
列接続で挿入し、かつ前記ｐチャネル型ＭＯＳトランジ
スタのゲート電極に所定の制御信号を入力し、前記ｎチ
ャネル型ＭＯＳトランジスタのゲート電極に電源電位を
接続するとともに、前記抵抗素子とｎチャネル型ＭＯＳ
トランジスタとの直列接続点を前記切換論理部の制御端
子に接続してなり、前記直列接続点および前記制御端子
間の接続配線を、前記製造工程のうちの金属配線処理工
程で形成する。
【００２１】本発明の半導体記憶回路のテスト方法の特
徴は、デジット線に接続されたオンビットセルとデジッ
ト線に接続されないオフビットセルとから構成されるメ
インメモリの不良ビットをあらかじめ用意された冗長セ
ルで置換えるための冗長機能を備えるマスクＲＯＭであ
って、前記冗長セルが接続されたセンスアンプの出力端
に出力データの論理を正転または反転させて出力する出
力可変手段を接続することによって不良ビットを前記冗
長ビットに置換える半導体記憶回路のテスト方法におい
て、メインメモリ内の不良ビットを救済するために、前
記メインメモリのうち不良ビットを含む置換単位のメモ
リセルの期待値を前記冗長セルに書き込むとき、前記置
換単位のメモリセルの期待値の前記オンビットセルおよ
び前記オフビットセルがそれぞれ何個あるかを判断し、
個数が少ない方のビットセルに対してデータの書き込み
処理を行い、その後でさらに前記冗長セルに書き込んだ
内容と期待値とが一致するか否かを判断し、一致する場
合は前記出力可変手段の切り換えを行わず、一致しない
場合は前記出力可変手段の切り換えを行い前記冗長セル
に書き込んだ内容を反転出力する処理を行うことにあ
る。
徴は、デジット線に接続されたオンビットセルとデジッ
ト線に接続されないオフビットセルとから構成されるメ
インメモリの不良ビットをあらかじめ用意された冗長セ
ルで置換えるための冗長機能を備えるマスクＲＯＭであ
って、前記冗長セルが接続されたセンスアンプの出力端
に出力データの論理を正転または反転させて出力する出
力可変手段を接続することによって不良ビットを前記冗
長ビットに置換える半導体記憶回路のテスト方法におい
て、メインメモリ内の不良ビットを救済するために、前
記メインメモリのうち不良ビットを含む置換単位のメモ
リセルの期待値を前記冗長セルに書き込むとき、前記置
換単位のメモリセルの期待値の前記オンビットセルおよ
び前記オフビットセルがそれぞれ何個あるかを判断し、
個数が少ない方のビットセルに対してデータの書き込み
処理を行い、その後でさらに前記冗長セルに書き込んだ
内容と期待値とが一致するか否かを判断し、一致する場
合は前記出力可変手段の切り換えを行わず、一致しない
場合は前記出力可変手段の切り換えを行い前記冗長セル
に書き込んだ内容を反転出力する処理を行うことにあ
る。
【００２２】
【発明の実施の形態】まず、本発明の半導体記憶回路お
よびそのテスト方法について、図面を参照しながら説明
する。図１は本発明の一実施の形態を示す回路図であ
る。図１を参照すると、デジット線ＤＬＡにはスイッチ
ＳＷ１を介してメモリセルＣ１が接続されそのゲート電
極にワード線Ｗ１が接続されている。同様にスイッチＳ
Ｗ２〜ＳＷｎをそれぞれ介してメモリセルＣ２〜Ｃｎが
接続されそれぞれのゲート電極にワード線Ｗ２〜Ｗｎが
それぞれ接続されている。デジット線ＤＬＡはデジット
線選択信号ＹＳで制御されるトランジスタＮ１２を介し
てセンスアンプＳＡに接続され、このセンスアンプＳＡ
の出力が出力可変回路ＯＣＣに接続される。出力可変回
路ＯＣＣは、冗長ビット設定手段となるスイッチ回路と
このスイッチ回路の出力に応答してセンスアンプ出力を
選択出力する論理回路からなる。スイッチ回路は、電源
電位および接地電位間に、ｐチャネル型ＭＯＳトランジ
スタＰ１と抵抗素子ＲとスイッチＳＷＡとなる配線とｎ
チャネル型ＭＯＳトランジスタＮ１とを直列接続で挿入
し、かつｐチャネル型ＭＯＳトランジスタＰ１のゲート
電極にチップイネーブルＣＥ信号を入力し、ｎチャネル
型ＭＯＳトランジスタＮ１のゲート電極に電源電位を接
続するとともに、抵抗素子Ｒとｎチャネル型ＭＯＳトラ
ンジスタＮ１との直列接続点であるＳＷＡのＧ点を切換
論理部のＮＡＮＤ回路Ｌ１およびＮＯＲ回路Ｌ２の一方
の入力端にそれぞれ交通接続され、それぞれの他方の入
力端にはセンスアンプＳＡの出力端が接続される。ＡＮ
Ｄ回路Ｌ１の出力端は直接に、ＮＯＲ回路Ｌ２の出力端
はインバータＬ３を介してそれぞれＮＡＮＤ回路Ｌ４の
２入力端にそれぞれ接続される。ＮＡＮＤ回路Ｌ４の出
力端は出力回路ＯＣし接続されて構成される。
よびそのテスト方法について、図面を参照しながら説明
する。図１は本発明の一実施の形態を示す回路図であ
る。図１を参照すると、デジット線ＤＬＡにはスイッチ
ＳＷ１を介してメモリセルＣ１が接続されそのゲート電
極にワード線Ｗ１が接続されている。同様にスイッチＳ
Ｗ２〜ＳＷｎをそれぞれ介してメモリセルＣ２〜Ｃｎが
接続されそれぞれのゲート電極にワード線Ｗ２〜Ｗｎが
それぞれ接続されている。デジット線ＤＬＡはデジット
線選択信号ＹＳで制御されるトランジスタＮ１２を介し
てセンスアンプＳＡに接続され、このセンスアンプＳＡ
の出力が出力可変回路ＯＣＣに接続される。出力可変回
路ＯＣＣは、冗長ビット設定手段となるスイッチ回路と
このスイッチ回路の出力に応答してセンスアンプ出力を
選択出力する論理回路からなる。スイッチ回路は、電源
電位および接地電位間に、ｐチャネル型ＭＯＳトランジ
スタＰ１と抵抗素子ＲとスイッチＳＷＡとなる配線とｎ
チャネル型ＭＯＳトランジスタＮ１とを直列接続で挿入
し、かつｐチャネル型ＭＯＳトランジスタＰ１のゲート
電極にチップイネーブルＣＥ信号を入力し、ｎチャネル
型ＭＯＳトランジスタＮ１のゲート電極に電源電位を接
続するとともに、抵抗素子Ｒとｎチャネル型ＭＯＳトラ
ンジスタＮ１との直列接続点であるＳＷＡのＧ点を切換
論理部のＮＡＮＤ回路Ｌ１およびＮＯＲ回路Ｌ２の一方
の入力端にそれぞれ交通接続され、それぞれの他方の入
力端にはセンスアンプＳＡの出力端が接続される。ＡＮ
Ｄ回路Ｌ１の出力端は直接に、ＮＯＲ回路Ｌ２の出力端
はインバータＬ３を介してそれぞれＮＡＮＤ回路Ｌ４の
２入力端にそれぞれ接続される。ＮＡＮＤ回路Ｌ４の出
力端は出力回路ＯＣし接続されて構成される。
【００２３】メモリセルＣ１，Ｃ２，Ｃ３，Ｃ４…Ｃ
n-1 ，Ｃｎは冗長セルを示し、全てｎチャネル型ＭＯＳ
トランジスタで構成されている。メモリセルＣ１〜Ｃｎ
は、Ｙセレクタｎチャネル型ＭＯＳトランジスタＮ２が
オンしている時、ワード線Ｗ１〜Ｗｎのうちのいずれか
にセル選択レベル“１”が入力されると、スイッチＳＷ
１〜ＳＷｎを介して、あるレベルをデジット線ＤＬＡに
出力し、この出力データがセンスアンプＳＡにて増幅さ
れる。この時、センスアンプＡは選択されたメモリセル
Ｃ１〜Ｃｎに接続されているスイッチＳＷ１〜ＳＷｎが
オンしていればロウレベルを、オフしていればハイレベ
ルをそれぞれ出力する。
n-1 ，Ｃｎは冗長セルを示し、全てｎチャネル型ＭＯＳ
トランジスタで構成されている。メモリセルＣ１〜Ｃｎ
は、Ｙセレクタｎチャネル型ＭＯＳトランジスタＮ２が
オンしている時、ワード線Ｗ１〜Ｗｎのうちのいずれか
にセル選択レベル“１”が入力されると、スイッチＳＷ
１〜ＳＷｎを介して、あるレベルをデジット線ＤＬＡに
出力し、この出力データがセンスアンプＳＡにて増幅さ
れる。この時、センスアンプＡは選択されたメモリセル
Ｃ１〜Ｃｎに接続されているスイッチＳＷ１〜ＳＷｎが
オンしていればロウレベルを、オフしていればハイレベ
ルをそれぞれ出力する。
【００２４】言い換えれば、スイッチＳＷ１〜ＳＷｎを
介してデジット線ＤＬＡと接続されているビットはオン
ビットを示し、デジット線ＤＬＡと接続されていないビ
ットはオフビットを示している。
介してデジット線ＤＬＡと接続されているビットはオン
ビットを示し、デジット線ＤＬＡと接続されていないビ
ットはオフビットを示している。
【００２５】スイッチＳＷ１〜ＳＷｎの切り換えについ
ては、レーザートリマーを用いて外部的に処理する方法
が一般的となっている。
ては、レーザートリマーを用いて外部的に処理する方法
が一般的となっている。
【００２６】また、ｐチャネル型ＭＯＳトランジスタＰ
１は、チップイネーブル信号ＣＥがアクティブレベルで
あるロウレベルの時（ここでは、アクティブレベルをロ
ウレベルとする）、抵抗Ｒを介して論理回路のＮＡＮＤ
回路Ｌ１およびＮＯＲ回路Ｌ２にそれぞれハイレベルを
供給し、ｎチャネル型ＭＯＳトランジスタＮ１は、スイ
ッチＳＷＡを介しＮＡＮＤ回路Ｌ１およびＮＯＲ回路Ｌ
２にロウレベルを供給する。
１は、チップイネーブル信号ＣＥがアクティブレベルで
あるロウレベルの時（ここでは、アクティブレベルをロ
ウレベルとする）、抵抗Ｒを介して論理回路のＮＡＮＤ
回路Ｌ１およびＮＯＲ回路Ｌ２にそれぞれハイレベルを
供給し、ｎチャネル型ＭＯＳトランジスタＮ１は、スイ
ッチＳＷＡを介しＮＡＮＤ回路Ｌ１およびＮＯＲ回路Ｌ
２にロウレベルを供給する。
【００２７】抵抗ＲはスイッチＳＷＡがオンした時、接
点Ｇがロウレベルとなるように抵抗値を定める。したが
って、接点Ｇのレベルは、スイッチＳＷＡがオンした時
ロウレベル、スイッチＳＷＡがオフした時ハイレベルと
なる。この時、ＮＡＮＤ回路Ｌ１、ＮＯＲ回路Ｌ２、イ
ンバータＬ３およびＮＡＮＤ回路Ｌ４により接点Ｇのレ
ベルがロウレベルの場合は、セルデータと同相のデータ
を出力し、接点Ｇのレベルがハイレベルの場合は、セル
データの逆相のデータを出力し、出力回路を経て外部に
出力する。
点Ｇがロウレベルとなるように抵抗値を定める。したが
って、接点Ｇのレベルは、スイッチＳＷＡがオンした時
ロウレベル、スイッチＳＷＡがオフした時ハイレベルと
なる。この時、ＮＡＮＤ回路Ｌ１、ＮＯＲ回路Ｌ２、イ
ンバータＬ３およびＮＡＮＤ回路Ｌ４により接点Ｇのレ
ベルがロウレベルの場合は、セルデータと同相のデータ
を出力し、接点Ｇのレベルがハイレベルの場合は、セル
データの逆相のデータを出力し、出力回路を経て外部に
出力する。
【００２８】このｐチャネル型ＭＯＳトランジスタＰ
１，ｎチャネル型ＭＯＳトランジスタＮ１、スイッチＳ
ＷＡ、抵抗Ｒ、ＮＡＮＤ回路Ｌ１、ＮＯＲ回路Ｌ２、イ
ンバータＬ３およびＮＡＮＤ回路Ｌ４で構成される回路
部によって出力可変回路ＯＣＣを構成し、書き込みデー
タと期待値とを任意に対応できるようにした。
１，ｎチャネル型ＭＯＳトランジスタＮ１、スイッチＳ
ＷＡ、抵抗Ｒ、ＮＡＮＤ回路Ｌ１、ＮＯＲ回路Ｌ２、イ
ンバータＬ３およびＮＡＮＤ回路Ｌ４で構成される回路
部によって出力可変回路ＯＣＣを構成し、書き込みデー
タと期待値とを任意に対応できるようにした。
【００２９】ここで、スイッチ回路のマスクパターン図
を示した図２、およびスイッチＳＷＡの切り換え方法の
フローチャートを示した図３を併せて参照すると、図２
に示すパターン図は、図１の回路図中のｐチャネル型Ｍ
ＯＳトランジスタＰ１，ｎチャネル型ＭＯＳトランジス
タＮ１，抵抗Ｒ部分のマスクパターンである。ａ層は拡
散層、ｂ層は金属配線層、ｃ層はゲート層、ｄ層はコン
タクト層をそれぞれ示し、それぞれの符号Ｐ１，Ｎ１、
Ｒ、Ｇ，Ｆ、ＣＥ，Ｖｃｃ，Ｌ１，Ｌ２は図１における
構成要素に対応し、円で囲まれた領域Ｚは切り換え領域
を示している。
を示した図２、およびスイッチＳＷＡの切り換え方法の
フローチャートを示した図３を併せて参照すると、図２
に示すパターン図は、図１の回路図中のｐチャネル型Ｍ
ＯＳトランジスタＰ１，ｎチャネル型ＭＯＳトランジス
タＮ１，抵抗Ｒ部分のマスクパターンである。ａ層は拡
散層、ｂ層は金属配線層、ｃ層はゲート層、ｄ層はコン
タクト層をそれぞれ示し、それぞれの符号Ｐ１，Ｎ１、
Ｒ、Ｇ，Ｆ、ＣＥ，Ｖｃｃ，Ｌ１，Ｌ２は図１における
構成要素に対応し、円で囲まれた領域Ｚは切り換え領域
を示している。
【００３０】領域Ｚは金属配線層ｂで形成されており、
通常は結線してあるものとする。領域Ｚで金属配線が結
線されている時、スイッチＳＷＡがオン状態であり、切
断されている時はスイッチＳＷＡがオフ状態に対応す
る。なお、金属配線工程は製造工程の後の方の工程にあ
るため、金属配線を切断する場合に、現在ではレーザー
トリマーを用いているので、再度、製造工程の初めの方
の工程にある拡散工程まで戻って切断する必要が無い。
通常は結線してあるものとする。領域Ｚで金属配線が結
線されている時、スイッチＳＷＡがオン状態であり、切
断されている時はスイッチＳＷＡがオフ状態に対応す
る。なお、金属配線工程は製造工程の後の方の工程にあ
るため、金属配線を切断する場合に、現在ではレーザー
トリマーを用いているので、再度、製造工程の初めの方
の工程にある拡散工程まで戻って切断する必要が無い。
【００３１】次に、図１に示す回路を用いて図３に示す
本発明のテスト方法のフローを説明する。このテストフ
ローは、テストがスタートして（図３のＳ１）、メイン
メモリのセルに不良ビットが存在するか否かを判断する
（図３のＳ２）。もしも不良ビットが存在したときは、
その不良ビットの検出する（図３のＳ３）。
本発明のテスト方法のフローを説明する。このテストフ
ローは、テストがスタートして（図３のＳ１）、メイン
メモリのセルに不良ビットが存在するか否かを判断する
（図３のＳ２）。もしも不良ビットが存在したときは、
その不良ビットの検出する（図３のＳ３）。
【００３２】次に検出した不良ビットが存在するメイン
メモリのうち最小置換単位のメモリセル群を割り出す
（図３のＳ４）。この処理ステップＳ４の段階で割り出
された最小置換単位に対し、オンビットセルとオフビッ
トセルの個数を比較する（図３のＳ５）。
メモリのうち最小置換単位のメモリセル群を割り出す
（図３のＳ４）。この処理ステップＳ４の段階で割り出
された最小置換単位に対し、オンビットセルとオフビッ
トセルの個数を比較する（図３のＳ５）。
【００３３】比較した結果、オンビットセルおよびオフ
ビットセルのうち個数の少ない方を選択し不良ビットを
救済すべく割り出した最小置換単位と同規模に配置され
ている冗長セルに書き込む（図３のＳ６）。このとき、
処理ステップＳ６の段階で処理ステップＳ５で得られた
書き込みデータを対応する冗長セルエリアに書き込むた
めに、図１のスイッチＳＷ１〜ＳＷｎを操作して、書き
込み対象となるセルのスイッチＳＷ１〜ＳＷｎをオフさ
せる。
ビットセルのうち個数の少ない方を選択し不良ビットを
救済すべく割り出した最小置換単位と同規模に配置され
ている冗長セルに書き込む（図３のＳ６）。このとき、
処理ステップＳ６の段階で処理ステップＳ５で得られた
書き込みデータを対応する冗長セルエリアに書き込むた
めに、図１のスイッチＳＷ１〜ＳＷｎを操作して、書き
込み対象となるセルのスイッチＳＷ１〜ＳＷｎをオフさ
せる。
【００３４】次に、書き込まれたデータが期待値と同相
か逆相かを判断し（図３のＳ７）、図２に示す金属配線
領域Ｚの切断または結線により、同相の場合、つまり、
セルが接続されたオフビットの方の個数が少ない場合は
図１のスイッチＳＷＡの接点ＧおよびＦを接続し、オン
ビットの方の個数が少ない逆相の場合はＳＷＡをの接点
ＧおよびＦを切断してオフさせる（図３のＳ８）。次
に、再テストを行って書き込み処理の確認（（図３のＳ
９）後、テストを終了する。
か逆相かを判断し（図３のＳ７）、図２に示す金属配線
領域Ｚの切断または結線により、同相の場合、つまり、
セルが接続されたオフビットの方の個数が少ない場合は
図１のスイッチＳＷＡの接点ＧおよびＦを接続し、オン
ビットの方の個数が少ない逆相の場合はＳＷＡをの接点
ＧおよびＦを切断してオフさせる（図３のＳ８）。次
に、再テストを行って書き込み処理の確認（（図３のＳ
９）後、テストを終了する。
【００３５】以上のようなテストフローを実行すること
により、書き込み処理時間の短縮をはかっている。
により、書き込み処理時間の短縮をはかっている。
【００３６】上述した可変出力回路およびテストフロー
を用いることにより、オンビットとオフビットのいずれ
の期待値をも任意に選択することが出来るので、テスト
フローにおいては、不良ビットが存在する最小置換単位
内のオンビットとオフビットのセル個数を比較して、少
ない方の期待値を書き込みデータとする。ことにより書
き込み処理数の削減ができ、書き込み処理時間と工数の
短縮が出来た。
を用いることにより、オンビットとオフビットのいずれ
の期待値をも任意に選択することが出来るので、テスト
フローにおいては、不良ビットが存在する最小置換単位
内のオンビットとオフビットのセル個数を比較して、少
ない方の期待値を書き込みデータとする。ことにより書
き込み処理数の削減ができ、書き込み処理時間と工数の
短縮が出来た。
【００３７】このとき最小置換単位内に存在するオンビ
ットとオフビットのセル個数は、多くの場合不均衡にな
っているのであり、その比率は、平均すると相互に６：
４もしくは４：６程度の割合となっている。但し、オン
ビットのセル個数の方がオフビットのセルの個数よりも
多いビット数の最小置換単位と、オフビットのセル個数
の方がオンビットのセルの個数よりも多いビット数の最
小置換単位とは、ほぼ１：１の割合で存在する。
ットとオフビットのセル個数は、多くの場合不均衡にな
っているのであり、その比率は、平均すると相互に６：
４もしくは４：６程度の割合となっている。但し、オン
ビットのセル個数の方がオフビットのセルの個数よりも
多いビット数の最小置換単位と、オフビットのセル個数
の方がオンビットのセルの個数よりも多いビット数の最
小置換単位とは、ほぼ１：１の割合で存在する。
【００３８】例えば、２０４８×２０４８ビットの冗長
セルがあり、最小置換単位が２０４８ビットであったと
し、１ビットあたりの書き込み処理時間を０．１秒とす
る。
セルがあり、最小置換単位が２０４８ビットであったと
し、１ビットあたりの書き込み処理時間を０．１秒とす
る。
【００３９】従来は、６０％書き込む最小置換単位が１
０２４単位と４０％書き込む最小置換単位が１０２４単
位存在するので、トータルの書き込み処理時間は２０９
７１５．２秒となり、本発明の技術を使用すると、常に
少ない方の期待値データを書き込むため、４０％書き込
む最小置換単位が２０４８６単位存在することになるの
で、出力可変回路の操作を必要とする最小置換単位が１
０２４単位存在する。
０２４単位と４０％書き込む最小置換単位が１０２４単
位存在するので、トータルの書き込み処理時間は２０９
７１５．２秒となり、本発明の技術を使用すると、常に
少ない方の期待値データを書き込むため、４０％書き込
む最小置換単位が２０４８６単位存在することになるの
で、出力可変回路の操作を必要とする最小置換単位が１
０２４単位存在する。
【００４０】したがって、トータルの書き込み処理時間
は、１６７９７６．９６秒となり、従来よりも、４１７
３８．２４秒も処理時間の短縮がはかれる。今後、大容
量化が進むにつれ、冗長セルも拡大していくことが予想
されるため、本発明を用いる効果は、より顕著となって
くる。
は、１６７９７６．９６秒となり、従来よりも、４１７
３８．２４秒も処理時間の短縮がはかれる。今後、大容
量化が進むにつれ、冗長セルも拡大していくことが予想
されるため、本発明を用いる効果は、より顕著となって
くる。
【００４１】また、出力可変回路がレーザートリマーな
どによる金属配線の加工により、同相または逆相で出力
できるようにしたことは、従来、拡散層の切り換えによ
って出力を可変としていた方法に比べて、拡散工程の後
期段階で切断するのでレーザートリマーなどで加工でき
るようになった。
どによる金属配線の加工により、同相または逆相で出力
できるようにしたことは、従来、拡散層の切り換えによ
って出力を可変としていた方法に比べて、拡散工程の後
期段階で切断するのでレーザートリマーなどで加工でき
るようになった。
【００４２】
【発明の効果】以上説明したように本発明の半導体記憶
回路およびそのテスト方法は、冗長セルが接続されたセ
ンスアンプの出力端に出力データの論理を正転または反
転させて出力する出力可変手段を接続し、この出力可変
手段は、製造工程においてあらかじめ設定される冗長ビ
ット設定手段と、この設定手段の設定結果に応答してセ
ンスアンプ出力データをハイレベルまたはロウレベルの
一定レベルに切り換えて出力する切換論理部とを備える
ので、オンビットとオフビットのいずれの期待値をも任
意に選択することが出来、テストフローにおいては、不
良ビットが存在する最小置換単位内のオンビットとオフ
ビットのセル個数を比較して、少ない方の期待値を書き
込みデータとすることにより書き込み処理数の削減がで
き、書き込み処理時間と工数の短縮が出来る。
回路およびそのテスト方法は、冗長セルが接続されたセ
ンスアンプの出力端に出力データの論理を正転または反
転させて出力する出力可変手段を接続し、この出力可変
手段は、製造工程においてあらかじめ設定される冗長ビ
ット設定手段と、この設定手段の設定結果に応答してセ
ンスアンプ出力データをハイレベルまたはロウレベルの
一定レベルに切り換えて出力する切換論理部とを備える
ので、オンビットとオフビットのいずれの期待値をも任
意に選択することが出来、テストフローにおいては、不
良ビットが存在する最小置換単位内のオンビットとオフ
ビットのセル個数を比較して、少ない方の期待値を書き
込みデータとすることにより書き込み処理数の削減がで
き、書き込み処理時間と工数の短縮が出来る。
【００４３】また、出力を同相または逆相で出力する出
力可変回路の切り換えを、拡散工程の後期段階でレーザ
ートリマーなどによる金属配線の加工により切断するの
で、従来の拡散層の切り換えによって出力を可変として
いた方法に比べて、生産工期の短縮化に寄与する。
力可変回路の切り換えを、拡散工程の後期段階でレーザ
ートリマーなどによる金属配線の加工により切断するの
で、従来の拡散層の切り換えによって出力を可変として
いた方法に比べて、生産工期の短縮化に寄与する。
【図１】本発明の一実施の形態の回路図である。
【図２】図１に示す回路の金属配線切り換え領域近傍の
イメージを示すマスクパターン図である。
イメージを示すマスクパターン図である。
【図３】本発明の半導体記憶回路のテスト方法の一実施
の形態を示すテストフローチャートである。
の形態を示すテストフローチャートである。
【図４】従来のテストフローチャートである。
【図５】従来の拡散層切り換え方式のマスクＲＯＭの回
路図である。
路図である。
Ｓ１〜Ｓ９，Ｓ１１〜Ｓ１６ テスト処理ステップ Ｐ１，Ｐ１１〜Ｐ１４ ｐチャネル型ＭＯＳトランジ
スタ Ｎ１ ｎチャネル型ＭＯＳトランジスタ Ｎ２ Ｙセレクターのｎチャネル型ＭＯＳトランジス
タ Ｒ 抵抗素子 Ｌ１，Ｌ４ ＮＡＮＤ回路 Ｌ２ ＮＯＲ回路 Ｌ３ インバータ ＳＷＡ 冗長ビット設定手段のスイッチ ＳＷ１〜ＳＷｎ デジット線およびセル間のスイッチ Ｗ１〜Ｗｎ ワード線 Ｃ１〜Ｃｎ メモリセル ＤＬＡ，ＤＬ０〜ＤＬ３ デジット線 ＣＥ チップイネーブル信号 ＹＳ Ｙセレクト信号 Ｆ，Ｇ 接点名 ａ 拡散層 ｂ 金属配線層 ｃ ゲート層 ｄ コンタクト層 Ｚ 切り換え領域 Ｄ０〜Ｄ３ 出力端子 Ｍ０〜Ｍ３ 出力可変回路 Ｃ０〜Ｃ３ デジット線の容量
スタ Ｎ１ ｎチャネル型ＭＯＳトランジスタ Ｎ２ Ｙセレクターのｎチャネル型ＭＯＳトランジス
タ Ｒ 抵抗素子 Ｌ１，Ｌ４ ＮＡＮＤ回路 Ｌ２ ＮＯＲ回路 Ｌ３ インバータ ＳＷＡ 冗長ビット設定手段のスイッチ ＳＷ１〜ＳＷｎ デジット線およびセル間のスイッチ Ｗ１〜Ｗｎ ワード線 Ｃ１〜Ｃｎ メモリセル ＤＬＡ，ＤＬ０〜ＤＬ３ デジット線 ＣＥ チップイネーブル信号 ＹＳ Ｙセレクト信号 Ｆ，Ｇ 接点名 ａ 拡散層 ｂ 金属配線層 ｃ ゲート層 ｄ コンタクト層 Ｚ 切り換え領域 Ｄ０〜Ｄ３ 出力端子 Ｍ０〜Ｍ３ 出力可変回路 Ｃ０〜Ｃ３ デジット線の容量
Claims (4)
- 【請求項１】 メインメモリの不良ビットをあらかじめ
用意された冗長セルで置換えるための冗長機能を備える
マスクＲＯＭであって、前記冗長セルが接続されたセン
スアンプの出力端に出力データの論理を正転または反転
させて出力する出力可変手段を接続することを特徴とす
る半導体記憶回路。 - 【請求項２】 前記出力可変手段は、製造工程において
あらかじめ設定される冗長ビット設定手段と、この設定
手段の設定結果に応答して前記センスアンプ出力データ
をハイレベルまたはロウレベルの一定レベルに切り換え
て出力する切換論理部とを備える請求項１記載の半導体
記憶回路。 - 【請求項３】 前記冗長ビット設定手段は、電源電位お
よび接地電位間にｐチャネル型ＭＯＳトランジスタと抵
抗素子とｎチャネル型ＭＯＳトランジスタとを直列接続
で挿入し、かつ前記ｐチャネル型ＭＯＳトランジスタの
ゲート電極に所定の制御信号を入力し、前記ｎチャネル
型ＭＯＳトランジスタのゲート電極に電源電位を接続す
るとともに、前記抵抗素子とｎチャネル型ＭＯＳトラン
ジスタとの直列接続点を前記切換論理部の制御端子に接
続してなり、前記直列接続点および前記制御端子間の接
続配線を、前記製造工程のうちの金属配線処理工程で形
成する請求項２記載の半導体記憶回路。 - 【請求項４】 デジット線に接続されたオンビットセル
とデジット線に接続されないオフビットセルとから構成
されるメインメモリの不良ビットをあらかじめ用意され
た冗長セルで置換えるための冗長機能を備えるマスクＲ
ＯＭであって、前記冗長セルが接続されたセンスアンプ
の出力端に出力データの論理を正転または反転させて出
力する出力可変手段を接続することによって不良ビット
を前記冗長ビットに置換える半導体記憶回路のテスト方
法において、メインメモリ内の不良ビットを救済するた
めに、前記メインメモリのうち不良ビットを含む置換単
位のメモリセルの期待値を前記冗長セルに書き込むと
き、前記置換単位のメモリセルの期待値の前記オンビッ
トセルおよび前記オフビットセルがそれぞれ何個あるか
を判断し、個数が少ない方のビットセルに対してデータ
の書き込み処理を行い、その後でさらに前記冗長セルに
書き込んだ内容と期待値とが一致するか否かを判断し、
一致する場合は前記出力可変手段の切り換えを行わず、
一致しない場合は前記出力可変手段の切り換えを行い前
記冗長セルに書き込んだ内容を反転出力する処理を行う
ことを特徴とする半導体記憶回路のテスト方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10521196A JPH09293391A (ja) | 1996-04-25 | 1996-04-25 | 半導体記憶回路およびそのテスト方法 |
| US08/838,039 US5878048A (en) | 1996-04-25 | 1997-04-22 | Mask ROM having redundancy function |
| KR1019970015609A KR100269503B1 (ko) | 1996-04-25 | 1997-04-25 | 용장 기능을 가지는 마스크 롬(Mask ROM Having Redundancy Function) |
| TW086105420A TW391006B (en) | 1996-04-25 | 1997-04-25 | Mask ROM having redundancy function |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10521196A JPH09293391A (ja) | 1996-04-25 | 1996-04-25 | 半導体記憶回路およびそのテスト方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11029806A Division JPH11317094A (ja) | 1999-02-08 | 1999-02-08 | 半導体記憶回路およびそのテスト方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09293391A true JPH09293391A (ja) | 1997-11-11 |
Family
ID=14401339
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10521196A Pending JPH09293391A (ja) | 1996-04-25 | 1996-04-25 | 半導体記憶回路およびそのテスト方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5878048A (ja) |
| JP (1) | JPH09293391A (ja) |
| KR (1) | KR100269503B1 (ja) |
| TW (1) | TW391006B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000048594A (ja) * | 1998-05-29 | 2000-02-18 | Hyundai Electronics Ind Co Ltd | フリ―デコ―ダ |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003208359A (ja) * | 2002-01-16 | 2003-07-25 | Mitsubishi Electric Corp | マイクロコンピュータ |
| US7280542B2 (en) * | 2002-10-25 | 2007-10-09 | Alcatel Lucent | Multicasting system and method for use in an access node's ATM switch fabric |
| US7283532B2 (en) * | 2002-10-25 | 2007-10-16 | Alcatel Lucent | Hierarchical scheduler architecture for use with an access node |
| US7236495B2 (en) * | 2002-10-25 | 2007-06-26 | Alcatel Lucent | Calendar heap system and method for efficient sorting |
| US8839054B2 (en) | 2012-04-12 | 2014-09-16 | International Business Machines Corporation | Read only memory (ROM) with redundancy |
| US11314588B2 (en) * | 2019-11-11 | 2022-04-26 | Winbond Electronics Corp. | Memory device and multi physical cells error correction method thereof |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5179536A (en) * | 1989-01-31 | 1993-01-12 | Fujitsu Limited | Semiconductor memory device having means for replacing defective memory cells |
| JP2899175B2 (ja) * | 1992-07-03 | 1999-06-02 | シャープ株式会社 | 半導体記憶装置 |
-
1996
- 1996-04-25 JP JP10521196A patent/JPH09293391A/ja active Pending
-
1997
- 1997-04-22 US US08/838,039 patent/US5878048A/en not_active Expired - Fee Related
- 1997-04-25 KR KR1019970015609A patent/KR100269503B1/ko not_active IP Right Cessation
- 1997-04-25 TW TW086105420A patent/TW391006B/zh not_active IP Right Cessation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000048594A (ja) * | 1998-05-29 | 2000-02-18 | Hyundai Electronics Ind Co Ltd | フリ―デコ―ダ |
Also Published As
| Publication number | Publication date |
|---|---|
| KR970071836A (ko) | 1997-11-07 |
| TW391006B (en) | 2000-05-21 |
| US5878048A (en) | 1999-03-02 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990105 |