JP2821298B2 - 半導体メモリ装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は電気的にプログラム可能
な読み出し専用メモリ装置（以下、ＥＰＲＯＭ）に関
し、特に不良セルを冗長セルに切り換える多重切換回路
に関する。

【０００２】

【従来の技術】近年、大容量のＥＰＲＯＭ製品の開発が
行われているが、メモリ容量が増大するにともない、製
品歩留りを上げる必要から冗長セルを内蔵するようにな
ってきた。冗長セルを切り換える場合、ポリシリコンヒ
ューズで切換える場合と、不良アドレスをプログラムロ
ム（以下、ＰＲＯＭ）に記憶し、切り換える場合がある
が、ＥＰＲＯＭで、メモリセルの書き込み電圧を利用す
るＰＲＯＭ切換タイプが多い。

【０００３】従来の冗長セル切換回路は、図５に示すよ
うにメインメモリセル部１に、不良セル２が存在する場
合、不良セル２を冗長セル４に切り換えて救済を行う
が、冗長セル４に切換を行う場合、図６に示すように、
不良アドレス記憶部６，７，８に、不良セル２のアドレ
スの情報を記憶させ、更に冗長セル切換選択部９に冗長
セル４を使用する旨の情報が書き込まれる。冗長セル４
に切換後には、データ冗長セル切換選択部９からは高レ
ベルが出力され、不良アドレス記憶部６〜８からは不良
アドレスに対応したデータが出力されている。冗長セル
切換後に不良セル２を選択すると、不良アドレス記憶部
６〜８からの信号と、外部アドレス信号１０〜１２がそ
れぞれＥＸＯＲゲート（排他的論理和）１３〜１５に入
力され、外部アドレスと不良アドレスが比較される。不
良アドレス記憶部６〜８からの信号と、外部アドレス信
号１０〜１２が一致した時だけ、インバータ１６〜１８
はそれぞれ高レベルを出力する。

【０００４】冗長セル切換選択部９とインバータ１６〜
１８の出力が高レベルになったときだけ、４入力ＮＡＮ
Ｄゲート１９が低レベルとなり、インバータ２０の出力
が高レベルとなる。その結果、冗長セル選択信号３５が
高レベルとなり、不良セル２の代わりに冗長セル４が選
択される。不良セル２以外のメモリセル１がアクセスさ
れると、冗長セル選択信号３５は低レベルとなってお
り、冗長セル４は選択されない。

【０００５】

【発明が解決しようとする課題】上述のようにメモリセ
ル１に不良セル２が発生したときは、不良セルを冗長セ
ル４に置換できるので、半導体メモリ装置を救済できる
ものの、冗長セル４に不良セルが含まれているときには
救済が不可能であり、歩留りの向上が十分に図れないと
いう問題点があった。

【０００６】

【課題を解決するための手段】本発明の要旨は、主メモ
リセルと、主メモリセルに発生した不良メモリセルと置
換される冗長メモリセルと、外部アドレス信号が前記不
良メモリセルを選択したとき前記不良メモリセルに代え
て前記冗長メモリセルに置換する冗長セル切換回路とを
備えた半導体メモリ装置において、前記不良メモリセル
の各アドレスと前記外部アドレスとを比較して一致した
時該一致を示す論理レベルを出力する第１及び第２冗長
セル選択回路と、冗長セル多重切替回路とを有し、前記
冗長セル多重切替回路はインバータ及びアンドノアゲー
トより構成され、前記第１冗長セル選択回路の出力は前
記アンドノアゲートの一方のアンド入力となると共に前
記インバータを介して前記アンドノアゲートのノア入力
となり、前記第２冗長セル選択回路の出力は第２冗長セ
ルの選択を制御する共に前記アンドノアゲートの他方の
アンド入力となり、前記アンドノアゲートの出力は前記
冗長セル多重切替回路の出力となって第１冗長セルの選
択を制御することである。

【０００７】

【発明の作用】主メモリセル中に不良メモリセルが発見
されると、不良メモリセルは冗長メモリセルに置換され
る。置換された冗長メモリセル中に不良冗長メモリセル
が発生される、不良冗長メモリセルは再び他の冗長メモ
リセルに置換される。

【０００８】外部から不良メモリセルにアクセスがある
と、冗長セル切換回路は不良冗長メモリセルではなく、
再置換された他の冗長メモリセルへアクセスさせる。

【０００９】

【実施例】次に本発明の実施例について、図面を参照し
て説明する。図３は本発明の第１実施例を示す回路図で
ある。図３において、６，７，８，２２，２３，２４が
不良アドレス記憶部、９，２５が冗長セル選択部、１
１，１２，１３がアドレス信号、１３，１４，１５，２
６，２７，２８がＥＸＯＲゲート、１６，１７，１８，
２０，２９，３０，３１，３３がインバータ、１９，３
２の４入力ＮＡＮＤゲートであり、これらは冗長セル選
択回路２１，３４を構成しており、冗長セル選択回路２
１，３４の出力信号３５，３６は冗長セル選択信号とし
て冗長セル多動切換回路４１に供給されている。

【００１０】メインメモリ部１に不良がない場合は、冗
長セル選択部９，２５は低レベルを出力し、不良アドレ
ス記憶部６〜８，２２〜２４は低レベルを出力してい
る。

【００１１】ＥＸＯＲゲート１６〜１８，２６〜２８に
は、アドレス信号１０〜１２が入力されているが、ＥＸ
ＯＲ１３〜１６，２６〜２８からは、不良アドレス記憶
部６〜８，２２〜２４の信号と、アドレス信号１０〜１
２が一致したときだけ低レベルが出力される。ＥＸＯＲ
ゲート１３〜１６，２６〜２８の出力はインバータで反
転され、それぞれ４入力ＮＡＮＤゲート１９，３２に入
力されるが、冗長セル選択部９，２５の信号が低レベル
となっているので、４入力ＮＡＮＤゲートの１９，３２
の出力は、他の入力信号に関係なく、高レベルとなる。
したがって、インバータ２０，３３からは低レベルが出
力され、冗長セル選択信号３６は低レベルとなったまま
である。その結果、冗長セル４，５は選択されない。冗
長セル選択信号３５も低レベルとなっており、２入力Ｎ
ＡＮＤゲート、３７と２入力ＮＡＮＤ３８とインバータ
３９の論理後、冗長セル多動切換信号４０は低レベルに
なっている。

【００１２】図２に示すように１のメインメモリ部に不
良２，３があった場合には、不良セル２は冗長セル４
に、不良セル３は冗長セル５に置換され、冗長セル選択
部９，２５には、置換した旨にデータが書き込まれ、高
レベルが出力されている。不良アドレス記憶部６〜８に
は、不良セル２のアドレスが書き込まれ、不良アドレス
記憶部２２〜２４には、不良セル３のアドレスが書き込
まれている。ＥＸＯＲ１３〜１５からは不良セル２のア
ドレスと同一の外部アドレス信号１０，１１，１２が入
力されたときに低レベルが出力され、ＥＸＯＲ２６〜２
８からは、不良セル３のアドレスと同一の外部アドレス
信号１０，１１，１２が入力されたときに、低レベルが
出力される。４入力ＮＡＮＤゲート１９は、不良セル２
のアドレスが選択された時だけ低レベルが出力され、４
入力ＮＡＮＤゲート２０は、不良セル３のアドレスが選
択された時だけ低レベルとなり、冗長セル選択信号３
５，３６は、それぞれ不良セル２，３が選択されたとき
に高レベルが出力され、冗長セル多動切換信号４０から
は、冗長セル選択信号３５が高レベルになった時だけ、
高レベルが出力され、不良セル２，３はそれぞれ冗長セ
ル４，５に切り換えることができる。

【００１３】不良セル２を冗長セルに切換後、救済した
冗長セルに不良があった場合を図１に示す。メインメモ
リセル部１に、不良セル２があり、まず不良セル２が冗
長セル４に切り換えられる。冗長セル４に切換後、冗長
セル４に不良があった場合、冗長セル４は冗長セル５に
切り換えられるが、不良セル２を選択時４，５の冗長セ
ルの両方が選択されてしまうことのないように、不良セ
ルのあった冗長セル４を選択しない必要がある。詳述す
ると冗長セル４，５切換後、冗長セル選択部９，２５は
高レベルが出力されている。不良アドレス記憶部６〜
８，２２と２４は不良セルのアドレスが書き込まれてい
る。外部アドレス信号１０〜１２と記憶されているアド
レスデータが一致したときだけ、ＥＸＯＲ１３〜１５，
２６〜２８から低レベルが出力され、冗長セル選択信号
３５，３６は、記憶している不良アドレスが一緒である
ので、同時に高レベルを出力する。この選択信号３５，
３６が同時に高レベルになったときには２入力ＮＡＮＤ
ゲート３７から低レベルが出力され、２入力ＮＡＮＤゲ
ート３８からの出力は高レベルとなり、冗長セル多動切
換信号４０からは低レベルが出力される。したがって、
冗長セル４は非選択となり、高レベルの冗長セル選択信
号３６が冗長セル５を選択する。その結果、冗長セル
４，５が同時に選択されることを回避できる。以上説明
した冗長セル選択信号３５，３６と、冗長セル多重切換
信号４０の論理表を表１に示す。表１のＡが冗長セル選
択信号３５を、Ｂが冗長セル選択信号３６を、Ｃが冗長
セル多重切換信号４０に対応する。Ａがハイレベル、Ｂ
がロウレベルの時はＣからは高レベルが出力され、Ａ，
Ｂか高レベルとなったときにＣからは低レベルが出力さ
れている。

【００１４】冗長セル多重切換回路の他の例を図４に示
す。冗長セル選択信号３５，３６と冗長セル多重切換信
号４０は、表１の論理と同等になる。

【００１５】上述したように、冗長セル選択回路に冗長
セル多重切換回路４１を追加することにより、メインセ
ルと置換された冗長セルに不良があっても、他の冗長セ
ルに切換、救済することができる。

【００１６】

【図１】

【００１７】

【発明の効果】以上説明したように本発明は、メインセ
ルと置換された冗長セルに不良セルが含まれていても、
冗長セルを他の冗長セルに再び置換できるので半導体メ
モリ装置の歩留りを更に向上できるという効果を得られ
る。

【図面の簡単な説明】

【図１】第１実施例に発生した不良セルを示す配置図で
ある。

【図２】第１実施例に発生した不良セルの他の例を示す
配置図である。

【図３】第１実施例の冗長セル切換回路を示す回路図で
ある。

【図４】第２実施例の冗長セル切換回路を示す回路図で
ある。

【図５】従来例に発生した不良セルを示す配置図であ
る。

【図６】従来例の冗長セル切換回路を示す回路図であ
る。

【符号の説明】

１ メインメモリセル部 ２，３ 不良セル部 ４，５ 冗長セル ６，７，８，２２，２３，２４ 不良アドレス記憶部 ９，２５ 冗長セル選択部 １０，１１，１２ アドレス信号 １３〜１５，２６，２７，２８ ＥＸＯＲゲート １６〜１８，２０，２９，３０〜３３，３９，４２ イ
ンバータ １９，３２ ４入力ＮＡＮＤゲート ３７，３８ ２入力ＮＡＮＤゲート ４３ ２ＡＮＤ２ＮＯＲ ２１，３４ 冗長セル選択回路 ４１ 冗長セル多重切換回路 ３５，３６ 冗長セル選択信号 ４０ 冗長セル多重切換信号

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特公 昭62−55239（ＪＰ，Ｂ２) 特公 昭62−40797（ＪＰ，Ｂ２) 特公 昭60−51200（ＪＰ，Ｂ２) (58)調査した分野(Int.Cl.⁶，ＤＢ名) G11C 29/00 G11C 16/06

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】主メモリセルと、主メモリセルに発生した
   不良メモリセルと置換される冗長メモリセルと、外部ア
   ドレス信号が前記不良メモリセルを選択したとき前記不
   良メモリセルに代えて前記冗長メモリセルに置換する冗
   長セル切換回路とを備えた半導体メモリ装置において、
   前記不良メモリセルの各アドレスと前記外部アドレスと
   を比較して一致した時該一致を示す論理レベルを出力す
   る第１及び第２冗長セル選択回路と、冗長セル多重切替
   回路とを有し、前記冗長セル多重切替回路はインバータ
   及びアンドノアゲートより構成され、前記第１冗長セル
   選択回路の出力は前記アンドノアゲートの一方のアンド
   入力となると共に前記インバータを介して前記アンドノ
   アゲートのノア入力となり、前記第２冗長セル選択回路
   の出力は第２冗長セルの選択を制御する共に前記アンド
   ノアゲートの他方のアンド入力となり、前記アンドノア
   ゲートの出力は前記冗長セル多重切替回路の出力となっ
   て第１冗長セルの選択を制御することを特徴とする半導
   体メモリ装置。