JP3189886B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JP3189886B2 JP3189886B2 JP29864997A JP29864997A JP3189886B2 JP 3189886 B2 JP3189886 B2 JP 3189886B2 JP 29864997 A JP29864997 A JP 29864997A JP 29864997 A JP29864997 A JP 29864997A JP 3189886 B2 JP3189886 B2 JP 3189886B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- terminal
- gate
- fuse element
- address
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/80—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/80—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout
- G11C29/808—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout using a flexible replacement scheme
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Tests Of Electronic Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置に
関し、特に不良が発生したメモリセルアレイを置換する
冗長メモリセルアレイを有する半導体記憶装置に関す
る。
関し、特に不良が発生したメモリセルアレイを置換する
冗長メモリセルアレイを有する半導体記憶装置に関す
る。
【０００２】
【従来の技術】従来の半導体記憶装置では、製造上の歩
留まりを向上させるために、正規のメモリセルアレイの
他に予備のメモリセルアレイである冗長メモリセルアレ
イを予め用意しておき、半導体記憶装置の出荷前のテス
トにより不良と診断されたメモリセルアレイを冗長メモ
リセルアレイと置換して半導体記憶装置全体を良品とす
る方法が取られている。
留まりを向上させるために、正規のメモリセルアレイの
他に予備のメモリセルアレイである冗長メモリセルアレ
イを予め用意しておき、半導体記憶装置の出荷前のテス
トにより不良と診断されたメモリセルアレイを冗長メモ
リセルアレイと置換して半導体記憶装置全体を良品とす
る方法が取られている。
【０００３】不良と診断されたメモリセルアレイと冗長
メモリセルアレイを置換するには、予め設定されたアド
レス信号が入力されると冗長メモリセルアレイを動作状
態とする冗長デコーダに不良と診断されたメモリセルア
レイのアドレスをヒューズ素子をトリミングすることに
より設定して行う。
メモリセルアレイを置換するには、予め設定されたアド
レス信号が入力されると冗長メモリセルアレイを動作状
態とする冗長デコーダに不良と診断されたメモリセルア
レイのアドレスをヒューズ素子をトリミングすることに
より設定して行う。
【０００４】上記で説明した、不良と診断されたメモリ
セルアレイを冗長メモリセルアレイにより置換する方法
を図４のフローチャートを用いて説明する。
セルアレイを冗長メモリセルアレイにより置換する方法
を図４のフローチャートを用いて説明する。
【０００５】先ず、正規メモリセルアレイのテストが行
われ（ステップ６０１）、正規メモリセルアレイ中に不
良が検出されなかった場合には、半導体記憶装置は良品
と判断される（ステップ６０４）。ステップ６０１にお
いて不良が検出された場合、上記で説明したように、ヒ
ューズ素子のトリミングが行われ、不良メモリセルアレ
イは冗長メモリセルアレイにより置換される（ステップ
６０２）。そして、冗長メモリセルアレイによる置換が
行われた後に、置換した冗長メモリセルアレイのテスト
が行われ（ステップ６０３）、不良が検出されれば半導
体記憶装置は不良品と判断され（ステップ６０５）、不
良が検出されなければ半導体記憶装置は良品と判断され
る（ステップ６０４）。
われ（ステップ６０１）、正規メモリセルアレイ中に不
良が検出されなかった場合には、半導体記憶装置は良品
と判断される（ステップ６０４）。ステップ６０１にお
いて不良が検出された場合、上記で説明したように、ヒ
ューズ素子のトリミングが行われ、不良メモリセルアレ
イは冗長メモリセルアレイにより置換される（ステップ
６０２）。そして、冗長メモリセルアレイによる置換が
行われた後に、置換した冗長メモリセルアレイのテスト
が行われ（ステップ６０３）、不良が検出されれば半導
体記憶装置は不良品と判断され（ステップ６０５）、不
良が検出されなければ半導体記憶装置は良品と判断され
る（ステップ６０４）。
【０００６】この従来の半導体記憶装置では、ヒューズ
素子のトリミングを一度行うと元には戻せないため、置
換前に冗長メモリセルのテストを行うことができなかっ
た。それでも、冗長メモリセルアレイの数が少ない場合
には、置換した後のテストにおいて不良となる場合は少
なかった。しかし、近年の半導体記憶装置の大容量化に
伴い冗長メモリセルの数が増加することにより、置換し
た冗長メモリセルが不良であるという場合が発生し、冗
長メモリセルが他にも余っているにもかかわらず半導体
記憶装置は製品としては不良品となってしまうという問
題が発生していた。
素子のトリミングを一度行うと元には戻せないため、置
換前に冗長メモリセルのテストを行うことができなかっ
た。それでも、冗長メモリセルアレイの数が少ない場合
には、置換した後のテストにおいて不良となる場合は少
なかった。しかし、近年の半導体記憶装置の大容量化に
伴い冗長メモリセルの数が増加することにより、置換し
た冗長メモリセルが不良であるという場合が発生し、冗
長メモリセルが他にも余っているにもかかわらず半導体
記憶装置は製品としては不良品となってしまうという問
題が発生していた。
【０００７】例えば、上記で説明した図４のフローチャ
ートにおいてステップ６０３において、置換した冗長メ
モリセルアレイが置換後に不良だと診断された場合に
は、半導体記憶装置全体が不良と判断されてしまう（ス
テップ６０５）。
ートにおいてステップ６０３において、置換した冗長メ
モリセルアレイが置換後に不良だと診断された場合に
は、半導体記憶装置全体が不良と判断されてしまう（ス
テップ６０５）。
【０００８】このような問題を解決するための方法が特
開平７−２２６１００号公報に記載されている。図５は
この従来の半導体記憶装置の構成を示したブロック図、
図７は図５中の冗長デコーダ１５の回路図である。
開平７−２２６１００号公報に記載されている。図５は
この従来の半導体記憶装置の構成を示したブロック図、
図７は図５中の冗長デコーダ１５の回路図である。
【０００９】図５の従来の半導体記憶装置では、正規メ
モリセルアレイ１１と、デコーダ１２と、冗長メモリセ
ルアレイ１４、冗長デコーダ１５と、コントロール回路
１３とを有している。
モリセルアレイ１１と、デコーダ１２と、冗長メモリセ
ルアレイ１４、冗長デコーダ１５と、コントロール回路
１３とを有している。
【００１０】ここで、正規メモリセルアレイ１１は通常
複数設けられているが、説明のために１つのみの場合で
説明する。
複数設けられているが、説明のために１つのみの場合で
説明する。
【００１１】デコーダ１２は、アドレス信号線１０１を
介して入力されたアドレス信号が設定されたアドレスと
同一と判定し、さらにデコード禁止信号１０６がロウレ
ベル（以下Ｌと称する。）の場合に、デコード信号１０
４をハイレベル（以下Ｈと称する。）とする。
介して入力されたアドレス信号が設定されたアドレスと
同一と判定し、さらにデコード禁止信号１０６がロウレ
ベル（以下Ｌと称する。）の場合に、デコード信号１０
４をハイレベル（以下Ｈと称する。）とする。
【００１２】正規メモリセルアレイ１１は、デコード信
号１０４がＨとなるとデータ信号線１０２を介して記憶
しているデータの出力またはデータ信号１０２を介して
伝達されたデータの記憶を行う。
号１０４がＨとなるとデータ信号線１０２を介して記憶
しているデータの出力またはデータ信号１０２を介して
伝達されたデータの記憶を行う。
【００１３】コントロール回路１３は、冗長デコーダ１
５の動作を制御するための制御信号１０３ａ、１０３ｂ
を冗長デコーダ１５に出力する。
５の動作を制御するための制御信号１０３ａ、１０３ｂ
を冗長デコーダ１５に出力する。
【００１４】冗長デコーダ１５は、アドレス信号線１０
１を介して入力されたアドレス信号がヒューズ素子トリ
ミングにより設定されたアドレスと同一と判定すると、
デコード信号１０５をＨとしデコード禁止信号１０６を
Ｈとする。そして、冗長デコーダ１５の置換前のテスト
を行う際にアクティブとなるテスト信号１１０がアクテ
ィブとなると、アドレス信号に関係なくデコード信号１
０５をＨとしデコード禁止信号１０６をＨとする。但
し、テスト信号１１０がＨとなっても、制御信号１０３
ａ、１０３ｂの状態によってはデコード信号１０５、デ
コード禁止信号１０６がアクティブとならない場合もあ
る。
１を介して入力されたアドレス信号がヒューズ素子トリ
ミングにより設定されたアドレスと同一と判定すると、
デコード信号１０５をＨとしデコード禁止信号１０６を
Ｈとする。そして、冗長デコーダ１５の置換前のテスト
を行う際にアクティブとなるテスト信号１１０がアクテ
ィブとなると、アドレス信号に関係なくデコード信号１
０５をＨとしデコード禁止信号１０６をＨとする。但
し、テスト信号１１０がＨとなっても、制御信号１０３
ａ、１０３ｂの状態によってはデコード信号１０５、デ
コード禁止信号１０６がアクティブとならない場合もあ
る。
【００１５】次に、冗長デコーダ１５を図６の回路図を
用いて説明する。
用いて説明する。
【００１６】この冗長デコーダ１５は、ＭＯＳトランジ
スタ２０1〜２０16と、ＭＯＳトランジスタ２１と、ヒ
ューズ素子２２1〜２２16と、２入力ナンド回路２０
４、２０５と、３入力ナンド回路２０２と、オア回路２
０３とから構成されている。
スタ２０1〜２０16と、ＭＯＳトランジスタ２１と、ヒ
ューズ素子２２1〜２２16と、２入力ナンド回路２０
４、２０５と、３入力ナンド回路２０２と、オア回路２
０３とから構成されている。
【００１７】この図６では、冗長メモリセルアレイ１４
が２つ存在する場合の動作について説明するため、２つ
の冗長デコーダ１５、１５ａが存在しているものとして
説明する。そして、冗長デコーダ１５ａは、冗長デコー
ダ１５と同じ構成となっている。
が２つ存在する場合の動作について説明するため、２つ
の冗長デコーダ１５、１５ａが存在しているものとして
説明する。そして、冗長デコーダ１５ａは、冗長デコー
ダ１５と同じ構成となっている。
【００１８】ＭＯＳトランジスタ２１は、制御信号１０
３ａがＬとなるとオンし節点２０１をＨとする。
３ａがＬとなるとオンし節点２０１をＨとする。
【００１９】ここで、アドレス信号は８ビットで構成さ
れている場合について説明する。アドレス信号はＸ１
Ｔ、Ｘ２Ｔ、・・Ｘ８Ｔにより構成されている。そし
て、アドレス信号と論理が反対である相補アドレス信号
は、Ｘ１Ｎ、Ｘ２Ｎ、・・Ｘ８Ｎにより構成されてい
る。ここで、Ｘ１ＴとＸ１Ｎ、Ｘ２ＴとＸ２Ｎ、・・、
Ｘ８ＴとＸ８Ｎはそれぞれ論理が逆となっている。
れている場合について説明する。アドレス信号はＸ１
Ｔ、Ｘ２Ｔ、・・Ｘ８Ｔにより構成されている。そし
て、アドレス信号と論理が反対である相補アドレス信号
は、Ｘ１Ｎ、Ｘ２Ｎ、・・Ｘ８Ｎにより構成されてい
る。ここで、Ｘ１ＴとＸ１Ｎ、Ｘ２ＴとＸ２Ｎ、・・、
Ｘ８ＴとＸ８Ｎはそれぞれ論理が逆となっている。
【００２０】ＭＯＳトランジスタ２０1〜２０16は、そ
れぞれゲートにアドレス信号Ｘ１Ｔ〜Ｘ８Ｔ、Ｘ１Ｎ〜
Ｘ８Ｎがそれぞれ交互に入力され、ドレインがヒューズ
素子２２1〜２２16を介して節点２０１に接続され、ソ
ースがグランドに接続されている。
れぞれゲートにアドレス信号Ｘ１Ｔ〜Ｘ８Ｔ、Ｘ１Ｎ〜
Ｘ８Ｎがそれぞれ交互に入力され、ドレインがヒューズ
素子２２1〜２２16を介して節点２０１に接続され、ソ
ースがグランドに接続されている。
【００２１】２入力ナンド回路２０４は、節点２０１の
信号と制御信号１０３ｂを演算してその演算結果を出力
する。３入力ナンド回路２０２は、制御信号１０３ｂ、
テスト信号１１０、アドレス信号１０１ｄの演算を行い
その演算結果を出力する。２入力ナンド回路２０５は、
２入力ナンド回路２０４と３入力ナンド回路２０２の出
力信号との演算を行いその演算結果をデコード信号１０
５として出力する。オア回路２０３は、デコード信号１
０５と、冗長デコーダ１５ａから同様に出力されたデコ
ード信号１０５ａの論理和を演算し、その演算結果をデ
コード禁止信号１０６として出力する。
信号と制御信号１０３ｂを演算してその演算結果を出力
する。３入力ナンド回路２０２は、制御信号１０３ｂ、
テスト信号１１０、アドレス信号１０１ｄの演算を行い
その演算結果を出力する。２入力ナンド回路２０５は、
２入力ナンド回路２０４と３入力ナンド回路２０２の出
力信号との演算を行いその演算結果をデコード信号１０
５として出力する。オア回路２０３は、デコード信号１
０５と、冗長デコーダ１５ａから同様に出力されたデコ
ード信号１０５ａの論理和を演算し、その演算結果をデ
コード禁止信号１０６として出力する。
【００２２】ここで、置換前の冗長メモリセルアレイ１
４のテストを行う場合には、制御信号１０３ｂ、アドレ
ス信号１０１ｄ、テスト信号１１０を全てＨとし、制御
信号１０３ａをＬとする。すると、先ず制御信号１０３
ａがＬであることによりＭＯＳトランジスタ２１がオン
し、節点２０１がＨとなる。しかしヒューズ素子２０ 1
〜２０16はまだどれも切断されていないので、アドレス
信号Ｘ１Ｔ〜Ｘ８Ｔがどのような信号であっても、アド
R>レス信号Ｘ１Ｔ〜Ｘ８Ｔまたはアドレス相補信号Ｘ１
Ｎ〜Ｘ８Ｎにより節点２０１はグランド電位となる。し
かし、制御信号１０３ｂ、テスト信号１１０、アドレス
信号１０１ｄがＨなことにより。デコード信号１０５は
Ｈとなり、デコード禁止信号１０６もＨとなる。このこ
とにより、正規メモリセルアレイ１１の動作は停止し、
冗長メモリセルアレイ１４のテストを行うことができ
る。
４のテストを行う場合には、制御信号１０３ｂ、アドレ
ス信号１０１ｄ、テスト信号１１０を全てＨとし、制御
信号１０３ａをＬとする。すると、先ず制御信号１０３
ａがＬであることによりＭＯＳトランジスタ２１がオン
し、節点２０１がＨとなる。しかしヒューズ素子２０ 1
〜２０16はまだどれも切断されていないので、アドレス
信号Ｘ１Ｔ〜Ｘ８Ｔがどのような信号であっても、アド
R>レス信号Ｘ１Ｔ〜Ｘ８Ｔまたはアドレス相補信号Ｘ１
Ｎ〜Ｘ８Ｎにより節点２０１はグランド電位となる。し
かし、制御信号１０３ｂ、テスト信号１１０、アドレス
信号１０１ｄがＨなことにより。デコード信号１０５は
Ｈとなり、デコード禁止信号１０６もＨとなる。このこ
とにより、正規メモリセルアレイ１１の動作は停止し、
冗長メモリセルアレイ１４のテストを行うことができ
る。
【００２３】ここで、冗長デコーダ１５ａのテストを行
う場合には、アドレス信号１０１ｄの代わりにアドレス
信号１０１ｅをアクティブとすれば上記で説明したのと
同様にテストを行うことができる。この場合には、デコ
ード信号１０５の代わりにデコード信号１０５ａがＨと
なる。
う場合には、アドレス信号１０１ｄの代わりにアドレス
信号１０１ｅをアクティブとすれば上記で説明したのと
同様にテストを行うことができる。この場合には、デコ
ード信号１０５の代わりにデコード信号１０５ａがＨと
なる。
【００２４】ここで、冗長メモリセルアレイ１４によ
り、正規メモリセルアレイ１１の置換を行う場合には、
不良と診断された正規メモリセルアレイ１１のアドレス
を示すアドレス信号Ｘ１Ｔ〜Ｘ８Ｔおよび相補アドレス
信号Ｘ１Ｎ〜Ｘ８ＮにおいてＨとなるビットに対応した
ヒューズ素子２０1〜２０16を切断する。このことによ
り、不良と診断された正規メモリセルアレイ１１のアド
レスがアドレス信号線１０１により冗長デコーダ１５に
入力された場合には、節点２０１はＨのままとなる。そ
して、この状態ではテスト信号１１０はＬとなっている
ので、２入力ナンド回路２０２の出力は常にＨとなって
いる。そして、節点２０１がＨであることと制御信号１
０３ｂがＨレベルであることにより、２入力ナンド回路
２０４の出力はＬとなる。そのため、２入力ナンド回路
２０５の出力であるデコード信号１０５はＨとなりデコ
ード禁止信号１０６もＨとなり不良と診断された正規メ
モリセルアレイ１１の動作は停止し、冗長メモリセルア
レイ１４がその代わりの動作を行う。
り、正規メモリセルアレイ１１の置換を行う場合には、
不良と診断された正規メモリセルアレイ１１のアドレス
を示すアドレス信号Ｘ１Ｔ〜Ｘ８Ｔおよび相補アドレス
信号Ｘ１Ｎ〜Ｘ８ＮにおいてＨとなるビットに対応した
ヒューズ素子２０1〜２０16を切断する。このことによ
り、不良と診断された正規メモリセルアレイ１１のアド
レスがアドレス信号線１０１により冗長デコーダ１５に
入力された場合には、節点２０１はＨのままとなる。そ
して、この状態ではテスト信号１１０はＬとなっている
ので、２入力ナンド回路２０２の出力は常にＨとなって
いる。そして、節点２０１がＨであることと制御信号１
０３ｂがＨレベルであることにより、２入力ナンド回路
２０４の出力はＬとなる。そのため、２入力ナンド回路
２０５の出力であるデコード信号１０５はＨとなりデコ
ード禁止信号１０６もＨとなり不良と診断された正規メ
モリセルアレイ１１の動作は停止し、冗長メモリセルア
レイ１４がその代わりの動作を行う。
【００２５】このような、半導体記憶装置において置換
前に冗長メモリセルアレイのテストを行う方法について
図７のフローチャートを用いて説明する。
前に冗長メモリセルアレイのテストを行う方法について
図７のフローチャートを用いて説明する。
【００２６】先ず、正規メモリセルアレイのテストを行
い（ステップ４０１）、不良が検出されなければ半導体
記憶装置は良品と判断される（ステップ４０５）。ステ
ップ４０１において不良が検出された場合、テスト信号
１１０をＨとして冗長メモリセルアレイのテストが行わ
れる（ステップ４０２）。このステップ４０２におい
て、良品の冗長メモリセルアレイの数が不良の正規メモ
リセルアレイの数より大きい場合には、冗長デコードに
おいてヒューズ素子のトリミングが行われ不良の正規メ
モリセルアレイは良品の冗長メモリセルアレイによって
置換される。（ステップ３０２）。ステップ４０２にお
いて良品の冗長メモリセルアレイの数が不良の正規メモ
リセルアレイの数より小さい場合には、半導体記憶装置
は不良品と判断される（ステップ４０６）。ステップ４
０３でヒューズトリミングによる置換が行われた後に
は、置換後の半導体記憶装置のテストが行われ不良が検
出されなければ、半導体記憶装置は良品であると判断さ
れる（ステップ４０５）。
い（ステップ４０１）、不良が検出されなければ半導体
記憶装置は良品と判断される（ステップ４０５）。ステ
ップ４０１において不良が検出された場合、テスト信号
１１０をＨとして冗長メモリセルアレイのテストが行わ
れる（ステップ４０２）。このステップ４０２におい
て、良品の冗長メモリセルアレイの数が不良の正規メモ
リセルアレイの数より大きい場合には、冗長デコードに
おいてヒューズ素子のトリミングが行われ不良の正規メ
モリセルアレイは良品の冗長メモリセルアレイによって
置換される。（ステップ３０２）。ステップ４０２にお
いて良品の冗長メモリセルアレイの数が不良の正規メモ
リセルアレイの数より小さい場合には、半導体記憶装置
は不良品と判断される（ステップ４０６）。ステップ４
０３でヒューズトリミングによる置換が行われた後に
は、置換後の半導体記憶装置のテストが行われ不良が検
出されなければ、半導体記憶装置は良品であると判断さ
れる（ステップ４０５）。
【００２７】この図６の２つの冗長デコーダ１５、１５
ａを用いた半導体記憶装置では、アドレス信号１０１
ｄ、１０１ｅによりどちらの冗長メモリセルアレイをテ
ストするかの選択を行っているが、冗長メモリセルアレ
イの数が増え冗長デコーダの数が増えればその選択を行
うための信号線の数も増えてしまう。例えば冗長デコー
ダの数が１６になった場合には１６本の信号線が必要と
なる。そして、信号線の数を減らすために、１６の冗長
デコーダの選択を、４本の信号のＨ、Ｌの組み合わせで
選択しようとすると、その４本の信号を１６の出力信号
に変換するためのデコード回路が必要となる。
ａを用いた半導体記憶装置では、アドレス信号１０１
ｄ、１０１ｅによりどちらの冗長メモリセルアレイをテ
ストするかの選択を行っているが、冗長メモリセルアレ
イの数が増え冗長デコーダの数が増えればその選択を行
うための信号線の数も増えてしまう。例えば冗長デコー
ダの数が１６になった場合には１６本の信号線が必要と
なる。そして、信号線の数を減らすために、１６の冗長
デコーダの選択を、４本の信号のＨ、Ｌの組み合わせで
選択しようとすると、その４本の信号を１６の出力信号
に変換するためのデコード回路が必要となる。
【００２８】このように、上記従来の半導体記憶装置で
は、置換前に冗長メモリセルのテストを行うことができ
るが、多くの冗長メモリセルを有する半導体記憶装置に
適用した場合には、デコード回路が必要になり回路規模
が増大してしまう。
は、置換前に冗長メモリセルのテストを行うことができ
るが、多くの冗長メモリセルを有する半導体記憶装置に
適用した場合には、デコード回路が必要になり回路規模
が増大してしまう。
【００２９】
【発明が解決しようとする課題】上述した従来の半導体
記憶装置では、多くの冗長メモリセルを有している場合
に、置換前に冗長メモリセルのテストを行うためには回
路規模が増大してしまうという問題点があった。
記憶装置では、多くの冗長メモリセルを有している場合
に、置換前に冗長メモリセルのテストを行うためには回
路規模が増大してしまうという問題点があった。
【００３０】本発明の目的は、多くの冗長メモリセルア
レイを有している場合でも回路規模を増大させずに置換
前に冗長メモリセルアレイのテストを行うことができる
半導体記憶装置を提供することである。
レイを有している場合でも回路規模を増大させずに置換
前に冗長メモリセルアレイのテストを行うことができる
半導体記憶装置を提供することである。
【００３１】
【課題を解決するための手段】上記目的を達成するため
に、請求項１記載の半導体記憶装置は、正規メモリセル
アレイと、前記正規メモリセルアレイ中のメモリセルを
選択するためのデコーダと、前記正規メモリセルアレイ
のうち不良と診断された不良メモリセルを置換するため
の冗長メモリセルを有する冗長メモリセルアレイと、前
記正規メモリセルアレイ中の不良メモリセルのアドレス
が複数の第１のヒューズ素子のうちのいずれかを切断す
ることにより設定され、設定された該アドレスと同一の
アドレス信号および前記アドレス信号と論理が逆のアド
レス相補信号が入力されると前記冗長メモリセルアレイ
をアクティブとするためのデコード信号を出力する複数
の冗長デコーダと、前記複数の冗長デコーダから出力さ
れる各デコード信号のうちのいずれか１つの信号がアク
ティブの場合に前記デコーダの動作を停止させるための
デコード禁止信号をアクティブとする手段とを有する半
導体記憶装置において、前記各冗長デコーダが、前記複
数の第１のヒューズ素子のうちのいずれかを切断して不
良メモセルを冗長メモリセルに置換する前に前記冗長メ
モリセルアレイ中の冗長メモリセルの機能をテストする
際にアクティブとなるテスト信号が入力され、該テスト
信号がインアクティブの場合に前記デコード信号を強制
的にインアクティブとする手段を有し、前記各冗長デコ
ーダに入力される前記アドレス信号および前記アドレス
相補信号の入力順序が、前記アドレス信号のうちのある
ビットと該ビットに対応する前記アドレス相補信号のビ
ットの組みが少なくとも１組み以上入れ替わることによ
り前記各冗長デコーダ毎に異なることを特徴とする。
に、請求項１記載の半導体記憶装置は、正規メモリセル
アレイと、前記正規メモリセルアレイ中のメモリセルを
選択するためのデコーダと、前記正規メモリセルアレイ
のうち不良と診断された不良メモリセルを置換するため
の冗長メモリセルを有する冗長メモリセルアレイと、前
記正規メモリセルアレイ中の不良メモリセルのアドレス
が複数の第１のヒューズ素子のうちのいずれかを切断す
ることにより設定され、設定された該アドレスと同一の
アドレス信号および前記アドレス信号と論理が逆のアド
レス相補信号が入力されると前記冗長メモリセルアレイ
をアクティブとするためのデコード信号を出力する複数
の冗長デコーダと、前記複数の冗長デコーダから出力さ
れる各デコード信号のうちのいずれか１つの信号がアク
ティブの場合に前記デコーダの動作を停止させるための
デコード禁止信号をアクティブとする手段とを有する半
導体記憶装置において、前記各冗長デコーダが、前記複
数の第１のヒューズ素子のうちのいずれかを切断して不
良メモセルを冗長メモリセルに置換する前に前記冗長メ
モリセルアレイ中の冗長メモリセルの機能をテストする
際にアクティブとなるテスト信号が入力され、該テスト
信号がインアクティブの場合に前記デコード信号を強制
的にインアクティブとする手段を有し、前記各冗長デコ
ーダに入力される前記アドレス信号および前記アドレス
相補信号の入力順序が、前記アドレス信号のうちのある
ビットと該ビットに対応する前記アドレス相補信号のビ
ットの組みが少なくとも１組み以上入れ替わることによ
り前記各冗長デコーダ毎に異なることを特徴とする。
【００３２】本発明は、複数の第１のヒューズ素子のい
ずれかを切断して冗長メモリセルアレイによる置換を行
う前であっても、テスト信号をアクティブとすることに
よりデコード信号を強制的にアクティブとし、冗長メモ
リセルアレイのテストができるようにしたものである。
ずれかを切断して冗長メモリセルアレイによる置換を行
う前であっても、テスト信号をアクティブとすることに
よりデコード信号を強制的にアクティブとし、冗長メモ
リセルアレイのテストができるようにしたものである。
【００３３】したがって、冗長メモリセルアレイの機能
を、不良メモリセルとの置換前にテストすることができ
る。
を、不良メモリセルとの置換前にテストすることができ
る。
【００３４】さらに、入力されるアドレス信号およびア
ドレス相補信号の入力順序をそれぞれの冗長デコーダで
異なるようにしたので、冗長メモリセルアレイの機能テ
ストを不良メモリセルとの置換を行う前に行う場合で
も、デコード回路等を必要とせずに複数の冗長デコーダ
中から１つの冗長デコーダの選択を行うことができる。
ドレス相補信号の入力順序をそれぞれの冗長デコーダで
異なるようにしたので、冗長メモリセルアレイの機能テ
ストを不良メモリセルとの置換を行う前に行う場合で
も、デコード回路等を必要とせずに複数の冗長デコーダ
中から１つの冗長デコーダの選択を行うことができる。
【００３５】従って、半導体記憶装置の大容量化に伴い
冗長デコーダ回路数が増大した場合でも、回路規模の増
大化を最小限とすることができる。
冗長デコーダ回路数が増大した場合でも、回路規模の増
大化を最小限とすることができる。
【００３６】請求項２記載の発明によれば、前記テスト
信号がインアクティブの場合に前記デコード信号を強制
的にインアクティブとする手段が、一端がハイレベルの
電位に接続された第２のヒューズ素子と、 該第２のヒュ
ーズ素子が切断されていない場合にアクティブとなる信
号がゲートに入力され、前記ゲート以外の一方の端子が
前記デコード信号に接続された第１のＭＯＳトランジス
タと、前記テスト信号がゲートに入力され、前記ゲート
以外の一方の端子が前記第１のＭＯＳトランジスタの他
方の端子に接続され、他方の端子がグランドに接続され
た第２のＭＯＳトランジスタとから構成されている。
信号がインアクティブの場合に前記デコード信号を強制
的にインアクティブとする手段が、一端がハイレベルの
電位に接続された第２のヒューズ素子と、 該第２のヒュ
ーズ素子が切断されていない場合にアクティブとなる信
号がゲートに入力され、前記ゲート以外の一方の端子が
前記デコード信号に接続された第１のＭＯＳトランジス
タと、前記テスト信号がゲートに入力され、前記ゲート
以外の一方の端子が前記第１のＭＯＳトランジスタの他
方の端子に接続され、他方の端子がグランドに接続され
た第２のＭＯＳトランジスタとから構成されている。
【００３７】本発明は、冗長メモリセルアレイによる置
換が行われていないため第１のヒューズ素子が切断され
ていない場合でも、テスト信号をアクティブとすること
により第２のＭＯＳトランジスタをオフとして第１のＭ
ＯＳトランジスタをオフさせ、デコード信号がハイレベ
ルとなるようにし、冗長メモリセルアレイのテストがで
きるようにしたものである。
換が行われていないため第１のヒューズ素子が切断され
ていない場合でも、テスト信号をアクティブとすること
により第２のＭＯＳトランジスタをオフとして第１のＭ
ＯＳトランジスタをオフさせ、デコード信号がハイレベ
ルとなるようにし、冗長メモリセルアレイのテストがで
きるようにしたものである。
【００３８】したがって、冗長メモリセルアレイの機能
を、不良と診断された正規メモリセルアレイとの置換前
にテストすることができる。
を、不良と診断された正規メモリセルアレイとの置換前
にテストすることができる。
【００３９】また、請求項３記載の発明によれば、前記
各冗長デコーダが、 一端がハイレベルの電位に接続され
た第２のヒューズ素子と、 該第２のヒューズ素子が切断
されていない場合にアクティブとなる信号がゲートに入
力され、前記ゲート以外の一方の端子が前記デコード信
号に接続された第１のＭＯＳトランジスタと、前記テス
ト信号がゲートに入力され、前記ゲート以外の一方の端
子が前記第１のＭＯＳトランジスタの他方の端子に接続
され、他方の端子がグランドに接続された第２のＭＯＳ
トランジスタと、前記デコード信号をハイレベルとする
ための第３のＭＯＳトランジスタと、一端がハイレベル
の電位に接続された複数の前記第１のヒューズ素子と、
前記第１のヒューズ素子が切断されていない場合にイン
アクティブとなる信号がゲート入力され、前記ゲート以
外の一方の端子が前記デコード信号に接続された複数の
第４のＭＯＳトランジスタと、前記アドレス信号の各ビ
ットがそれぞれゲートに入力され、前記ゲート以外の一
方の端子が前記第４のＭＯＳトランジスタの他方の端子
に接続され、他方の端子がグランドに接続された複数の
第５のＭＯＳトランジスタと、前記第１のヒューズ素子
が切断されていない場合にアクティブとなる信号がゲー
ト入力され、前記ゲート以外の一方の端子が前記デコー
ド信号に接続された複数の第６のＭＯＳトランジスタ
と、前記相補アドレス信号の各ビットがそれぞれゲート
に入力され、前記ゲート以外の一方の端子が前記第６の
ＭＯＳトランジスタの他方の端子に接続され、他方の端
子がグランドに接続された複数の第７のＭＯＳトランジ
スタとから構成されている。
各冗長デコーダが、 一端がハイレベルの電位に接続され
た第２のヒューズ素子と、 該第２のヒューズ素子が切断
されていない場合にアクティブとなる信号がゲートに入
力され、前記ゲート以外の一方の端子が前記デコード信
号に接続された第１のＭＯＳトランジスタと、前記テス
ト信号がゲートに入力され、前記ゲート以外の一方の端
子が前記第１のＭＯＳトランジスタの他方の端子に接続
され、他方の端子がグランドに接続された第２のＭＯＳ
トランジスタと、前記デコード信号をハイレベルとする
ための第３のＭＯＳトランジスタと、一端がハイレベル
の電位に接続された複数の前記第１のヒューズ素子と、
前記第１のヒューズ素子が切断されていない場合にイン
アクティブとなる信号がゲート入力され、前記ゲート以
外の一方の端子が前記デコード信号に接続された複数の
第４のＭＯＳトランジスタと、前記アドレス信号の各ビ
ットがそれぞれゲートに入力され、前記ゲート以外の一
方の端子が前記第４のＭＯＳトランジスタの他方の端子
に接続され、他方の端子がグランドに接続された複数の
第５のＭＯＳトランジスタと、前記第１のヒューズ素子
が切断されていない場合にアクティブとなる信号がゲー
ト入力され、前記ゲート以外の一方の端子が前記デコー
ド信号に接続された複数の第６のＭＯＳトランジスタ
と、前記相補アドレス信号の各ビットがそれぞれゲート
に入力され、前記ゲート以外の一方の端子が前記第６の
ＭＯＳトランジスタの他方の端子に接続され、他方の端
子がグランドに接続された複数の第７のＭＯＳトランジ
スタとから構成されている。
【００４０】また、請求項４記載の発明によれば、前記
各冗長デコーダが、一端がハイレベルの電位に接続され
た第２のヒューズ素子と、前記第２のヒューズ素子が切
断されていない場合にアクティブとなる信号と前記テス
ト信号との論理積の反転を演算するナンド回路と、一端
がハイレベルの電位に接続された複数の前記第１のヒュ
ーズ素子と、前記第１のヒューズ素子が切断されていな
い場合にアクティブとなる信号がゲート入力され、前記
ゲート以外の一方の端子が前記アドレス信号の各ビット
に接続された複数の第１のＭＯＳトランジスタと、前記
第１のヒューズ素子が切断されていない場合にインアク
ティブとなる信号がゲート入力され、前記ゲート以外の
一方の端子が前記アドレス相補信号の各ビットに接続さ
れ、他方の端子が前記各第１のＭＯＳトランジスタの他
方の端子に接続された複数の第２のＭＯＳトランジスタ
と、前記ナンド回路からの出力信号および前記各第１の
ＭＯＳトランジスタのそれぞれの他方の端子からの出力
信号の論理積を演算し該演算結果を前記デコード信号と
して出力するアンド回路とから構成されている。
各冗長デコーダが、一端がハイレベルの電位に接続され
た第２のヒューズ素子と、前記第２のヒューズ素子が切
断されていない場合にアクティブとなる信号と前記テス
ト信号との論理積の反転を演算するナンド回路と、一端
がハイレベルの電位に接続された複数の前記第１のヒュ
ーズ素子と、前記第１のヒューズ素子が切断されていな
い場合にアクティブとなる信号がゲート入力され、前記
ゲート以外の一方の端子が前記アドレス信号の各ビット
に接続された複数の第１のＭＯＳトランジスタと、前記
第１のヒューズ素子が切断されていない場合にインアク
ティブとなる信号がゲート入力され、前記ゲート以外の
一方の端子が前記アドレス相補信号の各ビットに接続さ
れ、他方の端子が前記各第１のＭＯＳトランジスタの他
方の端子に接続された複数の第２のＭＯＳトランジスタ
と、前記ナンド回路からの出力信号および前記各第１の
ＭＯＳトランジスタのそれぞれの他方の端子からの出力
信号の論理積を演算し該演算結果を前記デコード信号と
して出力するアンド回路とから構成されている。
【００４１】本発明は、冗長メモリセルアレイによる置
換が行われていないため第１のヒューズ素子が切断され
ていない場合でも、テスト信号をアクティブとすること
によりナンド回路の出力をハイレベルとし、アンド回路
から出力されるデコード信号をハイレベルとするように
し、冗長メモリセルアレイのテストができるようにした
ものである。
換が行われていないため第１のヒューズ素子が切断され
ていない場合でも、テスト信号をアクティブとすること
によりナンド回路の出力をハイレベルとし、アンド回路
から出力されるデコード信号をハイレベルとするように
し、冗長メモリセルアレイのテストができるようにした
ものである。
【００４２】したがって、冗長メモリセルアレイの機能
を、不良と診断された正規メモリセルアレイとの置換前
にテストすることができる。
を、不良と診断された正規メモリセルアレイとの置換前
にテストすることができる。
【００４３】また、請求項５記載の発明によれば、前記
第１のヒューズ素子が切断されていない場合にインアク
ティブとなる信号および前記第１のヒューズ素子が切断
されていない場合にアクティブとなる信号は、ゲート以
外の一方の端子がグランドに接続された第８のＭＯＳト
ランジスタと、前記第１のヒューズ素子の他端および前
記第８のＭＯＳトランジスタの他方の端子が入力端子に
接続され、前記第８のＭＯＳトランジスタの前記ゲート
が入力端子に接続された第１のインバータと、前記第１
のインバータの出力信号を入力し論理反転して出力する
第２のインバータとから構成される回路により生成され
る。
第１のヒューズ素子が切断されていない場合にインアク
ティブとなる信号および前記第１のヒューズ素子が切断
されていない場合にアクティブとなる信号は、ゲート以
外の一方の端子がグランドに接続された第８のＭＯＳト
ランジスタと、前記第１のヒューズ素子の他端および前
記第８のＭＯＳトランジスタの他方の端子が入力端子に
接続され、前記第８のＭＯＳトランジスタの前記ゲート
が入力端子に接続された第１のインバータと、前記第１
のインバータの出力信号を入力し論理反転して出力する
第２のインバータとから構成される回路により生成され
る。
【００４４】さらに、請求項６〜９記載の発明は、請求
項２〜５記載の発明において、ハイレベルの電位とグラ
ンド電位を逆に印加するようにしたものであり、請求項
２〜５記載の発明と同様な機能を行うものである。
項２〜５記載の発明において、ハイレベルの電位とグラ
ンド電位を逆に印加するようにしたものであり、請求項
２〜５記載の発明と同様な機能を行うものである。
【００４５】
【発明の実施の形態】次に、本発明の実施形態について
図面を参照して詳細に説明する。
図面を参照して詳細に説明する。
【００４６】（第１の実施形態）図１は本発明の第１の
実施形態の半導体記憶装置の構成を示したブロック図で
ある。図５中と同番号は同じ構成要素を示す。
実施形態の半導体記憶装置の構成を示したブロック図で
ある。図５中と同番号は同じ構成要素を示す。
【００４７】本実施形態の半導体記憶装置は、図５の従
来の半導体記憶装置において、冗長デコーダ１５の代わ
りに図１に示した冗長デコーダ５ａ、５ｂ、５ｃ、・・
を用いたものである。冗長デコーダ５ａ、５ｂ、５ｃ、
・・には、それぞれアドレス信号Ｘ１Ｔ〜Ｘ８Ｔおよび
アドレス相補信号Ｘ１Ｎ〜Ｘ８Ｎおよびテスト信号１０
が入力されている。
来の半導体記憶装置において、冗長デコーダ１５の代わ
りに図１に示した冗長デコーダ５ａ、５ｂ、５ｃ、・・
を用いたものである。冗長デコーダ５ａ、５ｂ、５ｃ、
・・には、それぞれアドレス信号Ｘ１Ｔ〜Ｘ８Ｔおよび
アドレス相補信号Ｘ１Ｎ〜Ｘ８Ｎおよびテスト信号１０
が入力されている。
【００４８】本実施形態におけるテスト信号１０は、冗
長メモリセルアレイの置換前のテストを行うときにはＬ
となり、それ以外の時にはＨとなる信号であり、図５、
６におけるテスト信号１１０とは論理が反対のものであ
る。
長メモリセルアレイの置換前のテストを行うときにはＬ
となり、それ以外の時にはＨとなる信号であり、図５、
６におけるテスト信号１１０とは論理が反対のものであ
る。
【００４９】そして、各冗長デコーダ５ａ、５ｂ、５
ｃ、・・では、アドレス信号Ｘ１Ｔ〜Ｘ８Ｔおよびアド
レス相補信号Ｘ１Ｎ〜Ｘ８Ｎが入力される順番がそれぞ
れ異なっていて、アドレス信号Ｘ１Ｔ〜Ｘ８Ｔのうちの
あるビットとそのビットに対応するアドレス相補信号Ｘ
１Ｎ〜Ｘ８Ｎの組の少なくとも１組以上が逆に入力され
ている。そして、本実施形態では、アドレス信号Ｘ１Ｔ
〜Ｘ８Ｔが８ビットであるため、この組は８組存在し、
最大で２の８乗通り（２５６通り）の組み合わせの入力
順序を得ることができる。
ｃ、・・では、アドレス信号Ｘ１Ｔ〜Ｘ８Ｔおよびアド
レス相補信号Ｘ１Ｎ〜Ｘ８Ｎが入力される順番がそれぞ
れ異なっていて、アドレス信号Ｘ１Ｔ〜Ｘ８Ｔのうちの
あるビットとそのビットに対応するアドレス相補信号Ｘ
１Ｎ〜Ｘ８Ｎの組の少なくとも１組以上が逆に入力され
ている。そして、本実施形態では、アドレス信号Ｘ１Ｔ
〜Ｘ８Ｔが８ビットであるため、この組は８組存在し、
最大で２の８乗通り（２５６通り）の組み合わせの入力
順序を得ることができる。
【００５０】例えば、冗長デコーダ５ａでは、全てのア
ドレス信号Ｘ１Ｔ〜Ｘ８Ｔとアドレス相補信号Ｘ１Ｎ〜
Ｘ８Ｎが基準となる向きで入力されているが、冗長デコ
ーダ５ｂではアドレス信号Ｘ１Ｔとアドレス相補信号Ｘ
１Ｎが逆に入力されている。また、冗長デコーダ５ｃで
は、冗長デコード５ａに対して、アドレス信号Ｘ２Ｔと
アドレス相補信号Ｘ２Ｎが逆に入力されている。
ドレス信号Ｘ１Ｔ〜Ｘ８Ｔとアドレス相補信号Ｘ１Ｎ〜
Ｘ８Ｎが基準となる向きで入力されているが、冗長デコ
ーダ５ｂではアドレス信号Ｘ１Ｔとアドレス相補信号Ｘ
１Ｎが逆に入力されている。また、冗長デコーダ５ｃで
は、冗長デコード５ａに対して、アドレス信号Ｘ２Ｔと
アドレス相補信号Ｘ２Ｎが逆に入力されている。
【００５１】そして、冗長デコーダ５ａ、５ｂ、５ｃ、
・・からそれぞれ出力されるデコード信号１０５ａ、１
０５ｂ、１０５ｃ、・・をオア回路６に入力し、論理和
演算を行ってその結果をデコード禁止信号１０６として
出力する。
・・からそれぞれ出力されるデコード信号１０５ａ、１
０５ｂ、１０５ｃ、・・をオア回路６に入力し、論理和
演算を行ってその結果をデコード禁止信号１０６として
出力する。
【００５２】次に、冗長デコーダ５ａの構成を図２の回
路図を用いて説明する。
路図を用いて説明する。
【００５３】この冗長デコーダ５ａは、ＭＯＳトランジ
スタ２８、３０〜３７と、インバータ２４〜２７と、ヒ
ューズ素子２３、２９を有している。
スタ２８、３０〜３７と、インバータ２４〜２７と、ヒ
ューズ素子２３、２９を有している。
【００５４】ここでは説明を簡単にするため、アドレス
信号Ｘ１Ｔ、アドレス相補信号Ｘ１Ｎに対応した回路の
みについて説明するが、アドレス信号Ｘ２Ｔ〜Ｘ８Ｔ、
アドレス相補信号Ｘ２Ｎ〜Ｘ８Ｎに対応した回路も同様
に構成されている。
信号Ｘ１Ｔ、アドレス相補信号Ｘ１Ｎに対応した回路の
みについて説明するが、アドレス信号Ｘ２Ｔ〜Ｘ８Ｔ、
アドレス相補信号Ｘ２Ｎ〜Ｘ８Ｎに対応した回路も同様
に構成されている。
【００５５】ＭＯＳトランジスタ３７は、制御信号１０
３ａがＬとなるとオンし、節点４１をＨとする。
３ａがＬとなるとオンし、節点４１をＨとする。
【００５６】インバータ２４は、ヒューズ素子２３が切
断されていない場合にはＨが入力されＬの信号を出力
し、ヒューズ素子２３が切断されている場合にはＬが入
力されＨの信号を出力する。
断されていない場合にはＨが入力されＬの信号を出力
し、ヒューズ素子２３が切断されている場合にはＬが入
力されＨの信号を出力する。
【００５７】ＭＯＳトランジスタ３６は、ヒューズ素子
２３が切断された際に、インバータ２４から出力される
Ｈの信号によりオンしてインバータ２４の入力をＬに固
定して動作を安定させるためのものである。
２３が切断された際に、インバータ２４から出力される
Ｈの信号によりオンしてインバータ２４の入力をＬに固
定して動作を安定させるためのものである。
【００５８】インバータ２５は、インバータ２４の出力
信号を反転して出力する。
信号を反転して出力する。
【００５９】ＭＯＳトランジスタ３０は、インバータ２
４の出力信号がＨとなるとオンする。ＭＯＳトランジス
タ３１は、アドレス信号Ｘ１ＴがＨとなるとオンする。
そして、ＭＯＳトランジスタ３０、３１が共にオンする
ことにより節点４１の電位はＬとなる。
４の出力信号がＨとなるとオンする。ＭＯＳトランジス
タ３１は、アドレス信号Ｘ１ＴがＨとなるとオンする。
そして、ＭＯＳトランジスタ３０、３１が共にオンする
ことにより節点４１の電位はＬとなる。
【００６０】ＭＯＳトランジスタ３２は、インバータ２
５の出力信号がＨとなるとオンする。ＭＯＳトランジス
タ３３は、アドレス相補信号Ｘ１ＮがＨとなるとオンす
る。そして、ＭＯＳトランジスタ３２、３３が共にオン
することにより節点４１の電位はＬとなる。
５の出力信号がＨとなるとオンする。ＭＯＳトランジス
タ３３は、アドレス相補信号Ｘ１ＮがＨとなるとオンす
る。そして、ＭＯＳトランジスタ３２、３３が共にオン
することにより節点４１の電位はＬとなる。
【００６１】また、ヒューズ素子２９、インバータ２
６、２７、ＭＯＳトランジスタ２８は、それぞれヒュー
ズ素子２３、インバータ２４、２５、ＭＯＳトランジス
タ３６と同様な動作を行う。
６、２７、ＭＯＳトランジスタ２８は、それぞれヒュー
ズ素子２３、インバータ２４、２５、ＭＯＳトランジス
タ３６と同様な動作を行う。
【００６２】そして、ＭＯＳトランジスタ３４は、イン
バータ２７の出力信号がＨであるとオンする。つまり、
ＭＯＳトランジスタ３４は、ヒューズ素子２９が切断さ
れていなければオンすることになる。ＭＯＳトランジス
タ３５は、テスト信号１０がＨの信号となるとオンす
る。そして、ＭＯＳトランジスタ３４、３５が共にオン
することにより節点４１の電位はＬとなる。
バータ２７の出力信号がＨであるとオンする。つまり、
ＭＯＳトランジスタ３４は、ヒューズ素子２９が切断さ
れていなければオンすることになる。ＭＯＳトランジス
タ３５は、テスト信号１０がＨの信号となるとオンす
る。そして、ＭＯＳトランジスタ３４、３５が共にオン
することにより節点４１の電位はＬとなる。
【００６３】図６で説明した従来の半導体記憶装置の冗
長デコーダ１５では、１ビットのアドレス信号Ｘ１Ｔに
対して、アドレス信号Ｘ１Ｔのためのヒューズ素子２２
1およびアドレス相補信号Ｘ１Ｎのためのヒューズ素子
２２2の２つのヒューズ素子を必要としていた。しか
し、本実施形態の半導体記憶装置の冗長デコーダ５ａで
は、ＭＯＳトランジスタ３０、３１およびＭＯＳトラン
ジスタ３２、３３を直列に接続することにより、１ビッ
トのアドレス信号Ｘ１Ｔに対して１つのヒューズ素子２
３しか必要としない回路となっている。そして、このよ
うな回路が最近用いられるようになっている。このよう
な回路が用いられている理由を下記に説明する。
長デコーダ１５では、１ビットのアドレス信号Ｘ１Ｔに
対して、アドレス信号Ｘ１Ｔのためのヒューズ素子２２
1およびアドレス相補信号Ｘ１Ｎのためのヒューズ素子
２２2の２つのヒューズ素子を必要としていた。しか
し、本実施形態の半導体記憶装置の冗長デコーダ５ａで
は、ＭＯＳトランジスタ３０、３１およびＭＯＳトラン
ジスタ３２、３３を直列に接続することにより、１ビッ
トのアドレス信号Ｘ１Ｔに対して１つのヒューズ素子２
３しか必要としない回路となっている。そして、このよ
うな回路が最近用いられるようになっている。このよう
な回路が用いられている理由を下記に説明する。
【００６４】近年半導体記憶装置の記憶量が大幅に増加
しているため、周辺回路の回路面積のコンパクト化が求
められている。しかし、ヒューズ素子はレーザトリミン
グ等により切断できるようにある一定以上の大きさが必
要となるため、ヒューズ素子が占める面積は他の回路素
子が占める面積よりも大きくなっている。そのため、ア
ドレス信号の１ビットに対してヒューズ素子を１つしか
必要としない、図２に示した本実施形態のような方法が
採用されている。
しているため、周辺回路の回路面積のコンパクト化が求
められている。しかし、ヒューズ素子はレーザトリミン
グ等により切断できるようにある一定以上の大きさが必
要となるため、ヒューズ素子が占める面積は他の回路素
子が占める面積よりも大きくなっている。そのため、ア
ドレス信号の１ビットに対してヒューズ素子を１つしか
必要としない、図２に示した本実施形態のような方法が
採用されている。
【００６５】次に、本実施形態の動作について図１を参
照して説明する。
照して説明する。
【００６６】先ず、正規メモリセルアレイのテストを行
う場合について説明する。
う場合について説明する。
【００６７】この場合には、テスト信号１０はインアク
ティブであるＨとなっているので、ＭＯＳトランジスタ
３５はオンし、ヒューズ素子２９は切断されていないの
でＭＯＳトランジスタ３４もオンするので、節点４１は
Ｌとなり、デコード信号１０５ａにはＬが出力され、正
規メモリセルアレイのテストを行うことができる。
ティブであるＨとなっているので、ＭＯＳトランジスタ
３５はオンし、ヒューズ素子２９は切断されていないの
でＭＯＳトランジスタ３４もオンするので、節点４１は
Ｌとなり、デコード信号１０５ａにはＬが出力され、正
規メモリセルアレイのテストを行うことができる。
【００６８】次に、置換前の冗長メモリセルアレイのテ
ストを行う場合について説明する。
ストを行う場合について説明する。
【００６９】先ず、制御信号１０３ａをＬの信号としＭ
ＯＳトランジスタ３７をオンとすることにより、節点４
１をＨにチャージする。そして、アドレス信号Ｘ１Ｔ〜
Ｘ８Ｔを全てＨの信号、つまり”１１１１１１１１”と
する。この場合には、アドレス相補信号Ｘ１Ｎ〜Ｘ８Ｎ
は当然全てＬの信号、つまり”００００００００”とな
る。
ＯＳトランジスタ３７をオンとすることにより、節点４
１をＨにチャージする。そして、アドレス信号Ｘ１Ｔ〜
Ｘ８Ｔを全てＨの信号、つまり”１１１１１１１１”と
する。この場合には、アドレス相補信号Ｘ１Ｎ〜Ｘ８Ｎ
は当然全てＬの信号、つまり”００００００００”とな
る。
【００７０】このことにより、例えばアドレス信号Ｘ１
Ｔ、アドレス相補信号Ｘ１Ｎが入力されている回路で説
明すると、アドレス信号Ｘ１ＴがＨのためＭＯＳトラン
ジスタ３１はオンするが、ヒューズ素子２３は切断され
ていないためインバータ２４からはＬが出力されＭＯＳ
トランジスタ３０はオンしない。また、インバータ２５
からの出力信号はＨとなりＭＯＳトランジスタ３２はオ
ンするがアドレス相補信号Ｘ１ＮはＬのためオンしな
い。このことにより、節点４１はＨのままとなる。同様
の動作がアドレス信号Ｘ２Ｔ〜Ｘ８Ｔ、アドレス相補信
号Ｘ２Ｎ〜Ｘ８Ｎが入力されている回路でも行われ節点
４１はＨのままとなる。そして、テスト信号１０をＬの
信号としてＭＯＳトランジスタ３５をオフとすることに
より、ＭＯＳトランジスタ３４がオンしていても節点４
１はＨのままとなる。
Ｔ、アドレス相補信号Ｘ１Ｎが入力されている回路で説
明すると、アドレス信号Ｘ１ＴがＨのためＭＯＳトラン
ジスタ３１はオンするが、ヒューズ素子２３は切断され
ていないためインバータ２４からはＬが出力されＭＯＳ
トランジスタ３０はオンしない。また、インバータ２５
からの出力信号はＨとなりＭＯＳトランジスタ３２はオ
ンするがアドレス相補信号Ｘ１ＮはＬのためオンしな
い。このことにより、節点４１はＨのままとなる。同様
の動作がアドレス信号Ｘ２Ｔ〜Ｘ８Ｔ、アドレス相補信
号Ｘ２Ｎ〜Ｘ８Ｎが入力されている回路でも行われ節点
４１はＨのままとなる。そして、テスト信号１０をＬの
信号としてＭＯＳトランジスタ３５をオフとすることに
より、ＭＯＳトランジスタ３４がオンしていても節点４
１はＨのままとなる。
【００７１】これらの動作により、節点４１はＨのまま
となりデコード信号１０５ａはＨのままで出力される。
となりデコード信号１０５ａはＨのままで出力される。
【００７２】そして、不良の正規メモリセルアレイと良
品の冗長メモリセルアレイとを置換する場合には、置換
する正規メモリセルアレイのアドレスの”０”となるビ
ットに対応した回路のヒューズ素子を切断する。そし
て、さらにヒューズ素子２９を切断する。ヒューズ素子
２９が切断されることによりＭＯＳトランジスタ３４に
は常にＬの信号が入力されオフ状態となる。
品の冗長メモリセルアレイとを置換する場合には、置換
する正規メモリセルアレイのアドレスの”０”となるビ
ットに対応した回路のヒューズ素子を切断する。そし
て、さらにヒューズ素子２９を切断する。ヒューズ素子
２９が切断されることによりＭＯＳトランジスタ３４に
は常にＬの信号が入力されオフ状態となる。
【００７３】このことにより、不良のメモリセルアレイ
と置換された冗長メモリセルアレイは、不良のメモリセ
ルアレイのアドレスがアドレス信号として入力された場
合にのみデコード信号１０５ａをＨとして出力するよう
になる。
と置換された冗長メモリセルアレイは、不良のメモリセ
ルアレイのアドレスがアドレス信号として入力された場
合にのみデコード信号１０５ａをＨとして出力するよう
になる。
【００７４】上記の説明は、冗長デコーダ５ａの場合で
あったが、冗長デコーダ５ｂに接続された冗長メモリセ
ルアレイのテストを行う場合には、アドレス信号Ｘ１Ｔ
〜Ｘ８Ｔとして”０１１１１１１１”を入力するように
する。冗長デコーダ５ａと冗長デコーダ５ｂは、アドレ
ス信号Ｘ１Ｔと、アドレス相補信号Ｘ１Ｎが入れ代わっ
て入力されているため、アドレス信号として”０１１１
１１１１”が入力されると、冗長デコーダ５ｂは動作し
てデコード信号１０５ｂをＨとして出力するが、冗長デ
コーダ５ａから出力されるデコード信号１０５ａはＬの
ままとなる。
あったが、冗長デコーダ５ｂに接続された冗長メモリセ
ルアレイのテストを行う場合には、アドレス信号Ｘ１Ｔ
〜Ｘ８Ｔとして”０１１１１１１１”を入力するように
する。冗長デコーダ５ａと冗長デコーダ５ｂは、アドレ
ス信号Ｘ１Ｔと、アドレス相補信号Ｘ１Ｎが入れ代わっ
て入力されているため、アドレス信号として”０１１１
１１１１”が入力されると、冗長デコーダ５ｂは動作し
てデコード信号１０５ｂをＨとして出力するが、冗長デ
コーダ５ａから出力されるデコード信号１０５ａはＬの
ままとなる。
【００７５】同様にして冗長デコーダ５ｃに接続された
冗長メモリセルアレイのテストを行う場合には、アドレ
ス信号Ｘ１Ｔ〜Ｘ８Ｔとして”１０１１１１１１”を入
力するようにする。
冗長メモリセルアレイのテストを行う場合には、アドレ
ス信号Ｘ１Ｔ〜Ｘ８Ｔとして”１０１１１１１１”を入
力するようにする。
【００７６】本実施形態では、ＭＯＳトランジスタ３４
とグランドとの間にテスト信号１０がＨとなるとオン
し、ＬとなるとオフするＭＯＳトランジスタ３５を設け
ることによりヒューズ素子２９を切断しなくても、冗長
メモリセルアレイのテストモード時に節点４１をＨとす
ることができるようにしている。
とグランドとの間にテスト信号１０がＨとなるとオン
し、ＬとなるとオフするＭＯＳトランジスタ３５を設け
ることによりヒューズ素子２９を切断しなくても、冗長
メモリセルアレイのテストモード時に節点４１をＨとす
ることができるようにしている。
【００７７】また、冗長デコーダ５ａ、５ｂ、５ｃ、・
・に入力されるアドレス信号Ｘ１Ｔ〜Ｘ８Ｔおよびアド
レス相補信号Ｘ１Ｎ〜Ｘ８Ｎの入力順序をそれぞれ異な
るようにしたので、デコード回路等を必要とせずに冗長
デコーダ５ａ、５ｂ、５ｃ、・・の選択を行うことがで
きる。
・に入力されるアドレス信号Ｘ１Ｔ〜Ｘ８Ｔおよびアド
レス相補信号Ｘ１Ｎ〜Ｘ８Ｎの入力順序をそれぞれ異な
るようにしたので、デコード回路等を必要とせずに冗長
デコーダ５ａ、５ｂ、５ｃ、・・の選択を行うことがで
きる。
【００７８】（第２の実施形態）次に、本発明の第２の
実施形態の半導体記憶装置について説明する。
実施形態の半導体記憶装置について説明する。
【００７９】本実施形態の半導体記憶装置は、図１で示
した第１の実施形態の半導体記憶装置における冗長デコ
ーダ５ａ、５ｂ、５ｃ、・・を図３で示す回路構成とし
たものである。
した第１の実施形態の半導体記憶装置における冗長デコ
ーダ５ａ、５ｂ、５ｃ、・・を図３で示す回路構成とし
たものである。
【００８０】図３では、説明のため冗長デコーダ５ａの
場合を用いて説明するが、他の冗長デコーダ５ｂ、５
ｃ、・・も同様な構成である。
場合を用いて説明するが、他の冗長デコーダ５ｂ、５
ｃ、・・も同様な構成である。
【００８１】冗長デコーダ５ａは、ヒューズ素子２３、
２９と、インバータ２４〜２７と、ＭＯＳトランジスタ
２８、３６、４２、４３と、ナンド回路４０と、アンド
回路３８とを有している。
２９と、インバータ２４〜２７と、ＭＯＳトランジスタ
２８、３６、４２、４３と、ナンド回路４０と、アンド
回路３８とを有している。
【００８２】ここでは説明を簡単にするため、アドレス
信号Ｘ１Ｔ、アドレス相補信号Ｘ１Ｎに対応した回路の
みについて説明するが、アドレス信号Ｘ２Ｔ〜Ｘ８Ｔ、
アドレス相補信号Ｘ２Ｎ〜Ｘ８Ｎに対応した回路も同様
に構成されている。
信号Ｘ１Ｔ、アドレス相補信号Ｘ１Ｎに対応した回路の
みについて説明するが、アドレス信号Ｘ２Ｔ〜Ｘ８Ｔ、
アドレス相補信号Ｘ２Ｎ〜Ｘ８Ｎに対応した回路も同様
に構成されている。
【００８３】ここで、ヒューズ素子２３、２９とインバ
ータ２４〜２７とＭＯＳトランジスタ２８、３６は図２
で説明したものと同じものであり、その動作も同じであ
るため説明は省略する。
ータ２４〜２７とＭＯＳトランジスタ２８、３６は図２
で説明したものと同じものであり、その動作も同じであ
るため説明は省略する。
【００８４】ＭＯＳトランジスタ４２は、インバータ２
５の出力信号がＨとなるとオンし、アドレス信号Ｘ１Ｔ
を通過させてアンド回路３８に出力する。
５の出力信号がＨとなるとオンし、アドレス信号Ｘ１Ｔ
を通過させてアンド回路３８に出力する。
【００８５】ＭＯＳトランジスタ４３は、インバータ２
４の出力信号がＨとなるとオンし、相補アドレス信号Ｘ
１Ｎを通過させてアンド回路３８に出力する。
４の出力信号がＨとなるとオンし、相補アドレス信号Ｘ
１Ｎを通過させてアンド回路３８に出力する。
【００８６】ナンド回路４０は、インバータ２７の出力
信号とテスト信号１０との演算を行いその演算結果をア
ンド回路３８に出力する。
信号とテスト信号１０との演算を行いその演算結果をア
ンド回路３８に出力する。
【００８７】アンド回路３８は、ナンド回路４０からの
出力信号と、ＭＯＳトランジスタ４２、４３および他の
アドレス信号、アドレス相補信号に対応した回路からの
出力信号を入力し、それらの信号の論理積演算を行いそ
の結果をデコード信号１０５ａとして出力する。
出力信号と、ＭＯＳトランジスタ４２、４３および他の
アドレス信号、アドレス相補信号に対応した回路からの
出力信号を入力し、それらの信号の論理積演算を行いそ
の結果をデコード信号１０５ａとして出力する。
【００８８】次に、本実施形態の動作について説明す
る。
る。
【００８９】先ず、正規メモリセルアレイのテストを行
う場合には、テスト信号１０をインアクティブであるＨ
の信号とする。そして、インバータ２７の出力信号はＨ
であるためナンド回路４０の出力信号はＬとなる。その
ためアンド回路３８から出力されるデコード信号１０５
ａはＬの信号として出力され、正規メモリセルアレイ１
１のテストを行うことができる。
う場合には、テスト信号１０をインアクティブであるＨ
の信号とする。そして、インバータ２７の出力信号はＨ
であるためナンド回路４０の出力信号はＬとなる。その
ためアンド回路３８から出力されるデコード信号１０５
ａはＬの信号として出力され、正規メモリセルアレイ１
１のテストを行うことができる。
【００９０】次に、置換前の冗長メモリセルアレイのテ
ストを行う場合について説明する。
ストを行う場合について説明する。
【００９１】先ず、アドレス信号Ｘ１Ｔ〜Ｘ８Ｔは全て
Ｈの信号、つまり”１１１１１１１１”とする。そし
て、アドレス相補信号Ｘ１Ｎ〜Ｘ８Ｎは当然全てＬの信
号、つまり”００００００００”となる。
Ｈの信号、つまり”１１１１１１１１”とする。そし
て、アドレス相補信号Ｘ１Ｎ〜Ｘ８Ｎは当然全てＬの信
号、つまり”００００００００”となる。
【００９２】このことにより、例えばアドレス信号Ｘ１
Ｔ、アドレス相補信号Ｘ１Ｎが入力されている回路で説
明すると、ヒューズ素子２３が切断されていないため、
インバータ２４からの出力信号はＬとなり、インバータ
２５からの出力信号はＨとなる。そのため、ＭＯＳトラ
ンジスタ４２はオンし、ＭＯＳトランジスタ４３はオフ
となる。そのため、Ｈであるアドレス信号Ｘ１Ｔがアン
ド回路３８に入力される。同様の動作がアドレス信号Ｘ
２Ｔ〜Ｘ８Ｔ、アドレス相補信号Ｘ２Ｎ〜Ｘ８Ｎが入力
されている回路でも行われアンド回路３８に入力される
信号は全てＨとなる。そして、テスト信号１０がアクテ
ィブであるＬの信号となっていることによりナンド回路
４０の出力信号もＨとなっている。そのため、アンド回
路３８から出力されるデコード信号１０５ａはＨの信号
となる。
Ｔ、アドレス相補信号Ｘ１Ｎが入力されている回路で説
明すると、ヒューズ素子２３が切断されていないため、
インバータ２４からの出力信号はＬとなり、インバータ
２５からの出力信号はＨとなる。そのため、ＭＯＳトラ
ンジスタ４２はオンし、ＭＯＳトランジスタ４３はオフ
となる。そのため、Ｈであるアドレス信号Ｘ１Ｔがアン
ド回路３８に入力される。同様の動作がアドレス信号Ｘ
２Ｔ〜Ｘ８Ｔ、アドレス相補信号Ｘ２Ｎ〜Ｘ８Ｎが入力
されている回路でも行われアンド回路３８に入力される
信号は全てＨとなる。そして、テスト信号１０がアクテ
ィブであるＬの信号となっていることによりナンド回路
４０の出力信号もＨとなっている。そのため、アンド回
路３８から出力されるデコード信号１０５ａはＨの信号
となる。
【００９３】そして、不良の正規メモリセルアレイと良
品の冗長メモリセルアレイと置換する場合には、置換す
るメモリセルアレイのアドレスの”０”となるビットに
対応した回路のヒューズ素子を切断する。そして、さら
にヒューズ素子２９を切断する。ヒューズ素子２９が切
断されることによりインバータ２７の出力信号は常にＬ
となり、ナンド回路４０の出力信号は常にＨとなる。
品の冗長メモリセルアレイと置換する場合には、置換す
るメモリセルアレイのアドレスの”０”となるビットに
対応した回路のヒューズ素子を切断する。そして、さら
にヒューズ素子２９を切断する。ヒューズ素子２９が切
断されることによりインバータ２７の出力信号は常にＬ
となり、ナンド回路４０の出力信号は常にＨとなる。
【００９４】このことにより、不良のメモリセルアレイ
と置換された冗長メモリセルアレイは、不良のメモリセ
ルアレイのアドレスがアドレス信号として入力された場
合にのみデコード信号１０５ａをＨとして出力するよう
になる。
と置換された冗長メモリセルアレイは、不良のメモリセ
ルアレイのアドレスがアドレス信号として入力された場
合にのみデコード信号１０５ａをＨとして出力するよう
になる。
【００９５】上記の説明は、冗長デコーダ５ａの場合で
あったが、冗長デコーダ５ｂ、５ｃに接続された冗長メ
モリセルアレイのテストを行う場合には、上記第１の実
施形態で説明したと同じ方法によりそれぞれの選択を行
う。
あったが、冗長デコーダ５ｂ、５ｃに接続された冗長メ
モリセルアレイのテストを行う場合には、上記第１の実
施形態で説明したと同じ方法によりそれぞれの選択を行
う。
【００９６】本実施形態では、インバータ２７とアンド
回路３８との間にテスト信号１０を一方の端子に入力し
たアンド回路４０を設けることによりヒューズ素子２９
を切断しなくてもアンド回路３８からの出力信号１０５
ａを、冗長メモリセルのテストの際にＨとすることがで
きるようにしている。
回路３８との間にテスト信号１０を一方の端子に入力し
たアンド回路４０を設けることによりヒューズ素子２９
を切断しなくてもアンド回路３８からの出力信号１０５
ａを、冗長メモリセルのテストの際にＨとすることがで
きるようにしている。
【００９７】上記第１および第２の実施形態で用いたＭ
ＯＳトランジスタ２８、３０〜３６、４２、４３は、全
てｎチャネルＭＯＳトランジスタであり、ドレインは電
位の高い側に接続されソースは電位の低い側に接続され
ている。また、ＭＯＳトランジスタ３７は、ｐチャネル
ＭＯＳトランジスタであり、ソースはＨの信号に接続さ
れ、ドレインはデコード信号１０５ａに接続されてい
る。
ＯＳトランジスタ２８、３０〜３６、４２、４３は、全
てｎチャネルＭＯＳトランジスタであり、ドレインは電
位の高い側に接続されソースは電位の低い側に接続され
ている。また、ＭＯＳトランジスタ３７は、ｐチャネル
ＭＯＳトランジスタであり、ソースはＨの信号に接続さ
れ、ドレインはデコード信号１０５ａに接続されてい
る。
【００９８】上記第１および第２の実施形態において、
ｐチャネルＭＯＳトランジスタであるＭＯＳトランジス
タ３０〜３５、４２、４３をｎチャネルＭＯＳトランジ
スタで置き換え、これらのｎチャネルＭＯＳトランジス
タのゲートに入力される信号の論理を反転した場合でも
本発明は成立するものである。
ｐチャネルＭＯＳトランジスタであるＭＯＳトランジス
タ３０〜３５、４２、４３をｎチャネルＭＯＳトランジ
スタで置き換え、これらのｎチャネルＭＯＳトランジス
タのゲートに入力される信号の論理を反転した場合でも
本発明は成立するものである。
【００９９】さらに、上記第１および第２の実施形態に
おいて、ｐチャネルＭＯＳトランジスタであるＭＯＳト
ランジスタ２８、３０〜３６、４２、４３をｎチャネル
ＭＯＳトランジスタで置き換え、ｎチャネルＭＯＳトラ
ンジスタであるＭＯＳトランジスタ３７をｐチャネルＭ
ＯＳトランジスタで置き換え、第２の実施形態における
ナンド回路４０をアンド回路に置き換え、アンド回路８
をオア回路に置き換え、全ての信号のＨとＬを逆にして
も本発明は成立するものである。この場合においては、
デコード信号１０５ａは、Ｌの時にアクティブとなる
が、冗長メモリセルアレイ側の論理をＬでアクティブと
なるように変更すれば同様な動作を行うことができる。
おいて、ｐチャネルＭＯＳトランジスタであるＭＯＳト
ランジスタ２８、３０〜３６、４２、４３をｎチャネル
ＭＯＳトランジスタで置き換え、ｎチャネルＭＯＳトラ
ンジスタであるＭＯＳトランジスタ３７をｐチャネルＭ
ＯＳトランジスタで置き換え、第２の実施形態における
ナンド回路４０をアンド回路に置き換え、アンド回路８
をオア回路に置き換え、全ての信号のＨとＬを逆にして
も本発明は成立するものである。この場合においては、
デコード信号１０５ａは、Ｌの時にアクティブとなる
が、冗長メモリセルアレイ側の論理をＬでアクティブと
なるように変更すれば同様な動作を行うことができる。
【０１００】また、上記第１および第２の実施形態で
は、アドレス信号およびアドレス相補信号が８ビットの
場合について説明したが、本発明はビット数に限定され
るものではなく、他のビット数の場合でも同様に適用す
ることができるものである。
は、アドレス信号およびアドレス相補信号が８ビットの
場合について説明したが、本発明はビット数に限定され
るものではなく、他のビット数の場合でも同様に適用す
ることができるものである。
【０１０１】
【発明の効果】以上説明したように、本発明は、多くの
冗長メモリセルアレイを有している場合でも回路規模を
増大させずに置換前に冗長メモリセルアレイのテストを
行うことができるという効果を有する。
冗長メモリセルアレイを有している場合でも回路規模を
増大させずに置換前に冗長メモリセルアレイのテストを
行うことができるという効果を有する。
【図１】本発明の第１の実施形態の半導体記憶装置の構
成を示したブロック図である。
成を示したブロック図である。
【図２】図１中の冗長デコーダ５ａの回路図である。
【図３】本発明の第２の実施形態の冗長デコーダの回路
図である。
図である。
【図４】従来の半導体記憶装置における冗長メモリセル
アレイによる置換方法を説明するフローチャートであ
る。
アレイによる置換方法を説明するフローチャートであ
る。
【図５】従来の他の半導体記憶装置の構成を示したブロ
ック図である。
ック図である。
【図６】図５中の冗長デコーダ１５の回路図である。
【図７】従来の他の半導体記憶装置における冗長メモリ
セルアレイによる置換方法を説明するフローチャートで
ある。
セルアレイによる置換方法を説明するフローチャートで
ある。
５ａ、５ｂ、５ｃ、・・ 冗長デコーダ ６ オア回路 １０ テスト信号 １２ 正規メモリセルアレイ １３ コントロール回路 １４ 冗長メモリセルアレイ １５ 冗長デコーダ ２０1〜２０16 ＭＯＳトランジスタ ２１ ＭＯＳトランジスタ ２２1〜２２16 ヒューズ素子 ２３ ヒューズ素子 ２４〜２７ インバータ ２８ ＭＯＳトランジスタ ２９ ヒューズ素子 ３０〜３７ ＭＯＳトランジスタ ３８ アンド回路 ４０ ナンド回路 ４１ 節点 ４２、４３ ＭＯＳトランジスタ １０１ｄ、１０１ｅ アドレス信号 １０３ａ、１０３ｂ 制御信号 １０５、１０５ａ、１０５ｂ、１０５ｃ、・・ デコ
ード信号 １０６ デコード禁止信号 １１０ テスト信号 ２０１ 節点 ２０２ ３入力ナンド回路 ２０３ オア回路 ２０４、２０５ ２入力ナンド回路 ４０１〜４０６ ステップ ６０１〜６０５ ステップ
ード信号 １０６ デコード禁止信号 １１０ テスト信号 ２０１ 節点 ２０２ ３入力ナンド回路 ２０３ オア回路 ２０４、２０５ ２入力ナンド回路 ４０１〜４０６ ステップ ６０１〜６０５ ステップ
Claims (9)
- 【請求項１】 正規メモリセルアレイと、前記 正規メモリセルアレイ中のメモリセルを選択するた
めのデコーダと、 前記正規メモリセルアレイのうち不良と診断された不良
メモリセルを置換するための冗長メモリセルを有する冗
長メモリセルアレイと、 前記正規メモリセルアレイ中の不良メモリセルのアドレ
スが複数の第１のヒューズ素子のうちのいずれかを切断
することにより設定され、設定された該アドレスと同一
のアドレス信号および前記アドレス信号と論理が逆のア
ドレス相補信号が入力されると前記冗長メモリセルアレ
イをアクティブとするためのデコード信号を出力する複
数の冗長デコーダと、前記複数の冗長デコーダから出力される 各デコード信号
のうちのいずれか１つの信号がアクティブの場合に前記
デコーダの動作を停止させるためのデコード禁止信号を
アクティブとする手段とを有する半導体記憶装置におい
て、 前記各冗長デコーダが、前記複数の第１のヒューズ素子
のうちのいずれかを切断して不良メモセルを冗長メモリ
セルに置換する前に前記冗長メモリセルアレイ中の冗長
メモリセルの機能をテストする際にアクティブとなるテ
スト信号が入力され、該テスト信号がインアクティブの
場合に前記デコード信号を強制的にインアクティブとす
る手段を有し、前記各冗長デコーダに入力される前記アドレス信号およ
び前記アドレス相補信号の入力順序が、前記アドレス信
号のうちのあるビットと該ビットに対応する前記アドレ
ス相補信号のビットの組みが少なくとも１組み以上入れ
替わることにより前記各冗長デコーダ毎に異なる ことを
特徴とする半導体記憶装置。 - 【請求項２】 前記テスト信号がインアクティブの場合
に前記デコード信号を強制的にインアクティブとする手
段が、一端がハイレベルの電位に接続された第２のヒューズ素
子と、 該第２ のヒューズ素子が切断されていない場合にアクテ
ィブとなる信号がゲートに入力され、前記ゲート以外の
一方の端子が前記デコード信号に接続された第１のＭＯ
Ｓトランジスタと、 前記テスト信号がゲートに入力され、前記ゲート以外の
一方の端子が前記第１のＭＯＳトランジスタの他方の端
子に接続され、他方の端子がグランドに接続された第２
のＭＯＳトランジスタとから構成されている請求項１記
載の半導体記憶装置。 - 【請求項３】 前記各冗長デコーダが、 一端がハイレベルの電位に接続された第２のヒューズ素
子と、 該第２ のヒューズ素子が切断されていない場合にアクテ
ィブとなる信号がゲートに入力され、前記ゲート以外の
一方の端子が前記デコード信号に接続された第１のＭＯ
Ｓトランジスタと、 前記テスト信号がゲートに入力され、前記ゲート以外の
一方の端子が前記第１のＭＯＳトランジスタの他方の端
子に接続され、他方の端子がグランドに接続された第２
のＭＯＳトランジスタと、 前記デコード信号をハイレベルとするための第３のＭＯ
Ｓトランジスタと、 一端がハイレベルの電位に接続された複数の前記第１の
ヒューズ素子と、 前記第１のヒューズ素子が切断されていない場合にイン
アクティブとなる信号がゲート入力され、前記ゲート以
外の一方の端子が前記デコード信号に接続された複数の
第４のＭＯＳトランジスタと、 前記アドレス信号の各ビットがそれぞれゲートに入力さ
れ、前記ゲート以外の一方の端子が前記第４のＭＯＳト
ランジスタの他方の端子に接続され、他方の端子がグラ
ンドに接続された複数の第５のＭＯＳトランジスタと、 前記第１のヒューズ素子が切断されていない場合にアク
ティブとなる信号がゲート入力され、前記ゲート以外の
一方の端子が前記デコード信号に接続された複数の第６
のＭＯＳトランジスタと、 前記相補アドレス信号の各ビットがそれぞれゲートに入
力され、前記ゲート以外の一方の端子が前記第６のＭＯ
Ｓトランジスタの他方の端子に接続され、他方の端子が
グランドに接続された複数の第７のＭＯＳトランジスタ
とから構成されている請求項１記載の半導体記憶装置。 - 【請求項４】 前記各冗長デコーダが、一端がハイレベルの電位に接続された第２のヒューズ素
子と、 前記第２のヒューズ素子が切断されていない場合にアク
ティブとなる信号と前記テスト信号との論理積の反転を
演算するナンド回路と、 一端がハイレベルの電位に接続された複数の前記第１の
ヒューズ素子と、 前記第１のヒューズ素子が切断されていない場合にアク
ティブとなる信号がゲート入力され、前記ゲート以外の
一方の端子が前記アドレス信号の各ビットに接続された
複数の第１のＭＯＳトランジスタと、 前記第１のヒューズ素子が切断されていない場合にイン
アクティブとなる信号がゲート入力され、前記ゲート以
外の一方の端子が前記アドレス相補信号の各ビットに接
続され、他方の端子が前記各第１のＭＯＳトランジスタ
の他方の端子に接続された複数の第２のＭＯＳトランジ
スタと、 前記ナンド回路からの出力信号および前記各第１のＭＯ
Ｓトランジスタのそれぞれの他方の端子からの出力信号
の論理積を演算し該演算結果を前記デコード信号として
出力するアンド回路とから構成されている請求項１記載
の半導体記憶装置。 - 【請求項５】 前記第１のヒューズ素子が切断されてい
ない場合にインアクティブとなる信号および前記第１の
ヒューズ素子が切断されていない場合にアクティブとな
る信号は、 ゲート以外の一方の端子がグランドに接続された第８の
ＭＯＳトランジスタと、 前記第１のヒューズ素子の他端および前記第８のＭＯＳ
トランジスタの他方の端子が入力端子に接続され、前記
第８のＭＯＳトランジスタの前記ゲートが入力端子に接
続された第１のインバータと、 前記第１のインバータの出力信号を入力し論理反転して
出力する第２のインバータとから構成される回路により
生成される請求項３または４記載の半導体記憶装置。 - 【請求項６】 前記テスト信号がインアクティブの場合
に前記デコード信号を強制的にインアクティブとする手
段が、一端がグランドに接続された第２のヒューズ素子と、 該第２ のヒューズ素子が切断されていない場合にアクテ
ィブとなる信号がゲートに入力され、前記ゲート以外の
一方の端子が前記デコード信号に接続された第１のＭＯ
Ｓトランジスタと、 前記テスト信号がゲートに入力され、前記ゲート以外の
一方の端子が前記第１のＭＯＳトランジスタの他方の端
子に接続され、他方の端子がハイレベルの電位に接続さ
れた第２のＭＯＳトランジスタとから構成されている請
求項１記載の半導体記憶装置。 - 【請求項７】 前記各冗長デコーダが、 一端がグランド電位に接続された第２のヒューズ素子
と、 該第２ のヒューズ素子が切断されていない場合にアクテ
ィブとなる信号がゲートに入力され、前記ゲート以外の
一方の端子が前記デコード信号に接続された第１のＭＯ
Ｓトランジスタと、 前記テスト信号がゲートに入力され、前記ゲート以外の
一方の端子が前記第１のＭＯＳトランジスタの他方の端
子に接続され、他方の端子がハイレベルの電位に接続さ
れた第２のＭＯＳトランジスタと、 前記デコード信号をグランド電位とするための第３のＭ
ＯＳトランジスタと、一端がグランド電位に接続された
複数の前記第１のヒューズ素子と、 前記第１のヒューズ素子が切断されていない場合にイン
アクティブとなる信号がゲート入力され、前記ゲート以
外の一方の端子が前記デコード信号に接続された複数の
第４のＭＯＳトランジスタと、 前記アドレス信号の各ビットがそれぞれゲートに入力さ
れ、前記ゲート以外の一方の端子が前記第４のＭＯＳト
ランジスタの他方の端子に接続され、他方の端子がハイ
レベルの電位に接続された複数の第５のＭＯＳトランジ
スタと、 前記第１のヒューズ素子が切断されていない場合にアク
ティブとなる信号がゲート入力され、前記ゲート以外の
一方の端子が前記デコード信号に接続された複数の第６
のＭＯＳトランジスタと、 前記相補アドレス信号の各ビットがそれぞれゲートに入
力され、前記ゲート以外の一方の端子が前記第６のＭＯ
Ｓトランジスタの他方の端子に接続され、他方の端子が
ハイレベルの電位に接続された複数の第７のＭＯＳトラ
ンジスタとから構成されている請求項１記載の半導体記
憶装置。 - 【請求項８】 前記各冗長デコーダが、一端がハイレベルの電位に接続された第２のヒューズ素
子と、 前記第２のヒューズ素子が切断されていない場合にアク
ティブとなる信号と前記テスト信号との論理積の反転を
演算するナンド回路と、 一端がハイレベルの電位に接続された複数の前記第１の
ヒューズ素子と、 前記第１のヒューズ素子が切断されていない場合にアク
ティブとなる信号がゲート入力され、前記ゲート以外の
一方の端子が前記アドレス信号の各ビットに接続された
複数の第１のＭＯＳトランジスタと、 前記第１のヒューズ素子が切断されていない場合にイン
アクティブとなる信号がゲート入力され、前記ゲート以
外の一方の端子が前記アドレス相補信号の各ビットに接
続され、他方の端子が前記各第１のＭＯＳトランジスタ
の他方の端子に接続された複数の第２のＭＯＳトランジ
スタと、 前記ナンド回路からの出力信号および前記各第１のＭＯ
Ｓトランジスタのそれぞれの他方の端子からの出力信号
の論理積を演算し該演算結果を前記デコード信号として
出力するアンド回路とから構成されている請求項１記載
の半導体記憶装置。 - 【請求項９】 前記第１のヒューズ素子が切断されてい
ない場合にインアクティブとなる信号および前記第１の
ヒューズ素子が切断されていない場合にアクティブとな
る信号は、 ゲート以外の一方の端子がハイレベルの電位に接続され
た第８のＭＯＳトランジスタと、 前記第１のヒューズ素子の他端および前記第８のＭＯＳ
トランジスタの他方の端子が入力端子に接続され、前記
第８のＭＯＳトランジスタの前記ゲートが入力端子に接
続された第１のインバータと、 前記第１のインバータの出力信号を入力し論理反転して
出力する第２のインバータとから構成される回路により
生成される請求項７または８記載の半導体記憶装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29864997A JP3189886B2 (ja) | 1997-10-30 | 1997-10-30 | 半導体記憶装置 |
| CNB981235573A CN1144230C (zh) | 1997-10-30 | 1998-10-29 | 带有小规模电路冗余解码器的半导体存储器件 |
| TW087118000A TW396599B (en) | 1997-10-30 | 1998-10-29 | Semiconductor memory device with small redundant decorder |
| US09/182,514 US6023433A (en) | 1997-10-30 | 1998-10-30 | Semiconductor memory device with a redundant decoder having a small scale in circuitry |
| KR1019980046353A KR100283020B1 (ko) | 1997-10-30 | 1998-10-30 | 소형 회로의 리던던트 디코더를 구비한 반도체 메모리 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29864997A JP3189886B2 (ja) | 1997-10-30 | 1997-10-30 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11134895A JPH11134895A (ja) | 1999-05-21 |
| JP3189886B2 true JP3189886B2 (ja) | 2001-07-16 |
Family
ID=17862476
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29864997A Expired - Fee Related JP3189886B2 (ja) | 1997-10-30 | 1997-10-30 | 半導体記憶装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6023433A (ja) |
| JP (1) | JP3189886B2 (ja) |
| KR (1) | KR100283020B1 (ja) |
| CN (1) | CN1144230C (ja) |
| TW (1) | TW396599B (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000195291A (ja) * | 1998-12-28 | 2000-07-14 | Oki Electric Ind Co Ltd | 半導体記憶装置及びその冗長救済方法 |
| JP3307360B2 (ja) * | 1999-03-10 | 2002-07-24 | 日本電気株式会社 | 半導体集積回路装置 |
| DE10005618A1 (de) * | 2000-02-09 | 2001-08-30 | Infineon Technologies Ag | Integrierter Halbleiterspeicher mit redundanter Einheit von Speicherzellen |
| JP4552266B2 (ja) * | 2000-04-14 | 2010-09-29 | エルピーダメモリ株式会社 | 半導体集積回路装置 |
| KR20020022407A (ko) * | 2000-09-20 | 2002-03-27 | 주식회사 인포웨어 | 데이터베이스 연동 웹 사이트 생성 방법 및 이를실행시키는 프로그램을 기록하는 기록 매체 |
| JP2003173695A (ja) * | 2001-12-03 | 2003-06-20 | Elpida Memory Inc | 半導体記憶装置及びメモリセルの救済方法 |
| US7031977B2 (en) * | 2002-02-28 | 2006-04-18 | Plumtree Software, Inc. | Efficiently storing indented threads in a threaded discussion application |
| JP2005267686A (ja) * | 2004-03-16 | 2005-09-29 | Toshiba Corp | 半導体記憶装置 |
| US7996759B2 (en) * | 2004-09-14 | 2011-08-09 | Oracle Internatonal Corporation | Data insertion from a database into a fixed electronic template form that supports overflow data |
| US7405989B2 (en) * | 2005-03-07 | 2008-07-29 | Taiwan Semiconductor Manufacturing Co., Ltd. | Electrical fuses with redundancy |
| KR101125953B1 (ko) * | 2007-07-11 | 2012-03-22 | 후지쯔 세미컨덕터 가부시키가이샤 | 반도체 기억 장치 및 시스템 |
| CN102770278B (zh) * | 2009-12-21 | 2015-11-25 | 三菱化学欧洲合资公司 | 芳族聚碳酸酯组合物 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5550394A (en) * | 1993-06-18 | 1996-08-27 | Texas Instruments Incorporated | Semiconductor memory device and defective memory cell correction circuit |
| JP3526894B2 (ja) * | 1993-01-12 | 2004-05-17 | 株式会社ルネサステクノロジ | 不揮発性半導体記憶装置 |
| US5519657A (en) * | 1993-09-30 | 1996-05-21 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device having a redundant memory array and a testing method thereof |
| JPH07226100A (ja) * | 1994-02-15 | 1995-08-22 | Nec Corp | 半導体メモリ装置 |
| JPH07282597A (ja) * | 1994-04-12 | 1995-10-27 | Mitsubishi Electric Corp | 半導体記憶装置 |
| US5790462A (en) * | 1995-12-29 | 1998-08-04 | Sgs-Thomson Microelectronics, Inc. | Redundancy control |
| US5612918A (en) * | 1995-12-29 | 1997-03-18 | Sgs-Thomson Microelectronics, Inc. | Redundancy architecture |
| US5771195A (en) * | 1995-12-29 | 1998-06-23 | Sgs-Thomson Microelectronics, Inc. | Circuit and method for replacing a defective memory cell with a redundant memory cell |
| US5781486A (en) * | 1996-04-16 | 1998-07-14 | Micron Technology Corporation | Apparatus for testing redundant elements in a packaged semiconductor memory device |
-
1997
- 1997-10-30 JP JP29864997A patent/JP3189886B2/ja not_active Expired - Fee Related
-
1998
- 1998-10-29 TW TW087118000A patent/TW396599B/zh not_active IP Right Cessation
- 1998-10-29 CN CNB981235573A patent/CN1144230C/zh not_active Expired - Fee Related
- 1998-10-30 US US09/182,514 patent/US6023433A/en not_active Expired - Lifetime
- 1998-10-30 KR KR1019980046353A patent/KR100283020B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR19990037542A (ko) | 1999-05-25 |
| CN1144230C (zh) | 2004-03-31 |
| TW396599B (en) | 2000-07-01 |
| JPH11134895A (ja) | 1999-05-21 |
| KR100283020B1 (ko) | 2001-03-02 |
| CN1216850A (zh) | 1999-05-19 |
| US6023433A (en) | 2000-02-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7602660B2 (en) | Redundancy circuit semiconductor memory device | |
| KR970002071B1 (ko) | 용장에 의한 기억장치의 복구를 위한 개량된 방법 및 장치 | |
| US5461587A (en) | Row redundancy circuit and method for a semiconductor memory device with a double row decoder | |
| GB2307570A (en) | Column redundancy circuit for memory | |
| JP3189886B2 (ja) | 半導体記憶装置 | |
| JPH0358399A (ja) | 半導体記憶装置 | |
| US6496426B2 (en) | Redundancy circuit of semiconductor memory device | |
| JP3592885B2 (ja) | 半導体集積回路装置 | |
| JP4311917B2 (ja) | 半導体装置 | |
| JPH0427639B2 (ja) | ||
| US5457656A (en) | Zero static power memory device redundancy circuitry | |
| US6094381A (en) | Semiconductor memory device with redundancy circuit | |
| KR19990086743A (ko) | 반도체 메모리 장치의 리던던시 디코더 인에이블회로 | |
| JP2011210316A (ja) | 半導体装置及びヒューズ回路の状態判定方法 | |
| US6657907B2 (en) | Column repair circuit of semiconductor memory | |
| US6333876B1 (en) | Semiconductor memory device | |
| JP2001210092A (ja) | 半導体記憶装置 | |
| US6934203B2 (en) | Semiconductor memory device for improving redundancy efficiency | |
| US5838621A (en) | Spare decoder circuit | |
| JPH07192490A (ja) | 半導体記憶回路装置 | |
| US5689464A (en) | Column repair circuit for integrated circuits | |
| JP3083923B2 (ja) | メモリ素子のスタンバイ電流不良救済装置 | |
| KR20070076045A (ko) | 반도체 메모리 장치 | |
| KR960015673B1 (ko) | 롬리페어회로 | |
| JPH05334895A (ja) | 半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090518 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100518 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110518 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110518 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120518 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130518 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140518 Year of fee payment: 13 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |