JP2005267686A - 半導体記憶装置 - Google Patents
半導体記憶装置 Download PDFInfo
- Publication number
- JP2005267686A JP2005267686A JP2004074967A JP2004074967A JP2005267686A JP 2005267686 A JP2005267686 A JP 2005267686A JP 2004074967 A JP2004074967 A JP 2004074967A JP 2004074967 A JP2004074967 A JP 2004074967A JP 2005267686 A JP2005267686 A JP 2005267686A
- Authority
- JP
- Japan
- Prior art keywords
- sub
- subarray
- local bit
- spare
- bit lines
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Abandoned
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/84—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved access time or stability
- G11C29/848—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved access time or stability by adjacent switching
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/80—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout
- G11C29/808—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout using a flexible replacement scheme
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/18—Bit line organisation; Bit line lay-out
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
- G11C2207/002—Isolation gates, i.e. gates coupling bit lines to the sense amplifier
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Static Random-Access Memory (AREA)
Abstract
【課題】メモリセルアレイ部の面積を低減でき、メモリセルアレイ部を含むチップ面積を低減できる。
【解決手段】半導体記憶装置は、サブアレイSA−0〜SA−63と、不良メモリセルを含むサブアレイと置き換えられるスペアサブアレイSA−Sと、各サブアレイのメモリセルに接続されたローカルビット線BL0−0/−0Bと、スペアサブアレイのメモリセルに接続されたローカルビット線BLS−0/−0Bと、これらローカルビット線に共有されたグローバルビット線GBL、GBLBと、各ローカルビット線とグローバルビット線との間に設けられたトランスファゲートNM1、NM2とを有する。さらに、サブアレイに対応して設けられたサブアレイデコーダAD0〜AD63と、サブアレイ及びスペアサブアレイとサブアレイデコーダとの対応関係を変更する状態選択スイッチSSS、SS0〜SS63と、前記対応関係が記録されたフューズ素子14とを有する。
【選択図】 図1
【解決手段】半導体記憶装置は、サブアレイSA−0〜SA−63と、不良メモリセルを含むサブアレイと置き換えられるスペアサブアレイSA−Sと、各サブアレイのメモリセルに接続されたローカルビット線BL0−0/−0Bと、スペアサブアレイのメモリセルに接続されたローカルビット線BLS−0/−0Bと、これらローカルビット線に共有されたグローバルビット線GBL、GBLBと、各ローカルビット線とグローバルビット線との間に設けられたトランスファゲートNM1、NM2とを有する。さらに、サブアレイに対応して設けられたサブアレイデコーダAD0〜AD63と、サブアレイ及びスペアサブアレイとサブアレイデコーダとの対応関係を変更する状態選択スイッチSSS、SS0〜SS63と、前記対応関係が記録されたフューズ素子14とを有する。
【選択図】 図1
Description
この発明は、不良メモリセルを置き換えて救済するロー・リダンダンシ手段を備えた、階層ビット線を持つ半導体記憶装置に関するものである。
近年、メモリセルの高集積化の推進に伴い、階層ビット線を持つ半導体記憶装置が注目されている。以下に、従来の階層ビット線を持つ半導体記憶装置の一例として、階層ビット線を持つSRAM(static random access memory)とその問題点について説明する。
図9は、従来の階層ビット線を持つSRAMの構成を示す概略図である。セルアレイ101は64個のサブアレイ<0>〜<63>に分割され、各サブアレイ間には、ビット線バッファ102が配置されている。さらに、セルアレイ101の近傍には、ローデコーダ103、カラムデコーダ及び入出力(I/O)回路104、及びフューズ素子105が配置されている。
前記SRAMにおけるサブアレイ及びローデコーダの回路図を図10に示す。各サブアレイは複数対のローカルビット線を備えているが、図10には一対のローカルビット線BL0−0、BL0−0Bを示した。サブアレイ<0>において、ローカルビット線BL0−0、BL0−0Bには、16個のメモリセルM0〜M15と1個のスペアメモリセルMSが接続されている。ローカルビット線BL0−0、BL0−0Bは、書き込みトランスファゲートNM1、NM2をそれぞれ介してグローバルビット線GBL、GBLBに接続される。このグローバルビット線GBL、GBLBは、サブアレイ<0>〜<63>のすべてに接続されている。入出力(I/O)回路104は、グローバルビット線GBL、GBLBを介してサブアレイ<0>〜<63>への読み書きを行う。
また、ローカルビット線のうち一本、例えばローカルビット線BL0−0は、読み出しナンドバッファND1、及びグローバルビット線読み出しドライバNM3を介してグローバルビット線GBLを駆動する構成になっている。また、グローバルビット線読み出しドライバNM3のソースは、カラムスイッチNM4のドレインに接続されている。さらに、カラムスイッチNM4のゲートは、カラムデコーダ104によって駆動されるカラム選択線CSLに接続されている。
このように構成されたSRAMでは、ローカルビット線対BL0−0、BL0−0B、グローバルビット線対GBL、GBLBのそれぞれ一方のみを使ってメモリセルに記憶されたデータを読み出す、単一ビット線読み出し方式を採用している。これは、微細化が進むにつれてトランジスタの特性バラツキが大きくなっているため、ビット線対に差動増幅型センスアンプを接続する方式では高速動作が困難になるからである(例えば、非特許文献1参照)。
ところで、図10において、スペアメモリセルMSに接続されたスペアワード線SWLと16個のメモリセルM0〜M15にそれぞれ接続されたワード線WL0〜WL15は、各サブアレイのローデコーダ103により駆動される。16個のメモリセルのどれが選択されるかは、10ビットのデータからなるローアドレスRA0〜RA9の下位4ビット(RA0〜RA3)で指定される。また、どのサブアレイが選択されるかはローアドレスRA4〜RA9で指定される。
スペアワード線SWLは、スペアワード線ドライバDSにより駆動される。スペアワード線ドライバDSは、ローアドレスRA4〜RA9をデコードして得られるサブアレイ選択信号BS0と、2状態選択スイッチSRSの出力との論理積を、スペアワード線SWLの駆動信号として出力する。2状態選択スイッチSRSは、接地電位Vssとワード線WL0に相当するローアドレスRA0〜RA3のデコード信号PS0のどちらか一方を選択して出力する。
また、ワード線WL0を駆動するドライバD0は、サブアレイ選択信号BS0と、3状態選択スイッチRS0との論理積をワード線WL0へ出力する。3状態選択スイッチRS0は、接地電位Vss、デコード信号PS0、またはワード線WL1に相当するローアドレスRA0〜RA3のデコード信号PS1のいずれか1つを選択して出力する。
その他のワード線WL1〜WL15の駆動についても、ワード線WL0と同様に、サブアレイ選択信号BS0と、3状態選択スイッチRS0〜RS15の各々との論理積がワード線WL1〜WL15へそれぞれ出力される。3状態選択スイッチRS0〜RS15は、接地電位Vss、そのワード線に相当するデコード信号、または1つ後のワード線に相当するデコード信号のいずれか1つを選択してそれぞれ出力する。ここで、2状態選択スイッチSRS及び各ワード線の3状態選択スイッチRS0〜RS15がいずれの信号を選択するかのプログラムは、フューズ素子105によって行われる。フューズ素子へのプログラムの仕方によって、ワード線WL0〜WL15のうち、不良メモリセルに接続された任意のワード線をスペアワード線SWLによって救済可能である。以下、その方法について説明する。
図10に示す各選択スイッチSRS、RS0〜RS15の状態は、不良メモリセルに接続されたワード線が存在せず、スペアワード線SWLによる不良救済を行わない場合に対応している。すなわち、2状態選択スイッチSRSは接地電位Vssを選択し、スペアワード線SWLは“L”固定となって非活性化されている。また、3状態選択スイッチRS0〜RS15はそれぞれデコード信号PS0〜PS15を選択している。これによって、ワード線WL0〜WL15は、それぞれデコード信号PS0〜PS15に対応して活性化される。
次に、図11に、不良メモリセルに接続されたワード線WL0が存在する場合の不良救済の方法を示す。ここで、2状態選択スイッチSRSはデコード信号PS0を選択し、3状態選択スイッチRS0は接地電位Vssを選択するようにプログラムされる。3状態選択スイッチRS1〜15は図10に示したのと同様に、それぞれデコード信号PS1〜PS15を選択するようにプログラムされる。この場合、ワード線WL0は“L”固定となり、アクセスされなくなる。そして、その代わりにワード線WL0に対応したデコード信号PS0によって活性あるいは非活性化されるスペアワード線SWLが、本来のワード線WL0と同じ動作をすることになる。こうして、不良メモリセルに接続されたワード線WL0がスペアワード線SWLへ置き換えられる、すなわち不良のワード線WL0がスペアワード線SWLによって救済される。
一般に、ワード線WLnに接続されたメモリセルが不良である場合には、3状態選択スイッチRSnは接地電位Vssを選択し、2状態選択スイッチSRSはデコード信号PS0を、3状態選択スイッチRSi(i=0,1,…n−1)はデコード信号PSi+1を、3状態選択スイッチRSj(j=n+1,n+2,…,15)はデコード信号PSjをそれぞれ選択するようにプログラムされる。これにより、ワード線WL0〜WLnのワード線ドライバとアドレスデコード信号の対応関係が1つずつシフトし、ワード線WLnはスペアワード線SWLを用いて救済される。これをシフトワード線リダンダンシ方式と呼ぶ。
しかしながら、従来例のシフトワード線リダンダンシ方式では、各サブアレイにスペアワード線を設ける必要があるため、各サブアレイの面積が増加し、複数のサブアレイからなるメモリセルアレイ部の面積を低減できないという問題がある。言い換えると、サブアレイ毎にスペアワード線を設けることによる面積ペナルティが大きいという問題である。特に、サブアレイ中のワード線本数が少ない場合には、これによる面積ペナルティが大きい。例えば、従来例ではサブアレイ中の16本のワード線に対し、1本のスペアワード線を用意する必要があるため、メモリセルアレイ部の面積ペナルティは約6%に達している。
K. Zhang et al., "The Scaling of Data Sensing Schemes for High Speed Cache Design in Sub-0.18μm Technologies", Tech. Dig. Of VLSI Circuits Symp.2000, Jun. 2000, pp.226-227.
K. Zhang et al., "The Scaling of Data Sensing Schemes for High Speed Cache Design in Sub-0.18μm Technologies", Tech. Dig. Of VLSI Circuits Symp.2000, Jun. 2000, pp.226-227.
この発明は、前記課題に鑑みてなされたものであり、メモリセルアレイ部の面積を低減でき、さらにはメモリセルアレイ部を含むチップ面積を低減できる半導体記憶装置を提供することを目的とする。
前記目的を達成するために、この発明の一実施形態の半導体記憶装置は、メモリセルが行列状に配置された複数のサブアレイと、メモリセルが行列状に配置され、前記複数のサブアレイのうちの不良メモリセルを含むサブアレイと置き換えられるスペアサブアレイと、前記複数のサブアレイのうち、各々のサブアレイのメモリセルに接続された複数の第1のローカルビット線と、前記スペアサブアレイのメモリセルに接続された第2のローカルビット線と、前記複数の第1のローカルビット線と第2のローカルビット線とに共有されたグローバルビット線と、前記複数の第1のローカルビット線及び第2のローカルビット線の各々と前記グローバルビット線との間を接続状態あるいは遮断状態にする複数のトランスファゲート手段と、前記複数のサブアレイに対応して設けられ、前記複数のサブアレイを選択する複数のサブアレイデコーダ手段と、前記複数のサブアレイ及びスペアサブアレイと、前記複数のサブアレイデコーダ手段との対応関係を変更するスイッチ手段と、前記スイッチ手段における前記対応関係が記録され、前記対応関係を指示する信号を前記スイッチ手段へ出力するフューズ素子とを具備することを特徴とする。
この発明によれば、メモリセルアレイ部の面積を低減でき、さらにはメモリセルアレイ部を含むチップ面積を低減できる半導体記憶装置を提供することができる。
以下、図1〜図8を用いて、この発明の実施形態の半導体記憶装置について説明する。ここでは、半導体記憶装置としてSRAMを例に取る。説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
図1は、この発明の一実施形態のSRAMの構成を示す概略図である。このSRAMは、セルアレイ11、ローデコーダ12、カラムデコーダ及び入出力(I/O)回路13、及びフューズ素子14を有している。ここではSRAMは、例えば512kビットの記憶容量を持ち、セルアレイ11は1024ロー × 512カラムのメモリセルを有している。このセルアレイ11は、64個のサブアレイ<0>SA−0〜サブアレイ<63>SA−63、1個のスペアサブアレイSA−S、及びビット線バッファBBから構成されている。サブアレイ<0>〜サブアレイ<63>の各々、及びスペアサブアレイSA−Sは、16ロー × 512カラムのメモリセルを有する。スペアサブアレイSA−Sは、サブアレイ中に不良メモリセルが存在するとき、そのサブアレイと置き換えて使用され、不良メモリセルを含むサブアレイを救済する。また、ビット線バッファBBは、スペアサブアレイSA−Sとサブアレイ<0>間、及びサブアレイ間に配置されている。
図2は、前記実施形態のSRAMにおけるサブアレイ、スペアサブアレイ、及びローデコーダの構成を示す回路図である。図2には、スペアサブアレイSA−S、サブアレイ<0>SA−0、スペアサブアレイSA−Sのワード線を選択するローデコーダRD−S、サブアレイ<0>SA−0のワード線を選択するローデコーダRD−0、及びビット線バッファBBを示した。
スペアサブアレイSA−Sは、512対のローカルビット線を備えているが、図2には一対のローカルビット線BLS−0、BLS−0Bのみを示した。ローカルビット線BLS−0、BLS−0Bには16個のメモリセルM0〜M15が接続されており、メモリセルM0〜M15にはワード線WL0〜WL15がそれぞれ接続されている。ローカルビット線BLS−0、BLS−0Bは、書き込みトランスファゲートNM1、NM2をそれぞれ介してグローバルビット線GBL、GBLBに接続されている。書き込みトランスファゲートNM1、NM2は、nチャネルMOS電界効果トランジスタからなる。入出力(I/O)回路14は、グローバルビット線GBL、GBLBを介してスペアサブアレイSA−Sへの読み書きを行う。
また、ローカルビット線のうち一本、例えばローカルビット線BLS−0は、読み出しナンドバッファND1とグローバルビット線読み出しドライバNM3を介してグローバルビット線GBLを駆動する。また、グローバルビット線読み出しドライバNM3には、カラムスイッチNM4を介して接地電位GNDが供給されている。読み出しドライバNM3、及びカラムスイッチNM4は、nチャネルMOS電界効果トランジスタからなる。詳述すると、ローカルビット線BLS−0は読み出しナンドバッファND1の第1入力端子に接続され、読み出しナンドバッファND1の出力端子はグローバルビット線読み出しドライバNM3のゲートに接続されている。読み出しドライバNM3のドレインはグローバルビット線GBLに接続され、そのソースはカラムスイッチNM4のドレインに接続されている。このカラムスイッチNM4のソースには接地電位が供給されている。さらに、カラムスイッチNM4のゲートは、カラムデコーダ13によって駆動されるカラム選択線CSLに接続されている。
サブアレイ<0>SA−0も同様に、512対のローカルビット線を備えているが、図2には一対のローカルビット線BL0−0、BL0−0Bのみを示した。ローカルビット線BL0−0、BL0−0Bには16個のメモリセルM0〜M15が接続されており、メモリセルM0〜M15にはワード線WL0〜WL15が接続されている。ローカルビット線BL0−0、BL0−0Bは、書き込みトランスファゲートNM5、NM6をそれぞれ介してグローバルビット線GBL、GBLBに接続されている。書き込みトランスファゲートNM5、NM6は、nチャネルMOS電界効果トランジスタからなる。グローバルビット線GBL、GBLBは、サブアレイ<0>〜<63>のすべてに接続されており、入出力(I/O)回路14は、グローバルビット線GBL、GBLBを介してサブアレイ<0>〜<63>への読み書きを行う。
さらに、ローカルビット線のうち一本、例えばローカルビット線BL0−0は、読み出しナンドバッファND1の第1入力端子に接続されており、読み出しナンドバッファND1とグローバルビット線読み出しドライバNM3を介してグローバルビット線GBLを駆動する。
このように構成されたSRAMでは、以下に述べるように、読み出しは単一のビット線を介して行い、書き込みはビット線対の両方を用いて行う。
読み出し時には、カラムが選択されたとき(カラム選択線CSLが“H”のとき)に、メモリセルによってローカルビット線BL0−0が“L”になると、すなわちメモリセルに“0”データが記憶されていた場合、読み出しナンドバッファND1を介して読み出しドライバNM3がオンする。これにより、グローバルビット線GBLが“L”に駆動されて、入出力(I/O)回路13により“0”データが読み出される。また、前記カラムでローカルビット線BL0−0が“H”状態を保持する場合、すなわちメモリセルに“1”データが記憶されていた場合には、読み出しドライバNM3がオフする。これにより、グローバルビット線GBLは“H”状態を維持し、入出力(I/O)回路13により“1”データが読み出される。
このように、この例ではローカルビット線対BL0−0、BL0−0B、グローバルビット線対GBL、GBLBのそれぞれ一方のみを使ってメモリセルに記憶されたデータを読み出す、単一ビット線読み出し方式を採用している。この方式では、微細化が進むにつれてトランジスタの特性バラツキが大きくなっても、ビット線対に差動増幅型センスアンプを接続する方式に比べて高速動作が容易である。
なお、この単一ビット線読み出し方式では、ビット線のレベルを読み出しナンドバッファND1で検知するため、ローカルビット線BL0−0を高速にフルスイングさせる必要がある。このため、ローカルビット線BL0−0、BL0−0Bに接続されるメモリセル数を16セルと少なくすることで、ローカルビット線の容量を小さく抑えている。
一方、書き込み時には、ローカルビット線対BL0−0、BL0−0Bの双方とグローバルビット線対GBL、GBLBの双方を用い、グローバルビット線対GBL、GBLBから書き込みトランスファゲートNM5、NM6を介してローカルビット線対BL0−0、BL0−0Bを駆動することによって、メモリセルに所望のデータを書き込む。前述したような階層ビット線型SRAMは、今後、微細化の進歩に伴い、高速動作を要求されるSRAMの分野で非常に有効である。
以下に、ローデコーダ、スペアサブアレイ、及びサブアレイの動作を説明する。
スペアサブアレイSA−S内のメモリセルに接続されたワード線WL0〜WL15はローデコーダRD−Sによって駆動される。また、サブアレイSA−0内のメモリセルに接続されたワード線WL0〜WL15はローデコーダRD−0によって駆動される。16個のメモリセルM0〜M15のどれが選択されるかは、10ビットのデータからなるローアドレスRA0〜RA9の下位4ビット(RA0〜RA3)で指定される。また、どのサブアレイが選択されるかはローアドレスRA4〜RA9で指定される。
スペアサブアレイSA−Sでは、図2に示すように、ワード線ドライバDS−0〜DS−15はワード線WL0〜WL15の選択信号WS0〜WS15と、2状態選択スイッチSSSの出力との論理積をワード線WL0〜WL15へ出力する。ここで、2状態選択スイッチSSSは、接地電位Vssとサブアレイ<0>の選択信号BS0のうち、一方を選択して出力する。2状態選択スイッチSSSがいずれを選択するかはフューズ素子14にプログラムされており、2状態選択スイッチSSSはフューズ素子14にプログラムされた情報に基づいて接地電位Vssと選択信号BS0のいずれかを選択する。選択信号BS0は、ローアドレスRA4〜RA9をサブアレイデコーダAD0によりデコードして得られる、サブアレイ<0>を選択するか否かを示す信号である。さらに、選択信号WS0〜WS15は、ローアドレスRA0〜RA3をワード線デコーダRS−0〜RS−15によりデコードして得られる、ワード線WL0〜WL15を選択するか否かを示す信号である。
また、イコライズ制御ドライバED−Sは、イコライズ信号EQBと2状態選択スイッチSSSの出力との論理積をイコライズドライバPM1、PM2のゲートへ供給する。イコライズドライバPM1、PM2は、イコライズ制御ドライバED−Sからの出力に応じてローカルビット線対BLS−0、BLS−0Bをイコライズ電位にプリチャージする。さらに、書き込み制御ドライバWD−Sは、ライトイネーブル信号WEBと2状態選択スイッチSSSの出力との論理積を書き込みトランスファゲートNM1、NM2のゲートへ供給する。書き込みトランスファゲートNM1、NM2は、書き込み制御ドライバWD−Sからの出力に応じて、グローバルビット線対GBL、GBLBの信号をローカルビット線対BLS−0、BLS−0Bに供給する。
サブアレイ<0>では、ワード線ドライバD0−0〜D0−15はワード線WL0〜WL15の選択信号WS0〜WS15と、3状態選択スイッチSS0の出力との論理積をワード線WL0〜WL15へ出力する。ここで、3状態選択スイッチSS0は、接地電位Vss、選択信号BS0、サブアレイ<1>の選択信号BS1のうち、どれか1つを選択して出力する。3状態選択スイッチSS0がいずれを選択するかはフューズ素子14にプログラムされており、3状態選択スイッチSS0はフューズ素子14にプログラムされた情報に基づいて接地電位Vss、選択信号BS0、BS1のいずれかを選択する。選択信号BS1は、ローアドレスRA4〜RA9をサブアレイデコーダによりデコードして得られる、サブアレイ<1>を選択するか否かを示す信号である。さらに、選択信号WS0〜WS15は、ローアドレスRA0〜RA3をワード線デコーダR0−0〜R0−15によりデコードして得られる、ワード線WL0〜WL15を選択するか否かを示す信号である。
また、イコライズ制御ドライバED−0は、イコライズ信号EQBと3状態選択スイッチSS0の出力との論理積をイコライズドライバPM3、PM4のゲートへ供給する。イコライズドライバPM3、PM4は、イコライズ制御ドライバED−0からの出力に応じてローカルビット線対BL0−0、BL0−0Bをイコライズ電位にプリチャージする。さらに、書き込み制御ドライバWD−0は、ライトイネーブル信号WEBと3状態選択スイッチSS0の出力との論理積を書き込みトランスファゲートNM5、NM6のゲートへ供給する。書き込みトランスファゲートNM5、NM6は、書き込み制御ドライバWD−0からの出力に応じて、グローバルビット線対GBL、GBLBの信号をローカルビット線対BL0−0、BL0−0Bに供給する。
サブアレイ<n>(n=0,1,…63)に対応するローデコーダRD−nの3状態選択スイッチSSnは、接地電位Vss、選択信号BSn、BSn+1のいずれか1つを選択して出力する。サブアレイ<63>に対応するローデコーダRD−63は、3状態選択スイッチではなく、接地電位Vssとサブアレイ<63>の選択信号BS63のいずれか1つを選択する2状態選択スイッチを備えている。
この実施形態では、これらの2状態選択スイッチ、及び3状態選択スイッチにおける選択を決定するプログラムにより、スペアサブアレイSA−S及びサブアレイSA−0〜SA−63とサブアレイデコーダAD0〜AD63との対応を変更する。これにより、不良メモリセルを含むサブアレイをスペアサブアレイで救済すること、すなわち不良メモリセルを含むサブアレイをスペアサブアレイで置き換えることができる。
次に、不良メモリセルを含むサブアレイをスペアサブアレイで置き換える救済方法について説明する。
図2に示した2状態選択スイッチSSS、及び3状態選択スイッチSS0の状態は、いずれのサブアレイ<0>〜サブアレイ<63>にも不良が存在せず、不良救済を行わない場合を示している。ここで、2状態選択スイッチSSSは接地電位Vssを選択しているため、スペアサブアレイSA−Sのワード線WL0〜WL15はいずれも非活性化される。
また、3状態選択スイッチSS0は選択信号BS0を選択しているため、サブアレイ<0>はサブアレイデコーダAD0から出力される選択信号BS0に対応して、各ワード線が活性化あるいは非活性化される。図示されていないが、状態選択スイッチSS1〜SS63は、いずれも選択信号BS1〜BS63をそれぞれ選択するようプログラムされている。これにより、サブアレイ<n>(n=1,2,…,63)はサブアレイデコーダ<n>から出力される選択信号BSnに対応して、活性化あるいは非活性化される。この状態を模式的に示したのが、図3である。
図4は、サブアレイ<0>に不良が存在し、このサブアレイ<0>をスペアサブアレイSA−Sに置き換えて救済する場合を示す模式図である。このとき、2状態選択スイッチSSSは選択信号BS0を選択し、3状態選択スイッチSS0は接地電位Vssを選択するようにプログラムされる。さらに、状態選択スイッチSS1〜SS63は、図3に示したのと同様に、選択信号BS1〜BS63をそれぞれ選択するようにプログラムされる。これにより、サブアレイ<0>は非活性化され、代わりに、スペアサブアレイSA−Sがサブアレイ<0>の代わりに活性化される。
図5は、サブアレイ<1>に不良が存在し、このサブアレイ<1>をスペアサブアレイSA−Sに置き換えて救済する場合を示す模式図である。2状態選択スイッチSSSは選択信号BS0を選択し、3状態選択スイッチSS0は選択信号BS1を選択し、3状態選択スイッチSS1は接地電位Vssを選択するようにプログラムされる。さらに、状態選択スイッチSS2〜SS63は選択信号BS2〜BS63をそれぞれ選択するようにプログラムされる。一般に、サブアレイ<n>に不良がある場合には、2状態選択スイッチSSSは選択信号BS0を、状態選択スイッチSSi(i=0,1,…,n−1)は選択信号BSi+1を、状態選択スイッチSSnは接地電位Vssを、状態選択スイッチSSj(j=n+1,n+2,…,63)は選択信号BSjを選択するようにプログラムすればよい。
図6は、3状態選択スイッチSS0〜SS62の構成を示す回路図である。図6には3状態選択スイッチSS1の構成のみを図示しているが、他の3状態選択スイッチの構成も同様である。
3状態選択スイッチSS1は、選択デコーダSAAD0、トランスファゲートTG0、TG1、TG2、論理積回路AN0、論理和否定回路NR0、及びインバータIV0、IV1、IV2、IV3から構成されている。3状態選択スイッチSS0〜SS62には、フューズ素子14が接続されている。フューズ素子14には、不良を含むサブアレイを指定する情報がプログラムされており、フューズ素子14は不良を含むサブアレイを指定する選択信号SAA0、SAA1、…、SAA5(以下、SAA0−5と記す)と、不良救済の実行を許可する救済イネーブル信号SEを出力する。選択デコーダSAAD0は、フューズ素子14から出力された選択信号SAA0−5をデコードして、3状態選択スイッチSS1に対応するサブアレイ<1>が選択されているか否か(不良を含むサブアレイか否か)を示す信号を出力する。トランスファゲートTG0、TG1、TG2の各々の電流通路の一端には、接地電位、選択信号BS1、選択信号BS2がそれぞれ供給されており、トランスファゲートTG0、TG1、TG2がオンまたはオフに制御されることにより、前記接地電位、選択信号BS1、選択信号BS2のいずれかが出力信号OUT1として出力される。
図6に示した3状態選択スイッチSS1の動作は以下のようになる。
フューズ素子14には、不良を含むサブアレイを指定する情報がプログラムされている。フューズ素子14は、64個のサブアレイ<0>〜サブアレイ<63>のうち、不良を含むサブアレイを指定する6ビットの選択信号SAA0−5と、不良救済の実行を許可する救済イネーブル信号SEを出力する。不良救済を実行する場合、救済イネーブル信号SEは“H”になる。選択信号SAA0−5と救済イネーブル信号SEは、2状態選択スイッチSSS,3状態選択スイッチSS0〜SS62、及び2状態選択スイッチSS63で共有される。
例えば、サブアレイ<1>が不良を含むものとする。このとき、フューズ素子14はサブアレイ<1>を指定する選択信号SAA0−5と、救済イネーブル信号SEとして“H”を出力する。選択デコーダSAAD0は、選択信号SAA0−5をデコードし、“H”を論理積回路AN0の第1入力端子へ出力する。論理積回路AN0の第2入力端子には救済イネーブル信号SEとして“H”が入力され、論理積回路AN0の出力端子からは“H”がトランスファゲートTG0へ出力される。これにより、トランスファゲートT0はオンし、出力信号OUT1として接地電位Vssを出力する。すなわち、選択信号SAA0−5により3状態選択スイッチSS1が指定されると、3状態選択スイッチSS1はトランスファゲートT0をオンし、出力信号OUT1として接地電位Vssを出力する。このとき、インバータIV3から出力される信号S1が“H”となり、3状態選択スイッチSS0では選択信号BS1が選択され出力される。
図6からわかるように、一般に、状態選択スイッチSSnが選択され、救済イネーブル信号SEが“H”になると、信号S0〜Snはすべて“H”となる。これにより、3状態選択スイッチSSi(i=0,1,…,n−1)は選択信号BSi+1を出力する。さらにこのとき、状態選択スイッチSSj(j=n+1,n+2,…,63)は選択信号BSjを出力する。
図7は、2状態選択スイッチSSSの構成を示す回路図である。2状態選択スイッチSSSは、トランスファゲートTG3、TG4、論理積回路AN1、及びインバータIV4、IV5、IV6から構成されている。2状態選択スイッチSSSには、フューズ素子14から救済イネーブル信号SEが入力されている。トランスファゲートTG3、TG4の各々の電流通路の一端には、接地電位、選択信号BS0がそれぞれ供給されており、トランスファゲートTG3、TG4がオンまたはオフに制御されることにより、前記接地電位、選択信号BS0のいずれかが出力信号OUTSとして出力される。
図7に示した2状態選択スイッチSSSの動作は以下のようになる。
前述したように、状態選択スイッチSS0〜SS63に対応するサブアレイ<0>〜サブアレイ<63>のうち、いずれかが選択信号SAA0−5で指定され、救済イネーブル信号SEが“H”になると、信号S0が“H”となる。これにより、トランスファゲートTG4がオンして、選択信号BS0が出力信号OUTSとして出力される。
一方、不良を含むサブアレイが存在せず、救済が不要の場合には、救済イネーブル信号SEが“L”となり、トランスファゲートTG4がオフし、トランスファゲートTG3がオンして接地電位Vssが出力信号OUTSとして出力される。
また図8は、2状態選択スイッチSS63の構成を示す回路図である。2状態選択スイッチSS63は、選択デコーダSAAD1、トランスファゲートTG5、TG6、論理積回路AN2、インバータIV7、IV8、IV9から構成されている。2状態選択スイッチSS63には、フューズ素子14から不良を含むサブアレイを指定する選択信号SAA0−5と、救済イネーブル信号SEが入力されている。選択デコーダSAAD1は、フューズ素子から出力された選択信号SAA0−5をデコードして、2状態選択スイッチSS63に対応するサブアレイ<63>が指定されているか否かを示す信号を出力する。トランスファゲートTG5、TG6の各々の電流通路の一端には、接地電位、選択信号BS63がそれぞれ供給されており、トランスファゲートTG5、TG6がオンまたはオフに制御されることにより、前記接地電位、選択信号BS63のいずれかが出力信号OUT63として出力される。
図8に示した2状態選択スイッチSS63の動作は以下のようになる。
選択信号SAA0−5によりサブアレイ<63>が指定され、救済イネーブル信号SEが“H”になると、論理積回路AN2からは“H”が出力される。これにより、トランスファゲートTG5がオンして、接地電位Vssが出力信号OUT63として出力される。
一方、選択信号SAA0−5によりサブアレイ<63>が指定されない場合は、選択デコーダSAAD1の出力は“L”となり、論理積回路AN2からは“L”が出力される。また、不良を含むサブアレイが存在せず、救済が不要の場合には、救済イネーブル信号SEが“L”となり、論理積回路AN2からは“L”が出力される。これらの場合、トランスファゲートTG5がオフし、トランスファゲートTG6がオンして選択信号BS63が出力信号OUT63として出力される。
このように、救済イネーブル信号SEが“H”となり、選択信号SAA0−5で2状態選択スイッチSS63が指定された場合のみ、出力信号OUT63として接地電位Vssが出力され、それ以外の場合には選択信号BS63が出力される。前述の図6〜図8に示した状態選択スイッチを用いれば、図3〜図5を用いて説明した状態選択スイッチを有するSRAMを構成することができる。
前記構成を有する実施形態は、セルアレイがスペアサブアレイとサブアレイを有し、スペアサブアレイとサブアレイは、それぞれ16本のワード線WL0〜WL15を有する。サブアレイには、従来例と異なりスペアワード線は設けられていない。すなわち、この実施形態では、各サブアレイはスペアワード線を備えておらず、代わりに、64個のサブアレイに対して1個のスペアサブアレイを設けている。そして、不良メモリセルが存在するサブアレイを、スペアサブアレイに置き換えることにより不良ローを救済する。これにより、各サブアレイの面積が減少し、複数のサブアレイからなるメモリセルアレイ部の面積を低減できる。前記実施形態ではスペアサブアレイを増設することによるセルアレイの面積ペナルティ(スペアサブアレイ/サブアレイ)は約1.6(1/64)%となり、従来例の面積ペナルティ(約6(1/16)%)と比べて低減できるという利点がある。
また、この実施形態では、不良メモリセルを救済するに際し、不良メモリセルを指定するアドレスが入力されたことを検知するための不良アドレス検知回路が不要であるため、高速な読み出しが可能となる。
また、メモリセルの微細化に伴いトランジスタのしきい値電圧が低下すると、ワード線非選択時のメモリセルからビット線への漏れ電流が増大する。この漏れ電流は、特に65nm以下のデザインルールで製造されたときに顕著となる。しかし、階層ビット線構造を用いると、ローカルビット線に接続されるトランジスタの数を減らすことができ、前記漏れ電流によるノイズを低減することができる。この実施形態では、例えばメモリセルを65nm以下のデザインルールで形成することにより、前述した階層ビット線構造を用いた効果、すなわちトランジスタの数を減らし、漏れ電流によるノイズを低減できるという効果を得ることができる。
なお、前述した実施形態は唯一の実施形態ではなく、前記構成の変更あるいは各種構成の追加によって、様々な実施形態を形成することが可能である。スペアサブアレイとサブアレイは、それぞれ16本のワード線を有する例を示したが、これ以外の本数、例えば8本あるいは32本のワード線を有していてもよい。また、64個のサブアレイに対して1個のスペアサブアレイを設けた例を示したが、これ以外の個数、例えば32個あるいは128個のサブアレイに対して1個のスペアサブアレイを設けてもよい。また、前記実施形態ではSRAMに適用した例を説明したが、本発明はSRAMに限るわけではなく、DRAMやEPROMなどの半導体記憶装置に適用することも可能である。
SA−0〜SA−63…サブアレイ、SA−S…スペアサブアレイと、BL0−0、BL0−0B…ローカルビット線、BLS−0、BLS−0B…ローカルビット線、GBL、GBLB…グローバルビット線、NM1、NM2…書き込みトランスファゲート、AD0〜AD63…サブアレイデコーダ、SSS…2状態選択スイッチ、SS0〜SS62…3状態選択スイッチ、SS63…2状態選択スイッチ、14…フューズ素子。
Claims (5)
- メモリセルが行列状に配置された複数のサブアレイと、
メモリセルが行列状に配置され、前記複数のサブアレイのうちの不良メモリセルを含むサブアレイと置き換えられるスペアサブアレイと、
前記複数のサブアレイのうち、各々のサブアレイのメモリセルに接続された複数の第1のローカルビット線と、
前記スペアサブアレイのメモリセルに接続された第2のローカルビット線と、
前記複数の第1のローカルビット線と第2のローカルビット線とに共有されたグローバルビット線と、
前記複数の第1のローカルビット線及び第2のローカルビット線の各々と前記グローバルビット線との間を接続状態あるいは遮断状態にする複数のトランスファゲート手段と、
前記複数のサブアレイに対応して設けられ、前記複数のサブアレイを選択する複数のサブアレイデコーダ手段と、
前記複数のサブアレイ及びスペアサブアレイと、前記複数のサブアレイデコーダ手段との対応関係を変更するスイッチ手段と、
前記スイッチ手段における前記対応関係が記録され、前記対応関係を指示する信号を前記スイッチ手段へ出力するフューズ素子と、
を具備することを特徴とする半導体記憶装置。 - 前記不良メモリセルを含むサブアレイを救済する場合に、前記スイッチ手段は、前記スペアサブアレイ及び不良を含まない前記複数のサブアレイと、前記複数のサブアレイデコーダ手段とを1対1に対応させることを特徴とする請求項1に記載の半導体記憶装置。
- 前記第1のローカルビット線に読み出された読み出しデータを増幅して前記グローバルビット線に出力するバッファ手段をさらに具備することを特徴とする請求項1または2に記載の半導体記憶装置。
- 前記メモリセルはSRAM(static random access memory)型のメモリセルを含むことを特徴とする請求項1乃至3のいずれか1つに記載の半導体記憶装置。
- メモリセルが行列状に配置されたN(Nは2以上の自然数)個のサブアレイi(i=0,1,…,N−1)と、
メモリセルが行列状に配置され、前記N個のサブアレイのうちの不良メモリセルを含むサブアレイと置き換えられるスペアサブアレイと、
メモリセルが行列状に配置されたスペアサブアレイと、
前記複数のサブアレイのうち、各々のサブアレイのメモリセルに接続された複数の第1のローカルビット線と、
前記スペアサブアレイのメモリセルに接続された第2のローカルビット線と、
前記複数の第1のローカルビット線と第2のローカルビット線とに共有されたグローバルビット線と、
前記複数の第1のローカルビット線及び第2のローカルビット線の各々と前記グローバルビット線との間を接続状態あるいは遮断状態にする複数のトランスファゲート手段と、
前記N個のサブアレイiに対応して設けられ、前記N個のサブアレイiを選択するN個のサブアレイデコーダ手段i(i=0,1,…,N−1)と、
前記N個のサブアレイ及びスペアサブアレイと、前記N個のサブアレイデコーダ手段との対応関係を変更する(N+1)個のスイッチ手段と、
前記(N+1)個のスイッチ手段における前記対応関係が記録され、前記対応関係を指示する信号を前記(N+1)個のスイッチ手段へ出力するフューズ素子と、
を具備することを特徴とする半導体記憶装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004074967A JP2005267686A (ja) | 2004-03-16 | 2004-03-16 | 半導体記憶装置 |
US10/959,210 US20050207242A1 (en) | 2004-03-16 | 2004-10-07 | Semiconductor memory device with a hierarchical bit lines, having row redundancy means |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004074967A JP2005267686A (ja) | 2004-03-16 | 2004-03-16 | 半導体記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2005267686A true JP2005267686A (ja) | 2005-09-29 |
Family
ID=34986102
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004074967A Abandoned JP2005267686A (ja) | 2004-03-16 | 2004-03-16 | 半導体記憶装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US20050207242A1 (ja) |
JP (1) | JP2005267686A (ja) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7283417B2 (en) * | 2005-02-09 | 2007-10-16 | International Business Machines Corporation | Write control circuitry and method for a memory array configured with multiple memory subarrays |
US7310257B2 (en) * | 2005-11-10 | 2007-12-18 | Micron Technology, Inc. | Local digit line architecture and method for memory devices having multi-bit or low capacitance memory cells |
US7440335B2 (en) * | 2006-05-23 | 2008-10-21 | Freescale Semiconductor, Inc. | Contention-free hierarchical bit line in embedded memory and method thereof |
CN112151095A (zh) * | 2019-06-26 | 2020-12-29 | 北京知存科技有限公司 | 存算一体芯片、存储单元阵列结构 |
US11532351B2 (en) * | 2020-05-08 | 2022-12-20 | Taiwan Semiconductor Manufacturing Company, Ltd. | Memory device with additional write bit lines |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07272499A (ja) * | 1994-03-30 | 1995-10-20 | Mitsubishi Electric Corp | 半導体記憶装置 |
US5502676A (en) * | 1995-04-24 | 1996-03-26 | Motorola, Inc. | Integrated circuit memory with column redundancy having shared read global data lines |
JP3189886B2 (ja) * | 1997-10-30 | 2001-07-16 | 日本電気株式会社 | 半導体記憶装置 |
KR100252053B1 (ko) * | 1997-12-04 | 2000-05-01 | 윤종용 | 칼럼 방향의 데이터 입출력선을 가지는 반도체메모리장치와불량셀 구제회로 및 방법 |
JP2000067595A (ja) * | 1998-06-09 | 2000-03-03 | Mitsubishi Electric Corp | 半導体記憶装置 |
JP2001143494A (ja) * | 1999-03-19 | 2001-05-25 | Toshiba Corp | 半導体記憶装置 |
JP2001256794A (ja) * | 2000-03-13 | 2001-09-21 | Mitsubishi Electric Corp | 半導体記憶装置 |
JP3680725B2 (ja) * | 2000-10-26 | 2005-08-10 | 松下電器産業株式会社 | 半導体記憶装置 |
US6614685B2 (en) * | 2001-08-09 | 2003-09-02 | Multi Level Memory Technology | Flash memory array partitioning architectures |
-
2004
- 2004-03-16 JP JP2004074967A patent/JP2005267686A/ja not_active Abandoned
- 2004-10-07 US US10/959,210 patent/US20050207242A1/en not_active Abandoned
Also Published As
Publication number | Publication date |
---|---|
US20050207242A1 (en) | 2005-09-22 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5178182B2 (ja) | 半導体記憶装置 | |
KR100824798B1 (ko) | 에지 서브 어레이에 전체 데이터 패턴을 기입할 수 있는 오픈 비트 라인 구조를 가지는 메모리 코어, 이를 구비한 반도체 메모리 장치, 및 에지 서브 어레이 테스트 방법 | |
JP4005535B2 (ja) | 半導体記憶装置 | |
TWI771090B (zh) | 記憶體裝置、記憶體輸入/輸出以及形成記憶體裝置的方法 | |
US5930194A (en) | Semiconductor memory device capable of block writing in large bus width | |
JP5437494B2 (ja) | 選択的バイアスによって高容量メモリにおけるメモリアレイリークを低減するためのシステムおよび方法 | |
US20110305072A1 (en) | Semiconductor memory device | |
US20080094933A1 (en) | Low-power dram and method for driving the same | |
JPH11219589A (ja) | スタティック型半導体記憶装置 | |
JPH05242693A (ja) | 半導体記憶装置 | |
JP5127435B2 (ja) | 半導体記憶装置 | |
JP4419170B2 (ja) | タグブロック付き半導体メモリ装置 | |
JP2004111027A (ja) | マルチポートsramセル書き込み回路及び方法 | |
JP2009020957A (ja) | 半導体記憶装置 | |
JP3872062B2 (ja) | 半導体記憶装置 | |
JP2005267686A (ja) | 半導体記憶装置 | |
EP2006859A9 (en) | Semiconductor memory | |
JP2009116994A (ja) | 半導体記憶装置 | |
US6331963B1 (en) | Semiconductor memory device and layout method thereof | |
JP2003187591A (ja) | 半導体記憶装置 | |
JPWO2008032549A1 (ja) | 半導体記憶装置 | |
US7804725B2 (en) | Write driving circuit and semiconductor memory apparatus using the same | |
JP5130570B2 (ja) | 半導体記憶装置 | |
JP2003203496A (ja) | 半導体記憶装置 | |
KR20190075334A (ko) | 반도체 장치 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A762 | Written abandonment of application |
Free format text: JAPANESE INTERMEDIATE CODE: A762 Effective date: 20060127 |