JP4419170B2

JP4419170B2 - タグブロック付き半導体メモリ装置

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Publication number: JP4419170B2
Application number: JP2004194131A
Authority: JP
Inventors: ▲サン▼ 熏洪; 進弘安; 在範高; 世 ▲ジュン▼ 金
Original assignee: Hynix Semiconductor Inc
Current assignee: SK Hynix Inc
Priority date: 2003-12-29
Filing date: 2004-06-30
Publication date: 2010-02-24
Anticipated expiration: 2024-06-30
Also published as: KR20050067517A; US20110085405A1; TWI252492B; KR100582357B1; TW200522084A; JP2005196932A; US20050144419A1; US7870362B2

Description

本発明は、半導体メモリ装置に関し、更に詳しくは、タグメモリを用いて高速なデータアクセスが可能な半導体装置の初期化動作に関する。

近来、中央処理装置（ＣＰＵ）の動作速度は、メモリ装置（ＤＲＡＭ）の速度を超えるほど顕著に向上しており、そのため、メモリ装置が中央処理装置に比べてその動作速度が相対的に遅いことによって、様々な不都合が生じている。そのような不都合を回避するために、より高速でデータの入出力を行うための多様な構造のメモリ装置が開発されている。

図１は、本出願人が２００３年２月２１日付に出願したタグブロックを備えるメモリ装置（下記特許文献１参照）を示すブロック図である。

図１に示したように、従来のメモリ装置は、各々が、２５６本のワードラインを有し、入力するローアドレスに対応して設けられる８個の第１〜第８の単位セルブロック１１０〜１８０に加えて、２５６本の予備ワードラインを有する一つの第９の単位セルブロック１９０とを追加した合計９個の第１〜第９の単位セルブロック１１０〜１９０から成るセルブロック１００と、セルブロック１００における（８＋１）×２５６本のワードラインのうち、少なくともいずれか一つのワードラインを予備ワードラインとするか否かに関する情報を格納する予備セルブロックテーブル２０と、ローアドレスをが入力されて８個の単位セルブロック１１０〜１８０を選択するための論理的セルブロックアドレスを検知し、該検知アドレスを９個の単位セルブロックのうちのいずれかを選択するための物理的セルブロックアドレスに変換して出力するタグブロック３０と、該物理的セルブロックアドレスによって選択された単位セルブロックにおける一つのワードライン、及び該ワードラインに対する予備ワードライン（これは、予備セルブロックテーブル２０から供給されている情報によって決まる）を活性化するために、タグブロック３０及び予備セルブロックテーブル２０を制御する制御部４０とを備える。

制御部４０は、９個の第１〜第９の単位セルブロック１１０〜１９０の中から選択された一つの単位セルブロックに関して、連続して２つのデータ（第１及び第２のデータとする）がアクセスされる時、第１のデータに対する再格納動作が、第１のデータのアクセスのために活性化されたワードラインに対応して指定される予備ワードラインによって行われるように制御する。

また、図１に示したメモリ装置は、８×２５６本のワードラインに対応するアドレスが入力され、追加の第９の単位セルブロック１９０におけるワードラインの数に対応する２５６本のワードラインを予備ワードラインとして指定する。この予備ワードラインは、一つの単位セルブロックにある２５６本のワードラインとして固定的に決まっているのではなく、メモリ装置の動作中にその位置が引き続いて変わるようになる。その詳細に関しては後述する。

図２は、図１のタグブロック３０の内部構成を示すブロック図である。

図２に示したように、タグブロック３０は、各々が、９個の第１〜第９の単位セルブロック１１０〜１９０の各々における２５６本のワードラインがどの論理的セルブロックに対応するかを示す情報を格納している９個の単位タグテーブル２１０Ａ〜２１０Ｉを備える。

単位タグテーブル２１０Ａ〜２１０Ｉの各々は、２５６個のレジスタを有し、論理的セルブロックアドレスが８個なので、各々のレジスタは３ビットによって構成される。例えば、第１の単位タグテーブル２１０Ａは、第１の単位セルブロック１１０における２５６本のワードラインがどの論理的セルブロックに対するかを示すデータを格納し、第２の単位タグテーブル２１０Ｂは第２の単位セルブロック１２０における２５６本のワードラインがどの論理的セルブロックに対するかを示すデータを格納している。第３の単位タグテーブル〜第９の単位タグテーブル２１０Ｉに関しても同様である。

図２の各単位タグテーブルの左側の列の数値（０〜２５５）が、各レジスタの番号であると同時にワードラインの番号を表し、右側の列の３ビットの数値（０〜７）が対応する単位セルブロックを表す。即ち、第１の単位タグテーブル２１０Ａにおいて、１番目のレジスタ０は第１の単位セルブロック１１０におけるワードラインＷＬ０の論理的セルブロックアドレスを格納し、２番目のレジスタ１は第１の単位セルブロック１１０におけるワードラインＷＬ１の論理的セルブロックアドレスを格納し、以下同様に、２５６番目のレジスタ２５５は第１の単位セルブロック１１０におけるワードラインＷＬ２５５の論理的セルブロックアドレスを格納している。

図２において、例えば、第１の単位タグテーブル２１０Ａの１番目のレジスタに格納されているデータ「１」によって、第１の単位セルブロック１１０におけるワードラインＷＬ０は、第２の論理的単位セルブロック１２０におけるワードラインＷＬ０に対応するワードラインであることが指定され、２５５番目のレジスタに格納されているデータ「７」によって、第１の単位セルブロックにおけるワードラインＷＬ２５５は、第８の論理的単位セルブロック１８０におけるワードラインＷＬ２５５に対応するワードラインであることが指定されている。

図３は、図１の予備セルブロックテーブル２０の内部構成を示すブロック図である。

図３に示したように、予備セルブロックテーブル２０は、２５６本の予備ワードラインが９個の物理的単位セルブロック１１０〜１９０の中のどの単位セルブロックにあるかに関する情報を格納する２５６個のレジスタを備える。２５６本のワードラインＷＬ０〜ＷＬ２５５に対する予備ワードラインの情報を格納するために、予備セルブロックテーブル２０には２５６個のレジスタがあり、各々のレジスタは、９個の単位セルブロック１１０〜１９０に対する物理的セルブロックアドレスの情報を格納しなければならないため、各々４ビットで構成される。

予備セルブロックテーブル２０に格納されている内容を説明すると、ワードラインＷＬ０の予備ワードラインは、第２の単位セルブロックにおけるワードラインＷＬ０で（図３の１番目のレジスタ０を参照すればその値が「１」である）あり、ワードラインＷＬ３の予備ワードラインは第４の単位セルブロックにおけるワードラインＷＬ３である（４番目のレジスタ３を参照すればその値が「３」である）。メモリ装置の動作中、各レジスタに格納されている内容は更新され続け、更新されるごとに２５６本の予備ワードラインに対する情報が引き続き変更される。

図４は、図１に示したメモリ装置の動作を示すタイミングチャート（横軸が時間軸）である。以下、図１〜図４を参照して図１のメモリ装置の動作に対して説明する。

図４では、（８＋１）個の第１〜第９の単位セルブロック１１０〜１９０の中の第１の単位セルブロック１１０に対して連続してデータのアクセスが行われ、入力されたアドレスに応じてワードラインＷＬ０、ＷＬ１が連続して活性化されると仮定する。

図１のメモリ装置は、上記したように、入力アドレスに対応する単位セルブロックが８個の場合、一つの単位セルブロック１９０を更に備え、計（８＋１）個の単位セルブロックを備えている。この追加された第９の単位セルブロック１９０は、同じ単位セルブロックに連続してデータのアクセスが行われる時、前の指令によってアクセスされたデータを再格納するためのものである。

まず、第１の期間Ｔ_０において、第１の指令ＣＤ０に応じて、（８＋１）個の第１〜第９の単位セルブロック１１０〜１９０の中から選択された第１の単位セルブロック１１０における第１のワードラインＷＬ０が活性化される。次いで、第１の単位セルブロック１１０に備わっているセンスアンプにて、第１のワードラインＷＬ０に対応するＫ個のデータを感知増幅する。次いで、第１のワードラインＷＬ０に対応するＫ個のデータをデータラッチ部７０へ移動させてラッチする。次いで、第１のワードラインＷＬ０に対応して感知増幅されたＫ個のデータがラッチされた第１の単位セルブロック１１０のセンスアンプを強制的にプリチャージする。

次いで、第１の指令ＣＤ０がリード（Read）指令の場合、データラッチ部７０にラッチされたＫ個のデータ中から選択された一つのデータが、第１の指令ＣＤ０に対応する出力データとして出力され、第１の指令ＣＤ０がライト（Write）指令の場合には、第１の指令ＣＤ０に対応して入力されるデータで、データラッチ部７０にラッチされたＫ個のデータ中から選択された一つのデータを上書きする。

次いで、第２の期間Ｔ_１において、第１のワードラインＷＬ０に対応する予備ワードラインとして指定された、例えば第３の単位セルブロック１３０におけるワードラインＷＬ０を活性化する。次いで、データラッチ部７０にラッチされたＫ個のデータを、第３の単位セルブロック１３０におけるワードラインＷＬ０に対応するＫ個の単位セルに再格納する。

一方、第２の指令ＣＤ１に対応して、選択された第１の単位セルブロック１１０における第２のワードラインＷＬ１を活性化する。次いで、第２のワードラインＷＬ１に対応するＫ個のデータを感知増幅する。

ここで、第１の指令ＣＤ０に対応して感知増幅されたＫ個のデータが再格納される動作と、第２の指令ＣＤ１に対応してＫ個のデータが感知増幅される動作とは、実質的に同じタイミングで行われる。

このようにデータのアクセスを行うことによって、前の指令によって感知増幅されたＫ個のデータが再格納されるタイミングに関わらず、次の指令によってデータを感知増幅できるので、データの再格納時間だけ、データのアクセス時間を短縮することができる。

一方、入力される指令によって活性化されるワードラインについては、一つの予備ワードラインが必要となり、その関連情報は予備セルブロックテーブル２０に格納されている。予備ワードラインとして指定されるワードラインの数は、一つの単位セルブロックにおけるワードライン数と同じ、即ち２５６である。一つの単位セルブロックにおける全てのワードラインが、予備ワードラインとして固定されているのではなく、メモリ装置の動作中に引き続き変化する。これは、アドレスに対応する単位セルブロックに加えて、別の一つの単位セルブロックを更に備えることによって可能となる。

以下、第１のデータ及び第２のデータが第１及び第２の単位セルブロック１１０、１２０において交互にアクセスされる、インターリビングモードで動作する場合について説明する。

まず、第１のデータを（８＋１）個の単位セルブロックの中から選択された第１の単位セルブロック１１０において感知増幅した後、データラッチ部７０にラッチさせる。次いで、第１の単位セルブロック１１０に第１のデータを再格納させ、この再格納タイミングと実質的に同じタイミングにて、（８＋１）個の単位セルブロックの中から選択された第２の単位セルブロック１２０において第２のデータを感知増幅してデータラッチ部７０にラッチさせる。

従って、図１に示すように、タグブロック３０を備えたメモリ装置は、一つの単位セルブロックに対して引き続きデータアクセスされる場合、前のデータに対する再格納は指定の予備ワードラインに対応する単位セルブロックにおいて行い、データが単位セルブロックに交互にアクセスされる場合には、インターリビングモードで動作することによって、アクセスパターンに関わらず高速でデータアクセスを行うことができる。

前述のように、図１に示したメモリ装置を高速で動作させたい場合、入力アドレスに応じてアクセスされる単位セルブロックが、前のステップにて入力されたローアドレスに応じてアクセスされる単位セルブロックと同じであるか否かを判定するために、データのアクセスタイミングごとに比較しなければならない。これを行うのが、タグブロック３０である。

一方、タグブロック３０における一つの単位タグテーブル（レジスタで構成されるので以下、タグメモリとも記す）は各々、３ビットデータを格納可能な２５６個のレジスタが必要であり、一つの単位タグメモリは、図５に示したように２５６本のワードラインと、各々のワードラインに対応して３個の単位セル（３ビット）Ｓ１、Ｓ２、Ｓ３とを備える。

図５を参照して一つの単位タグメモリ２１０Ａに関して説明すると、単位タグメモリは通常ＤＲＡＭの単位セルブロック１１０〜１９０と同じ構成であって、４本のサブワードラインＳＷＬ０〜ＳＷＬ３当たり１本のメインワードラインＴＭＷＬｉ（ｉ＝０〜６３）を備える。合計２５６本のサブワードラインＳＷＬ０〜ＳＷＬ３は各々、３個の単位セルＳ１〜Ｓ３を備え、２５６本のワードラインに対しては６４本のメインワードラインＴＭＷＬ０〜ＴＭＷＬ６３を備える。

一方、タグブロック３０において、前のステップにおいてアクセスされた単位セルブロックと現在のステップにおいてアクセスされる単位セルブロックとを比較するためには、別のローデコーダが必要となる。

図６は、ローデコーダを明示した図１に示したメモリ装置の構成を示すブロック図である。図６に示したように、図１のタグブロック３０を備えるメモリ装置は、通常のセルブロック用のローデコーダ６６０と、別のタグメモリ用のローデコーダ６２０とを備える。その他の構成は図１と同じであり、同じ符合を付している。

タグメモリ用のローデコーダ６２０及びセルブロック用のローデコーダ６６０は、それぞれに対応する上位ローデコーダ６２２、６６２及び下位ローデコーダ６２４、６６４を有する。上位ローデコーダ６２２、６６２は、６４本のメインワードラインＴＭＷＬ０〜ＴＭＷＬ６３のうちのいずれかを選択するためのもので、下位ローデコーダ６２４、６６４は、その選択されたメインワードラインに対応する４本のサブワードラインＳＷＬ０〜ＳＷＬ３のうちのいずれかを選択するためのものである。

図７は、図１に示したメモリ装置においてデータのアクセスのために入力されるローアドレスをデコードする手順を示す流れ図である。

図７に示したように、メモリ装置において、タグメモリ用のローデコーダ６２０は入力されたローアドレスＲＡを一次デコードし、該デコード値をタグメモリ部６４０へ供給する。次いで、タグメモリ部６４０は、タグメモリ用のローデコーダ６２０からのデコード値に基づいて、現在入力されているローアドレスＲＡに対応してアクセスされるべき物理的単位セルブロックを決定する。次いで、タグメモリ部６４０によって決定された物理的単位セルブロックが、制御部４０を介して活性化される。

一方、ローデコーダ６６０においては、ローアドレスＲＡをデコードして出力し、活性化された単位セルブロックにおける複数のワードラインのうち、ここでのデコード値に対応するワードラインが活性化される。次いで、活性化されたワードラインに対応する単位セルにおいて、データのアクセスが行われる。
韓国特許出願第２００３-１１１２１号明細書

上記のように、タグブロック付き半導体メモリ装置は、連続してデータをアクセスすることができ、高速動作が可能であるが、ローデコーダに関しては、セルブロック用のローデコーダ及びタグブロック用のローデコーダの両方を備えなければならないので、回路面積が増大すると共に、２つのローデコーダを制御するために制御回路が複雑になるという問題がある。

本発明は上記問題に鑑みてなされたものであり、その目的とするところは、タグブロックを備えて高速なデータのアクセスが可能であり、かつ一つのローデコーダのみを用いて回路面積を減少させると共に、制御回路による制御がより一層容易であるタグブロック付き半導体メモリ装置を提供することにある。

上記目的を達成するために、本発明のタグブロック付き半導体メモリ装置は、各々が、Ｍ本（Ｍは自然数）のワードラインを有し、入力されるアドレスに対応するＮ個（Ｎは自然数）の単位セルブロック、及びＭ本のワードラインを有する一つの追加的な単位セルブロックを備えて合計（Ｎ＋１）個の単位セルブロックから成るセルブロックと、（Ｎ＋１）×Ｍ本の前記ワードラインの中から、少なくともいずれか一つのワードラインを予備ワードラインに指定するか否かに関する情報を格納する予備セルブロックテーブルと、入力される前記アドレスをデコードして、Ｎ個の前記単位セルブロックの何れかに対応する論理的セルブロックアドレスを出力し、且つ、（Ｎ＋１）個の前記単位セルブロックの中から選択された単位セルブロックにおけるＭ本の前記ワードラインの中のいずれかを選択するためのワードライン選択信号を出力するローデコーダと、Ｎ個の前記単位セルブロックの中のいずれかに対応する前記論理的セルブロックアドレスを、前記ローデコーダからの前記ワードライン選択信号及び前記論理的セルブロックアドレスを用いて、（Ｎ＋１）個の前記単位セルブロックの中のいずれかを選択するための物理的セルブロックアドレスに変換して出力するタグブロックと、前記ローデコーダによってデコードされて出力された前記ワードライン選択信号に対応するワードラインを、前記物理的セルブロックアドレスに対応する単位セルブロックにおいて活性化するデコーディングアドレスラッチ手段と、前記物理的セルブロックアドレスによって選択された単位セルブロックにおける１本のワードライン、及び該ワードラインに対する予備ワードラインを活性化するために、前記タグブロック及び前記予備セルブロックテーブルを制御する制御手段とを備え、前記予備ワードラインが、前記予備セルブロックテーブルから供給される情報によって決定されることを特徴としている。

従って、本発明によれば、タグブロックを備えて高速なデータのアクセスが可能で、且つ一つのローデコーダのみを用いて回路の面積を減らすと共に、制御回路の制御をより一層容易に行うことができるという効果を奏する。

以下、本発明の望ましい実施の形態について、添付図面を参照しながらより詳しく説明する。

図８は、本発明の実施の形態に係るタグブロック付き半導体メモリ装置の概略構成を示すブロック図である。

図８に示したように、本実施の形態に係るメモリ装置は、各々が２５６本のワードラインを有し、入力アドレスに対応して設けられる８個の第１〜第８の単位セルブロックに加えて、２５６本のワードラインを有する追加の一つの第９の単位セルブロックを備えた合計（８＋１）個の第１〜第９の単位セルブロック及びデータラッチ部を備えて構成されるセルブロック１０００と、（８＋１）×２５６本のワードラインの中から、少なくともいずれか一つのワードラインを予備ワードラインとするか否かに関する情報を格納するための予備セルブロックテーブル２００と、（８＋１）個の単位セルブロックの中から選択された単位セルブロックにおける２５６本のワードラインのうちのいずれかを選択するために、入力アドレスをデコードして出力するローデコーダ７００と、８個の単位セルブロックのうちのいずれかを選択するために入力された論理的セルブロックアドレスをローデコーダ７００の出力値を用いて、（８＋１）個の単位セルブロックのうちのいずれかを選択するための物理的セルブロックアドレスに変換して出力するタグブロック７４０と、ローデコーダ７００によってデコードされた出力値に対応するワードラインを、物理的セルブロックアドレスに対応する単位セルブロックにおいて活性化するデコーディングアドレスラッチブロック８００と、物理的セルブロックアドレスによって選択された単位セルブロックにおける一つのワードラインと、該ワードラインに対する予備ワードライン（これは、予備セルブロックテーブル２００から供給される情報によって決まる）を活性化するために、タグブロック７４０及び予備セルブロックテーブル２００を制御する制御部４００とを備える。

タグブロック７４０は、各々が、（８＋１）個の単位セルブロックに対応し、各単位セルブロックにおける２５６本のワードラインがどの論理的セルブロックアドレスに対応するかを示すデータを格納する９個の単位タグメモリ１〜９を備える。一つの単位タグメモリは、各々３ビットの情報を格納することができる２５６個のレジスタを有する。

デコーディングアドレスラッチブロック８００は、タグブロック７４０における９個の単位タグメモリ１〜９に各々対応する、第１〜第９のデコーディングアドレスラッチ部８１０〜８９０を備える。

図９は、図８のデコーディングアドレスラッチブロック８００における第１のデコーディングアドレスラッチ部８１０の内部構成を示すブロック図である。他のデコーディングアドレスラッチ部８２０〜８９０も同じ構成である。

図９に示したように、第１のデコーディングアドレスラッチ部８１０は、対応する単位セルブロックにおける２５６本のワードラインに各々対応し、該物理的セルブロックアドレスに応じて活性化され、ローデコーダ７００から供給されるデコード信号を対応するワードラインを活性化する信号として出力する、複数（２５６個）のアドレスラッチを備える。詳細説明は後述する。

図１０は、図９に示す第１のデコーディングアドレスラッチ部８１０における一つのアドレスラッチ８１０＿１の内部構成を示す回路図である。他のアドレスラッチ８１０＿２〜８１０＿２５６も同じ構成である。

図１０に示したように、アドレスラッチ８１０＿１は、ローデコーダ７００から供給されるデコード信号／ＷＬ０＿Ｄを、タグブロック７４０から供給される物理的セルブロックアドレスまたは内部制御信号ＩＮＴに応じて、対応するワードラインの活性化信号として出力するノーマルワードライン用ラッチ８１０＿１Ｂと、ローデコーダ７００から供給されるデコード信号／ＷＬ０＿Ｄをラッチして、内部制御信号ＩＮＴを出力する予備ワードライン用ラッチ８１０＿１Ａとを備える。予備ワードライン用ラッチ８１０＿１Ａにおいて、予備ワードライン選択信号ＳＥＬによってＭＯＳトランジスタＭＮ１がオンされて、デコード信号／ＷＬ０＿Ｄがラッチ用インバータＩ１、Ｉ２に伝達されてラッチされる。これによって、内部制御信号ＩＮＴが決定される。詳細は後述する。

ノーマルワードライン用ラッチ８１０＿１Ｂは、物理的セルブロックアドレスの選択信号／ＣＯＭＰＯＫ＿ＢＬ０によってオンすると共に、該デコード信号を伝える切換え用ＭＯＳトランジスタＭＮ２と、切換え用ＭＯＳトランジスタＭＮ２を介したデコード信号／ＷＬ０＿Ｄを伝達するか、または活性化内部制御信号ＩＮＴに応じて対応するワードラインの活性化信号／ＷＬ０＿ＢＬ０を出力する信号伝達部８１１とを備える。

信号伝達部８１１は、ワードラインの活性化信号／ＷＬ０＿ＢＬ０の出力を保持するために、その出力端にラッチ用インバータＩ３、Ｉ４を更に備えている。

信号伝達部８１１は、ソース及びドレインの一方が電源電圧ラインＶＤＤと接続され、その他方に切換え用ＭＯＳトランジスタＭＮ２からの信号／ＷＬ０＿Ｄが入力されるＭＯＳトランジスタＭＰ１と、ソース及びドレインの一方が電源電圧ＶＤＤラインと接続され、その他方がＭＯＳトランジスタＭＰ２のゲートと接続され、且つゲートがＭＯＳトランジスタＭＰ１のソース及びドレインの他方と接続されたＭＯＳトランジスタＭＰ２と、ゲートに内部制御信号ＩＮＴが入力され、ソース及びドレインの一方がＭＯＳトランジスタＭＰ１のソース及びドレインの他方と接続されたＭＯＳトランジスタＭＮ３と、ゲートに予備ワードラインの活性化信号ＥＸ＿ＢＬＯが入力され、ソース及びドレインの一方がＭＯＳトランジスタＭＮ３のソース及びドレインの他方に接続され、他方がグラウンドＶＳＳに接続されたＭＯＳトランジスタＭＮ４と、ソース及びドレインの一方がＭＯＳトランジスタＭＰ２のソース及びドレインの他方に接続され、他方がグラウンドＶＳＳに接続され、ゲートにリセット信号Ｒ＿ＢＬＯが入力されるＭＯＳトランジスタＭＮ５とを備える。

図１１は、図８に示したメモリ装置において、データのアクセスのために入力されるローアドレスをデコードする手順を示す流れ図である。以下では、図８〜図１１を参照して本実施の形態に係るメモリ装置の動作について簡単に説明する。詳細は後述する。

前述のように、本メモリ装置は、入力されるローアドレスに対応する一つの単位セルブロックを備えており、該入力ローアドレスの中からセルブロックを選択するためのセルブロックアドレスを論理的セルブロックアドレスとして認識する。

タグブロック７４０において、論理的セルブロックアドレスを実際のデータが格納されている物理的セルブロックアドレスに変換して出力する。タグブロック７４０から出力される物理的セルブロックアドレスに対応するセルブロックを活性化し、該活性化済のセルブロックにおいて実行中の指令に対応するデータをアクセスする。

以下、本実施の形態に係るメモリ装置の動作について詳細に説明する。

データのアクセスのための指令が実行されると、実行中の指令に応じて入力されるローアドレスをローデコーダ７００にてデコードする。ローデコーダ７００は、ローアドレスをデコードして、第１〜第９の単位セルブロックを選択するための論理的セルブロックアドレスを出力し、また、ローアドレスをデコードして、一つの単位セルブロックにおける２５６本のワードラインを選択するためのアドレス信号をワードライン選択信号として出力する。

タグブロック７４０は、ローデコーダ７００から供給されるワードライン選択信号及び論理的セルブロックアドレスに基づいて、現在実行中の指令に対応する論理的セルブロックアドレスを物理的セルブロックアドレスに変換して、アドレスラッチブロック８００に出力する。

一方、アドレスラッチブロック８００における９個の第１〜第９デコーディングアドレスラッチ部８１０〜８９０は各々、ローデコーダ７００から供給されるワードライン選択信号をラッチする。これらの９個のデコーディングアドレスラッチ部８１０〜８９０は各々、２５６個のアドレスラッチを有する（図９参照）。

第１〜第９デコーディングアドレスラッチ部８１０〜８９０の各々は、各単位セルブロックに対応し、一つのデコーディングアドレスラッチ部における２５６個のアドレスラッチは、対応する単位セルブロックにおける２５６本のワードラインに対応する。

次いで、タグブロック７４０から供給される物理的セルブロックアドレスによって、アドレスラッチブロック８００における９個のアドレスラッチ部８１０〜８９０のうちのいずれかが活性化される。

次いで、活性化されたアドレスラッチブロック８００では、ローデコーダ７００から供給されるラッチ済のワードライン選択信号をセルブロック１０００に出力する。

セルブロック１０００においては、９個の第１〜第９の単位セルブロックの中から、対応するデコーディングアドレスラッチ部から供給される信号によって一つの単位セルブロックが選択され、該選択された単位セルブロックにおける２５６本のワードラインのうちのいずれかが活性化される。

前述のように、本実施の形態に係るメモリ装置は、一つのローデコーダ、例えば、ローデコーダ７００のみを用いてデコーディング処理を行い、得られたデコード値を、まず、タグブロック７４０による論理的セルブロックアドレスの物理的セルブロックアドレスへの変換に用い、次いで、ローデコーダ７００からのデコード値をデコーディングアドレスラッチ部でラッチした後、タグブロック７４０の出力値に対応する単位セルブロックにおけるワードラインの活性化に使用する。

従って、従来のメモリ装置においては、二つのローアドレスデコーダが必要であったが、本発明に係るメモリ装置においては、一つのローアドレスデコーダのみを備え、該ローアドレスデコーダの出力信号をラッチするラッチ部を備えれば、高速動作可能なタグ付き半導体メモリ装置を実現することができる。

上記したように図１１に、本実施の形態に係るメモリ装置のローアドレスデコード手順が示されている。先ず、入力ローアドレスをデコードして物理的単位セルブロックを選択する。次いで、デコード済のローアドレスに応じて、各デコーディングアドレスラッチ部にて単位デコーディングアドレスラッチ部を選択する。次いで、選択された単位セルブロックにおける２５６本のワードラインの中から選択された単位デコーディングアドレスラッチ部に対応するワードラインを活性化する。

前述のように、一つのデコーディングアドレスラッチ部における２５６個の単位デコーディングアドレスラッチの中から選択された一つの単位デコーディングアドレスラッチによって対応するワードラインが活性化される。このため、単位デコーディングアドレスラッチ部をワードラインドライバーとして使用してもよい。

また、一つのデコーディングアドレスラッチ部は２５６個の単位アドレスラッチを有しているが、従来技術に関して説明したように、６４本のメインワードラインのための単位デコーディングアドレスラッチと、４本のローカルワードライン用の単位デコーディングアドレスラッチとを備えてもよい。

この場合、デコーディングアドレスラッチ部は、６４個の単位デコーディングアドレスラッチと、それら６４個の単位デコーディングアドレスラッチ部に対応する４個のローカルワードライン用の単位デコーディングアドレスラッチとを備えるようになる。

次に、図１０を参照して一つのアドレスラッチの動作について詳細に説明する。

図１０のアドレスラッチに入力される物理的セルブロック選択信号／ＣＯＭＰＯＫ＿ＢＬ０は、入力アドレスによって物理的単位セルブロックが選択されると活性化される信号である。この信号が活性化されて入力されることは、対応する物理的単位セルが選択されたことを意味する。

物理的セルブロック選択信号／ＣＩＭＢＯＬ＿ＢＬ０が入力されると、ＭＯＳトランジスタＭＮ２がオンすると共に、ローアドレスのデコード結果として生成されたワードラインを選択するためのワードライン選択信号／ＷＬ０＿Ｄが、ＭＯＳトランジスタＭＮ２を通過し、ＭＯＳトランジスタＭＰ１及びＭＰ２の両方によってラッチされる。ここで、ワードライン選択信号／ＷＬ０＿Ｄは、ロウ（Low）レベルに活性化されて入力される信号である。従って、インバータＩ３の入力ノードには、ロウレベルの信号がラッチされる。次いで、ラッチされた信号は、インバータＩ３によって反転されてハイ（High）レベルになり、ワードラインを活性化するためのワードライン活性化信号／ＷＬ０＿ＢＬ０として出力される。

一方、ワードライン活性化信号／ＷＬ０＿Ｄが入力されると共に、予備ワードライン選択信号ＳＥＬが入力されると、予備ワードライン用ラッチ８１０＿１ＡのＭＯＳトランジスタＭＮ１がオンして内部制御信号ＩＮＴがハイレベルに活性化される。

内部制御信号ＩＮＴがハイレベルに活性化されると、ＭＯＳトランジスタＭＮ３がオンし、この状況にて、次のデータのアクセス時にも同じ単位セルブロックをアクセスする場合、予備セルブロック選択信号ＥＸ＿ＢＬ０がハイレベルに活性化されてＭＯＳトランジスタＭＮ４のゲートに入力される。この場合には、物理的セルブロック選択信号／ＣＯＭＰＯＫ＿ＢＬ０が入力されない場合でも、ＰＭＯＳトランジスタＭＰ１、ＭＰ２から構成されているラッチにてロウレベルの信号がラッチされ、インバータＩ３によってハイレベルの信号／ＷＬ０＿ＢＬ０として、前のデータのアクセスに対応するワードライン活性化信号／ＷＬ０＿ＢＬ０が出力される。

予備ワードライン選択信号ＳＥＬ及び予備セルブロック選択信号ＥＸ＿ＢＬ０は、本タグブロック付き半導体メモリ装置において、一つの単位セルブロックに連続してデータアクセスが行われる時に用いる信号である。

予備ワードライン選択信号ＳＥＬは、データアクセス時ごとに常にアドレスをラッチするための信号である。予備セルブロック選択信号ＥＸ＿ＢＬＯは、一つの単位セルブロックに対して連続してデータアクセスが行われる時、前のデータの再格納のための予備ワードラインがある単位セルブロックを選択するための信号である。

一つの単位セルブロックにおいて連続してデータアクセスが行われる場合には、前のデータの再格納を他の単位セルブロックにおいて行うようになるが、いつ同じ単位セルブロックにおいてデータアクセスが行われるか分からないため、データアクセス時ごとに常にアドレスをラッチするための予備ワードライン選択信号ＳＥＬを生成した後、予備セルブロック選択信号ＥＸ＿ＢＬＯが入力される場合に、対応する単位セルブロックにおける予備ワードラインでデータの再格納を行うようにする。

従って、ＭＯＳトランジスタＭＮ２をオンする信号である物理的セルブロック選択信号／ＣＯＭＰＯＫ＿ＢＬ０が入力され、ＭＯＳトランジスタＭＮ２によってワードライン選択信号／ＷＬ０＿Ｄが伝達されることで、ロウレベルの信号／ＷＬ０＿ＢＬ０を出力させることはデータアクセスのための動作である。

また、予備ワードライン選択信号ＳＥＬが入力され、内部制御信号ＩＮＴが入力された状態で、予備セルブロック選択信号ＥＸ＿ＢＬ０が入力されることによって、ロウレベルの信号／ＷＬ０＿ＢＬ０を出力させることは、連続して一つの単位セルブロックに対してデータアクセスが行われた場合、前のデータを再格納するための動作である。連続したデータアクセスが一つの単位セルブロックにおいて行われると、データの再格納は予備ワードラインのある単位セルブロックにおいて行われるが、予備セルブロック選択信号ＥＸ＿ＢＬＯは予備ワードラインのある単位セルブロックを選択するための信号である。

また、ＭＯＳトランジスタＭＮ５をオンする信号Ｒ＿ＢＬ０は、リセット信号である。

図１２は、図９示したデコーディングアドレスラッチ部８１０におけるアドレスラッチの内部構成を示す回路図であり、図１０とは別の形態に構成されたものである。

図１２に示したように、アドレスラッチ８１０＿１’は、同じセルブロックにおいて連続的なデータアクセスが行われる時に対して、アクセス時ごとに活性化される信号である予備ワードライン選択信号ＳＥＬによってオンすると共に、ローデコーダ７００から供給されるデコード信号／ＷＬ０＿Ｄを伝達する伝達ゲートＴ１と、該伝達ゲートＴ１によって伝達された信号をラッチする第１のラッチ用インバータＩ５、Ｉ６と、ローデコーダ７００から供給されるデコード信号／ＷＬ０＿Ｄがゲートに入力され、ソース及びドレインの一方が電源電圧ラインＶＤＤに接続されたＭＯＳトランジスタＭＰ３と、ソース及びドレインの一方がＭＯＳトランジスタＭＰ３のソース及びドレインの他方に接続され、ゲートに物理的セルブロック選択信号／ＣＩＭＰＯＫ＿ＢＬ０が入力されるＭＯＳトランジスタＭＰ４と、ソース及びドレインの一方がＭＯＳトランジスタＭＰ４のソース及びドレインの他方に接続され、他方がグラウンドＶＳＳの間に接続され、ゲートにリセット信号Ｒ＿ＢＬが入力されるＭＯＳトランジスタＭＮ６と、ゲートに予備ワードライン活性化信号ＥＸ＿ＢＬ０が入力され、ソース及びドレインの一方がインバータＩ５の出力端子に接続され、他方がＭＯＳトランジスタＭＰ４のソース及びドレインの他方に接続されたＭＯＳトランジスタＭＰ５と、ＭＯＳトランジスタＭＰ５のソース及びドレインの他方に与えられる信号をラッチする第２のラッチ用インバータＩ７、Ｉ８とを備える。

図１２のアドレスラッチ８１０＿１’の全体的な動作は、図１０のアドレスラッチ８１０＿１と同様であり、動作の説明は省略するが、一つの回路構成のみを用いて、内部制御信号ＩＮＴを生成することなく前述の動作が行われるように構成されている点が図１０のアドレスラッチ８１０＿１と異なることを指摘しておく。

上記に開示された実施の形態はすべての点で例示であって、限定を意図したものではない。本発明の技術的範囲は、上記した実施の形態の説明ではなく、特許請求の範囲の記載によって示され、本発明の技術的範囲内において種々の変更が可能である。

従来技術のメモリ装置を示すブロック図である。図１に示したタグブロックの内部構成を示すブロック図である。図１に示した予備セルブロックテーブルの内部構成を示すブロック図である。図１に示したメモリ装置の動作を示すタイミングチャートである。図２に示したタグブロックにおける一つのタグメモリ（タグテーブル）の内部構成を示すブロック図である。ローデコーダを明示した、図１に示したメモリ装置の内部構成を示す概略的なブロック図である。図１に示したメモリ装置においてデータのアクセスのために入力されるローアドレスをデコードする手順を示す流れ図である。本発明の実施の形態に係るタグブロック付き半導体メモリ装置を示すブロック図である。図８に示したデコーディングアドレスラッチブロックにおける第１のデコーディングアドレスラッチ部の内部構成を示すブロック図である。図９に示した第１のデコーディングアドレスラッチ部におけるアドレスラッチの内部構成を示す回路図である。図８に示したメモリ装置においてデータのアクセスのために入力されるローアドレスをデコードする手順を示す流れ図である。図１０とは別の、図９に示した第１のデコーディングアドレスラッチ部におけるアドレスラッチの内部構成を示す回路図である。

符号の説明

２００予備セルブロックテーブル
４００制御部
７００ローデコーダ
７４０タグブロック
８００デコーディングアドレスラッチブロック
８１０〜８９０第１〜第９デコーディングアドレスラッチ部
１０００セルブロック

Claims

各々が、Ｍ本（Ｍは自然数）のワードラインを有し、入力されるアドレスに対応するＮ個（Ｎは自然数）の単位セルブロック、及びＭ本のワードラインを有する一つの追加的な単位セルブロックを備えて合計（Ｎ＋１）個の単位セルブロックから成るセルブロックと、
（Ｎ＋１）×Ｍ本の前記ワードラインの中から、少なくともいずれか一つのワードラインを予備ワードラインに指定するか否かに関する情報を格納する予備セルブロックテーブルと、
入力される前記アドレスをデコードして、Ｎ個の前記単位セルブロックの何れかに対応する論理的セルブロックアドレスを出力し、且つ、（Ｎ＋１）個の前記単位セルブロックの中から選択された単位セルブロックにおけるＭ本の前記ワードラインの中のいずれかを選択するためのワードライン選択信号を出力するローデコーダと、
Ｎ個の前記単位セルブロックの中のいずれかに対応する前記論理的セルブロックアドレスを、前記ローデコーダからの前記ワードライン選択信号及び前記論理的セルブロックアドレスを用いて、（Ｎ＋１）個の前記単位セルブロックの中のいずれかを選択するための物理的セルブロックアドレスに変換して出力するタグブロックと、
前記ローデコーダによってデコードされて出力された前記ワードライン選択信号に対応するワードラインを、前記物理的セルブロックアドレスに対応する単位セルブロックにおいて活性化するデコーディングアドレスラッチ手段と、
前記物理的セルブロックアドレスによって選択された単位セルブロックにおける１本のワードライン、及び該ワードラインに対する予備ワードラインを活性化するために、前記タグブロック及び前記予備セルブロックテーブルを制御する制御手段とを備え、
前記予備ワードラインが、前記予備セルブロックテーブルから供給される情報によって決定されることを特徴とするタグブロック付き半導体メモリ装置。
前記タグブロックが、
（Ｎ＋１）個の前記単位セルブロックの各々に対応し、各単位セルブロックにおける２５６本のワードラインが何れの論理的セルブロックアドレスに対応するかを示す情報を格納する（Ｎ＋１）個の単位タグメモリを備えることを特徴とする請求項１に記載のタグブロック付き半導体メモリ装置。
前記デコーディングアドレスラッチ手段が、
前記タグブロックにおける（Ｎ＋１）個の前記単位タグメモリの各々に対応する（Ｎ＋１）個の単位デコーディングアドレスラッチ部を備え、
前記単位デコーディングアドレスラッチ部が、
対応する前記単位セルブロックにおけるＭ本の前記ワードラインの各々に対応し、前記物理的セルブロックアドレスに応じて活性化され、前記ローデコーダから供給されるデコード信号を、対応するワードラインを活性化する信号として出力するＭ個のアドレスラッチを備えることを特徴とする請求項２に記載のタグブロック付き半導体メモリ装置。
前記デコーディングアドレスラッチ手段が、
前記タグブロックにおける（Ｎ＋１）個の前記単位タグメモリの各々に対応する（Ｎ＋１）個の単位デコーディングアドレスラッチ部を備え、
前記単位デコーディングアドレスラッチ部が、
対応する前記単位セルブロックにおけるＭ／４本のメインワードラインの各々に対応し、前記物理的セルブロックアドレスに応じて活性化され、前記ローデコーダから供給されるデコード信号を、対応する前記メインワードラインを活性化する信号として出力するＭ／４個のメインワードライン用のアドレスラッチを備えることを特徴とする請求項２に記載のタグブロック付き半導体メモリ装置。
前記アドレスラッチが、
前記ローデコーダから供給される前記デコード信号を、前記タグブロックから供給される前記物理的セルブロックアドレスまたは内部制御信号に応じて、対応するワードラインの活性化信号として出力するノーマルワードライン用ラッチと、
前記ローデコーダから供給される前記デコード信号をラッチし、予備ワードラインの活性化信号に応じて、前記内部制御信号を出力する予備ワードライン用ラッチと
を備えることを特徴とする請求項３に記載のタグブロック付き半導体メモリ装置。
前記ノーマルワードライン用ラッチが、
前記物理的セルブロックアドレスによってオンして前記デコード信号を伝達する切換え部と、
前記切換え部によって伝達された前記デコード信号を伝達するか、または活性化された前記内部制御信号によって対応するワードラインの活性化信号を出力する信号伝達部と
を備えることを特徴とする請求項５に記載のタグブロック付き半導体メモリ装置。
前記ノーマルワードライン用ラッチが、
前記ワードラインの活性化信号の出力を保持するように、出力端子にラッチ手段を更に備えることを特徴とする請求項６に記載のタグブロック付き半導体メモリ装置。
前記信号伝達部が、
ソース及びドレインの一方が電源電圧ラインに接続され、他方に前記切換え部からの信号が入力される第１のＭＯＳトランジスタと、
ソース及びドレインの一方が電源電圧ラインに接続され、他方が前記第１のＭＯＳトランジスタのゲートに接続され、ゲートが前記第１のＭＯＳトランジスタのソース及びドレインの他方に接続された第２のＭＯＳトランジスタと、
ゲートに前記内部制御信号が入力され、ソース及びドレインの一方が前記第１のＭＯＳトランジスタのソース及びドレインの他方に接続された第３のＭＯＳトランジスタと、
ゲートに前記予備ワードラインの活性化信号が入力され、前記第３のＭＯＳトランジスタのソース及びドレインの他方並びにグラウンドとの間に接続された第４のＭＯＳトランジスタと、
ソース及びドレインの一方が前記第２のＭＯＳトランジスタのソース及びドレインの他方に接続され、他方がグラウンドに接続され、ゲートにリセット信号が入力される第５のＭＯＳトランジスタと
を備えることを特徴とする請求項７に記載のタグブロック付き半導体メモリ装置。
前記アドレスラッチが、
対応するセルブロックにおいて連続的なデータアクセスが行われる時にオンし、前記ローデコーダから供給される前記デコード信号を伝達する伝達ゲートと、
前記伝達ゲートによって伝達された信号をラッチする第１のラッチと、
ゲートに前記ローデコーダから供給される前記デコード信号が入力され、ソース及びドレインの一方が電源電圧ラインに接続された第１のＭＯＳトランジスタと、
ソース及びドレインの一方が前記第１のＭＯＳトランジスタのソース及びドレインの他方に接続され、ゲートに前記物理的セルブロックアドレスが入力される第２のＭＯＳトランジスタと、
ソース及びドレインの一方が前記第２のＭＯＳトランジスタのソース及びドレインの他方に接続され、他方がグラウンドに接続され、ゲートにリセット信号が入力される第３のＭＯＳトランジスタと、
ゲートに前記予備ワードラインの活性化信号が入力され、ソース及びドレインの一方が前記ラッチの出力端子に接続され、他方が前記第３のＭＯＳトランジスタのソース及びドレインの一方に接続された第４のＭＯＳトランジスタと、
前記第４のＭＯＳトランジスタのソース及びドレインの他方に与えられる信号をラッチする第２のラッチと
を備えることを特徴とする請求項３に記載のタグブロック付き半導体メモリ装置。