JP3461947B2 - 半導体集積回路及び半導体集積回路の消費電力低減方法 - Google Patents
半導体集積回路及び半導体集積回路の消費電力低減方法Info
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- JP3461947B2 JP3461947B2 JP01718395A JP1718395A JP3461947B2 JP 3461947 B2 JP3461947 B2 JP 3461947B2 JP 01718395 A JP01718395 A JP 01718395A JP 1718395 A JP1718395 A JP 1718395A JP 3461947 B2 JP3461947 B2 JP 3461947B2
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- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
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- Memory System Of A Hierarchy Structure (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路に関
し、特に低消費電力で高速なアドレスの比較をすること
ができる半導体集積回路に関するものである。
し、特に低消費電力で高速なアドレスの比較をすること
ができる半導体集積回路に関するものである。
【０００２】
【従来の技術】半導体集積回路、特にキャッシュメモリ
は、ＣＰＵの処理能力の飛躍的な向上に伴い、その高速
性が要求されている。図３に一般的なキャッシュメモリ
を備えたコンピュータシステム示し、一般的なキャッシ
ュメモリの役割を説明する。このコンピュータシステム
はＣＰＵ２１と、キャッシュメモリ２３と、メインメモ
リ２５とを備えており、これらはアドレスバス３３及び
データバス３５にそれぞれ接続され、各種の入出力を行
う。ＣＰＵ２１が所望のデータを要求した場合に、ま
ず、このデータがキャッシュメモリ２３に格納されてい
るか否かを確認する。この確認には、タグアドレス（そ
のデータが格納されていたメインメモリのアドレス）が
格納されたタグキャッシュ２７にアクセスし、要求され
たアドレスとの比較を比較部２９にて行う。比較が一致
している場合にのみデータキャッシュ３１へのアクセス
を実行する。不一致の場合にはキャッシュの更新とメイ
ンメモリ２５へのアクセスが行われる。
は、ＣＰＵの処理能力の飛躍的な向上に伴い、その高速
性が要求されている。図３に一般的なキャッシュメモリ
を備えたコンピュータシステム示し、一般的なキャッシ
ュメモリの役割を説明する。このコンピュータシステム
はＣＰＵ２１と、キャッシュメモリ２３と、メインメモ
リ２５とを備えており、これらはアドレスバス３３及び
データバス３５にそれぞれ接続され、各種の入出力を行
う。ＣＰＵ２１が所望のデータを要求した場合に、ま
ず、このデータがキャッシュメモリ２３に格納されてい
るか否かを確認する。この確認には、タグアドレス（そ
のデータが格納されていたメインメモリのアドレス）が
格納されたタグキャッシュ２７にアクセスし、要求され
たアドレスとの比較を比較部２９にて行う。比較が一致
している場合にのみデータキャッシュ３１へのアクセス
を実行する。不一致の場合にはキャッシュの更新とメイ
ンメモリ２５へのアクセスが行われる。
【０００３】しかしながら、従来のキャッシュメモリ
は、タグアドレスとブロックフレームアドレスの比較の
際に、連続して２つのアドレスが一致するとき等の場合
であっても入力のタイミングのずれによって比較の動作
（ヒットチェック）を行ってしまう。この例を図５
（ａ）を用いて説明する。ブロックフレームアドレス、
及びタグアドレスが共に低電位（Ｌ）のときにはヒット
信号は一致しているため高電位（Ｈ）の状態になってい
る（図中の状態I ）。ここで、例えばブロックフレーム
アドレス、及びタグアドレスの状態遷移のタイミングが
ずれて、ブロックフレームアドレスが先に状態が遷移し
た場合には、連続して２つのアドレスが一致するときで
も、ヒット信号が不一致の状態を示す低電位（Ｌ）を示
すことになる（図中の状態II）。次に、遅れてタグアド
レスの状態が遷移した場合には再びヒット信号が一致の
状態を示す高電位（Ｈ）を示すことになる（図中の状態
III ）。すなわち、２回のヒットチェックを行なってし
まうことになる。従って、このヒットチェックによる比
較部２９の不必要な動作により消費電力を消費してしま
うという問題点があった。
は、タグアドレスとブロックフレームアドレスの比較の
際に、連続して２つのアドレスが一致するとき等の場合
であっても入力のタイミングのずれによって比較の動作
（ヒットチェック）を行ってしまう。この例を図５
（ａ）を用いて説明する。ブロックフレームアドレス、
及びタグアドレスが共に低電位（Ｌ）のときにはヒット
信号は一致しているため高電位（Ｈ）の状態になってい
る（図中の状態I ）。ここで、例えばブロックフレーム
アドレス、及びタグアドレスの状態遷移のタイミングが
ずれて、ブロックフレームアドレスが先に状態が遷移し
た場合には、連続して２つのアドレスが一致するときで
も、ヒット信号が不一致の状態を示す低電位（Ｌ）を示
すことになる（図中の状態II）。次に、遅れてタグアド
レスの状態が遷移した場合には再びヒット信号が一致の
状態を示す高電位（Ｈ）を示すことになる（図中の状態
III ）。すなわち、２回のヒットチェックを行なってし
まうことになる。従って、このヒットチェックによる比
較部２９の不必要な動作により消費電力を消費してしま
うという問題点があった。
【０００４】そこで、従来からキャッシュメモリは図４
に示す如く構成により上記問題点を回避していた。以
下、この内容を説明する。図示しないＣＰＵが要求した
アドレスの一部（インデックスフレームアドレス）をロ
ーデコーダ１が入力し、所定のタグアドレスが格納され
たタグセルアレイ５を検索する。この検索には、ローデ
コーダ１により該当するワード線３を活性化させ、所定
のタグアドレスをセンスアンプ１５を経由して比較器１
９に出力する。また、この比較器１９はＣＰＵが要求し
たアドレスの他の一部（ブロックフレームアドレス）も
入力し、このブロックフレームアドレスと、出力された
所定のタグアドレスと比較を行う。一致している場合に
は、図示しないデータキャッシュメモリのアクセスを実
行する。また、不一致の場合には、キャッシュの更新と
メインメモリへのアクセスが行われる。
に示す如く構成により上記問題点を回避していた。以
下、この内容を説明する。図示しないＣＰＵが要求した
アドレスの一部（インデックスフレームアドレス）をロ
ーデコーダ１が入力し、所定のタグアドレスが格納され
たタグセルアレイ５を検索する。この検索には、ローデ
コーダ１により該当するワード線３を活性化させ、所定
のタグアドレスをセンスアンプ１５を経由して比較器１
９に出力する。また、この比較器１９はＣＰＵが要求し
たアドレスの他の一部（ブロックフレームアドレス）も
入力し、このブロックフレームアドレスと、出力された
所定のタグアドレスと比較を行う。一致している場合に
は、図示しないデータキャッシュメモリのアクセスを実
行する。また、不一致の場合には、キャッシュの更新と
メインメモリへのアクセスが行われる。
【０００５】ここで、この従来のキャッシュメモリは比
較器１９が動作（活性化）しないようにするために比較
器活性化信号発生回路３７を設け、この比較器活性化信
号発生回路３７が出力する活性化信号により比較動作を
するか否かを決定するようにしていた。この内容を図５
（ｂ）を用いて説明する。図５（ｂ）に示す通り、ブロ
ックフレームアドレス、及びタグアドレスが共に低電位
（Ｌ）のときにはヒット信号は一致しているため高電位
（Ｈ）の状態になっている（図中の状態I ）。ここで、
例えばブロックフレームアドレス、及びタグアドレスの
状態遷移のタイミングがずれて、ブロックフレームアド
レスが先に状態が遷移した場合には、比較器１９が活性
化するのを回避すべく、比較器活性化信号を低電位
（Ｌ）にする。これにより、比較器が活性化されないた
め、ヒット信号には変化が見られない（図中の状態III
）。次に、遅れてタグアドレスの状態が遷移するの
で、結局、非活性化信号が低電位である期間は、 （先に状態遷移するアドレスのマージン（図中の状態I
I））＋（ブロックフレームアドレス、及びタグアドレ
スの状態遷移のタイミングがずれている期間（図中の状
態III ））＋（後に状態遷移するアドレスのマージン
（図中の状態IV））ということになる。以上のように、
タグアドレスとブロックフレームアドレス が変化する期間には、比較器を非活性化させて消費電力
を低減させている。
較器１９が動作（活性化）しないようにするために比較
器活性化信号発生回路３７を設け、この比較器活性化信
号発生回路３７が出力する活性化信号により比較動作を
するか否かを決定するようにしていた。この内容を図５
（ｂ）を用いて説明する。図５（ｂ）に示す通り、ブロ
ックフレームアドレス、及びタグアドレスが共に低電位
（Ｌ）のときにはヒット信号は一致しているため高電位
（Ｈ）の状態になっている（図中の状態I ）。ここで、
例えばブロックフレームアドレス、及びタグアドレスの
状態遷移のタイミングがずれて、ブロックフレームアド
レスが先に状態が遷移した場合には、比較器１９が活性
化するのを回避すべく、比較器活性化信号を低電位
（Ｌ）にする。これにより、比較器が活性化されないた
め、ヒット信号には変化が見られない（図中の状態III
）。次に、遅れてタグアドレスの状態が遷移するの
で、結局、非活性化信号が低電位である期間は、 （先に状態遷移するアドレスのマージン（図中の状態I
I））＋（ブロックフレームアドレス、及びタグアドレ
スの状態遷移のタイミングがずれている期間（図中の状
態III ））＋（後に状態遷移するアドレスのマージン
（図中の状態IV））ということになる。以上のように、
タグアドレスとブロックフレームアドレス が変化する期間には、比較器を非活性化させて消費電力
を低減させている。
【０００６】
【発明が解決しようとする課題】従来のキャッシュメモ
リは、アドレスが変化している期間比較器を非活性化す
ることにより消費電力を低減させているが、前述した後
に状態遷移するアドレスのマージン（図中の状態IV）の
幅の決定については問題がある。即ち、比較器を活性化
するタイミングが早すぎると（図中の状態IVを短くしす
ぎると）消費電力が節約できず、また、活性化するタイ
ミングが遅すぎると（図中の状態IVを長くしすぎると）
ヒットチェックの出力が遅くなってしまい、高速化を図
る妨げとなる。このタイミングは、電源電圧依存性、プ
ロセス依存性、及び温度依存性等を有し、これらが複雑
に関係するため、適当なタイミングマージンを決定する
ことは非常に難しい。特に、セルには微細なトランジス
タを用いているのでプロセスのばらつきに対するタグア
ドレスの読み出し時間のばらつきは、無視できない。従
って、設計段階で予め大きなマージンを取る必要がある
ため、高速化の妨げとなっているのが現状である。
リは、アドレスが変化している期間比較器を非活性化す
ることにより消費電力を低減させているが、前述した後
に状態遷移するアドレスのマージン（図中の状態IV）の
幅の決定については問題がある。即ち、比較器を活性化
するタイミングが早すぎると（図中の状態IVを短くしす
ぎると）消費電力が節約できず、また、活性化するタイ
ミングが遅すぎると（図中の状態IVを長くしすぎると）
ヒットチェックの出力が遅くなってしまい、高速化を図
る妨げとなる。このタイミングは、電源電圧依存性、プ
ロセス依存性、及び温度依存性等を有し、これらが複雑
に関係するため、適当なタイミングマージンを決定する
ことは非常に難しい。特に、セルには微細なトランジス
タを用いているのでプロセスのばらつきに対するタグア
ドレスの読み出し時間のばらつきは、無視できない。従
って、設計段階で予め大きなマージンを取る必要がある
ため、高速化の妨げとなっているのが現状である。
【０００７】本発明は上記事情を鑑みてなされたもので
あり、その目的とするところは、アドレスの比較器を活
性化する信号を必要かつ十分なタイミングマージンで発
生させることにより、低消費電力かつ高速なアドレス比
較をすることができる半導体集積回路及び半導体集積回
路の消費電力低減方法を提供することにある。
あり、その目的とするところは、アドレスの比較器を活
性化する信号を必要かつ十分なタイミングマージンで発
生させることにより、低消費電力かつ高速なアドレス比
較をすることができる半導体集積回路及び半導体集積回
路の消費電力低減方法を提供することにある。
【０００８】
【課題を解決するための手段】上記目的を達成するた
め、本発明に係る半導体集積回路の第１の構成では、タ
グセルアレイに格納されたタグアドレスとブロックフレ
ームアドレスとを比較し、これらのアドレスが一致した
ときにヒット信号を出力する比較器と、前記タグセルア
レイと同時に形成され、前記タグセルアレイの選択動作
と同時にデータを出力するダミーセルとを有し、前記比
較器は、前記ダミーセルが出力するデータの出力タイミ
ングに基づいて、前記タグアドレスのデータとブロック
フレームアドレスのデータとの比較動作を活性化するこ
とを特徴とする。
め、本発明に係る半導体集積回路の第１の構成では、タ
グセルアレイに格納されたタグアドレスとブロックフレ
ームアドレスとを比較し、これらのアドレスが一致した
ときにヒット信号を出力する比較器と、前記タグセルア
レイと同時に形成され、前記タグセルアレイの選択動作
と同時にデータを出力するダミーセルとを有し、前記比
較器は、前記ダミーセルが出力するデータの出力タイミ
ングに基づいて、前記タグアドレスのデータとブロック
フレームアドレスのデータとの比較動作を活性化するこ
とを特徴とする。
【０００９】また、本願発明に係る半導体集積回路の第
２の構成では、要求されたアドレスの一部を入力し、こ
の入力により所定のワード線を活性化させるローデコー
ダと、このローデコーダとワード線により接続され、前
記活性化により所定のタグアドレスを出力するタグセル
アレイと、このタグセルアレイが出力するタグアドレス
とブロックフレームアドレスとを比較する比較器と、前
記タグセルアレイと同時に形成され、所定のワード線の
活性化によりデータの出力を行うダミーセルアレイと、
前記ダミーセルアレイのデータを出力するタイミングに
基づいて、前記タグアドレスのデータとブロックフレー
ムアドレスのデータとの比較動作を活性化させる信号で
ある活性化信号を発生する比較器活性化信号発生器とを
具備し、前記比較器は、前記活性化信号により前記タグ
アドレスとブロックフレームアドレスとの比較動作を活
性化することを特徴とする。
２の構成では、要求されたアドレスの一部を入力し、こ
の入力により所定のワード線を活性化させるローデコー
ダと、このローデコーダとワード線により接続され、前
記活性化により所定のタグアドレスを出力するタグセル
アレイと、このタグセルアレイが出力するタグアドレス
とブロックフレームアドレスとを比較する比較器と、前
記タグセルアレイと同時に形成され、所定のワード線の
活性化によりデータの出力を行うダミーセルアレイと、
前記ダミーセルアレイのデータを出力するタイミングに
基づいて、前記タグアドレスのデータとブロックフレー
ムアドレスのデータとの比較動作を活性化させる信号で
ある活性化信号を発生する比較器活性化信号発生器とを
具備し、前記比較器は、前記活性化信号により前記タグ
アドレスとブロックフレームアドレスとの比較動作を活
性化することを特徴とする。
【００１０】さらに、上記目的を達成するため、本発明
に係る半導体集積回路の消費電力低減方法は、タグセル
アレイに格納されたタグアドレスとブロックフレームア
ドレスとを比較し、これらのアドレスが一致したときに
ヒット信号を出力する比較器を用い、この比較器が行う
比較を活性化信号にて中断することにより半導体集積回
路の消費電力を低減する方法において、前記タグセルア
レイと同時に形成されたダミーセルを設け、このダミー
セルが出力する読み出しデータのタイミングに基づい
て、前記タグアドレスのデータとブロックフレームアド
レスのデータとの比較動作を活性化させる信号である前
記活性化信号を生成し、この生成された前記活性化信号
を用いて前記比較器の前記タグアドレスとブロックフレ
ームアドレスとの比較動作を活性化することを特徴とす
る。
に係る半導体集積回路の消費電力低減方法は、タグセル
アレイに格納されたタグアドレスとブロックフレームア
ドレスとを比較し、これらのアドレスが一致したときに
ヒット信号を出力する比較器を用い、この比較器が行う
比較を活性化信号にて中断することにより半導体集積回
路の消費電力を低減する方法において、前記タグセルア
レイと同時に形成されたダミーセルを設け、このダミー
セルが出力する読み出しデータのタイミングに基づい
て、前記タグアドレスのデータとブロックフレームアド
レスのデータとの比較動作を活性化させる信号である前
記活性化信号を生成し、この生成された前記活性化信号
を用いて前記比較器の前記タグアドレスとブロックフレ
ームアドレスとの比較動作を活性化することを特徴とす
る。
【００１１】
【作用】本発明では、タグアドレスを読み出すときに、
同時にダミーセルのデータも読み出されるようにしてあ
る。このダミーセルは、タグセルアレイの形成時に同時
に形成されているので、タグアドレスの読み出しとほぼ
同じ時間がかかり、その時間の電源電圧依存性、プロセ
スのばらつきに対する依存性も同じである。従って、ダ
ミーセルから読み出したデータを用いて比較器活性化信
号を生成すれば、電源電圧の変動やプロセスのばらつき
があったとしても、タイミングマージンが保存されるこ
とになる。これにより、設計時に、過剰なタイミングマ
ージンを取る必要がなくなり、比較器を活性化・非活性
化することによって起きる比較スピードの低下を抑える
ことができるのである。
同時にダミーセルのデータも読み出されるようにしてあ
る。このダミーセルは、タグセルアレイの形成時に同時
に形成されているので、タグアドレスの読み出しとほぼ
同じ時間がかかり、その時間の電源電圧依存性、プロセ
スのばらつきに対する依存性も同じである。従って、ダ
ミーセルから読み出したデータを用いて比較器活性化信
号を生成すれば、電源電圧の変動やプロセスのばらつき
があったとしても、タイミングマージンが保存されるこ
とになる。これにより、設計時に、過剰なタイミングマ
ージンを取る必要がなくなり、比較器を活性化・非活性
化することによって起きる比較スピードの低下を抑える
ことができるのである。
【００１２】
【実施例】本発明に係る半導体集積回路の実施例を図面
を参照して説明する。まず、図１を用いて説明すること
にする。
を参照して説明する。まず、図１を用いて説明すること
にする。
【００１３】この半導体集積回路は、図示しないＣＰＵ
が要求したアドレスの一部（インデックスフレームアド
レス）を入力し、この入力により所定のワード線を活性
化させるローデコーダ１と、このローデコーダ１とワー
ド線３により接続され、前記活性化により所定のタグア
ドレスを出力するタグセルアレイ５と、このタグセルア
レイ５が出力するタグアドレスとブロックフレームアド
レスとを比較する比較器１９とを備えている。ここで、
本発明に係る半導体集積回路は、更に、タグセルアレイ
５と同一のワード線に接続されたダミーセル１３を備え
ている。従って、ローデコーダ１により所定のワード線
を活性化した場合には、同時にダミーセル１３に格納さ
れたデータも出力できるようにしてある。
が要求したアドレスの一部（インデックスフレームアド
レス）を入力し、この入力により所定のワード線を活性
化させるローデコーダ１と、このローデコーダ１とワー
ド線３により接続され、前記活性化により所定のタグア
ドレスを出力するタグセルアレイ５と、このタグセルア
レイ５が出力するタグアドレスとブロックフレームアド
レスとを比較する比較器１９とを備えている。ここで、
本発明に係る半導体集積回路は、更に、タグセルアレイ
５と同一のワード線に接続されたダミーセル１３を備え
ている。従って、ローデコーダ１により所定のワード線
を活性化した場合には、同時にダミーセル１３に格納さ
れたデータも出力できるようにしてある。
【００１４】ここで、ダミーセル１３は、タグセルアレ
イ５と同一プロセスで作成されているため、タグセルア
レイ５と同様の電源電圧依存性、プロセス依存性、及び
温度依存性を有している。また、本実施例では、図２の
ように読み出すデータを高電位（Ｈ）を出力するように
固定しているものとする。
イ５と同一プロセスで作成されているため、タグセルア
レイ５と同様の電源電圧依存性、プロセス依存性、及び
温度依存性を有している。また、本実施例では、図２の
ように読み出すデータを高電位（Ｈ）を出力するように
固定しているものとする。
【００１５】次に、この半導体集積回路の動作について
説明する。図示しないＣＰＵが要求したアドレスの一部
（インデックスフレームアドレス）をローデコーダ１が
インデックス入力線７より入力し、所定のタグアドレス
が格納されたタグセルアレイ５を検索する。この検索に
は、ローデコーダ１により該当するワード線３を活性化
させ、所定のタグアドレスを読み出し、センスアンプ１
５を経由して比較器１９に出力する。
説明する。図示しないＣＰＵが要求したアドレスの一部
（インデックスフレームアドレス）をローデコーダ１が
インデックス入力線７より入力し、所定のタグアドレス
が格納されたタグセルアレイ５を検索する。この検索に
は、ローデコーダ１により該当するワード線３を活性化
させ、所定のタグアドレスを読み出し、センスアンプ１
５を経由して比較器１９に出力する。
【００１６】ＣＰＵはタグセルアレイ５が出力したタグ
アドレス及びＣＰＵが要求したアドレスの他の一部（ブ
ロックフレームアドレス）を入力し、これらの比較を行
う。比較の結果、一致している場合には、図示しないデ
ータキャッシュメモリのアクセスを実行する。また、不
一致の場合には、キャッシュの更新とメインメモリへの
アクセスが行われる。
アドレス及びＣＰＵが要求したアドレスの他の一部（ブ
ロックフレームアドレス）を入力し、これらの比較を行
う。比較の結果、一致している場合には、図示しないデ
ータキャッシュメモリのアクセスを実行する。また、不
一致の場合には、キャッシュの更新とメインメモリへの
アクセスが行われる。
【００１７】一方、タグセルアレイ５がタグアドレスを
検索する際には、同時にダミーセル１３のデータも読み
出され、比較器活性化信号発生器１７に入力される。比
較器活性化信号発生器１７は、ダミーセル１３の出力タ
イミングを用いて比較器活性化信号を生成し、比較器１
９に出力する。比較器１９は比較器活性化信号により比
較動作を行うか否かを判断する。これにより、ブロック
フレームアドレスとタグアドレスの入力のタイミングの
相違があっても、比較器１９は動作しないため、消費電
力を低減することができる。
検索する際には、同時にダミーセル１３のデータも読み
出され、比較器活性化信号発生器１７に入力される。比
較器活性化信号発生器１７は、ダミーセル１３の出力タ
イミングを用いて比較器活性化信号を生成し、比較器１
９に出力する。比較器１９は比較器活性化信号により比
較動作を行うか否かを判断する。これにより、ブロック
フレームアドレスとタグアドレスの入力のタイミングの
相違があっても、比較器１９は動作しないため、消費電
力を低減することができる。
【００１８】以上のように、ダミーセルから読み出した
データから比較器活性化信号を生成すれば、電源電圧の
変動やプロセスのばらつきがあったとしても、タイミン
グマージンが保存される。これにより、設計時に、過剰
なタイミングマージンを取る必要がなくなり、比較器を
活性化・非活性化することによって起きる比較スピード
の低下を抑えることができる。これにより低消費電力
で、かつ、高速な比較を行なうことが可能となる。
データから比較器活性化信号を生成すれば、電源電圧の
変動やプロセスのばらつきがあったとしても、タイミン
グマージンが保存される。これにより、設計時に、過剰
なタイミングマージンを取る必要がなくなり、比較器を
活性化・非活性化することによって起きる比較スピード
の低下を抑えることができる。これにより低消費電力
で、かつ、高速な比較を行なうことが可能となる。
【００１９】なお、上述した実施例においては、ダミー
セルを同一のワード線により接続したが、他の実施例と
しては、各ワード線を活性化する際に必ず活性化するワ
ード線を設け、そのワード線によりダミーセルを活性化
させるようにして、このダミーセルの出力を比較器活性
化回路に用いてもよい。
セルを同一のワード線により接続したが、他の実施例と
しては、各ワード線を活性化する際に必ず活性化するワ
ード線を設け、そのワード線によりダミーセルを活性化
させるようにして、このダミーセルの出力を比較器活性
化回路に用いてもよい。
【００２０】
【発明の効果】以上説明したように、本発明によれば、
ダミーセルのデータを用いて比較器活性化信号を生成し
ているので、低消費電力で、かつ、高速な比較を行なう
ことができる半導体集積回路を提供することができる。
ダミーセルのデータを用いて比較器活性化信号を生成し
ているので、低消費電力で、かつ、高速な比較を行なう
ことができる半導体集積回路を提供することができる。
【図１】本発明に係る半導体集積回路の平面図を示した
図である。
図である。
【図２】ダミーセルの例を示した図である。
【図３】一般的なコンピュータシステムの動作を説明す
るために用いたブロック図である。
るために用いたブロック図である。
【図４】従来の半導体集積回路を示した図である。
【図５】従来技術のタイミングチャートを説明するため
の図である。
の図である。
１ ローデコーダ
３ ワード線
５ タグセルアレイ
７ インデックス入力線
９ タグアドレス入力線
１１ ブロックアドレス入力線
１３ ダミーセルアレイ
１５ センスアンプ
１７ 比較器活性化信号発生器
１９ 比較器
２１ ＣＰＵ
２３ キャッシュメモリ
２５ メインメモリ
２７ タグキャッシュ
２９ 比較部
３１ データキャッシュ
３３ アドレスバス
３５ データバス
３７ 比較器活性化信号発生回路
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
G06F 12/08
G11C 11/401
G11C 15/00 - 15/04
Claims (3)
- 【請求項１】 タグセルアレイに格納されたタグアドレ
スとブロックフレームアドレスとを比較し、これらのア
ドレスが一致したときにヒット信号を出力する比較器
と、 前記タグセルアレイと同時に形成され、前記タグセルア
レイの選択動作と同時にデータを出力するダミーセルと
を有し、 前記比較器は、前記ダミーセルが出力するデータの出力
タイミングに基づいて、前記タグアドレスのデータとブ
ロックフレームアドレスのデータとの比較動作を活性化
することを特徴とする半導体集積回路。 - 【請求項２】 要求されたアドレスの一部を入力し、こ
の入力により所定のワード線を活性化させるローデコー
ダと、 このローデコーダとワード線により接続され、前記活性
化により所定のタグアドレスを出力するタグセルアレイ
と、 このタグセルアレイが出力するタグアドレスとブロック
フレームアドレスとを比較する比較器と、 前記タグセルアレイと同時に形成され、所定のワード線
の活性化によりデータの出力を行うダミーセルアレイ
と、 前記ダミーセルアレイのデータを出力するタイミングに
基づいて、前記タグアドレスのデータとブロックフレー
ムアドレスのデータとの比較動作を活性化させる信号で
ある活性化信号を発生する比較器活性化信号発生器とを
具備し、 前記比較器は、前記活性化信号により前記タグアドレス
とブロックフレームアドレスとの比較動作を活性化する
ことを特徴とする半導体集積回路。 - 【請求項３】 タグセルアレイに格納されたタグアドレ
スとブロックフレームアドレスとを比較し、これらのア
ドレスが一致したときにヒット信号を出力する比較器を
用い、この比較器が行う比較を活性化信号にて中断する
ことにより半導体集積回路の消費電力を低減する方法に
おいて、 前記タグセルアレイと同時に形成されたダミーセルを設
け、 このダミーセルが出力する読み出しデータのタイミング
に基づいて、前記タグアドレスのデータとブロックフレ
ームアドレスのデータとの比較動作を活性化さ せる信号
である前記活性化信号を生成し、 この生成された前記活性化信号を用いて前記比較器の前
記タグアドレスとブロックフレームアドレスとの比較動
作を活性化することを特徴とする半導体集積回路の消費
電力低減方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01718395A JP3461947B2 (ja) | 1995-02-03 | 1995-02-03 | 半導体集積回路及び半導体集積回路の消費電力低減方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01718395A JP3461947B2 (ja) | 1995-02-03 | 1995-02-03 | 半導体集積回路及び半導体集積回路の消費電力低減方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08212134A JPH08212134A (ja) | 1996-08-20 |
| JP3461947B2 true JP3461947B2 (ja) | 2003-10-27 |
Family
ID=11936839
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01718395A Expired - Fee Related JP3461947B2 (ja) | 1995-02-03 | 1995-02-03 | 半導体集積回路及び半導体集積回路の消費電力低減方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3461947B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100543932B1 (ko) | 2003-04-30 | 2006-01-23 | 주식회사 하이닉스반도체 | 초기화 동작시간이 감소된 태그블럭을 구비하는 반도체 메모리 장치 및 그의 구동방법 |
| KR100522431B1 (ko) | 2003-04-30 | 2005-10-20 | 주식회사 하이닉스반도체 | 리프레쉬 동작이 향상된 고속 데이터 억세스를 위한반도체 메모리 장치 |
| KR100582357B1 (ko) | 2003-12-29 | 2006-05-22 | 주식회사 하이닉스반도체 | 로우디코딩을 효율적으로 할 수 있는 태그블럭을 구비하는반도체 메모리 장치 |
-
1995
- 1995-02-03 JP JP01718395A patent/JP3461947B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH08212134A (ja) | 1996-08-20 |
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