KR930006380B1 - 페이지모드 디램 제어장치 및 방법 - Google Patents

Abstract

내용 없음.

Description

페이지모드 디램 제어장치 및 방법

제1도는 기존의 디램 제어장치 구성 블럭도.

제2도는 상기 제1도의 타이밍도.

제3도는 본 발명의 페이지모드 디램 제어장치 구성을 나타내는 블럭도.

제4도는 상기 제3도의 타이밍도.

제5도는 본 발명의 페이지모드 디램 제어방식의 수행 흐름도.

* 도면의 주요부분에 대한 부호의 설명

23,32 : 주소 분배기 24,29 : 제어기

25,30 : 디램(DRAM), 27 : 래치

28 : 비교기

본 발명은 디램(DRAM)을 메모리로 사용하는 컴퓨터 시스템에서 디램의 페이지모드(page mode) 엑세스 방식을 이용하여 고속의 엑세스를 실현하는 디램 제어장치 및 그 방법에 관한 것이다.

종래의 일반적인 램제어는 랜덤 엑세스 방식을 이용하였는바, 제1도는 종래의 디램 제어장치의 한 예로써, 그 타이밍도를 제2도에 도시하였다. 즉 프로세서(도시되지 않음)가 디램을 엑세스하는 신호인 RAMSEL, 읽어내기 및 쓰기를 나타내는 R/W, 제어신호를 발생시키는 기준 클럭인 CLK가 제어기(24)에 입력되며, 제어기(24)는 주소분배기(MUX)(23) 제어신호인 COLAD, 대램(25) 제어신호인 RAS(Row address strobe), CAS(column address strobe)와 대램 엑세스 완료를 프로세서에 알맞는 TERM 신호를 발생한다.

프로세서가 메모리 엑세스를 제2도의 1의 시점에서 요구할 때 CLK가 "1"로 변하는 시점인 2에서 RAS가 "0"으로 변한다. 이때 COLAD가 "1"이므로 제1도의 주소분배기 (address MUX)(23)에 의해 열주소(row address)가 디램(25)의 주소선에 공급되며 COLAD가 "0"으로 변하는 3의 시점에서 행주소가 디램의 주소선에 공급된다. 1클럭 후인 4의 시점에서 CAS가 "0"으로 변화되며 이때서야 디램(25)의 데이타선에 데이터가 실리게 된다. 디램의 엑세스가 완료되었음을 알려주는 TERM 신로를 5의 시점에 프로세서에 알려주면 6의 시점에서 프로세서의 엑세스 사이클이 끝나게 된다. 엑세스가 끝난 후 바로 8의 시점에서 디램을 다시 엑세스하려고 시도할 경우 제어기는 디램의 RAS 프리차아지(precharge) 시간이 경과한 후 9의 시점에서 RAS를 "0"으로 변화시켜 엑세스를 시작한다. RAS가 "0"으로 변화된 이후부터는 동일한 방법으로 엑세스가 진행되며 단지 읽기의 경우에는 디램으로부터 읽혀진 데이타가 프로세서까지의 전달시간, 또는 패리티 검사 등의 지연을 고려하여 TERM 신호가 쓰기에 비하여 늦게 발생된다.

이와같은 방식은 디램의 랜덤 엑세스 방식을 이용하기 때문에 엑세스 시간이 길며 한번 엑세스 후에 RAS 프리차아지(precharge) 시간만큼 기다린후 다음 엑세스를 해야 하므로 최소 디램 엑세스 주기는 디램의 사이클타임으로 제한된다.

따라서, 종래의 경우 빠른 메모리 엑세스 시간이 요구되는 고성능 프로세서에서는 늦은 엑세스 시간을 가지는 디램에 의한 성능 감소를 극복하기 위해 소용량의 에스램(SRAM)으로 구성된 캐쉬를 사용하기도 한다.

본 발명은 상기 제반 문제점을 배제하기 위해 안출된 것으로서, 기존에 일반적으로 사용되는 랜덤 엑세스방식을 기준으로하여 빠른 엑세스가 장점인 페이지모드 엑세스방식을 혼용할 수 있는 디램 제어신호와 상기 장치를 이용하여 디램 제어를 수행하는 방법을 제공함에 그 목적을 두고 있다.

본 발명은 상기 목적을 달성하기 위해, 디램(DRAM)을 메모리로 사용하는 시스템에서 주소버스의 행주소 및 열주소선에 입력단이 연결되어 있고 출력단은 디램에 연결되어 있는 주소 분배 수단과, 프로세서로부터 디램 엑세스 신호(RAMSEL)와 읽기 및 쓰기 신호(R/W)와 기준 클럭(CLK)을 입력하여 상기 주소 분배 수단 및 디램을 제어하는 제어 수단을 구비하여 고속의 엑세스를 실현한 디램 제어장치에 있어서, 상기의 열주소선에 연결되어 있고 상기 제어수단의 제어신호(RAS)에 따라 열주소를 저장하는 래치수단과, 상기의 열주소선 및 래치수단에 연결되어 이전 열주소와 새로운 열주소를 비교하여 상기 제어수단으로 출력하는 비교수단을 더 구비하여 디램 제어장치를 구성하고, 상기 디램 제어장치를 이용하여 고속의 엑세스를 실현하는 디렘 제어방법에 있어서, 엑세스 시작 시점에서 디램 제어신호 RAS의 값을 체크하는 제1단계, 디램의 주소선에 행주소를 입력시키는 제2단계, 저장된 열주소와 새로 입력된 열주소가 동일한가 판단하는 제3단계, 디램의 데이터선에 데이터가 실리고 디램의 엑세스 완료를 프로세서에 알리는 제4단계에 의해 디램 제어를 수행한다.

이하, 첨부된 제3도 내지 제5도를 참조하여 본 발명을 상세히 설명한다.

랜덤 엑세스 방식은 열(row)주소를 디램의 주소선(address lines)입력하고, RAS(row address strobe)신호를 "1"에서 "0"으로 변화시킨후 행(column)주소를 주소선에 입력한 다음 CAS(Column address strobe) 신호를 "1"에서 "0"으로 변화시키면 해당 주소의 메모리를 엑세스하는 방법으로서 매 엑세스마다 RAS 프리차아지 시간을 RAS를 "1"로 유지해야 하므로 엑세스 사이클타임이 길다.

그러나, 만약 연속된 두 엑세스의 열주소(row address)가 동일할 경우 RAS를 "0"으로 유지하고 주소선에 행주소만을 입력하고 CAS를 "1"에서 "0"으로 변화시켜 디램을 엑세스할 수 있는데 이를 페이지모드 엑세스라 한다. 페이지모드 엑세스 방식은 엑세스 시간이 랜덤 엑세스 방식에 비하여 약 반으로 줄어들며 RAS 프리차아지 시간이 필요 없으므로 사이클타임이 약 3분의 1로 줄어 고속 엑세스가 가능하다. 그러나 연속된 엑세스가 동일한 페이지(열주소)이어야 하는 제약이 있으므로 일반적인 프로세서는 이 방식을 적용할 수 없으며 단지 연속된 주소를 차례로 엑세스하는 비데오용 메모리 등에서 사용된다.

제3도는 본 발명에 의한 디램 제어신호의 개략적인 구성을 나타낸 블럭도로써, 도면에서 32는 주소분배기(Address MUX), 27은 래치, 28은 비교기, 29는 제어기, 30은 디램(DRAM)을 각각 나타낸다. 그리고 입출력되는 각 신호의 타이밍도는 제4도에 도시하였다.

본 발명은 도면에 도시한 바와 같이, 디램 엑세스 신호(RAMSEL)와 읽기 및 쓰기 신호(R/W)와 기준 클럭(CLK)을 입력하여 어드레스 분배기 제어신호(COLAD)와 디램 제어신호(RAS,DAS)와 엑세스 완료신호(TERM)를 발생하는 제어기(29)와, 상기 제어기(29)의 제어신호(COLAD)에 따라 행주소 및 열주소를 입력하여 디램의 주소선에 인가하는 주소분배기(32)와, 상기 제어기(29) 및 주소분배기(32)에 연결되어 있는 디램(30)과 상기 제어기(29)의 제어(RAS)하에 열주소(row address)를 저장하는 래치(27)와, 상기 래치(27)에 저장된 이전의 열주소와 새로운 열주소를 비교하여 상기 제어기(29)으로 출력하는 비교기(28)을 구비하고 있다.

상기한 바와 같이 구성되는 본 발명에서는 연속된 두 엑세스의 열주소가 동일하면 페이지모드 엑세스를 하며 동일하지 않을 경우 랜덤 엑세스를 하도록 하여 평균 엑세스 시간을 감소시키도록 한다. 즉 제1도와 같은 기존의 방식에 제3도와 같이 RAS가 "1"에서 "0"으로 변할 때 열주소를 저장하는 래치(27)와 저장된 이전의 열주소와 새로운 열주소를 비교하는 비교기(28)를 추가하고 비교 결과를 제어기(29)에 입력한다. 제4도와 같이 초기 엑세스는 랜덤 엑세스를 하며 랜덤 엑세스시 마다 열주소가 래치에 저장된다. 랜덤 엑세스가 완료되면 CAS는 "0"에서 "1"로 변화되나 RAS는 "0"으로 유지되며 다음 엑세스가 시작되면 비교기(28)에 의하여 열주소의 변화를 감지하여 제어기(29)로 전달한다. 제어기(29)는 열주소가 변화하면 페이지 모드 엑세스를 할 수 없으므로 RAS를 '1"로 변화시킨 후 RAS 프리차아지 시간 동안 기다린 후 랜덤 엑세스를 하여 디렘을 엑세스하며 열주소가 동일하면 RAS는 "0"으로 유지하면서 CAS만을 "0"으로 변화시켜 페이지모드 엑세스를 수행한 후 CAS를 "1"로 변화시킨다.

제4도에서 초기에 13의 시점에서 디램 엑세스를 시도하면 제2도의 1~6까지의 시간과 동일한 방법으로 엑세스가 진행되며 RAS가 0으로 변화되는 14의 시점에서 래치(27)에 열주소를 저장한다. 15의 시점에서 에게스 사이클이 완료되지만 RAS는 "0"을 그대로 유지하고 있으며 16의 시점에서 다음 엑세스를 시도하면 비교기(28)는 그 시점의 열주소와 이전의 엑세스시(14시점)에서 래치(27)에 저장된 열주조를 비교하여 동일하면 17의 시점에서 CAS를 "0"으로 변화시켜 엑세스를 하게된다. 18의 시점에서 TERM 신호가 발생하여 19의 시점에 엑세스가 완료되므로 빠른시간에 엑세스가 가능하다. 이전의 열주소와 다른 열주소 영역을 20의 시점에서 엑세스하고자 시도하면 비교기 출력(33)이 "1"이 되어 제어기(29)는 21의 시점에서 RAS를 "1"로 변화시킨 다음 RAS 프리차아지 시간을 기다린 후 22의 시점에서 다시 "0"으로 변화시킨 후 랜덤 엑세스를 시도한다.

이와 같은 장치는 엑세스간의 열주소의 변화가 있으면 기존과 동일한 랜덤 엑세스를 실행하며, 열주소의 변화가 없으면 페이지모드 엑세스를 실행하여 고속의 엑세스가 가능하도록 한 것으로 디램을 사용한 컴퓨터 시스템에서 용이하게 성능을 향상시킬 수 있는 방법이다. 이 장치는 디램의 열주소의 변화를 최소화 해야만 페이지모드 엑세스의 비율이 많아져 평균 엑세스시간이 줄어들게 되므로 프로세서 주소선의 하이오더(high order)를 열주소, 로우오더(low order)를 행주소에 할당하여 열주소의 변화를 최소화 한다. 또한 하나의 열주소가 포함하고 있는 영역(페이지)이 넓을수록 렌덤 엑세스의 비율이 적어지므로 집적도가 높은 디램을 사용할수록 평균 엑세스 시간이 줄어든다.

이와 같은 엑세스 방법은 제6도의 흐름도를 통해 더욱 상세하게 설명한다.

우선, 엑세스 시작점에서 RAS가 "1"인지를 검사하여(42) "1"이면 기존의 방식과 동일하게 43-44-45-46-47-48-49를 차례로 진행하는데, 다만 RAS를 "0"으로 변화시키과 동시에 열주소를 저장(45)하며 엑세스 종료시 CAS와 TERM만을 "1"로 변경하고(49) RAS는 "0"상태로 유지하는 점이 다르다. 엑세스시 RAS가 "1"이 아니면 (42) 디램의 주소선에 행주소를 입력하고(50) 이전 엑세스시에 저장된 열주소와 새로 입력된 열주소를 비교하여(51) 동일하지 않으면 열주소와 행주소를 모두 입력하여 메모리 셀을 선택하는 랜덤 엑세스를 해야하므로 RAS를 "1"로 바꾼 후 43-44-45-46-47-48-49를 차례로 수행한다. 저장된 열주소와 새로 입력된 열주소가 동일(51)하면 행주소만을 입력하여(46) 엑세스하는 페이지모드 엑세스를 수행하게 되므로 47-48-49만을 수행하여 엑세스를 완료한다. 따라서 이와같은 페이지모드 엑세스는 43-44-45-46의 과정을 생략하므로 고속의 엑세스가 가능하다.

이와 같은 방법은 엑세스간의 열주소의 변화가 있으면 기존과 동일한 랜덤 엑세스를 실행하며, 열주소의 변화가 없으면 페이지모드 엑세스를 실행하여 고속의 엑세스가 가능하도록 한 것으로 디램을 사용한 컴퓨터 시스템에서 용이하게 성능을 향상시킬 수 있는 방법이다.

상술한 바와 같은 본 발명은 디램(DRAM)을 사용하는 모든 시스템에 적용할 수 있으며, 엑세스 시간을 크게 단축시켜 시스템의 성능을 향상시키는 효과를 갖는다.

Claims (9)

1. 디램(DRAM)을 메모리로 사용하는 시스템에서 주소버스의 행주소 및 열주소선에 입력단이 연결되어 있고 그 출력단은 디램(30)에 연결되어 있는 주소 분배 수단(32)과, 프로세서로부터 디램 엑세스 신호(RAMSEL)와 읽기 및 쓰기 신호(R/W)와 기준 클럭(CLK)을 입력하여 상기 주소 분배 수단(32) 및 디램(30)을 제어하는 제어 수단(29)을 구비하여 고속의 엑세스를 실현하는 디램 제어장치에 있어서, 상기의 열주소선에 연결되어 있고, 상기 제어수단(29)의 제어신호(RAS)에 따라 열주소를 저장하는 래치수단(27) ; 및 상기의 열주소선 및 래치수단(27)에 연결되어 이전 열주소와 새로운 열주소를 비교하여 상기 제어수단(29)으로 출력하는 비교수단(28) ; 을 더 포함하고 있는 것을 특징으로 하는 페이지모드 디램 제어장치.
2. 제1항에 있어서, 상기 주소 버스(Address Bus)는 하이오드(High Order) 영역을 열주소에 할당하고, 로우오더(Low Order) 영역을 행주소에 할당하여 열주소의 변화가 최소화되도록 연결 구성되는 것을 특징으로 하는 페이지모드 디램 제어장치.
3. 제2항에 있어서, 상기 제어수단(29)은 엑세스가 시작된 시점에서 RAS가 "1"일 때, RAS→COLAD→CAS→TERM의 순서대로 "0"으로 변화시키고, 엑세스가 완료된 후 상기 CAS 및 TERM 신호를 "1"로 변화시키도록 연결 구성된 것을 특징으로 하는 페이지모드 디램 제어장치.
4. 제2항에 있어서, 상기 제어수단(29)은 엑세스가 시작된 시점에서 RAS가 "0"일 때 상기 비교수단(28)의 비교결과가 동일하면 CAS 및 TERM 신호를 "1"로 변화시켜 페이지 모드 엑세스를 실행하도록 연결 구성된 것을 특징으로 하는 페이지모드 디램 제어장치.
5. 제2항에 있어서, 상기 제어수단(29)은 엑세스가 시작된 시점에서 RAS가 "0"일 때 상기 비교수단(28)의 비교결과가 동일하지 않으면 RAS를 "1"로 변화 시키고 RAS 프리차아지 시간이 경과된 후, RAS→CAS→TERM의 순서대로 "0"으로 변화시키고, 엑세스가 완료된 후 상기 CAS 및 TERM 신호를 "1"로 변화시켜 랜덤 엑세스를 실행하도록 연결 구성된 것을 특징으로 하는 페이지모드 디램 제어장치.
6. 주소버스의 행주소선 및 열주소선이 입력단에 연결되고 출력단은 디램(30)에 연결된 주소분배수단(32), 상기 주소분배 수단(32) 및 디램(30)을 제어하는 제어수단(29), 상기 열주소선에 연결되어 있고 제어수단(29)의 제어하에 열주소를 저장하는 래치수단(27), 및 상기의 열주소선 및 래치수단(27)에 연결되어 이전의 열주소와 새로운 열주소를 비교하여 상기 제어수단(29)으로 출력하는 비교수단(28)을 구비하고 있는 장치에서 고속의 엑세스를 실현하는 디램 제어방법에 있어서 ; 엑세스 시작 시점에서 디램 제어신호 RAS의 값을 체크하는(42) 제1단계, 디램의 주소선에 행주소를 입력시키는(50) 제2단계, 저장된 열주소와 새로 입력된 열주소가 동일한가 판단하는(51) 제3단계, 디램의 데이타선에 데이타가 실리고(47) 디램의 엑세스 완료를 프로세서로 알리는(48) 제4단계에 의해 수행됨을 특징으로 하는 디램 제어방법.
7. 제6항에 있어서, 상기 제1단계의 디램 제어신호 RAS가 "1"일때는 열주소 및 행주소를 디램의 주소선에 모두 입력하여 해당주소의 메모리를 엑세스하는 랜덤 엑세스를 수행하는 것을 특징으로 하는 디램 제어방법.
8. 제6항에 있어서, 상기 제3단계의 열주소가 동일하지 않을 때 디램의 주소선에 열주소를 입력 저장시킨 후(43,44,45) 행주소를 입력시키는(46) 단계를 더 포함함을 특징으로 하는 디램 제어방법.
9. 제6항에 있어서, 상기 제4단계의 수행 후 디램 제어신호 CAS 및 엑세스 완료신호 TERM만을 "1"로 변화시키는(49) 제5단계를 더 포함함을 특징으로 하는 디램 제어방법.