JPH05282859A - メモリ集積回路 - Google Patents
メモリ集積回路Info
- Publication number
- JPH05282859A JPH05282859A JP4032455A JP3245592A JPH05282859A JP H05282859 A JPH05282859 A JP H05282859A JP 4032455 A JP4032455 A JP 4032455A JP 3245592 A JP3245592 A JP 3245592A JP H05282859 A JPH05282859 A JP H05282859A
- Authority
- JP
- Japan
- Prior art keywords
- address
- burst transfer
- signal
- burst
- dynamic ram
- Prior art date
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- Withdrawn
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Abstract
(57)【要約】
【構成】ＢＵＲＳＴの否定値の信号が外部より入力され
ると、デバイス内部で生成したアドレス２がセレクタに
より選択され、内部アドレスバス３へ出力される。 【効果】アドレス生成・制御用の回路なくしてバースト
転送できる。
ると、デバイス内部で生成したアドレス２がセレクタに
より選択され、内部アドレスバス３へ出力される。 【効果】アドレス生成・制御用の回路なくしてバースト
転送できる。
Description
【０００１】
【産業上の利用分野】本発明は、コンピュータシステム
におけるメモリ集積回路に関し、特にダイナミックラム
に関する。
におけるメモリ集積回路に関し、特にダイナミックラム
に関する。
【０００２】
【従来の技術】従来のランダムアクセスメモリは、その
制御方法によって、スタティックラム，ダイナミックラ
ム，に大別され、さらにその記憶容量及びデータのビッ
ト数により細別されるが、その基本構成要素は、アドレ
ス信号，アドレス又はデータの入出力制御信号，データ
信号である。
制御方法によって、スタティックラム，ダイナミックラ
ム，に大別され、さらにその記憶容量及びデータのビッ
ト数により細別されるが、その基本構成要素は、アドレ
ス信号，アドレス又はデータの入出力制御信号，データ
信号である。
【０００３】図３にダイナミックラムの構成の一例を簡
単なブロック図で示す。このメモリにデータを書き込む
場合もしくはメモリからデータを読み出す場合には、適
切なタイミングで図に示すＲＡＳ，ＣＡＳ，ＷＥの否定
値の各信号を入力すると共に、適切なタイミングで必ず
アドレスも入力する必要がある。
単なブロック図で示す。このメモリにデータを書き込む
場合もしくはメモリからデータを読み出す場合には、適
切なタイミングで図に示すＲＡＳ，ＣＡＳ，ＷＥの否定
値の各信号を入力すると共に、適切なタイミングで必ず
アドレスも入力する必要がある。
【０００４】又、高速にデータを入出力する手段とし
て、ページモード，スタティックカラムモード，ニブル
モードを持つダイナミックラムがある。
て、ページモード，スタティックカラムモード，ニブル
モードを持つダイナミックラムがある。
【０００５】ダイナミックラムでは、アドレスをロウア
ドレスとカラムアドレスの２回に分けて入力する必要が
ある。
ドレスとカラムアドレスの２回に分けて入力する必要が
ある。
【０００６】ページモード，スタティックカラムモード
の場合には、同一ページ内（ロウアドレスが同じ）の連
続アクセスでは、カラムアドレスの入力のみでデータの
入出力を可能とすることにより高速アクセスを実現して
いる。
の場合には、同一ページ内（ロウアドレスが同じ）の連
続アクセスでは、カラムアドレスの入力のみでデータの
入出力を可能とすることにより高速アクセスを実現して
いる。
【０００７】又、ニブルモードの場合は、アドレスの連
続するデータのアクセスにおいて初期アドレスの設定の
みで続くアドレスの入力は必要としないことにより高速
アクセスを可能としている。しかしこれは連続する４デ
ータという制限がある。
続するデータのアクセスにおいて初期アドレスの設定の
みで続くアドレスの入力は必要としないことにより高速
アクセスを可能としている。しかしこれは連続する４デ
ータという制限がある。
【０００８】
【発明が解決しようとする課題】従来のページモード、
又はスタティックカラムモードをサポートするダイナミ
ックラムを用いて、バースト転送を実現しようとした場
合には、バースト転送用のアドレス生成，タイミング制
御回路が必要になり、ニブルモードをサポートするダイ
ナミックラムを用いた場合には、バースト転送のデータ
数が４と制限されてしまい大量データの高速転送ができ
ないという問題点があった。
又はスタティックカラムモードをサポートするダイナミ
ックラムを用いて、バースト転送を実現しようとした場
合には、バースト転送用のアドレス生成，タイミング制
御回路が必要になり、ニブルモードをサポートするダイ
ナミックラムを用いた場合には、バースト転送のデータ
数が４と制限されてしまい大量データの高速転送ができ
ないという問題点があった。
【０００９】
【課題を解決するための手段】本ダイナミックラムは、
従来のダイナミックラムが有しているＲＡＳ，ＣＡＳ，
ＷＥのメモリ制御信号に加え、バースト転送を示すＢＵ
ＲＳＴ信号と、デバイス内部にバースト転送時のアドレ
ス生成回路を備えている。
従来のダイナミックラムが有しているＲＡＳ，ＣＡＳ，
ＷＥのメモリ制御信号に加え、バースト転送を示すＢＵ
ＲＳＴ信号と、デバイス内部にバースト転送時のアドレ
ス生成回路を備えている。
【００１０】
【実施例】次に本発明について図面を参照して説明す
る。
る。
【００１１】図１は、本発明の一実施例をブロック図で
示したものである。
示したものである。
【００１２】通常のメモリアクセス時には、入力された
アドレス信号がデバイス内部のアドレスバス３に直接出
力されるが、図中のＢＵＲＳＴの否定値の信号が外部よ
り入力されるとデバイス内部で生成したアドレス２がセ
レクタにより選択され、内部アドレスバス３へ出力され
る。これによりバースト転送実施時には、外部からのア
ドレス入力の必要はなくなる。
アドレス信号がデバイス内部のアドレスバス３に直接出
力されるが、図中のＢＵＲＳＴの否定値の信号が外部よ
り入力されるとデバイス内部で生成したアドレス２がセ
レクタにより選択され、内部アドレスバス３へ出力され
る。これによりバースト転送実施時には、外部からのア
ドレス入力の必要はなくなる。
【００１３】バースト転送時にはページモードアクセス
となる、カラムアドレスのみ変化する。
となる、カラムアドレスのみ変化する。
【００１４】アドレス生成回路（アドレスカウンタ）に
対する初期アドレスのロードは図２に示す４の区間すな
わち、ＢＵＲＳＴの否定値信号をアクティブロウとした
場合にその立下りエッジで完了する。カラムアドレスの
ホールドタイム及びアドレスカウンタに初期値をロード
する際のセットアップタイムを確保するようＢＵＲＳＴ
の否定値の信号は、最初のＣＡＳの否定値の信号がアク
ティブ（Ｌｏｗ）となった後にアクティブにされなけれ
ばならない。以降、バースト転送時のアドレスのカウン
トアップは、図２に示すように、ＣＡＳの否定値の信号
の立上りエッジで行われる。アドレスカウンタとして
は、ｎ本のアドレス入力信号に対して、ｎビットの２進
カウンタが必要となる。又、アドレスカウンタのキャリ
ーが上った時点で次のアクセスはページミスアクセスと
なることを利用して、このキャリー信号を外部に出力し
ておけは、外部でのアオレスコンパレータ回路を必要と
せずに、バースト転送時のページミスアクセスを知るこ
とも可能となる。
対する初期アドレスのロードは図２に示す４の区間すな
わち、ＢＵＲＳＴの否定値信号をアクティブロウとした
場合にその立下りエッジで完了する。カラムアドレスの
ホールドタイム及びアドレスカウンタに初期値をロード
する際のセットアップタイムを確保するようＢＵＲＳＴ
の否定値の信号は、最初のＣＡＳの否定値の信号がアク
ティブ（Ｌｏｗ）となった後にアクティブにされなけれ
ばならない。以降、バースト転送時のアドレスのカウン
トアップは、図２に示すように、ＣＡＳの否定値の信号
の立上りエッジで行われる。アドレスカウンタとして
は、ｎ本のアドレス入力信号に対して、ｎビットの２進
カウンタが必要となる。又、アドレスカウンタのキャリ
ーが上った時点で次のアクセスはページミスアクセスと
なることを利用して、このキャリー信号を外部に出力し
ておけは、外部でのアオレスコンパレータ回路を必要と
せずに、バースト転送時のページミスアクセスを知るこ
とも可能となる。
【００１５】
【発明の効果】以上説明したように本発明はダイナミッ
クラムにバースト転送を示す信号とアドレスカウンタを
備えることにより、バースト転送時のアドレス入力が不
要となる為、アドレス生成・制御用の回路なくしてバー
スト転送を可能とする効果がある。
クラムにバースト転送を示す信号とアドレスカウンタを
備えることにより、バースト転送時のアドレス入力が不
要となる為、アドレス生成・制御用の回路なくしてバー
スト転送を可能とする効果がある。
【図１】本発明の一実施例のブロック図である。
【図２】バースト転送時のアドレス生成タイミングを示
す図である。
す図である。
【図３】従来のダイナミックラムの内部ブロック図であ
る。
る。
【符号の説明】 ２ アドレス ３ アドレスバス
Claims (1)
- 【請求項１】 データ記憶装置の一種であり、アドレス
信号とアドレス及びデータの入出力を制御する為の制御
信号を入力することにより、データの入出力が可能とな
るランダムアクセスメモリにおいて、連続するアドレス
のデータを連続して入力、又は出力する場合（以後この
ような転送をバースト転送と呼ぶ）に、それを示す信号
と、アドレスカウンタを備えることを特徴とすメモリ集
積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4032455A JPH05282859A (ja) | 1992-02-20 | 1992-02-20 | メモリ集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4032455A JPH05282859A (ja) | 1992-02-20 | 1992-02-20 | メモリ集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05282859A true JPH05282859A (ja) | 1993-10-29 |
Family
ID=12359451
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4032455A Withdrawn JPH05282859A (ja) | 1992-02-20 | 1992-02-20 | メモリ集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05282859A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08195077A (ja) * | 1995-01-17 | 1996-07-30 | Internatl Business Mach Corp <Ibm> | Ｄｒａｍの転送方式 |
| US6401186B1 (en) | 1996-07-03 | 2002-06-04 | Micron Technology, Inc. | Continuous burst memory which anticipates a next requested start address |
-
1992
- 1992-02-20 JP JP4032455A patent/JPH05282859A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08195077A (ja) * | 1995-01-17 | 1996-07-30 | Internatl Business Mach Corp <Ibm> | Ｄｒａｍの転送方式 |
| US6401186B1 (en) | 1996-07-03 | 2002-06-04 | Micron Technology, Inc. | Continuous burst memory which anticipates a next requested start address |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990518 |