KR0161471B1 - 디램의 페이지모드 동작방법 - Google Patents
디램의 페이지모드 동작방법 Download PDFInfo
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Abstract
본 발명은 페이지모드를 지원하는 DRAM의 리드/라이트 동작방법에 관한 것으로, DRAM에서 리플레쉬 및 페이지모드 리드동작을 수행하기 위한 방법에 있어서, 카스-비포-라스(-BEFORE-)리플레쉬 사이클을 수행하기 위하여신호를 로우로 한 후신호를 로우로 하는 제1과정; 상기 제1과정의신호를 하강엣지에 따라 로우어드레스를 래치하는 제2과정; 상기 리플레쉬 사이클이 완료된 후신호를 사이클하고, 상기 사이클되는신호에 따라 칼럼어드레스를 래치하는 제3과정; 및 리드인에이블 상태에서, 상기 래치된 로우어드레스 및 칼럼어드레스에 따라 메모리셀에 저장된 데이타를 리드하는 제4과정을 포함함을 특징으로 한다.
본 발명에 의하면, DRAM에서 리플레쉬 동작시 로우어드레스를 래치함으로써, 리플레쉬 사이클 이후에 연속되는 페이지모드의 리드사이클 또는 라이트사이클에서 그 억세스시간을 감소시킬 수 있는 잇점이 있다.
Description
제1도는 종래의 기술에 의한 DRAM에서의 리플레쉬와 리드억세스를 연속으로 하는 경우의 타이밍도.
제2도는 본 발명에 의한 DRAM에서의 리플레쉬와 연속적인 리드사이클의 타이밍도.
제3도는 본 발명에 의한 DRAM에서의 리플레쉬와 연속적인 라이트사이클의 타이밍도.
제4a도는 DRAM의 페이지모드에서의 리드사이클을 도시한 타이밍도.
제4b도는 DRAM의 페이지모드에서의 라이트사이클을 도시한 타이밍도.
본 발명은 DRAM(Dynamic Random Access Memory)에 관한 것으로, 특히 페이지모드(Page Mode)를 지원하는 DRAM의 리드/라이트 동작방법에 관한 것이다.
리플레쉬(reflesh)를 필요로하는 기억소자인 DRAM에서 억세스시간을 최소화하기 위한 방법으로 페이지모드를 지원하는 페이지모드 DRAM이 있다.
이러한 페이지모드 DRAM의 경우, 그 리플레쉬를 수행하는 방법으로 라스-온리(RAS-only) 리플레쉬, 카스-비포-라스(CAS-before-RAS) 리플레쉬, 그리고 히든(Hidden) 리플레쉬 등이 있다. 이 방법들은 보다 빠른 리플레쉬를 위하여 개선되어 왔으며, 그에 따라 DRAM을 사용하는 시스템의 성능을 향상시킬 수 있다.
예를 들어 DRAM에서 페이지모드로 동작 중에 리플레쉬가 필요한 경우, 리플레쉬 동작을 위한 고유의 시간이 필요하고, 또한 리플레쉬가 끝난 후 다시 로우어드레스 스트로브(Row Address Strobe; RAS)에 의하여 로우어드레스를 억세스하기까지의 지연시간 등으로 인한여 계속적인 페이지모드 동작이 이루어지지 않는다.
즉, 종래의 리플레쉬 방법들은 리플레쉬 동작을 위한 고유의 시간을 감소시키기 위한 방법으로 개선되어 왔으나, 리플레쉬 동작 이후에 페이지모드로 데이타 리드/라이트동작을 연속적으로 수행할 수 있도록 하여 데이타 억세스에 필요한 지연 시간을 줄일 수 있는 방법이 요구된다.
본 발명의 목적은 DRAM에서 리플레쉬 동작 이후에 페이지모드로 데이터 리드 동작을 연속적으로 수행하기 위한 DRAM의 페이지모드 리드동작방법을 제공하는데 있다.
본 발명의 다른 목적은 DRAM에서 리플레쉬 동작 이후에 페이지모드로 데이타 라이트동작을 연속적으로 수행하기 위한 DRAM의 페이지모드 라이트동작방법을 제공하는데 있다.
상기의 목적을 달성하기 위한 본 발명에 의한 DRAM의 리드동작방법은,
DRAM에서 리플레쉬 및 페이지모드 리드동작을 수행하기 위한 방법에 있어서, 카스-비포-라스(-BEFORE-) 리플레쉬 사이클을 수행하기 위하여신호를 로우로 한 후신호를 로우로 하는 제1과정; 상기 제1과정의신호의 하강엣지에 따라 로우어드레스를 래치하는 제2과정; 상기 리플레쉬 사이클이 완료된 후신호를 사이클하고, 상기 사이클되는신호에 따라 칼럼어드레스를 래치하는 제3과정; 및 리드인에이블 상태에서, 상기 래치된 로우어드레스 및 칼럼어드레스에 따라 메모리셀에 저장된 데이타를 리드하는 제4과정을 포함함을 특징으로 한다.
상기의 다른 목적을 달성하기 위한 본 발명에 의한 DRAM의 리드동작방법은,
DRAM에서 리플레쉬 및 페이지모드 라이트동작을 수행하기 위한 방법에 있어서, 카스-비포-라스(-BEFORE-) 리플레쉬 사이클을 수행하기 위하여신호를 로우로 한 후신호를 로우로 하는 제1과정; 상기 제1과정의신호의 하강엣지에 따라 로우어드레스를 래치하는 제2과정; 상기 리플레쉬 사이클이 완료된 후신호를 사이클하고, 상기 사이클되는신호에 따라 칼럼어드레스를 래치하는 제3과정; 및 라이트인에이블 상태에서, 상기 래치된 로우어드레스 및 칼럼어드레스에 따라 입력데이타를 메모리셀에 라이트하는 제4과정을 포함함을 특징으로 한다.
이하, 첨부한 도면을 참조하여, 본 발명을 더욱 자세하게 설명하고자 한다.
제4a도는 DRAM의 페이지모드에서의 리드사이클을 도시한 타이밍도를, 그리고 제4b도는 DRAM의 페이지모드에서의 라이트사이클을 도시한 타이밍도를 도시한 도면이다. 도면에서는 로우어드레스 스트로브,는 칼럼어드레스 스트로브, A는 어드레스, Q는 출력데이타, D는 입력데이타, 그리고는 라이트인에이블신호를 나타낸다. 이러한 타이밍도는 DRAM에 관한 데이타북이나 참고서적에 일반적으로 개시되어 있다.
리드사이클은/사이클동안 라이트인에이블이 하이를 유지함에 의하여 수행된다. 그 억세스시간은신호의 하강엣지(Falling edge)에 따라 규정되며, 또한신호의 하강엣지에도 의존한다.
라이트사이클은 입력데이타 D가및신호의 하강엣지에서 또는 그 전에 유효할 때 수행된다. 이러한 라이트사이클에는 얼리 라이트(early write) 사이클, 레이트 라이트(late write) 사이클, 리도-모디파이-라이트(read-modify-write) 사이클 등이 있다.
페이지모드는 하나의 선택된 로우 내에서 모든 메모리셀에 대하여 빠른 속도로 리드, 라이트 또는 리드-모디파이-라이트 억세스를 수행할 수 있도록 한다. 페이지모드 사이클은 정상적인 사이클로 시작한다. 그런 다음,신호가 로우어드레스를 유지하기 위하여 로우를 유지하고 있는 상태에서신호는 추가의 칼럼어드레스를 스트로브하기 위하여 사이클된다. 그럼으로써 동일한 페이지에 대한 연속적인 로우어드레스를 설정하고 스트로브하는 시간이 불필요하게 된다.
제1도는 종래의 기술에 의한 DRAM에서의 리플레쉬와 리드억세스를 연속으로 하는 경우의 타이밍도를 도시한 도면으로, 페이지모드 DRAM에서 카스-비포-라스(-BEFORE-)를 이용한 히든 리플레쉬 방법으로 리플레쉬하는 경우, 그 리플레쉬 동작 이후에 계속되는 리드사이클을 도시한 것이다. 도면에서는 로우어드레스 스트로브,는 칼럼어드레스 스트로브, A는 어드레스, 그리고는 라이트인에이블신호, 그리고 Q는 출력데이타를 나타낸다.
먼저 DRAM에서의 리플레쉬 동작에 대하여 살펴본다. DRAM에서 데이타는 각 메모리셀에 있는 작은 커패시터에 저장되며, 그 데이타는 일정 시간이 지나면 누설된다. 따라서 그 데이타를 유지하기 위해서는 소정 시간마다 리플레쉬를 수행하여야 한다. 이러한 리플레쉬 방법으로는 라스-온리(-Only) 리플레쉬, 카스-비포-라스(-BEFORE-) 리플레쉬, 히든(Hidden) 리플레쉬 등이 있다.
라스-온리(-Only) 리플레쉬는 리플레쉬를 수행시키는 가장 일반적인 방법으로,신호가 하이로 유지되는 상태에서신호로 로우어드레스를 스트로브하여 수행되며, 각 로우어드레스에 대하여 모두 반복되어야 한다. 카스-비포-라스(-BEFORE-) 리플레쉬는 외부 리플레쉬 어드레스가 필요없는 방법으로,신호가 로우로 되기 전에신호가 소정의 셋업시간 동안 로우를 유지하면 리플레쉬회로가 인에이블되고 내부 리플레쉬 동작이 자동적으로 수행된다. 히든(Hidden) 리플레쉬는액티브시간을 연장하고신호를 사이클함에 의하여 출력에서 가장 최근에 유효한 데이타를 유지하면서 수행되는 것으로, 리플레쉬 로우어드레스는 칩내의 리플레쉬 어드레스 카운터에 의하여 제공된다.
제1도에서 리플레쉬 동작을 수행한 후 연속되는 리드사이클을 시작하기 위해서는 ㉮ 시점에서 ㉯ 시점까지의 시간(tRAS0+tRP+tRCD)이 소요됨을 알 수 있다. 본 발명은 이러한 지연시간을 줄이는 것을 목적으로 하며, 본 발명에 의한 리드/라이트 동작은 제2도 및 제3도를 통하여 설명되며, 제1도에 도시된 종래의 기술과 비교하여 그 효과를 설명한다.
제2도는 본 발명에 의한 DRAM에서의 리플레쉬와 연속적인 리드사이클의 타이밍도를 도시한 도면이다. 도면에서는 로우어드레스 스트로브,는 칼럼어드레스 스트로브, A는 어드레스, 그리고는 라이트인에이블신호, 그리고 Q는 출력데이타를 나타낸다.
-BEFORE-리플레쉬 사이클은신호를 로우로 한 후신호를 로우로 함으로써 수행되며, 그 리플레쉬 어드레스는 내부 리플레쉬 어드레스 카운터에서 발생되며 별도의 외부 입력이 필요없다.
이때로우신호에 따라 로우어드레스를 래치하고, 리플레쉬 동작이 끝난 후신호를 사이클(하이로 한 후 다시 로우)하여로우신호에 따라 칼럼어드레스를 래치한다.신호가 하이인 상태에서 래치된 로우어드레스 및 칼럼어드레스에 따라 메모리셀에 저장된 데이타를 리드하여 출력 Q를 발생한다.
이러한 동작을 수행시키기 위해서는신호의 모든 하강엣지에서 로우어드레스를 래치하고, 리플레쉬 동작이 끝난 후 ㉰ 시점에서 래치된 로우어드레스를 사용하여 로우를 선택하여 CAS 프리차지(Precharge) 시간이 지난 후 페이지모드 동작을 실행하게 된다.
본 발명은 페이지모드 DRAM에서 카스-비포-라스를 이용한 히든 리플레쉬 방법을 개선한 것으로, 그 리플레쉬 동작 이후에 계속되는 리드사이클은 제1도에 도시된 종래의 방법에 비하여 그 성능이 향상됨을 볼 수 있다.
즉, 본 발명은 리플레쉬까지의 사이클(㉰ 시점까지)은 종래(제1도의 ㉮ 시점까지)와 같으나, 종래에는 제1도의 ㉮ 시점에서 로우어드레스를 스트로브하지 않는 반면에 본 발명에서는 제2도의 ㉰ 시점에서 로우어드레스를 스트로브함으로써, 리플레쉬 사이클 이후에 연속되는 리드사이클에서 그 억세스시간을 감소시킬 수 있다.
예를 들어 60ns DRAM의 경우, 제1도에서 ㉮ 시점에서 ㉯ 시점까지의 시간(tRAS+tRP+tRCD)은 최소 60ns+40ns+20ns인 반면에, 제2도에서 ㉰ 시점에서 ㉱ 시점까지의 시간(tCHR'+tCP)은 최소 10ns+10ns로 되어, 리드사이클이 시작되기까지의 지연시간을 크게 줄일 수 있다.
제3도는 본 발명에 의한 DRAM에서의 리플레쉬와 연속적인 라이트사이클의 타이밍도를 도시한 도면이다. 도면에서는 로우어드레스 스트로브,는 칼럼어드레스 스트로브, A는 어드레스,는 라이트인에이블신호, D는 입력데이타, 그리고 Q는 출력데이타를 나타낸다.
-BEFORE-리플레쉬 사이클은신호를 로우로 한후신호를 로우로 함으로써 수행된다. 이때로우신호에 따라 로우어드레스를 래치하고, 리플레쉬 동작이 끝난 후신호를 사이클(하이로 한 후 다시 로우)하여신호에 따라 칼럼어드레스를 래치한다.신호가 로우인 상태에서 래치된 로우어드레스 및 칼럼어드레스에 따라 입력데이타 D를 메모리셀에 라이트한다.
이러한 리플레쉬 및 라이트사이클에 의한 효과는 제2도를 통하여 설명한 것과 유사하므로, 그 자세한 설명은 생략한다.
따라서, 본 발명에 의하면, DRAM에서 리플레쉬 동작시 로우어드레스를 래치함으로써, 리플레쉬 사이클 이후에 연속되는 페이지모드의 리드사이클 또는 라이트사이클에서 그 억세스시간을 감소시킬 수 있는 잇점이 있다.
본 발명은 상기의 실시예에 한정되지 않으며, 많은 변형들이 본 발명이 속한 기술 분야에서 통상의 지식을 가진 자에 의해 가능함은 명백하다.
Claims (2)
- DRAM에서 리플레쉬 및 페이지모드 리드동작을 수행하기 위한 방법에 있어서, 카스-비포-라스(-BEFORE-) 리플레쉬 사이클을 수행하기 위하여신호를 로우로 한 후신호를 로우로 하는 제1과정; 상기 제1과정의신호의 하강엣지에 따라 로우어드레스를 래치하는 제2과정; 상기 리플레쉬 사이클이 완료된 후신호를 사이클하고, 상기 사이클되는신호에 따라 칼럼어드레스를 래치하는 제3과정; 및 리드인에이블 상태에서, 상기 래치된 로우어드레스 및 칼럼어드레스에 따라 메모리셀에 저장된 데이타를 리드하는 제4과정을 포함함을 특징으로 하는 DRAM의 리드동작방법.
- DRAM에서 리플레쉬 및 페이지모드 라이트동작을 수행하기 위한 방법에 있어서, 카스-비포-라스(-BEFORE-) 리플레쉬 사이클을 수행하기 위하여신호를 로우로 한 후신호를 로우로 하는 제1과정; 상기 제1과정의신호의 하강엣지에 따라 로우어드레스를 래치하는 제2과정; 상기 리플레쉬 사이클이 완료된 후신호를 사이클하고, 상기 사이클되는신호에 따라 칼럼어드레스를 래치하는 제3과정; 및 라이트인에이블 상태에서, 상기 래치된 로우어드레스 및 칼럼어드레스에 따라 입력데이타를 메모리셀에 라이트하는 제4과정을 포함함을 특징으로 하는 DRAM의 리드동작방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950049697A KR0161471B1 (ko) | 1995-12-14 | 1995-12-14 | 디램의 페이지모드 동작방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950049697A KR0161471B1 (ko) | 1995-12-14 | 1995-12-14 | 디램의 페이지모드 동작방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR970049603A KR970049603A (ko) | 1997-07-29 |
| KR0161471B1 true KR0161471B1 (ko) | 1999-01-15 |
Family
ID=19439952
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019950049697A KR0161471B1 (ko) | 1995-12-14 | 1995-12-14 | 디램의 페이지모드 동작방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR0161471B1 (ko) |
-
1995
- 1995-12-14 KR KR1019950049697A patent/KR0161471B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR970049603A (ko) | 1997-07-29 |
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