KR19980040799A - 반도체 메모리 장치의 자동 프리차아지 신호 발생회로 - Google Patents

Abstract

로우 어드레스 스트로브 최소 타임구간을 보장하기 위해, 다수의 메모리 셀로 이루어진 메모리 셀 어레이와, 상기 메모리 셀을 행과 열방향에서 지정하기 위한 로우 및 칼럼 디코더와, 상기 메모리 셀로부터의 데이터를 센싱하는 센싱부와, 상기 메모리 셀에 데이터를 입출력 하기 위해 외부에서 인가되는 클럭에 동기되어 동작되는 주변회로를 구비하는 반도체 메모리 장치의 프리차아지 신호 발생회로에 있어서: 로우액티브시 내부 로우액티브 회로에서 발생되는 내부 신호를 받아 소정의 지연된 로우 액티브 신호를 출력하는 로우 액티브 지연회로와; 상기 장치의 리드 또는 라이트 동작 종료 후 자동 프리차아지 동작을 수행하게 하는 외부 자동 프리차아지 명령신호 및 리드 또는 라이트 동작 종료시에 발생되는 종료신호와 상기 지연 로우 액티브 신호를 수신 및 비교하여, 상기 지연 로우 액티브 신호의 발생타이밍이 가장 빠를시 상기 종료신호의 발생타이밍을 기준으로 내부 자동 프리차아지 신호를 발생하며, 그 반대인 경우에는 상기 지연 로우 액티브 신호의 발생타이밍을 기준으로 상기 내부 자동 프리차아지 신호를 발생하는 신호발생부를 가짐을 특징으로 한다.

Description

반도체 메모리 장치의 자동 프리차아지 신호 발생회로

본 발명은 동기형 다이나믹 랜덤 억세스 메모리등과 같은 휘발성 반도체 메모리 장치에 관한 것으로, 특히 로우 어드레스 스트로브 최소 타임구간을 보장해 줄 수 있는 자동 프리차아지 신호 발생회로에 관한 것이다.

일반적으로, 컴퓨터시스템이나 전자통신분야등의 기술진보에 따라 정보의 저장을 위해 사용되는 휘발성 반도체 메모리 칩은 점차로 저가격화, 소형화 및 대용량화되어가는 추세에 있다. 휘발성 반도체 메모리 장치중 동기 다이나믹 랜덤 억세스 메모리는 통상의 비동기형 디램과는 달리 외부 티티엘 신호에 의한 타이밍 세트에 대한 AC파라메타 정의가 다소 다르게 되어 있다. 예를들면, 로우 어드레스 스트로브 신호 RASB신호의 액티브에 의한 로우 어드레스 스트로브 타임구간(tRAS)동안 디램은 로우레벨을 일정시간 유지하여 메모리 셀 데이터의 풀 레벨 리스토아를 보장하고 RASB신호의 하이천이에 의해 프리차아지 동작을 보장하나, 동기디램의 경우에는 한번의 RASB 로우펄스 이후에 RASB가 돈캐어되고 내부적으로 셀 데이터 리스토어 동작이 진행된 후 별도의 RASB 로우펄스가 인가되어야만 프리차아지 동작이 진행된다. 즉, 메모리 칩의 액티브시나 프리차아지시에 각기 RASB 로우펄스를 주어야 하며, 이 때 CASB,WEB,CSB등의 다른 티티엘 신호들의 조합에 의해 액티브와 프리차아지 동작등으로 명령을 구분하게 된다. 또한, 리드/라이트 명령도 상기와 같이 RASB,CASB,WEB, 및 CSB등의 다른 티티엘 신호들의 조합에 의해 구분되어진다. 여기서, 액티브라 함은 로우 어드레스에 의한 워드라인 인에이블 및 비트라인 센싱동작을 의미하며 이는 리드/라이트 명령에 의해 칼럼어드레스를 받아 특정 셀 데이터를 입출력할 수 있는 상태이다. 또한 상기 프리차아지라함은 워드라인 디스에이블 및 비트라인 등화동작을 의미하며 이는 다음 액티브 명령을 수신할 수 있도록 하는 대기상태가 된다.

디램에서 특정워드라인을 인에이블상태로 두고 칼럼어드레스를 바꾸어 주면서 데이터를 입출력하는 페이지모드가 있는 것과 유사하게, 동기 디램에서도 버스트 리드/라이트 기능이 있다. 이 경우에 칼럼 어드레스는 외부에서 주지않고 내부에서 발생시킨다. 초기 칼럼어드레스가 주어지면 그 이후는 내부 카운터에 의해 어드레스가 증가되고 이는 외부 클럭신호에 동기된다. 일반적으로 버스트 동작은 버스트 길이로 나타내는데 디램에서는 페이지 깊이를 지정해준다. 여기서, 버스트 길이는 1,2,4,8, 16, 및 풀 등으로 구분되며 사용자에 의해 선택될 수 있다. 프리차아지 동작에 있어 디램의 경우 RASB 하이 천이에 의해 무조건 프리차아지 동작을수행하므로 명령이 단순하나 항상 RASB 프리차아지 시점을 기억해두고 tRAS를 보장한 후 RASB 하이 천이를 수행해야 한다. 반면에, 동기 디램에서는 프리차아지 동작이 2가지로 수행될 수 있다. 하나는 상기한 바와 같이 RASB 로우펄스에 의한 액티브 명령을 입력한 후 tRAS를 보장하고 다시 RASB 로우펄스를 인가시켜 프리차아지가 수행되게 하는 방법이고, 다른 하나는 RASB 로우펄스에 의한 액티브 후 리드/라이트 명령 입력시 리드/라이트 동작을 수행한 다음 자동으로 프리차아지가 수행되게 하는 방법이다. 이러한 자동 프리차아지 명령은 리드/라이트 코멘드 입력시 최상위비트 어드레스의 하이 또는 로우레벨의 상태로써 결정되는데, 이는 사용자가 별도의 프리차이지 명령에 대하여 기억을 하지 않아도 되는 유리한 측면을 제공한다. 그러나, 특정한 조건하에서는 상기의 자동 프리차아지가 tRAS를 충분히 보장하지 못하는 문제가 있게 되는데 이는 후술될 도 1의 설명에서 나타난다.

도 1은 통상적인 동기 디램의 프리차아지 신호발생 회로도로서, 다수의 반도체 논리소자들 10-32를 포함하여 이루어져 있다. 도 1의 구성에 따르면 tRAS를 보장함이 없이 버스트 길이 종료 후 외부의 자동프리차아지 신호 COSAP의 인가로써 내부 프리차아지 발생 신호 PAPB 를 출력시켜 프리차아지 동작이 수행되는데, 이는 다음과 같다. 100MHz(tCC=10nS)의 클럭을 사용하고 tRAS=40nS 특성을 가지는 동기디램의 경우에 tRCD=20nS, BL=1클럭조건에서 자동 프리차아지 명령을 입력하면 내부적으로 디바이스 액티브 후 tRCD+BL=30nS(3클럭)만에 프리차아지를 진행하게 된다. 따라서, tRAS=40nS 특성을 보장하지 못하게 되는 것이므로 프리차아지 동작이 10nS동안 지연되어져야 한다. 이와 같이, 상기한 종래의 회로는 로우 어드레스 스트로브 최소 타임구간을 보장해 줄 수 없는 문제가 있다.

본 발명의 목적은 상기한 종래의 문제점을 해소할 수 있는 동기 반도체 메모리 장치를 제공함에 있다.

본 발명의 다른 목적은 로우 어드레스 스트로브 최소 타임구간을 보장해 줄 수 있는 자동 프리차아지 신호 발생회로를 제공함에 있다.

도 1은 통상적인 동기 디램의 프리차아지 신호 발생회로도.

도 2는 본 발명에 따른 자동 프리차아지 신호 발생회로도.

도 3은 본 발명에 적용되는 로우 액티브 지연 회로도.

도 4는 도 2에 따른 자동 프리차아지 신호 발생의 동작 타이밍을 종래와 비교하여 나타낸 도면.

상기한 목적을 달성하기 위하여, 다수의 메모리 셀로 이루어진 메모리 셀 어레이와, 상기 메모리 셀을 행과 열방향에서 지정하기 위한 로우 및 칼럼 디코더와, 상기 메모리 셀로부터의 데이터를 센싱하는 센싱부와, 상기 메모리 셀에 데이터를 입출력 하기 위해 외부에서 인가되는 클럭에 동기되어 동작되는 주변회로를 구비하는 반도체 메모리 장치의 프리차아지 신호 발생회로는: 로우액티브시 내부 로우액티브 회로에서 발생되는 내부 신호를 받아 소정의 지연된 로우 액티브 신호를 출력하는 로우 액티브 지연회로와; 상기 장치의 리드 또는 라이트 동작 종료 후 자동 프리차아지 동작을 수행하게 하는 외부 자동 프리차아지 명령신호 및 리드 또는 라이트 동작 종료시에 발생되는 종료신호와 상기 지연 로우 액티브 신호를 수신 및 비교하여, 상기 지연 로우 액티브 신호의 발생타이밍이 가장 빠를시 상기 종료신호의 발생타이밍을 기준으로 내부 자동 프리차아지 신호를 발생하며, 그 반대인 경우에는 상기 지연 로우 액티브 신호의 발생타이밍을 기준으로 상기 내부 자동 프리차아지 신호를 발생하는 신호발생부를 가짐을 특징으로 한다.

이하에서는 본 발명의 바람직한 일 실시예에 따른 반도체 메모리 장치의 자동 프리차아지 신호 발생회로가 첨부된 도면과 함께 설명될 것이다. 첨부된 도면의 참조부호들중 동일한 참조부호는 가능한한 동일 구성 및 기능을 가지는 소자를 가르킨다. 다음의 설명에서, 그러한 구성에 대한 상세한 항목들이 본 발명의 보다 철저한 이해를 제공하기 위해 자세하게 설명된다. 그러나, 당해 기술분야에 숙련된 자들에게 있어서는 본 발명이 이러한 상세한 항목들이 없이도 실시될 수 있다는 것이 명백할 것이다. 또한, 잘 알려진 반도체 기본 소자의 특징 및 기능들은 본 발명을 모호하지 않게 하기 위해 상세히 설명하지 않는다.

도 2을 참조하면, 반도체 논리소자들 10-11, 및 다수의 반도체 논리소자들 50-82를 포함하여 이루어진 자동 프리차아지 신호 발생회로가 보여진다. 도 3은 본 발명에 적용되는 로우 액티브 지연 회로도로서, 신호 PS를 수신하여 지연 로우 액티브 신호 PSPRE를 발생하기 위해 인버터 I1-I4, 저항 R1-R3으로 구성된다. 상기 신호 PS는 액티브 명령으로부터 가장 늦게 인에이블되는 RASB 회로 체인 신호이다. 상기 신호 PSPRE는 다른 방법으로도 발생시킬 수 있는데, RASB 액티브 코멘드에서 일정 펄스 폭을 가지는 오토 펄스를 발생시키고 이 신호가 존재하는 구간 동안에는 역시 COSAP가 발생하더라도 오토 프리차아지 진입이 불가하고 펄스의 종료후에 오토 프리차아지 진입이 가능한 스킴으로 구현할 수 있다. 도 4는 도 2에 따른 자동 프리차아지 신호 발생의 동작 타이밍을 종래와 비교하여 나타낸 도면이다.

도 2에서, tRAS보장을 위한 신호인 PSPRE가 하이 로우레벨로 나뉘어 인버터 67,78에 각기 인가된다. 낸드 게이트 12의 일측입력으로는 외부 프리차아지 신호 COSAP가 제공된다. 인버터 10,11에는 동일 칼럼 어드레스가 하이 및 로우레벨로서 제공된다. 따라서, 버스트 리드/라이트 동작이 종료된 후 상기 외부 프리차아지 신호 COSAP가 제공되어도 상기 PSPRE가 로우인 경우에는 내부 자동 프리차아지 신호 PAPB가 인에이블 되지 않는다. 즉, 자동 프리차아지 정보인 COSAP, 자동 프리차아지 명령입력시 하이로서 인가되는 CAi, 및 뱅크 인폼인 CAj를 래치하고 상기 PSPRE가 하이로 천이되는 순간 비로서 상기 내부 자동 프리차아지 신호 PAPB가 인에이블 되는 것이다. 한편, 상기 PSPRE가 버스트의 종료보다 먼저 인에이블되면 버스트종료신호의 발생타이밍에 맞추어 상기 외부 프리차아지 신호 COSAP가 발생되면서 상기 내부 자동 프리차아지 신호 PAPB가 인에이블된다.

도 4를 참조하면, PSPRE가 미리 하이레벨로 인에이블된 상태에서는 COSAP가 인에이블되면 다음 사이클의 외부 클럭의 하이천이에서 상기 내부 자동 프리차아지 신호 PAPB가 인에이블되나, 상기 COSAP가 미리 인에이블되고 PSPRE가 후에 인에이블되면 상기 PAPB는 외부클럭의 천이레벨에 무관하게 상기 PSPRE를 곧바로 받아 인에이블된다. 따라서, tRP페널티가 줄어든다. 이는 상기 자동 프리차아지 진입이 늦어지는 만큼 프리차아지 타임 tRP에 대한 프리차아지 동작구간이 줄어들기 때문이다. 상기 COSAP신호는 버스트 종료에서 발생하는 자동 프리차아지 진입을 위한 마스터 신호로서, 소정의 버스트 동작이 끝나면 바로 프리차아지 동작을 수행하게 하는 신호이다. 도 4에서, 파형 PAPB OLD는 종래의 출력파형을 나타낸 것이며, 본 발명의 출력파형 PAPB NEW와 대비되어 보여진다.

상기한 바와 같이, 본 발명에서는 로우액티브시 내부 로우액티브 회로에서 발생되는 내부 신호 PS를 받아 소정의 지연된 로우 액티브 신호를 출력하는 로우 액티브 지연회로를 도 3과 같이 구성하고, 이를 도 2의 회로에 인가하여 지연 로우 액티브 신호의 발생타이밍이 가장 빠를시 상기 종료신호의 발생타이밍을 기준으로 내부 자동 프리차아지 신호를 발생하며, 그 반대인 경우에는 상기 지연 로우 액티브 신호의 발생타이밍을 기준으로 상기 내부 자동 프리차아지 신호를 발생함으로써, 스펙에 정해진 타임구간을 적응적으로 보장하게 된다.

상술한 바와 같이 본 발명에 의하면, 로우 어드레스 스트로브 최소 타임구간을 보장하는 효과가 있다.

상기한 본 발명은 도면을 중심으로 예를들어 설명되고 한정되었지만, 그 동일한 것은 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러가지 변화와 변형이 가능함이 본 분야의 숙련된 자에게 있어 명백할 것이다.

Claims (1)

1. 다수의 메모리 셀로 이루어진 메모리 셀 어레이와, 상기 메모리 셀을 행과 열방향에서 지정하기 위한 로우 및 칼럼 디코더와, 상기 메모리 셀로부터의 데이터를 센싱하는 센싱부와, 상기 메모리 셀에 데이터를 입출력 하기 위해 외부에서 인가되는 클럭에 동기되어 동작되는 주변회로를 구비하는 동기 반도체 메모리 장치의 프리차아지 신호 발생회로에 있어서: 로우액티브시 내부 로우액티브 회로에서 발생되는 내부 신호를 받아 소정의 지연된 로우 액티브 신호를 출력하는 로우 액티브 지연회로와; 상기 장치의 리드 또는 라이트 동작 종료 후 자동 프리차아지 동작을 수행하게 하는 외부 자동 프리차아지 명령신호 및 리드 또는 라이트 동작 종료시에 발생되는 종료신호와 상기 지연 로우 액티브 신호를 수신 및 비교하여, 상기 지연 로우 액티브 신호의 발생타이밍이 가장 빠를시 상기 종료신호의 발생타이밍을 기준으로 내부 자동 프리차아지 신호를 발생하며, 그 반대인 경우에는 상기 지연 로우 액티브 신호의 발생타이밍을 기준으로 상기 내부 자동 프리차아지 신호를 발생하는 신호발생부를 가짐을 특징으로 하는 회로.