KR100200763B1 - 반도체 메모리 장치의 컬럼 선택 라인 인에이블 회로 - Google Patents

반도체 메모리 장치의 컬럼 선택 라인 인에이블 회로 Download PDF

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Abstract

반도체 메모리 장치에 있어서, tRCD(/RAS TO /CAS delay) 파라미터 특성이 개선되는 컬럼 선택 라인 인에이블 회로가 개시되어 있다. 반도체 메모리 장치의 컬럼 선택 라인 인에이블 회로는 타이밍 제어 신호 발생부, 펄스 발생기 및 논리 수단을 구비한다. 타이밍 제어 신호 발생부는 동기식 반도체 메모리 장치의 외부에서 인가되는 로우 액티브 명령이 인가된 시점으로부터 소정 기간 지연된 후 액티브되는 타이밍 제어 신호를 발생한다. 펄스 발생기는 타이밍 제어 신호가 액티브되는 것에 트리거되어 일정 기간 액티브되는 펄스를 발생한다. 논리 수단은 타이밍 제어 신호, 펄스 발생기의 출력 및 반도체 메모리 장치의 내부에서 발생된 내부 클럭에 근거하여 컬럼 선택 라인 인에이블 신호를 발생한다. 상기 타이밍 제어 신호가 액티브이고, 상기 내부 클럭 및 상기 펄스 발생기의 출력중 어느 하나가 액티브인 경우에 컬럼 선택 라인 인에이블 신호가 액티브된다.

Description

반도체 메모리 장치의 컬럼 선택 라인 인에이블 회로
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 반도체 메모리 장치의 컬럼 선택 라인 인에이블 회로에 관한 것이다.
반도체 메모리 장치는 크게 SRAM(Static Random Access Memory)과 DRAM(Dynamic Random Access Memory)으로 나누어지는데, DRAM의 단위 메모리 셀이 SRAM의 단위 메모리 셀보다 간단한 구조로 형성될 수 있기 때문에 고집적화에 유리한 면을 가지고 있다. 데이타 읽기/쓰기 동작의 속도를 증가시키기 위해서, DRAM이 탑재되는 컴퓨터 시스템 등의 시스템 클럭에 동기하여 DRAM의 동작이 이루어지도록 할 수 있다. 이와 같이 시스템 클럭에 동기하여 동작하는 랜덤 액세스 메모리 장치를 S-DRAM(Synchronous Dynamic Random Access Memory)이라고 한다. S-DRAM은 시스템 클럭에 동기되어 로우 액티브(Row Active) 동작, 데이타 읽기/쓰기 동작의 수행 명령이 입력되며, 그 외에도 S-DRAM 기능을 수행하기 위한 다양한 명령들도 시스템 클럭에 동기되어 입/출력된다. 입/출력은 시스템 클럭에 상승 엣지 또는 하강 엣지에서 이루어지게 되며, S-DRAM 설계시 상승 엣지에서 이루어지도록 할 것인지 아니면 하강 엣지에서 이루어지도록 할 것인지를 정할 수 있다.
S-DRAM에 있어서, 칩 외부에서 인가되는 신호들은 시스템 클럭에 동기하여 이루어지지만 내부 회로는 클럭에 동기하여 동작하는 부분과 그렇지 않은 부분으로 구분될 수 있다. 또한, 클럭에 동기하여 동작하는 부분은 외부에서 인가되는 시스템 클럭에 동기하여 동작하는 부분과 내부에서 발생된 내부 클럭에 동기하여 동작하는 부분으로 나누어 볼 수 있다. 예를 들어, 로우 어드레스 디코딩, 선택된 워드 라인의 활성화, 비트 라인 센싱 등의 동작은 클럭에 비동기되어 이루어지는 반면에, 반도체 메모리 장치의 데이타 입/출력 동작은 클럭에 동기되어 이루어지게 된다. 이와 같이 S-DRAM은 클럭에 비동기되어 동작하는 부분과 클럭에 동기되어 동작하는 부분이 있으며, 이들 상호 간에 인터페이스를 위하여 일정한 시간 마진이 요구된다. 인터페이스를 위한 시간 마진이 준수되지 않는 경우에는 오동작이 발생되어, 신뢰성을 상실하게 된다. 따라서, 동작의 신뢰성을 유지하면서도 반도체 메모리 장치의 동작을 고속화시키기 위해서는, 요구되는 시간 마진들을 축소시켜야 한다. 본 발명은 tRCD(/RAS to /CAS Delay : 로우 액티브 명령이 입력된 시점부터 읽기/쓰기 명령이 입력되기 전까지 요구되는 최소한도 시간) 파라미터를 감소시킬 수 있는 반도체 메모리 장치의 컬럼 선택 라인 인에이블 회로에 관한 것이다.
도 4는 tRCD 파라미터를 설명하기 위한 타이밍도로서, 시스템 클럭(CLK)은 한 사이클 타임을 tCC라고 한다. 칩 선택 신호(/CS)는 로우 레벨 액티브인 신호로서 시스템 클럭(CLK)의 상승 엣지(positive going edge)에서 반도체 메모리 장치로 입력된다. 로우 어드레스 스트로브 신호(/RAS), 컬럼 어드레스 스트로브 신호(/CAS) 및 쓰기 인에이블 신호(/WE)도 또한 로우 레벨 액티브인 신호로서 시스템 클럭(CLK)의 상승 엣지에서 입력된다.
반도체 메모리 장치가 휴지 상태(idle state)일 때, 시스템 클럭(CLK)의 상승 엣지에서 로우 레벨의 칩 선택 신호(/CS), 로우 레벨의 로우 어드레스 스트로브 신호(/RAS), 하이 레벨의 컬럼 어드레스 스트로브 신호(/CAS) 및 하이 레벨의 쓰기 인에이블 신호(/WE)의 조합은 로우 액티브 명령으로서 인식된다.
반도체 메모리 장치가 로우 액티브 상태일 때, 시스템 클럭(CLK)의 상승 엣지에서 로우 레벨의 칩 선택 신호(/CS), 로우 레벨의 로우 어드레스 스트로브 신호(/RAS), 하이 레벨의 컬럼 어드레스 스트로브 신호(/CAS) 및 하이 레벨의 쓰기 인에이블 신호(/WE)는 읽기 명령으로 인식된다.
여기서, 로우 액티브 명령이 입력된 후 읽기 명령이 입력되는 시점까지 요구되는 최소한도의 시간 마진을 tRCD 라고 한다.
로우 액티브 명령 및 읽기 명령 등은, 쓰기 인에이블 신호(/WE), 칩 선택 신호(/CS), 컬럼 어드레스 스트로브 신호(/CAS) 및 로우 어드레스 스트로브 신호(/RAS) 등의 조합으로 이루어지는 것으로, 위에서 설명된 것과 다른 조합으로 설계하는 것도 또한 가능하다.
도 5는 로우 액티브 명령과 읽기 명령이 입력되는 경우에, 반도체 메모리 장치의 내부 신호들의 파형을 나타낸 것이다.
로우 액티브 명령이 입력되면, 뱅크 어드레스 및 로우 어드레스에 따라 선택된 뱅크에서 선택된 로우에 해당되는 워드 라인이 액티브된다. 이어서, 비트 라인 센싱 동작이 수행되어 비트 라인의 레벨 천이가 발생된다. 여기서, 로우 액티브 명령이 입력된 시점에서부터 비트 라인 센싱 동작이 이루어지는 데까지 소요되는 시간을 t1이라고 하고, 읽기/쓰기 명령이 입력된 시점에서부터 컬럼 선택 라인이 인에이블되는 데까지 걸리는 시간을 t2라고 한다. t1 시간 이전에 컬럼 선택 라인 신호(CSLi)가 액티브되면 오동작이 일어날 가능성이 있기 때문에, tRCD 는 t1 시간에 근거하여 결정된다. 예를 들어, 클럭의 사이클 타임(tCC)이 10 [ns], 즉 클럭의 주파수가 100 [MHz] 이며, A 라는 반도체 메모리 장치의 t1은 30 [ns]이고, t2가 10 [ns]이며, B 라는 반도체 메모리 장치의 t1은 31 [ns]이고, t2는 10 [ns]라 하자. 이 경우, A 반도체 메모리 장치의 tRCD는 2클럭이 되고, B 반도체 메모리 장치의 tRCD 는 3클럭이 된다. 이와 같이, t1의 1[ns] 차이는 tRCD의 1클럭 차이가 되는데, 이는 S-DRAM에서 모든 명령이 시스템 클럭(CLK)에 동기하여 입력되기 때문이다. 즉, B 반도체 메모리 장치는 로우 액티브 명령이 인가된 후 시스템 클럭(CLK)이 2 사이클 경과후 읽기 명령을 인가하게 되면 오동작이 발생하게 된다.
도 1은 종래 기술에 따른 반도체 메모리 장치의 컬럼 선택 라인 인에이블 회로를 나타낸 것으로, 인버터들(110, 120 150), NOR 게이트(130) 및 NAND 게이트(140)로 구성되어 있다. 이와 같은 종래의 컬럼 선택 라인 인에이블 회로는 각각의 뱅크에 대하여 구성된다. 예를 들어, 반도체 메모리 장치에 포함되는 뱅크의 수가 2인 경우에는 2개의 컬럼 선택 라인 인에이블 회로가 구성된다.
도 1을 참조하면, 인버터(110)는 디코딩된 뱅크 어드레스 신호(DBAi)를 반전하여 출력한다. 뱅크 어드레스는 반도체 메모리 장치의 외부에서 인가되는 것으로, 뱅크의 수가 2인 경우에는 하나의 비트로 구성될 수 있다. 1비트로 이루어진 뱅크 어드레스에서 뱅크 어드레스가 로직 로우 레벨인 경우에는 A 뱅크가 선택된 것이고, 로직 하이 레벨인 경우에는 B 뱅크가 선택된 것으로 정할 수 있다. 1비트의 뱅크 어드레스를 디코딩하면 2개의 디코딩된 뱅크 어드레스 신호가 출력되는데, 그 하나는 뱅크 A에 해당되는 것이고, 다른 하나는 뱅크 B에 해당하게 된다. 따라서, 디코딩된 뱅크 어드레스 신호는 해당되는 뱅크가 선택된 경우에만 하이 레벨로 액티브된다.
타이밍 제어 신호(PYE)는 반도체 메모리 장치의 내부에서 발생되는 신호로서, 로우 액티브 명령이 입력된 후 소정 기간(t1) 경과후 액티브된다. 여기서, 기간(t1)은 로우 어드레스 스트로브 신호(/RAS)가 액티브된 후 비트 라인 센싱이 수행되기까지 요구되는 시간으로서, 타이밍 제어 신호(PYE)는 비트 라인 센싱이 수행되기 전에 컬럼 라인이 선택되는 것을 방지하는 기능을 수행한다. 인버터(120)는 타이밍 제어 신호(PYE)를 반전하고, NOR 게이트(130)는 인버터(110)의 출력과 인버터(120)의 출력을 논리합하고 반전한다. NAND 게이트(140)는 내부 클럭(PCLKCD) 및 NOR 게이트(130)의 출력을 입력하며, 인버터(150)는 NAND 게이트(140)의 출력을 반전하여 컬럼 선택 라인 인에이블 신호(PCSLEi)를 출력한다. 따라서, 도 1에 도시된 반도체 메모리 장치의 컬럼 선택 라인 인에이블 회로는 해당되는 뱅크가 선택되고, 타이밍 제어 신호(PYE)가 하이 레벨인 경우에, 내부 클럭(PCLKCD)을 통과시키게 된다. 내부 클럭(PCLKCD)은 반도체 메모리 장치의 외부에서 인가되는 시스템 클럭(CLK)에 근거하여 칩 내부에서 발생시킨 클럭이다.
도 2는 도 1에 도시된 반도체 메모리 장치의 컬럼 선택 라인 인에이블 회로에 있어서, 최소한의 tRCD를 만족하는 경우의 신호 파형도를 나타낸 것이다. 도 2에서, 내부 클럭(PCLKCD)은 반도체 메모리 장치의 외부로부터 인가되는 시스템 클럭(CLK)에 근거하여 발생된다. 타이밍 제어 신호(PYE)는 로우 액티브 명령이 인가된 후 소정 기간(t1)이 경과된 후 액티브된다. 디코딩된 뱅크 어드레스 신호(DBAi)는 읽기 명령이 인가된 후 소정 기간 경과 후 하이 레벨로 액티브된다. 컬럼 선택 라인 인에이블 신호(PCSLEi)는 타이밍 제어 신호(PYE)와 디코딩된 뱅크 어드레스 신호가 모두 하이 레벨인 경우에 내부 클럭(PCLKCD)에 따라 레벨이 천이된다.
도 3은 도 1에 도시된 반도체 메모리 장치의 컬럼 선택 라인 인에이블 회로에 있어서, 최소한의 tRCD를 만족하지 못하는 경우의 신호 파형도를 나타낸 것이다. 도 3에서, 소정 기간(t1)에 근거하여 산출된 tRCD가 3 사이클이며, 로우 액티브 명령이 인가된 후 2 사이클 경과후 읽기 명령이 인가되고 있다. 타이밍 제어 신호(PYE)는 로우 액티브 명령에 트리거되어 발생되며, 디코딩된 뱅크 어드레스 신호(DBAi)는 읽기 명령과 함께 입력되는 뱅크 어드레스에 근거하여 발생된다. 뱅크 어드레스가 디코딩될 때 컬럼 어드레스 또한 디코딩된다. 따라서, 뱅크 A의 디코딩된 뱅크 어드레스 신호가 하이 레벨이 될 때 그와 관련된 컬럼 어드레스에 대응되는 컬럼 선택 라인이 액티브되어야 한다.
그런데, 도 3에 도시한 바와 같이, 디코딩된 뱅크 어드레스 신호가 액티브된 경우에도 타이밍 제어 신호(PYE)가 논액티브 상태이면, 컬럼 선택 라인 인에이블 신호(PCSLEi)에는 액티브인 펄스가 발생하지 않는다. 도 3은 특히 버스트 읽기에 대한 신호 파형도를 나타낸 것으로, 연속적으로 읽혀져야 할 데이타중 첫 번째 데이타가 반도체 메모리 장치에서 출력되지 않게 된다.
따라서, 본 발명의 목적은 tRCD 파라미터를 감소시킬 수 있는 반도체 메모리 장치의 컬럼 선택 라인 인에이블 회로를 제공하는 것이다.
본 발명의 다른 목적은 tRCD 파라미터를 감소시킴으로써 동작 속도를 개선할 수 있는 반도체 메모리 장치의 컬럼 선택 라인 인에이블 회로를 제공하는 것이다.
도 1은 종래 기술에 의한 반도체 메모리 장치의 컬럼 선택 라인 인에이블 회로를 나타낸 것이다.
도 2는 종래 기술에 의한 반도체 메모리 장치의 컬럼 선택 라인 인에이블 회로에 있어서, 최소한의 tRCD를 만족하는 경우의 신호 파형도를 나타낸 것이다.
도 3은 종래 기술에 의한 반도체 메모리 장치의 컬럼 선택 라인 인에이블 회로에 있어서, 최소한의 tRCD를 만족하지 못하는 경우의 신호 파형도를 나타낸 것이다.
도 4는 동기식 DRAM에 있어서 tRCD 파라미터를 설명하기 위한 타이밍도이다.
도 5는 동기식 DRAM에 있어서 내부 동작에 대한 타이밍도이다.
도 6은 본 발명의 일 실시예에 의한 반도체 메모리 장치의 컬럼 선택 라인 인에이블 회로를 나타낸 것이다.
도 7 및 도 8은 도 6에 도시된 컬럼 선택 라인 인에이블 신호(PCSLE)에 관련된 반도체 메모리 장치의 동작을 설명하기 위한 도면들이다.
도 9는 도 7 및 도 8에 도시된 I/O 게이트에 관련된 반도체 메모리 장치의 내부 회로도이다.
도 10은 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 컬럼 선택 라인 인에이블 회로를 나타낸 것이다.
도 11은 도 10에 도시된 컬럼 선택 라인 인에이블 신호(PCSLEi)에 관련된 반도체 메모리 장치의 내부 회로도이다.
도 12는 본 발명에 의한 반도체 메모리 장치의 컬럼 선택 라인 인에이블 회로에 있어서, 최소한의 tRCD를 만족하는 경우의 신호 파형도를 나타낸 것이다.
도 13은 본 발명에 의한 반도체 메모리 장치의 컬럼 선택 라인 인에이블 회로에 있어서, 최소한의 tRCD를 만족하지 못하는 경우의 신호 파형도를 나타낸 것이다.
도면의 주요 부분에 대한 부호의 설명
310...타이밍 제어 신호 발생부 320...펄스 발생기
330...논리부
상기 목적들을 달성하기 위하여, 본 발명에 따른 반도체 메모리 장치의 컬럼 선택 라인 인에이블 회로는 타이밍 제어 신호 발생부, 펄스 발생기 및 논리 수단을 구비한다. 타이밍 제어 신호 발생부는 동기식 반도체 메모리 장치의 외부에서 인가되는 로우 액티브 명령이 인가된 시점으로부터 소정 기간 지연된 후 액티브되는 타이밍 제어 신호를 발생한다. 펄스 발생기는 타이밍 제어 신호가 액티브되는 것에 트리거되어 일정 기간 액티브되는 펄스를 발생한다. 논리 수단은 타이밍 제어 신호, 펄스 발생기의 출력 및 반도체 메모리 장치의 내부에서 발생된 내부 클럭에 근거하여 컬럼 선택 라인 인에이블 신호를 발생한다. 상기 타이밍 제어 신호가 액티브이고, 상기 내부 클럭 및 상기 펄스 발생기의 출력중 어느 하나가 액티브인 경우에 컬럼 선택 라인 인에이블 신호가 액티브된다.
상기 목적들을 달성하기 위하여 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 컬럼 선택 라인 인에이블 회로에 포함되는 논리 수단은 타이밍 제어 신호, 펄스 발생기의 출력, 디코딩된 뱅크 어드레스 신호 및 반도체 메모리 장치의 내부에서 발생된 내부 클럭에 근거하여 컬럼 선택 라인 인에이블 신호를 발생한다. 여기서, 타이밍 제어 신호 및 디코딩된 뱅크 어드레스 신호가 모두 액티브이고, 상기 내부 클럭 및 상기 펄스 발생기의 출력중 어느 하나가 액티브인 경우에 상기 컬럼 선택 라인 인에이블 신호가 액티브된다.
이어서, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다.
도 6은 본 발명의 일 실시예에 의한 반도체 메모리 장치의 컬럼 선택 라인 인에이블 회로를 나타낸 것이다. 타이밍 제어 신호 발생부(310), 펄스 발생기(320) 및 논리부(330)를 포함하여 구성되어 있다. 타이밍 제어 신호 발생부(310)는 로우 액티브 명령 신호에 근거하여 타이밍 제어 신호(PYE)를 발생한다. 여기서, 로우 액티브 명령 신호는 쓰기 인에이블 신호(/WE), 로우 어드레스 스트로브 신호(/RAS), 컬럼 어드레스 스트로브 신호(/CAS), 칩 선택 신호(/CS)로 구성될 수 있다. 즉, 로우 액티브 명령은, 설계 사양에 따라 반도체 메모리 장치의 외부에서 인가되는 신호들의 조합으로 구성될 수 있다. 타이밍 제어 신호(PYE)는 로우 액티브 명령이 인가된 후 소정 기간(t1) 경과 후 액티브된다. 기간(t1)은 로우 액티브 명령이 인가된 후 비트 라인 센싱이 수행되기까지 걸리는 시간이 된다. 펄스 발생기(320)는 타이밍 제어 신호(PYE)가 액티브되는 것에 트리거되어 일정 기간 액티브되는 펄스를 발생한다. 도 6에서 펄스 발생기(320)는 다수의 인버터들(321, 322, 323) 및 NAND 게이트(324)로 구성되어 있다. 직렬로 연결된 인버터들은 타이밍 제어 신호(PYE)를 지연하여 출력하는 역할을 한다. NAND 게이트(324)는 인버터(323)로부터 출력되는 지연된 타이밍 제어 신호와 타이밍 제어 신호(PYE)를 논리곱하고 반전한다. 여기서, 직렬로 연결되는 인버터들의 수는 펄스 발생기(320)에서 발생되는 신호의 펄스 폭이 내부 클럭(PCLKCD)의 펄스 폭의 90% 내지 110%가 되도록 조정하는 것이 바람직하다. 참조 부호 N1은 펄스 발생기(320)의 출력이 나타내는 노드를 나타낸다.
논리부(330)는 타이밍 제어 신호(PYE), 펄스 발생기(320)의 출력 및 반도체 메모리 장치의 내부에서 발생되는 내부 클럭(PCLKCD)에 근거하여 컬럼 선택 라인 인에이블 신호(PCSLE)를 발생한다. 여기서 발생되는 컬럼 선택 라인 인에이블 신호(PCSLE)는 타이밍 제어 신호(PYE)가 액티브이며, 내부 클럭(PCLKCD) 및 펄스 발생기(320)의 출력중 어느 하나가 액티브일 때 액티브된다. 도 6에서, 논리부(330)는 NAND 게이트들(331, 332)로 구성되어 있다. NAND 게이트(331)는 타이밍 제어 신호(PYE)와 내부 클럭(PCLKCD)을 논리곱하고 반전하여 출력하며, NAND 게이트(332)는 NAND 게이트(331)의 출력 및 펄스 발생기(320)의 출력을 논리곱하고 반전하여 컬럼 선택 라인 인에이블 신호(PCSLE)를 출력한다.
도 7 및 도 8은 도 6에 도시된 컬럼 선택 라인 인에이블 신호(PCSLE)에 관련된 반도체 메모리 장치의 동작을 설명하기 위한 도면들이다. 도 7에서, 반도체 메모리 장치는 하나의 뱅크로 구성된다. 컬럼 어드레스(CA)는 읽기 명령이 입력될 때, 반도체 메모리 장치의 외부에서 입력된다. 컬럼 어드레스(CA)는 버퍼링된 후 컬럼 어드레스 디코더(410)로 인가된다. 컬럼 어드레스 디코더(410)는 컬럼 선택 라인 인에이블 신호(PCSLE)가 액티브인 경우에는 컬럼 어드레스를 디코딩하여 출력하고, 컬럼 선택 라인 인에이블 신호(PCSLE)가 논액티브인 경우에는 그 출력이 디스에이블된다. 따라서, 컬럼 선택 라인 인에이블 신호(PCSLE)가 액티브인 경우에는 다수의 컬럼 선택 라인 신호들(CSLi)중 어느 하나가 선택적으로 액티브된다. 반면에, 컬럼 선택 라인 인에이블 신호(PCSLE)가 논액티브인 경우에는 모든 컬럼 선택 라인 신호들(CSLi)이 논액티브된다. 컬럼 선택 라인 신호들(CSLi)은 입/출력 게이트부(420)로 인가된다. 입/출력 게이트부(420)는 다수의 입/출력 게이트들로 구성되며, 하나의 컬럼 선택 라인 신호가 하나의 입/출력 게이트를 제어한다.
도 8은 반도체 메모리 장치가 다수의 뱅크들을 포함하여 구성되는 경우에, 컬럼 선택 라인 인에이블 신호(PCSLE)에 관련된 반도체 메모리 장치를 나타낸 것이다. 컬럼 어드레스(CA)는 컬럼 어드레스 디코더(411)로 인가되고, 뱅크 어드레스(BA)는 뱅크 어드레스 디코더(412)로 인가된다. 컬럼 어드레스 디코더(411)는 컬럼 선택 라인 인에이블 신호(PCSLE)가 액티브인 경우에는 컬럼 어드레스(CA)를 디코딩하여 출력하고, 컬럼 선택 라인 인에이블 신호(PCSLE)가 논액티브인 경우에는 그 출력이 모두 디스에이블된다. 뱅크 어드레스 디코더(412)도 또한 컬럼 선택 라인 인에이블 신호(PCSLE)가 액티브인 경우에는 뱅크 어드레스(BA)를 디코딩하여 출력하고 컬럼 선택 라인 인에이블 신호(PCSLE)가 논액티브인 경우에는 그 출력이 디스에이블된다. 컬럼 어드레스 디코더(411)의 출력은 각 뱅크 선택부들(431, 432)로 인가된다. 뱅크 어드레스 디코더(412)의 출력들은 각각 대응되는 뱅크 선택부들(431, 432)로 인가된다. 즉, 디코딩된 뱅크 어드레스 신호(DBA1)는 뱅크 선택부(431)로 인가되고, 디코딩된 뱅크 어드레스 신호(DBAn)는 뱅크 선택부(432)로 인가된다. 각 뱅크 선택부는 그로 인가되는 디코딩된 뱅크 어드레스 신호가 액티브이고 디코딩된 컬럼 어드레스가 액티브인 경우에 액티브되는 다수의 컬럼 선택 라인 신호들(CSLi)을 출력한다. 따라서, 컬럼 선택 라인 인에이블 신호(PCSLE)가 액티브인 경우에 뱅크 어드레스 및 컬럼 어드레스에 의하여 선택된 어느 하나의 컬럼 선택 라인 신호만이 액티브된다. 입/출력 게이트부들(421, 422)은 각각 다수의 입/출력 게이트들로 구성되며, 하나의 입/출력 게이트는 하나의 컬럼 선택 라인 신호에 의하여 제어된다. 컬럼 선택 라인 신호가 액티브인 경우에는 입/출력 게이트가 턴-온되고, 컬럼 선택 라인 신호가 논액티브인 경우에 입/출력 게이트는 턴-오프된다.
도 9는 도 7 및 도 8에 도시된 입/출력 게이트에 관련된 반도체 메모리 장치의 내부 회로도이다. 메모리 셀(440)은 하나의 트랜지스터(441)와 하나의 캐패시터(442)로 구성되어 있으며, 캐패시터(442)에는 플레이트 전압(VP)이 인가된다. 트랜지스터(441)의 게이트는 워드 라인(WL)에 연결되어 있다. 그리하여 워드 라인(WL)이 액티브되면 캐패시터(442)의 양단에 저장되어 있는 데이타에 따라 비트 라인(BL) 및 반전된 비트 라인(/BL)의 전압이 달라진다. 이퀄라이징 신호(PEQ)가 액티브되면 이퀄라이저(450)에 의하여 비트 라인(BL) 및 반전된 비트 라인(/BL)의 전압 레벨이 동일하게 된다. 이퀄라이저(450)로는 전원 전압의 1/2의 값을 가지는 VBL전압이 인가된다.
고립 게이트부(460)는 도 9에 도시한 바와 같이 센스 앰프(470)의 한쪽에만 메모리 셀(440)이 연결되는 경우에는 항상 온 상태를 유지하게 된다. 그러나, 반도체 메모리 장치는 일반적으로 하나의 센스 앰프가 다수의 메모리 셀들에 의하여 공유되도록 되어 있으며, 도 9에 도시한 것과는 달리 센스 앰프(470)의 양쪽 모두(예를 들어, 좌측 및 우측 모두)에 메모리 셀들이 연결된다. 이러한 경우에, 고립 게이트부는 센스 앰프와 메모리 셀을 고립시킬 수 있도록 하기 위하여, 좌측 고립 게이트부는 좌측 메모리 셀 어레이와 센스 앰프 사이에 연결되고 우측 고립 게이트부는 우측 메모리 셀 어레이와 센스 앰프 사이에 연결된다. 좌측 및 우측 고립 게이트부들은 비트 라인 센싱 동작시 비트 라인의 부하를 감소시키기 위하여 다음과 같이 동작하게 된다. 프리차지 시에는 좌측 고립 게이트부 및 우측 고립 게이트부가 모두 턴-온된다. 반면에, 워드 라인이 인에이블되는 경우(즉, 메모리 셀에 대한 액세스가 수행되는 경우)에는, 액세스되는 메모리 셀이 좌측 메모리 셀 어레이에 속하면 우측 고립 게이트부가 오프되고 좌측 고립 게이트부는 온 상태를 유지한다. 액세스되는 메모리 셀이 우측 메모리 셀 어레이에 속하면 좌측 고립 게이트부가 오프되고 우측 고립 게이트부는 온 상태를 유지한다.
센스 앰프(470)는 제어 신호들(LA, /LA)에 의해 동작이 제어되는 것으로, 데이타에 따른 비트 라인(BL) 및 반전된 비트 라인(/BL)의 레벨 천이를 증폭시킨다. 비트 라인 센스 증폭이 수행된 후 컬럼 라인 선택 신호가 하이 레벨로 액티브되면, 입/출력 게이트(480)를 구성하는 NMOS 트랜지스터들(481, 482)이 턴-온되어 입출력 라인(IO) 및 반전된 입출력 라인(/IO)의 전압 레벨은 각각 비트 라인(BL) 및 반전된 비트 라인(/BL)의 전압 레벨에 따라 변하게 된다.
반도체 메모리 장치의 컬럼 선택 라인 인에이블 회로는, 궁극적으로 컬럼 선택 라인이 액티브되는 것을 제어하는 신호를 발생하는 것이다. 컬럼 선택 라인의 제어는, 도 7 및 도 8에서 알 수 있는 바와 같이, 컬럼 어드레스 디코딩 및 뱅크 어드레스 디코딩의 인에이블을 제어함으로써 달성할 수도 있다. 다른 방법으로는, 이미 컬럼 어드레스 디코딩 및 뱅크 어드레스 디코딩된 신호들이 컬럼 선택 라인 인에이블 신호(PCSLE)가 액티브인 경우에만 컬럼 선택 라인 신호들로서 각 입/출력 게이트부들로 인가되도록 할 수 있다.
도 10은 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 컬럼 선택 라인 인에이블 회로를 나타낸 것으로, 타이밍 제어 신호 발생부(310), 펄스 발생기(320) 및 논리부(330)를 포함하여 구성되어 있다. 타이밍 제어 신호 발생부(310)는 반도체 메모리 장치의 외부로부터 로우 액티브 명령이 인가된 시점으로부터 소정 기간(t1) 지연된 후 액티브되는 타이밍 제어 신호(PYE)를 발생한다. 여기서, 로우 액티브 명령 신호는 반도체 메모리 장치의 외부로부터 인가되는 하나 이상의 신호의 조합으로 이루어질 수 있다. 펄스 발생기(320)는 타이밍 제어 신호(PYE)가 액티브되는 것에 트리거되어 일정 기간 액티브되는 펄스를 발생한다. 펄스 발생기(320)는 도 10에 도시한 바와 같이, 다수의 인버터들(321, 322, 323) 및 NAND 게이트(324)로 구성될 수 있다. 다수의 인버터들(321, 322, 323)은 타이밍 제어 신호(PYE)를 지연하여 출력한다. 직렬로 연결되어 있는 인버터들의 수는 펄스 발생기(320)로부터 출력되는 펄스의 폭이 반도체 메모리 장치의 내부 클럭(PCLKCD)의 펄스 폭의 90% 내지 110%가 되도록 조정하는 것이 바람직하다. NAND 게이트(324)는 지연된 타이밍 제어 신호와 타이밍 제어 신호(PYE)를 논리곱하고 반전하여 출력한다. 참조 부호 N1은 펄스 발생기(320)의 출력이 나타내는 노드를 나타낸다.
펄스 발생기(320)의 다른 실시예로는, 타이밍 제어 신호(PYE)를 지연하는 지연 소자들과 지연 소자들의 출력과 타이밍 제어 신호(PYE)를 논리곱하여 출력하는 논리 게이트로 구성할 수 있다.
논리부(330)는 타이밍 제어 신호(PYE), 펄스 발생기(320)의 출력, 디코딩된 뱅크 어드레스 신호(DBAi) 및 반도체 메모리 장치의 내부에서 발생된 내부 클럭(PCLKCD)에 근거하여 컬럼 선택 라인 인에이블 신호(PCSLE)를 발생한다. 컬럼 선택 라인 인에이블 신호(PCSLE)는, 타이밍 제어 신호(PYE) 및 디코딩된 뱅크 어드레스 신호(DBAi)가 모두 액티브이고 내부 클럭(PCLKCD) 및 펄스 발생기(320)의 출력중 어느 하나가 액티브인 경우에 액티브된다. 도 10에서, 컬럼 선택 라인 인에이블 신호(PCSLE), 디코딩된 뱅크 어드레스 신호(DBAi) 및 내부 클럭(PCLKCD)은 하이 레벨 액티브이고, 펄스 발생기(320)의 출력은 로우 레벨 액티브이다. 도 10에 도시된, 논리부(330)의 일 실시예는 NAND 게이트들(331, 332, 333) 및 인버터(334)로 구성되어 있다. NAND 게이트(331)는 타이밍 제어 신호(PYE) 및 내부 클럭(PCLKCD)을 논리곱하고 반전한다. NAND 게이트(332)는 펄스 발생기(320)의 출력 및 NAND 게이트(331)의 출력을 논리곱하고 반전한다. NAND 게이트(333)는 디코딩된 뱅크 어드레스 신호(DBAi)와 NAND 게이트(332)의 출력을 논리곱하고 반전하며, 인버터들(334)은 NAND 게이트(333)의 출력을 반전하여 컬럼 선택 라인 인에이블 신호(PCSLEi)를 출력한다. 도 10에 도시된 바와 같은 반도체 메모리 장치의 컬럼 선택 라인 인에이블 회로는 각 뱅크마다 하나씩 구성되며, 컬럼 선택 라인 인에이블 신호(PCSLEi)는 해당되는 뱅크의 컬럼 선택 라인들을 제어한다.
디코딩된 뱅크 어드레스 신호(DBAi)는 다수의 디코딩된 뱅크 어드레스 신호들중 해당되는 하나의 신호를 나타내는 것이다. 반도체 메모리 장치가 8개의 뱅크가 있다고 가정하면, 뱅크 A가 선택되는 경우에는 디코딩된 뱅크 어드레스 신호(DBA1)가 하이 레벨로 액티브되고, 뱅크 B가 선택되는 경우에는 디코딩된 뱅크 어드레스 신호(DBA2)가 하이 레벨로 액티브되며, 나머지도 이와 같은 방식으로 이루어진다.
도 11은 도 10에 도시된 컬럼 선택 라인 인에이블 신호(PCSLEi)에 관련된 반도체 메모리 장치의 내부 회로도이다. 컬럼 어드레스 디코더들(511, 512) 및 입/출력 게이트부들(521, 522)은 각각 뱅크들에 대응되어 구성되어 있다. 각각의 컬럼 어드레스 디코더들(511, 512)로는, 컬럼 어드레스가 공통으로 인가되고 해당되는 컬럼 선택 라인 인에이블 신호(PCSLEi)가 인가된다. 컬럼 어드레스 디코더(511)는 컬럼 선택 라인 인에이블 신호(PCSLE1)가 액티브일 때 인에이블되어 컬럼 어드레스 디코딩을 수행하고, 컬럼 선택 라인 인에이블 신호(PCSLE1)가 논액티브일 때는 디스에이블된다. 마찬가지로, 컬럼 어드레스 디코더(512)는 컬럼 선택 라인 인에이블 신호(PCSLEn)가 액티브일 때 인에이블되어 컬럼 어드레스 디코딩을 수행하고, 컬럼 선택 라인 인에이블 신호(PCSLEn)가 논액티브일 때는 디스에이블되며, 나머지도 이와 같이 동작된다. 입/출력 게이트부들(521, 522)은 각각 다수의 입/출력 게이트들로 구성되어 있으며, 각 입/출력 게이트는 도 9에서와 같이 비트 라인(BL)과 입출력 라인(IO)에 그 드레인 및 소스가 연결되어 있고 그 게이트로 대응되는 컬럼 선택 라인 신호(CSLi)가 인가되는 NMOS 트랜지스터 및 반전된 비트 라인(/BL)과 반전된 입출력 라인(/IO)에 그 드레인 및 소스가 연결되어 있고 그 게이트로 대응되는 컬럼 선택 라인(CSLi)이 인가되는 NMOS 트랜지스터로 구성될 수 있다.
도 12는 본 발명에 의한 반도체 메모리 장치의 컬럼 선택 라인 인에이블 회로에 있어서, 최소한의 tRCD를 만족하는 경우의 신호 파형도를 나타낸 것이다. 로우 액티브 명령 및 읽기 명령은 모두 시스템 클럭(CLK)의 상승 엣지에서 반도체 메모리 장치의 외부로부터 입력된다. 여기서는 로우 액티브 명령이 인가되는 비트 라인 센싱이 수행되기까지 소요되는 시간인 기간(t1)에 근거하여 산출한 tRCD가 3 사이클이라고 할 때, 로우 액티브 명령이 인가된 후 3 사이클이 경과한 후 읽기 명령이 입력된 경우이다. 타이밍 제어 신호(PYE)는 로우 액티브 명령이 입력된 후 소정 기간(t1) 경과후 액티브된다. 도 7의 노드(N1)의 신호 파형에서 알 수 있는 바와 같이, 타이밍 제어 신호(PYE)에 근거하여 로우 레벨 액티브인 펄스가 발생된다. 내부 클럭(PCLKCD)은 시스템 클럭(CLK)에 근거하여 반도체 메모리 장치에 내부에서 발생된 클럭이다. 디코딩된 뱅크 어드레스 신호(DBAi)는 읽기 명령이 인가된 후 소정 기간 경과후 액티브된다. 따라서, 도 12에서는 노드(N1)에 펄스가 발생되더라도 디코딩된 뱅크 어드레스 신호(DBAi)가 액티브되지 않기 때문에, 노드(N1)에 나타난 펄스가 컬럼 선택 라인 인에이블 신호(PCSLEi)에 영향을 미치지 않게 된다. 따라서, 컬럼 선택 라인 인에이블 신호(PCSLEi)는 내부 클럭(PCLKCD)에만 영향을 받게 된다.
컬럼 선택 라인들(CSLi)은 읽기 명령과 함께 입력되는 컬럼 어드레스, 뱅크 어드레스 및 컬럼 선택 라인 인에이블 신호(PCSLEi)에 따라 선택적으로 액티브된다. 도 12에서, 컬럼 선택 라인 신호들(CSLi)은 버스트 읽기 명령에 관련된 것으로, 컬럼 선택 라인 인에이블 신호(PCSLEi)에 따라 컬럼 선택 라인들(CSLi)이 순차적으로 액티브되고 있다.
도 12에서 알 수 있는 바와 같이, 본 발명에 따른 반도체 메모리 장치의 컬럼 선택 라인 인에이블 회로는 tRCD 파라미터를 만족하여 읽기 명령이 인가되는 경우에도 정상적으로 동작함을 알 수 있다.
도 13은 본 발명에 의한 반도체 메모리 장치의 컬럼 선택 라인 인에이블 회로에 있어서, 최소한의 tRCD를 만족하지 못하는 경우의 신호 파형도를 나타낸 것이다. 특히, 기간(t1)에 근거하여 산출된 tRCD 파라미터가 시스템 클럭(CLK)의 3 사이클인 경우에, 로우 액티브 명령을 입력하고 그로부터 2 사이클 경과 후 읽기 명령을 입력한 경우를 나타낸 것이다. 타이밍 제어 신호(PYE)는 로우 액티브 명령에 근거하여 발생되는 것으로 도 12에서와 같게 된다. 노드(N1)의 파형은 타이밍 제어 신호(PYE)에 근거하여 발생되는 것으로, 역시 도 12에서와 같다. 디코딩된 뱅크 어드레스 신호(DBAi)는 읽기 명령과 함께 입력되는 뱅크 어드레스가 디코딩된 것이므로, 도 12에서와는 달리 시스템 클럭(CLK)의 한 사이클 앞서 액티브된다. 여기서, 뱅크 어드레스만이 아니라 컬럼 어드레스 또한 시스템 클럭(CLK)의 한 사이클 앞서 액티브되기 때문에 디코딩된 뱅크 어드레스 신호(DBAi)가 액티브된 후 컬럼 선택 라인 인에이블 신호(PCSLEi)에 액티브 펄스가 발생되어야 한다. 도 13에서 노드(N1)의 펄스를 이용하여 컬럼 선택 라인 인에이블 신호(PCSLEi)에 액티브 펄스가 발생되고 있다. 따라서, tRCD 파라미터를 감소시키더라도 정상적으로 데이타 읽기 동작이 수행될 수 있음을 알 수 있다. 그리하여, tRCD 파라미터는 시스템 클럭(CLK)의 3 사이클에서 2사이클로 감소된다.
본 발명은 상기 실시예들에 한정되지 않으며, 많은 변형이 본 발명의 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 가능함은 물론이다. 특히, 컬럼 선택 라인 인에이블 신호(PCSLEi)를 발생함에 있어서, 디코딩된 뱅크 어드레스 신호를 이용하는 것뿐만 아니라 컬럼 어드레스중 일부를 먼저 디코딩하여 이용할 수도 있다.
상술한 바와 같이, 본 발명에 따른 반도체 메모리 장치의 컬럼 선택 라인 인에이블 회로는 tRCD 파라미터를 감소시키는 역할을 한다. 그리하여, 반도체 메모리 장치의 동작 속도를 향상시키는 이점이 있다. 또한, 이와 같은 반도체 메모리 장치를 탑재하는 시스템의 성능을 향상시키는 효과가 있다.

Claims (8)

  1. 동기식 반도체 메모리 장치에 있어서,
    상기 반도체 메모리 장치의 외부에서 인가되는 로우 액티브 명령이 인가된 시점으로부터 소정 기간 지연된 후 액티브되는 타이밍 제어 신호를 발생하는 타이밍 제어 신호 발생부;
    상기 타이밍 제어 신호가 액티브되는 것에 트리거되어 일정 기간 액티브되는 펄스를 발생하는 펄스 발생기; 및
    상기 타이밍 제어 신호, 상기 펄스 발생기의 출력 및 상기 반도체 메모리 장치의 내부에서 발생된 내부 클럭에 근거하여 컬럼 선택 라인 인에이블 신호를 발생하는 논리 수단을 구비하며,
    상기 컬럼 선택 라인 인에이블 신호는 상기 타이밍 제어 신호가 액티브이며, 상기 내부 클럭 및 상기 펄스 발생기의 출력중 어느 하나가 액티브일 때 액티브되는 것을 특징으로 하는 반도체 메모리 장치의 컬럼 선택 라인 인에이블 회로.
  2. 제1항에 있어서, 상기 펄스 발생기는
    상기 타이밍 제어 신호를 입력하며 직렬로 연결되어 있는 홀수의 인버터들; 및
    상기 타이밍 제어 신호 및 상기 인버터들의 최종 단의 출력을 입력하는 NAND 게이트를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 컬럼 선택 라인 인에이블 회로.
  3. 제2항에 있어서, 상기 인버터들의 수는 상기 펄스 발생기에서 발생되는 신호의 펄스 폭이 상기 내부 클럭의 펄스 폭의 90% 내지 110%가 되도록 조정되는 것을 특징으로 하는 반도체 메모리 장치의 컬럼 선택 라인 인에이블 회로.
  4. 제1항에 있어서, 상기 논리 수단은
    상기 내부 클럭과 상기 타이밍 제어 신호를 입력하는 제1 NAND 게이트; 및
    상기 펄스 발생기의 출력과 상기 제1 NAND 게이트의 출력을 입력하는 제2 NAND 게이트를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 컬럼 선택 라인 인에이블 회로.
  5. 동기식 반도체 메모리 장치에 있어서,
    상기 반도체 메모리 장치의 외부에서 인가되는 로우 액티브 명령이 인가된 시점으로부터 소정 기간 지연된 후 액티브되는 타이밍 제어 신호를 발생하는 타이밍 제어 신호 발생부;
    상기 타이밍 제어 신호가 액티브되는 것에 트리거되어 일정 기간 액티브되는 펄스를 발생하는 펄스 발생기; 및
    상기 타이밍 제어 신호, 상기 펄스 발생기의 출력, 디코딩된 뱅크 어드레스 신호 및 상기 반도체 메모리 장치의 내부에서 발생된 내부 클럭에 근거하여 컬럼 선택 라인 인에이블 신호를 발생하는 논리 수단을 구비하며,
    상기 타이밍 제어 신호 및 디코딩된 뱅크 어드레스 신호가 모두 액티브이고, 상기 내부 클럭 및 상기 펄스 발생기의 출력중 어느 하나가 액티브인 경우에 상기 컬럼 선택 라인 인에이블 신호가 액티브되는 것을 특징으로 하는 반도체 메모리 장치의 컬럼 선택 라인 인에이블 회로.
  6. 제5항에 있어서, 상기 펄스 발생기는
    상기 타이밍 제어 신호를 입력하며 직렬로 연결되어 있는 홀수의 인버터들; 및
    상기 타이밍 제어 신호 및 상기 인버터들의 최종 단의 출력을 입력하는 NAND 게이트를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 컬럼 선택 라인 인에이블 회로.
  7. 제6항에 있어서, 상기 인버터들의 수는 상기 펄스 발생기에서 발생되는 신호의 펄스 폭이 상기 내부 클럭의 펄스 폭의 90% 내지 110%가 되도록 조정되는 것을 특징으로 하는 반도체 메모리 장치의 컬럼 선택 라인 인에이블 회로.
  8. 제5항에 있어서, 상기 논리 수단은
    상기 내부 클럭과 상기 타이밍 제어 신호를 입력하는 제1 NAND 게이트;
    상기 펄스 발생기의 출력과 상기 제1 NAND 게이트의 출력을 입력하는 제2 NAND 게이트;
    상기 제2 NAND 게이트의 출력과 상기 디코딩된 뱅크 어드레스 신호를 입력하는 제3 NAND 게이트; 및
    상기 제3 NAND 게이트의 출력을 반전하는 인버터를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 컬럼 선택 라인 인에이블 회로.
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