KR20000033937A - 웨이브 파이프라인 스킴을 구비한 동기형 반도체 메모리 장치및 그것의 데이터 패스 제어 방법 - Google Patents

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Abstract

여기에 개시된 동기형 반도체 메모리 장치는 웨이브 파이프라인 스킴에 따라 구현된 것이다. 상기 동기형 반도체 메모리 장치에는, 데이터 패스 상에 배열되는 레지스터의 데이터 입력 및 출력을 제어하기 위한 레지스터 입/출력 제어 신호들을 발생하는 레지스터 제어 회로가 제공된다. 상기 레지스터 제어 회로는 이전 클럭 사이클의 클럭 신호에 동기되어 감지/증폭된 데이터가 다음 클럭 사이클의 클럭 신호에 동기되어 상기 레지스터에 저장되도록 레지스터 입력 제어 신호들을 순차적으로 발생한다. 이는, 비록 레지스터의 입력이 여러 가지의 원인들 (예를 들면, 공정 변화로 인한 신호 라인 로딩 증가, 셀 커패시터의 커패시턴스 감소 등)에 의해서 지연되더라도, 무효한 데이터가 레지스터에 래치되지 않게 한다. 더욱이, 이러한 데이터 패스 제어 스킴 하에서 상기 원인들로 인해서 무효한 데이터가 레지스터에 래치되는 경우, 상기 동기형 반도체 메모리 장치의 동작 주파수를 낮춤으로써 종래와 달리 그러한 문제가 해결될 수 있다.

Description

웨이브 파이프라인 스킴을 구비한 동기형 반도체 메모리 장치 및 그것의 데이터 패스 제어 방법(SYNCHRONOUS SEMICONDUCTOR MEMORY DEVICE WITH AN WAVE PIPELINE SCHEME AND A DATA PATH CONTROL METHOD THEREOF)
본 발명은 고속 반도체 메모리 장치에 관한 것으로서, 구체적으로 웨이브 파이프라인 스킴 (wave pipeline scheme)의 동기형 반도체 메모리 장치 및 그것의 데이터 패스 제어 방법에 관한 것이다.
반도체 메모리 장치의 용량이 증가함에 따라 그것의 칩 사이즈 또한 증가한다. 칩 사이즈가 증가함에 따라 상기 장치 내의 선택된 메모리 셀에 저장된 데이터를 (또는 상기 선택된 메모리 셀에 기입될 데이터를) 전달하는 데이터 라인 (또는, 데이터 패스라 칭함)의 길이 역시 길어진다. 즉, 메모리 용량이 증가함에 따라 데이터 라인 (또는, 신호 라인) 및 비트 라인들이 증가하는 경향이 있고, 이는 데이터 라인 및 비트 라인에 의해서 생기는 저항이 증가함을 의미한다. 결과적으로, 길어진 데이터 패스 (또는 신호 라인)를 통해서 외부로 전달되는 데이터는 칩 사이즈가 증가되기 이전의 데이터 패스에 비해서 늦게 전달되며, 결국 동작 주파수의 감소 원인이 된다.
이러한 문제를 해결하기 위한 데이터 패스 제어 스킴으로서 "웨이브 파이프라인 스킴" (wave pipeline scheme) (일단 파이프라인 스킴(one stage pipeline scheme))으로 알려진 향상된 파이프라인 스킴이 Derek Wong외 다수에 의해서 "A BIPOLAR POPULATION COUNTER USING WAVE-PIPELINING TO ACHIEVE 2.5*NORMAL CLOCK FREQUENCY"라는 제목으로 1992년 2월 개최된 IEEE International Solid-State Circuit Conference(ISSCC) Digest Technical Papers의 p56-57에 게재되었다. 또한, 상기 웨이브 파이프라인 스킴이 "HIGH-SPEED SEMICONDUCTOR MEMORY SYSTEM"라는 제목으로 미국 특허 공보 5,703,815호에 그리고 "A 150MHz 8-BANKS 256M SYNCHRONOUS DRAM WITH WAVE PIPELINING METHODS"라는 제목으로 1995년 개최된 IEEE International Solid-State Circuit Conference Digest Technical Papers의 p250-251에 각각 게재되었다.
앞서 설명된 웨이브 파이프라인 스킴을 구비한 반도체 메모리 장치는 파이프라인 스킴을 구비한 디바이스에 비해서 더 높은 동작 주파수에서 동작 가능하다. 그러한 웨이브 파이프라인 스킴을 구비한 종래 기술에 따른 반도체 메모리 장치의 구성을 보여주는 블록도가 도 1에 도시되어 있다. 설명의 편의상, 데이터 독출 패스에 따라 동기형 반도체 메모리 장치의 구성 요소들이 이하 설명될 것이다.
도 1에 도시된 반도체 메모리 장치 (1)에는, 다이나믹 랜덤 엑세스 메모리 셀들 (이하, DRAM 셀들이라 칭함)로 구성되는 메모리 셀 어레이 (10)가 제공된다. 복수 개의 워드 라인들 (WLi) (i=0-m)이 상기 메모리 셀 어레이 (10)의 열 방향으로 배열되고, 복수 개의 비트 라인들 (BLj) (j=0-n)이 상기 워드 라인들 (WLi)과 직교하는 방향으로 (즉, 상기 메모리 셀 어레이 (10)의 행 방향으로) 배열된다. 잘 알려진 바와 같이, 상기 각 DRAM 셀은 '1' 또는 '0'의 데이터를 저장하는 저장 커패시터와 하나의 스위칭 트랜지스터 (또는, 전하 전달 트랜지스터)로 구성된다. 상기 각 워드 라인 (WLi)은 행 디코더 회로 (14)에 연결되며, 정상적인 동작이 수행되는 동안, 즉 독출 명령 발생 회로 (34)로부터 독출 명령 신호 (RMD)가 발생될 때, 상기 회로 (14)는 어드레스 버퍼 회로 (12)를 통해서 제공되는 행 어드레스 신호들 (RAi) (i는 정수)에 따라 상기 워드 라인들 (WL0)-(WLm) 중 하나의 워드 라인을 선택한다.
상기 비트 라인들 (BL0)-(BLn)은 비트 라인 감지 증폭기 회로 (18)에 연결되며, 상기 회로 (18)는 상기 선택된 워드 라인에 관련된 메모리 셀들에 연결된 비트 라인 쌍들 사이의 전위차를 감지하고 증폭한다. 열 디코더 회로 (16)는 상기 어드레스 버퍼 회로 (12)를 통해서 제공되는 열 어드레스 신호들 (CAi)을 디코딩 하여 열 선택 신호들 (CSLi) 중 적어도 하나의 열 선택 신호를 활성화시킨다. 그 다음에, 열 패스 게이트 회로 (또는, 열 선택기) (20)는 상기 활성화된 열 선택 신호에 응답해서 상기 비트 라인 쌍들 중 적어도 한 쌍의 비트 라인들을 대응하는 데이터 라인 쌍에 전기적으로 연결한다. 상기 데이터 라인 쌍으로 전달된 데이터는 신호 (PIOSi)에 따라 데이터 라인 감지 증폭기 회로 (24)에 의해서 증폭된다.
앞서 설명된 반도체 메모리 장치 즉, DRAM 장치 (1)는 버스트 동작 모드 (burst mode of operation)를 지원한다. 어드레스 버퍼 회로 (12)를 통해서 열 어드레스 신호들이 인가될 때, 상기 열 어드레스 신호들은 잘 알려진 바와 같이 버스트 동작 모드 하에서 초기 어드레스 신호들 (initial address signals)로서 기능한다. 비록 도면에는 도시되지 않았지만, 초기 어드레스 신호들을 받아들여 버스트 길이 (burst length, BL)에 따라 다음 열 어드레스 신호들을 순차적으로 발생하는 버스트 어드레스 발생기 (burst address counter)로서 버스트 카운터가 DRAM 장치 (1)에 제공됨은 자명하다. 그러므로, 버스트 카운터에 의해서 생성된 버스트 어드레스 신호들은 열 디코더 회로 (16)에 의해서 순차적으로 디코딩 되고, 다른 열 선택 신호들이 버스트 길이에 따라 연속적으로 활성화된다.
다시 도 1을 참조하면, 데이터 라인 감지 증폭기 회로 (24)에 의해서 증폭된 데이터는 레지스터 (26)에 임시적으로 저장된다. 즉, 상기 레지스터 (26)는 레지스터 입력 제어 회로 (28)로부터의 레지스터 입력 제어 신호들 (DLLi)에 응답해서 상기 데이터 라인 감지 증폭기 회로 (24)로부터의 데이터를 순차적으로 저장한다. 그 다음에, 상기 레지스터 (26)에 저장된 데이터는 상기 독출 명령 신호 (RMD)에 동기된 레지스터 출력 제어 회로 (30)로부터의 레지스터 출력 제어 신호들 (CDQi)에 따라 데이터 출력 버퍼 회로 (32)로 공급된다. 상기 레지스터 입력 제어 회로 (28)는 클럭 버퍼 회로 (22) 및 지연 회로 (23)를 통해서 공급되는 클럭 신호 (PCLKD)에 응답해서 상기 레지스터 출력 제어 신호들 (DLLi)을 순차적으로 발생하고, 상기 레지스터 입력 제어 회로 (30)는 상기 클럭 신호 (PCLKD), 독출 명령 신호 (RMD) 및 캐스 레이턴시(CASB latency) 신호 (CLi)에 응답해서 상기 레지스터 출력 제어 신호들 (CDQi)을 순차적으로 발생한다. 여기서, 상기 지연 회로 (23)는, 도면에는 도시되지 않았지만, 직렬 연결된 짝수개의 인버터들로 구성될 수 있으며, 상기 지연 회로 (23)의 입력 및 출력은 동일한 위상을 가진다.
도 1의 DRAM 장치 (1)가 2의 캐스 레이턴시 (CASB latency, CL)와 4의 버스트 길이 (BL)를 갖는 경우, 상기 레지스터 입력 제어 신호들은 DLL0 내지 DLL3이고, 상기 레지스터 출력 제어 신호들은 CDQ0 내지 CDQ3이다. 이러한 가정에 따라 설계된 레지스터 (26) 회로가 도 2에 도시되어 있다. 도 2에 도시된 바와 같이, 상기 레지스터 (26)는 상기 레지스터 입력 제어 신호들 (DLL0)-(DLL3) 및 상기 레지스터 출력 제어 신호들 (CDQ0)-(CDQ3)에 의해서 각각 스위치 온/오프 되는 8개의 스위치 회로들 (SW1)-(SW8)과 래치된 2개의 인버터들로 구성된 4개의 래치 회로들 (L1)-(L4)로 이루어졌다. 도 2에서, 데이터 패스는 메모리 셀 어레이 (10)에서 레지스터 (26) 이전까지의 경로를 나타낸다. 도 1의 DRAM 장치 (1)가 1, 2 그리고 4의 버스트 길이 (BL)를 지원하는 경우, 상기 레지스터 (26) 내의 래치 회로들의 수는 최대 버스트 길이 (BL)에 대응하도록 구현될 것이다. 마찬가지로, 레지스터 입력 및 출력 제어 신호들에 각각 대응하는 스위치 회로들은 그렇게 구현된 래치 회로들에 각각 대응하도록 구현될 것이다.
상기 스위치 회로들 (SW1)-(SW8)은 대응하는 신호들 (DLLi) 및 (CDQi)이 하이 레벨일 때 스위치 온되도록 전송 게이트 회로 및 인버터로 또는 하나의 NMOS 트랜지스터로 구성될 수 있다. 반면에, PMOS 트랜지스터를 이용하여 상기 스위치 회로들 (SW1)-(SW8)을 구현하는 경우, 대응하는 신호들 (DLLi) 및 (CDQi)이 로우 레벨일 때 스위치 온될 것이다. 도 2에서, 데이터 패스와 레지스터 (26) 사이에 연결된 래치 회로 (L5)는 상기 레지스터 (26)의 입력 (NDIN)이 일시적으로 플로팅되는 것을 방지하기 위한 것이다.
도 3은 종래 기술에 따른 레지스터 입력 제어 회로 (28)를 보여주는 회로도이다. 도 3에서, 상기 레지스터 입력 제어 회로 (28)는 도 3에 도시된 바와 같이 연결된 복수의 래치 회로들, 인버터와 PMOS 및 NMOS 트랜지스터들로 구성되는 전송 게이트 회로 및 로직 소자들로 이루어져 있다. 상기 레지스터 입력 제어 회로 (28)는 입력 신호로서 어드레스 버퍼 회로 (12) 및 지연 회로 (23)로부터의 신호들 (CAi_BANK) 및 (PCLKD)에 응답해서 레지스터 입력 제어 신호들 (DLL0)-(DLL3)을 순차적으로 발생한다. 상기 신호 (CAi_BANK)는 뱅크를 선택하기 위한 신호를 의미한다. 이를 좀더 구체적으로 설명하면 다음과 같다.
먼저, 신호 (RESET)가 로우 레벨에서 하이 레벨로 활성화될 때 초기화 동작이 수행된다. 즉, 인버터 (62)의 입력단은 NMOS 트랜지스터 (64)를 통해서 하이 레벨로 설정되고, 인버터들 (73), (82) 및 (91)의 입력단은 인버터 (65)를 통해서 스위치 온되는 대응하는 PMOS 트랜지스터들 (72), (81) 및 (90)에 의해서 하이 레벨이 된다. 그러므로, 레지스터 입력 제어 신호 (DLL0)는 하이 레벨로 초기화되고, 다른 레지스터 입력 제어 신호들 (DLL1)-(DLL3)은 로우 레벨로 초기화된다. 상기 신호 (CAi_BANK)가 로우 레벨로 비활성화 상태로 유지되는 동안에, 상기 신호들 (DLL0)-(DLL3)은 초기 상태로 유지된다. 이는 클럭 신호 (PCLKD)가 토글 되더라도 노드들 (A) 및 (B)이 각각 로우 레벨과 하이 레벨로 유지되기 때문이다. 그 다음에, 상기 신호 (CAi_BANK)가 로우 레벨에서 하이 레벨로 활성화될 때, 상기 노드들 (A) 및 (B)의 각 레벨은 상기 클럭 신호 (PCLKD)가 로우 레벨에서 하이 레벨로 토글될 때마다 변화된다. 이는 상기 레지스터 입력 제어 신호들 (DLL0)-(DLL3)의 로직 레벨이 순차적으로 변화되게 한다 (도 4 참조). 즉, 상기 클럭 신호 (PCLKD)가 로우 레벨에서 하이 레벨로 천이될 때 하이 레벨의 신호 (DLL0)가 로우 레벨이 됨과 동시에, 다음의 레지스터 입력 제어 신호 (DLL1)가 로우 레벨에서 하이 레벨로 천이된다.
도 4는 종래 기술에 따른 웨이브 파이프라인 스킴의 버스트 독출 동작을 설명하기 위한 타이밍도이다. 도 1 내지 도 4를 참조하여 종래 기술의 버스트 독출 동작이 이하 설명된다. 앞서 설명된 바와 같이, DRAM 장치 (1)는 2의 캐스 레이턴시 (CL)와 4의 버스트 길이 (BL)를 가진다.
클럭 사이클 (C0) 이전에, 하나의 워드 라인이 어드레스 버퍼 회로 (12)를 통해서 공급되는 행 어드레스 신호들 (RAi)에 따라 행 디코더 회로 (14)에 의해서 선택되고, 상기 선택된 워드 라인에 연결된 메모리 셀들의 데이터는 비트 라인 감지 증폭기 회로 (18)에 의해서 감지 증폭된다. 상기 클럭 사이클 (C0) 동안에는, 외부로부터 인가되는 클럭 신호 (이하, 외부 클럭 신호라 칭함) (XCLK)의 상승 에지 (XCLK0)에 동기되어 버스트 독출 동작을 위한 초기 어드레스 신호들 (CAi) (열 어드레스 신호들)이 어드레스 버퍼 회로 (12)를 통해서 열 디코더 회로 (16)로 공급됨과 동시에 독출 명령 신호 (RMD)가 도 1의 독출 명령 발생 회로 (34)에서 발생된다. 상기 열 디코더 회로 (16)는 클럭 신호 (PCLKD)에 동기된 CSL 제어 회로 (15)로부터의 신호 (CSLE)에 응답하여 상기 열 어드레스 신호들 (CAi)에 대응하는 열 선택 신호 (CSL0)를 발생하며, 적어도 한 쌍의 비트 라인들이 열 패스 게이트 회로 (20)를 통해서 대응하는 데이터 라인들 (즉, 한 쌍의 데이터 라인들)에 연결된다. 계속해서, 데이터 라인 감지 증폭기 회로 (24)는 신호 (PIOSi)가 활성화될 때 상기 데이터 라인들로 전달된 데이터를 감지 증폭한다.
다음 클럭 사이클 (C1)에서, 레지스터 입력 제어 신호 (DLL0)가 하이 레벨로 유지되기 때문에, 상기 레지스터 (26)의 스위치 회로 (SW1)는 스위치 온된 상태로 유지되며, 이는 데이터 라인 감지 증폭기 회로 (24)로부터 출력된 데이터 (상기 초기 어드레스 신호들에 대응하는 데이터)가 래치 회로 (L1)에 래치되게 한다. 이때, 나머지 신호들 (DLL1)-(DLL3)이 로우 레벨로 유지되기 때문에, 그에 대응하는 래치 회로에는 입력되지 않는다. 그 다음에, 레지스터 입력 제어 회로 (28)는 클럭 사이클 (C0)의 상승 에지에 동기되어 하이 레벨의 상기 레지스터 입력 제어 신호 (DLL0)를 로우 레벨로 비활성화시킴과 동시에 다음의 레지스터 입력 제어 신호 (DLL1)를 하이 레벨로 활성화시킨다. 결과적으로, 스위치 회로 (SW1)는 스위치 오프 되고, 스위치 회로 (SW2)는 스위치 온된다.
도 4에서 알 수 있듯이, 이전 클럭 사이클 (C0)에서 활성화된 열 선택 신호 (CSL0)는 클럭 사이클 (C1)의 클럭 신호 (PCLK)의 상승 에지에 동기된 상기 CSL 제어 회로 (15)로부터의 신호 (CSLD)에 의해서 비활성화되고, 버스트 카운터 (미도시된)에 의해서 내부적으로 발생된 다음의 버스트 어드레스 신호들 (다음 열 어드레스 신호들)에 대응하는 열 선택 신호 (CSL1)가 상기 외부 클럭 신호(XCLK1)의 상승 에지에 동기되어 활성화된다. 마찬가지로, 적어도 한 쌍의 비트 라인들이 상기 열 패스 게이트 회로 (20)를 통해서 대응하는 데이터 라인들 (즉, 한 쌍의 데이터 라인들)에 연결되며, 상기 데이터 라인 감지 증폭기 회로 (24)는 상기 데이터 라인들로 전달된 데이터를 감지 증폭한다.
다음 클럭 사이클 (C2)에서, 이전 클럭 사이클 (C1)에서 활성화된 레지스터 입력 제어 신호 (DLL1)가 계속해서 하이 레벨로 유지되기 때문에, 레지스터 (26)의 스위치 회로 (SW2)는 스위치 온된 상태로 유지되며, 이는 상기 데이터 라인 감지 증폭기 회로 (24)로부터 출력된 데이터 (상기 버스트 어드레스 신호들에 대응하는 데이터)가 래치 회로 (L2)에 래치되게 한다. 그 다음에, 상기 레지스터 입력 제어 회로 (28)는 클럭 사이클 (C1)의 클럭 신호 (PCLKD)의 상승 에지에 동기되어 하이 레벨의 상기 레지스터 입력 제어 신호 (DLL1)를 로우 레벨로 비활성화시킴과 동시에 다음의 레지스터 입력 제어 신호 (DLL2)를 하이 레벨로 활성화시킨다.
이전 클럭 사이클 (C1)에서 활성화된 열 선택 신호 (CSL1)는 잎서 설명된 것과 동일한 방법으로 비활성화된다. 상기 버스트 카운터에 의해서 내부적으로 발생된 버스트 어드레스 신호들 (다음 열 어드레스 신호들)에 대응하는 열 선택 신호 (CSL2)가 상기 외부 클럭 신호의 상승 에지 (XCLK2)에 동기되어 활성화된다. 이후 계속되는 클럭 사이클들 (C3) 및 (C4)의 동작은 이전 클럭 사이클들 (C1) 및 (C2)과 동일하며, 그것의 설명은 그러므로 생략된다. 결과적으로, 버스트 독출 동작에 따라 연속적으로 독출 된 데이터가 레지스터 (26)에 순차적으로 저장된다. 앞서 가정된 바와 같이, 캐스 레이턴시 (CL)가 2이기 때문에, 레지스터 출력 제어 회로 (30)는 캐스 레이턴시 신호 (CLi)에 응답해서 외부 클럭 신호 (XCLK)에 동기된 레지스터 출력 제어 신호들 (CDQ0)-(CDQ3)을 독출 명령 (RMD)이 생성된 클럭 사이클 (C0)의 다음 클럭 사이클들 (C1)-(C4)에서 순차적으로 생성하며, 이는 앞서 설명된 바와 같이 상기 레지스터 (26)에 저장된 데이터가 순차적으로 스위치 온되는 스위치 회로들 (SW5)-(SW8)를 통해서 데이터 출력 버퍼 회로 (32)로 전달되게 한다. 이러한 일련의 과정을 통해서 버스트 독출 동작이 완료된다.
앞서 설명된 버스트 독출 동작에서 알 수 있듯이, 고속 동작을 위한 웨이브 파이프라인 스킴을 가지는 DRAM 장치 (1)의 데이터 패스에는, 독출 된 데이터를 저장하기 위한 레지스터 (26) (또는, 래치 회로)이 하나만이 존재한다. 여기서, 상기 레지스터 (또는, 래치 회로)는 외부 클럭 신호 (XCLK)에 동기된다. 상기 레지스터 (26)는 도 2에 도시된 바와 같이 병렬 연결된 래치 회로들 (L1)-(L4)로 구성되며, 퍼스트-인-퍼스트-아웃 (first-in-first-out) 개념에 따라 제어된다. 다시 말해서, 버스트 동작 모드에 따라 연속적으로 데이터가 독출 될 때, 첫 번째 유효 데이터 (D0)는 레지스터 (26)의 입력 (NDIN)으로 전달될 때 레지스터 입력 제어 신호 (DLL0)에 따라 대응하는 래치 회로 (L1)에 저장된다. 그 다음에, 두 번째 유효 데이터 (D1)는 상기 레지스터 (26)의 입력 (NDIN)으로 전달될 때 레지스터 입력 제어 신호 (DLL1)에 따라 대응하는 래치 회로 (L2)에 저장된다. 마찬가지로, 세 번째 및 네 번째 유효 데이터 (D2) 및 (D3)이 레지스터 입력 제어 신호들 (DLL2) 및 (DLL3)에 따라 대응하는 래치 회로 (L3) 및 (L4)에 각각 저장된다. 그렇게 저장되는 유효 데이터는 레지스터 출력 제어 신호들 (CDQ0)-(CDQ3)에 따라 순차적으로 데이터 출력 버퍼 회로 (32)로 전달된다.
그러한 웨이브 파이프라인 스킴의 DRAM 장치 (1)를 설계할 때 고려할 사항들 중 가장 중요한 사항은 도 4에서 레지스터 (26)의 입력 (NDIN) 변화 시점과 레지스터 입력 제어 신호 (DLLi)의 비활성화 시점 사이의 마진 (이하, 데이터 래치 마진이라 칭함) (c) 확보이다. 도 4에서, 참조 기호 (a)는 독출 명령 신호 (RMD)가 발생되는 클럭 사이클 (C0)의 외부 클럭 신호 (XCLK0)의 상승 에지와 레지스터 입력 제어 신호 (DLL0)가 비활성화되는 시점 사이의 시간을 나타내고, 참조 기호 (b)는 상기 외부 클럭 신호 (XCLK0)의 상승 에지 시점과 레지스터 (26)의 입력 (NDIN)이 변화되는 시점 사이의 시간을 나타낸다 (이는 독출된 데이터가 데이터 패스를 통해 전달되는 시간을 의미한다).
상기 시간 (b)은 메모리 셀 어레이 (10), 비트 라인 감지 증폭기 회로 (18), 열 패스 게이트 회로 (20) 및 데이터 라인 감지 증폭기 회로 (24)에 의해서 결정된다. 특히, 상기 시간 (b)은 메모리 셀 어레이 (10)에 의해서 좌우된다. 이는 상기 메모리 셀 어레이 (10)가 주변 회로들 (18, 20, 24 등)에 비해서 더욱 타이트한 디자인 룰에 의해서 제조되기 때문이다. 이는 상기 시간 (b)이 상기 메모리 셀 어레이 (10)의 공정 변화 (예를 들면, 데이터 라인들이 설계된 두께에 비해서 얇아지거나 메모리 셀의 커패시터의 커패시턴스가 감소하는 현상들)로 인해서 설계될 때 예상되는 시간에 비해서 길어지게 할 것이다. 이는 데이터 패스의 전반적인 저항이 증가되게 하며, 그 결과 데이터가 레지스터 (26)의 입력 (NDIN)까지 전달되는 시간이 길어진다. 이에 반해서, 상기 시간 (a)은 공정 변화에 비교적 민감하지 않은 주변 회로 영역에 배치된 레지스터 입력 제어 회로 (28)에 의해서 결정되기 때문에 거의 일정하다. 다시 말해서, 시간들 (a) 및 (b)은 동일한 클럭 사이클의 상승 에지에 동기되고 서로 다른 지연 시간을 가지는 경로들을 통해서 전달된다.
만약 상기 시간 (b)이 그러한 공정 변화로 인해서 점선으로 표시된 시간 (b')까지 길어지면, 상기 데이터 래치 마진 (c)은 점선으로 표시된 바와 같이 (c') 더욱 감소될 것이다. 만약 상기 시간 (b)이 공정 변화로 인해서 상기 시간 (a)과 동일하거나 더 길어지면, 데이터 독출 동작이 수행될 수 없다 (즉, 디바이스 페일이 생긴다). 다단 파이프라인 스킴을 가지는 DRAM 장치의 경우, 그러한 문제 (디바이스 페일)는 동작 주파수를 낮춤으로써 해결될 수 있다. 이에 반해서, 웨이브 파이프라인 스킴을 가지는 DRAM 장치의 경우 (원 스테이지 파이프라인 스킴), 비록 DRAM 장치의 동작 주파수가 낮아지더라도 레지스터 입력 제어 신호 (DLLi)의 비활성화 시점은 동일한 클럭 사이클의 외부 클럭 신호 (XCLK)의 상승 에지에 동기되기 때문에 동작 주파수가 낮아지기 이전의 그것과 거의 동일하게 또는 비슷하게 유지된다. 그러므로, 도 1에 도시된 웨이브 파이프라인 스킴을 구비한 DRAM 장치 (1)의 데이터 패스 제어 구조에 따르면, 상기 데이터 래치 마진 (c)을 확보하는 것이 어렵다. 이러한 현상은 동작 주파수가 높을수록 더욱 심각해질 것이다.
따라서 본 발명의 목적은 향상된 성능을 갖는 웨이브 파이프라인 스킴의 동기형 반도체 메모리 장치 및 그것의 데이터 패스 제어 방법을 제공하는 것이다.
본 발명의 목적은 동작 주파수를 증가시킬 수 있는 웨이브 파이프라인 스킴의 동기형 반도체 메모리 장치 및 그것의 데이터 패스 제어 방법을 제공하는 것이다.
도 1은 종래 기술에 따른 동기형 디램 장치의 구성을 보여주는 블록도;
도 2는 도 1의 레지스터를 보여주는 회로도;
도 3은 종래 기술에 따른 레지스터 입력 제어 회로의 상세 회로도;
도 4는 종래 기술에 따른 웨이브 파이프라인 독출 동작을 설명하기 위한 타이밍도;
도 5는 본 발명의 제 1 실시예에 따른 동기형 디램 장치의 구성을 보여주는 블록도;
도 6은 본 발명의 바람직한 제 1 실시예에 따른 도 5의 CSL 제어 회로 및 레지스터 입력 제어 회로의 상세 회로도;
도 7은 본 발명의 바람직한 제 1 실시예에 따른 웨이브 파이프라인 독출 동작을 설명하기 위한 타이밍도;
도 8은 본 발명의 제 2 실시예에 따른 동기형 디램 장치의 구성을 보여주는 블록도;
도 9는 본 발명의 바람직한 제 2 실시예에 따른 도 8의 지연 회로 및 레지스터 입력 제어 회로의 상세 회로도; 그리고
도 10은 본 발명의 바람직한 제 2 실시예에 따른 웨이브 파이프라인 독출 동작을 설명하기 위한 타이밍도이다.
*도면의 주요 부분에 대한 부호 설명
1, 100 , 100' : 동기형 반도체 메모리 장치
10, 110, 500 : 메모리 셀 어레이
12, 120, 520 : 어드레스 버퍼 회로
14, 140, 540 : 행 디코더 회로
16, 160, 560 : 열 디코더 회로
18, 180, 580 : 비트 라인 감지 증폭기 회로
20, 200, 600 : 열 패스 게이트 회로
22, 220, 620 : 클럭 버퍼 회로
24, 260, 680 : 데이터라인 감지 증폭기 회로
26, 280, 700 : 레지스터
28, 320, 740 : 레지스터 입력 제어 회로
30, 340, 780 : 레지스터 출력 제어 회로
32, 300, 720 : 데이터 출력 버퍼 240, 550 : CSL 제어 회로
380, 800 : 독출 명령 발생 회로 740 : 지연 회로
(구성)
상술한 바와 같은 목적을 달성하기 위한 본 발명의 일 특징에 의하면, 본 발명의 동기형 반도체 메모리 장치는 데이터를 저장하기 위한 메모리 셀 어레이와; 독출 동작 동안 클럭 신호에 동기되어 상기 메모리 셀 어레이에 저장된 데이터를 연속적으로 독출하는 독출 회로와; 병렬 연결된 복수 개의 래치 회로들을 구비하며, 상기 독출 동작 동안 레지스터 입력 제어 신호들에 응답해서 상기 연속적으로 독출 된 데이터를 대응하는 래치 회로들에 순차적으로 저장하는 레지스터 및; 상기 독출 동작 동안 상기 클럭 신호에 동기된 상기 레지스터 입력 제어 신호들을 순차적으로 발생하는 레지스터 제어 회로를 포함하며, 상기 레지스터 제어 회로는 i번째 클럭 사이클에 대응하는 독출 데이터가 (i+1)번째 클럭 사이클의 클럭 신호에 동기되어 대응하는 래치 회로에 저장되도록 상기 (i+1)번째 클럭 사이클의 클럭 신호에 동기된 레지스터 입력 제어 신호를 발생한다.
이 실시예에 있어서, 상기 레지스터 제어 회로는 캐스 레이턴시 신호 및 상기 클럭 신호에 응답해서 레지스터 출력 제어 신호들을 순차적으로 발생하며, 상기 레지스터에 저장된 데이터는 상기 레지스터 출력 제어 신호들에 의해서 순차적으로 외부로 출력된다.
(작용)
이와 같은 장치 및 방법에 의해서, 독출 데이터가 데이터 패스 (예를 들면, 선택된 메모리 셀로부터 레지스터의 입력까지)를 통해서 전달되는 시간이 여러 가지의 요인들 (예를 들면, 공정 변화로 인한 신호 라인 로딩 증가, 저장 커패시터의 커패시턴스 감소 등)로 인해서 길어지더라도 레지스터의 데이터 래치 마진이 충분히 확보될 수 있다.
(실시예)
본 발명의 실시예들이 참조도면들에 의거하여 이하 설명된다.
본 발명의 신규한 웨이브 파이프라인 스킴의 동기형 반도체 메모리 장치에는, 도 4 및 도 6을 참조하면, 레지스터 (280/700)의 데이터 입력 및 출력을 제어하기 위한 레지스터 입/출력 제어 신호들 (DLLi/CDQi)을 발생하는 레지스터 제어 회로 (360/800)가 제공된다. 상기 레지스터 제어 회로 (360/800)는 이전 클럭 사이클의 클럭 신호에 동기되어 감지/증폭된 (독출 된) 데이터가 다음 클럭 사이클의 클럭 신호에 동기되어 상기 레지스터 (280/700)에 저장되도록 레지스터 입력 제어 신호들 (DLLi)을 순차적으로 발생한다. 이는, 비록 레지스터 (280/700)의 입력이 여러 가지의 원인들 (예를 들면, 공정 변화로 인한 신호 라인 로딩 증가, 셀 커패시터의 커패시턴스 감소 등)에 의해서 지연되더라도, 무효한 데이터가 레지스터 (280/700)에 래치되지 않게 한다. 더욱이, 이러한 데이터 패스 제어 스킴 하에서 상기 원인들로 인해서 무효한 데이터가 레지스터에 래치되는 경우, 상기 동기형 반도체 메모리 장치의 동작 주파수를 낮춤으로써 종래의 그것과 달리 그러한 문제가 해결될 수 있다.
본 발명에 따른 동기형 반도체 메모리 장치, 구체적으로 동기형 DRAM 장치는 이 분야에 잘 알려진 버스트 동작 모드 (burst mode of operation)를 지원한다. 비록 참조 도면들에는 도시되지 않았지만, 외부로부터 인가되는 열 어드레스 (초기 어드레스)를 사용하여 버스트 동작 모드에서 연속적으로 필요한 다음의 열 어드레스들 즉, 버스트 어드레스들을 순차적으로 발생하는 버스트 어드레스 발생기 (burst address generator) (또는, 버스트 카운터)가 본 발명의 동기형 DRAM 장치에 제공될 것이다. 그러한 동기형 DRAM 장치의 캐스 레이턴시 (Column Address Strobe /CAS latency, CL)는 2이고 그것의 버스트 길이 (burst length, BL)는 4라고 가정하여 이하 본 발명의 바람직한 실시예들에 따른 각 동기형 DRAM 장치의 구성 및 동작이 상세히 설명된다.
(제 1 실시예)
본 발명의 바람직한 제 1 실시예에 따른 웨이브 파이프라인 스킴의 동기형 반도체 메모리 장치 (100)의 구성을 보여주는 블록도가 도 5에 도시되어 있다.
도 5를 참조하면, 다이나믹 랜덤 엑세스 메모리 셀들 (이하, DRAM 셀들이라 칭함)로 구성되는 메모리 셀 어레이 (110)가 상기 장치 (100) 내에 제공된다. 복수 개의 워드 라인들 (WLi) (i=0-m)이 상기 메모리 셀 어레이 (110)의 열 방향으로 배열되고, 복수 개의 비트 라인들 (BLj) (j=0-n)이 상기 워드 라인들 (WLi)과 직교하는 방향으로 (즉, 상기 메모리 셀 어레이 (110)의 행 방향으로) 배열된다. 잘 알려진 바와 같이, 상기 각 DRAM 셀은 '1' 또는 '0'의 데이터를 저장하는 저장 커패시터와 하나의 스위칭 트랜지스터 (또는, 전하 전달 트랜지스터)로 구성되며, 상기 비트 라인들 (BLj)은 복수 개의 쌍들로 구성된다. 상기 각 워드 라인 (WLi)은 행 디코더 회로 (140)에 연결되며, 상기 회로 (140)는 정상적인 동작 (예를 들면, 기입, 독출, 그리고 리프레시 동작들)이 수행되는 동안 어드레스 버퍼 회로 (120)를 통해서 제공되는 행 어드레스 신호들 (RAi) (i는 정수)에 따라 상기 워드 라인들 (WL0)-(WLm) 중 하나의 워드 라인을 선택한다.
비록 도면에는 도시되지 않았지만, 상기 행 디코더 회로 (워드 라인 선택 회로 또는 행 선택 회로) (140)에는, 행 어드레스 버퍼 회로, 행 디코더, 상기 메모리 셀 어레이 (110)가 뱅크 구조를 가지는 경우 뱅크 선택기 등이 포함될 수 있다. 또한, 리프레시 타이머, 리프레시 콘트롤러, 리프레시 카운터 등으로 이루어지는 리프레시 제어 회로가 상기 동기형 DRAM 장치 (100) 내에 제공되며, 이는 동기형 DRAM 장치 (100)의 리프레시 동작이 가능하게 한다.
상기 비트 라인들 (BL0)-(BLn)은 비트 라인 감지 증폭기 회로 (180)에 연결되며, 상기 회로 (180)는 상기 선택된 워드 라인에 관련된 메모리 셀들에 연결된 비트 라인 쌍들 사이의 전위차를 감지하고 증폭한다. 열 디코더 회로 (160)는 상기 어드레스 버퍼 회로 (120)를 통해서 제공되는 열 어드레스 신호들 (CAi)을 디코딩하며, 열 선택 라인 활성화 신호 (CSLE)에 응답해서 열 선택 신호들 (CSLi) 중 적어도 하나의 열 선택 신호를 활성화시킨다. 그리고, 상기 열 디코더 회로 (160)는 열 선택 라인 비활성화 신호 (CSLD)에 응답해서 이전 클럭 사이클에서 활성화된 열 선택 신호를 비활성화시킨다. 그 다음에, 열 패스 게이트 회로 (또는, 열 선택기) (200)는 상기 활성화된 열 선택 신호에 응답해서 상기 비트 라인 쌍들 중 적어도 한 쌍의 비트 라인들을 대응하는 데이터 라인 쌍에 전기적으로 연결한다.
열 선택 라인 제어 회로 (240)는 클럭 버퍼 회로 (220) 및 지연 회로 (230)로부터 공급되는 클럭 신호들 (PCLK) 및 (PCLKD)를 받아들이고, 독출 동작이 수행될 때 즉, 독출 명령 발생 회로 (380)가 클럭 신호 (PCLK) (또는, XCLK)의 상승 에지에서 로우 레벨의 신호들 (CSB) 및 (CASB)과 하이 레벨의 신호 (WEB)에 응답해서 독출 명령 신호 (RMD)를 발생할 때, 어드레스 버퍼 회로 (120)로부터의 신호 (CAi_BANK)에 응답해서 상기 클럭 신호 (PCLKD)의 상승 에지에 동기된 상기 열 선택 신호 비활성화 신호 (CSLD) 및 클럭 신호 (PCLK)의 상승 에지에 동기된 상기 열 선택 신호 활성화 신호 (CSLE)를 발생한다. 결과적으로, 상기 열 디코더 회로 (160)는 i번째 클럭 사이클의 클럭 신호 (PCLK)의 상승 에지에 동기된 열 선택 신호 비활성화 신호 (CSLD)를 이용하여 (i-1)번째 클럭 사이클에 상응하는 활성화된 열 선택 신호를 비활성화시키고, 상기 열 디코더 회로 (160)는 i번째 클럭 사이클의 클럭 신호 (PCLKD)의 상승 에지에 동기된 열 선택 신호 활성화 신호 (CSLE)를 이용하여 i번째 클럭 사이클에 상응하는 열 선택 신호를 활성화시킨다.
여기서, 본 발명의 동기형 DRAM 장치가 버스트 동작 모드에서 동작하기 때문에, 비트 라인 감지 증폭기 회로 (180)에 의해서 감지 증폭된 데이터는 열 디코더 회로 (160)의 제어 하에서 열 패스 게이트 회로 (200)를 통해서 연속적으로 출력됨은 자명하다.
그 다음에, 상기 데이터 라인 쌍으로 연속적으로 전달되는 독출된 (감지 증폭된) 데이터는 신호 (PIOSi)가 활성화되는 동안 데이터 라인 감지 증폭기 회로 (260)에 의해서 순차적으로 감지 증폭된다. 레지스터 (280)는 레지스터 제어 회로 (360)에서 연속적으로 생성되는 레지스터 입력 제어 신호들 (DLLi)에 응답해서 상기 데이터 라인 감지 증폭기 회로 (260)로부터 순차적으로 전달되는 데이터를 임시적으로 저장한다. 상기 레지스터 (280)는 도 2의 그것과 동일한 회로 구성을 가진다. 즉, 상기 레지스터 (280)는 버스트 길이 (BL)에 대응하는 래치 회로들 (L1)-(L4), 입력 스위치들 (SW0)-(SW3) 및 출력 스위치들 (SW4)-(SW8)로 구성되며, 그것에 대한 설명은 그러므로 생략된다.
마지막으로, 상기 레지스터 제어 회로 (360)는 레지스터 입력 제어 회로 (320)와 레지스터 출력 제어 회로 (340)로 구성된다. 상기 레지스터 입력 제어 회로 (320)는 i번째 클럭 사이클에 대응하는 독출 데이터가 (i+1)번째 클럭 사이클의 외부 클럭 신호 (XCLK)에 동기되어 대응하는 래치 회로에 저장되도록 상기 열 선택 라인 제어 회로 (240)로부터의 열 선택 라인 비활성화 신호 (CSLD)에 응답해서 상기 (i+1)번째 클럭 사이클의 클럭 신호 (PCLKD)에 동기된 상기 레지스터 입력 제어 신호 (DLLi)를 발생한다. 이에 대한 설명은 이후 상세히 설명된다. 상기 레지스터 출력 제어 회로 (340)는 독출 명령 신호 (RMD), 캐스 레이턴시 신호 (CLi) (여기서, i=1 및 2) 및 상기 클럭 신호 (PCLKD)에 응답해서 레지스터 출력 제어 신호들 (CDQi)을 순차적으로 발생하며, 이는 상기 레지스터 (280)에 저장된 데이터가 상기 레지스터 출력 제어 신호들 (CDQi)에 의해서 순차적으로 외부로 출력되게 한다.
본 발명의 바람직한 제 1 실시예에 따른 열 선택 라인 제어 회로 (240)의 CSLD 발생기 및 레지스터 입력 제어 회로 (320)가 도 6에 도시되어 있다. 상기 CSLD 발생기는 도 6에 도시된 바와 같이 연결된 5 개의 인버터들 (241), (242), (245), (246) 및 (248), PMOS 및 NMOS 트랜지스터들 (243) 및 (244), 그리고 하나의 NAND 게이트 (247)로 이루어져 있다. 상기 신호 (CAi_BANK)가 로우 레벨로 유지될 때, 열 선택 라인 비활성화 신호 (CSLD)는 클럭 신호 (PCLKD)에 관계없이 항상 로우 레벨로 유지된다. 이와 반대로, 상기 신호 (CAi_BANK)가 하이 레벨로 유지될 때, 상기 신호 (CSLD)는 상기 클럭 신호 (PCLKD)와 동일한 파형을 갖는다. 결과적으로, 레지스터 입력 제어 회로 (320)에는, 그것의 입력 신호로서 한 클럭 사이클만큼 지연된 클럭 신호로서 열 선택 라인 비활성화 신호 (CSLD)가 인가된다. 본 발명의 바람직한 제 1 실시예에 따른 레지스터 입력 제어 회로 (320)는 단지 종래 기술에서 사용된 NAND 게이트 (51), 복수의 인버터들 (52)-(53)로 구성된 지연 체인, 그리고 인버터 (54)가 제거되었다는 점에서 도 3에 도시된 레지스터 입력 제어 회로 (320)와 다르며, 그러므로 도 6의 구성 요소들은 도 3의 구성 요소들과 동일한 참조 번호들로 표기된다.
본 발명의 바람직한 제 1 실시예에 따른 버스트 독출 동작을 설명하기 위한 동작 타이밍도가 도 7에 도시되어 있다. 본 발명에 따른 웨이브 파이프라인 스킴을 구비한 동기형 DRAM 장치의 버스트 동작이 도면들 도 2, 도 5, 도 6 및 도 7을 참조하여 이하 상세히 설명된다. 앞서 설명된 바와 같이, 본 발명에 따른 웨이브 파이프라인 스킴의 동기형 DRAM 장치 (100)는 2의 캐스 레이턴시 (CL)와 4의 버스트 길이 (BL)를 가진다.
클럭 사이클 (C0) 이전에, 즉, 독출 명령 (RMD)이 발생되기 이전에, 하나의 워드 라인 (예를 들면, WL0)이 어드레스 버퍼 회로 (120)를 통해서 공급되는 행 어드레스 신호들 (RAi)에 따라 행 디코더 회로 (140)에 의해서 선택되고, 상기 선택된 워드 라인 (WL0)에 연결된 메모리 셀들에 각각 저장된 데이터는 비트 라인 감지 증폭기 회로 (180)에 의해서 감지 증폭된다. 그 다음에, 클럭 사이클 (C0) 동안에는, 외부 클럭 신호 (XCLK0)의 상승 에지에 동기되어 버스트 독출 동작을 위한 초기 어드레스 신호들 (열 어드레스 신호들)이 어드레스 버퍼 회로 (120)를 통해서 열 디코더 회로 (160)로 공급됨과 동시에 독출 명령 (RMD)이 독출 명령 발생 회로 (380)로부터 발생된다. 상기 열 디코더 회로 (160)는 열 선택 라인 제어 회로 (240)로부터의 열 선택 신호 활성화 신호 (CSLE)에 응답해서 상기 열 어드레스 신호들에 대응하는 열 선택 신호 (예를 들면, CSL0)를 발생하며, 적어도 한 쌍의 비트 라인들이 열 패스 게이트 회로 (200)를 통해서 대응하는 데이터 라인들 (즉, 한 쌍의 데이터 라인들)에 연결된다. 계속해서, 도 7에 도시된 바와 같이, 신호 (PIOSi)가 활성화됨에 따라 데이터 라인 감지 증폭기 회로 (260)는 상기 데이터 라인들로 전달된 데이터를 감지 증폭한다.
다음 클럭 사이클 (C1)에서, 레지스터 입력 제어 신호 (DLL0)가 하이 레벨로 유지되기 때문에, 상기 레지스터 (280)의 스위치 회로 (SW1)는 스위치 온된 상태로 유지되며, 이는 데이터 라인 감지 증폭기 회로 (260)로부터 출력된 데이터 (상기 초기 어드레스 신호들에 대응하는 데이터)가 도 2의 래치 회로 (L1)에 래치되게 한다. 그 다음에, 레지스터 입력 제어 회로 (320)는, 도 7에 도시된 바와 같이, 상기 열 선택 라인 제어 회로 (240)로부터의 열 선택 라인 비활성화 신호 (CSLD)에 응답해서 클럭 사이클 (C1)의 상승 에지 (XCLK1)에 동기되어 하이 레벨의 상기 레지스터 입력 제어 신호 (DLL0)를 로우 레벨로 비활성화시킴과 동시에 다음의 레지스터 입력 제어 신호 (DLL1)를 하이 레벨로 활성화시킨다 (즉, 상기 레지스터 입력 제어 신호 (DLL0)는 이전 클럭 사이클 (C0)을 기준으로 하여 한 클럭 사이클만큼 지연된 클럭 사이클 (C1)에 해당하는 외부 클럭 신호 (XCLK1)에 동기된다). 이는 스위치 회로 (SW1)가 스위치 오프 되게 그리고 스위치 회로 (SW2)가 스위치 온되게 한다.
이전 클럭 사이클 (C0)에서 활성화된 열 선택 신호 (CSL0)는 외부 클럭 신호 (XCLK1) 즉, 클럭 신호 (PCLK)의 상승 에지에 동기되어 비활성화되고, 버스트 카운터 (미도시된)에 의해서 내부적으로 발생된 다음의 버스트 어드레스 신호들 (다음 열 어드레스 신호들)에 대응하는 열 선택 신호 (CSL1)가 상기 클럭 신호 (PCLKD)의 상승 에지에 동기되어 활성화된다. 마찬가지로, 적어도 한 쌍의 비트 라인들이 상기 열 패스 게이트 회로 (200)를 통해서 대응하는 데이터 라인들 (즉, 한 쌍의 데이터 라인들)에 연결되며, 상기 데이터 라인 감지 증폭기 회로 (260)는 상기 데이터 라인들로 전달된 데이터를 감지 증폭한다.
다음 클럭 사이클 (C2)에서, 이전 클럭 사이클 (C1)에서 활성화된 레지스터 입력 제어 신호 (DLL1)가 계속해서 하이 레벨로 유지되기 때문에, 레지스터 (280)의 스위치 회로 (SW2)는 스위치 온된 상태로 유지된다. 이는 상기 데이터 라인 감지 증폭기 회로 (260)로부터 출력된 데이터 (상기 버스트 어드레스 신호들에 대응하는 데이터)가 래치 회로 (L2)에 래치되게 한다. 그 다음에, 이전 동작과 마찬가지로 상기 레지스터 입력 제어 회로 (320)는 클럭 사이클 (C2)의 상승 에지에 동기되어 하이 레벨의 상기 레지스터 입력 제어 신호 (DLL1)를 로우 레벨로 비활성화시킴과 동시에 다음의 레지스터 입력 제어 신호 (DLL2)를 하이 레벨로 활성화시킨다. 즉, 상기 레지스터 입력 제어 신호 (DLL1)는 이전 클럭 사이클 (C1)을 기준으로 하여 한 클럭 사이클만큼 지연된 클럭 사이클 (C2)에 해당하는 외부 클럭 신호 (XCLK2)에 동기된다.
이전 클럭 사이클 (C1)에서 활성화된 열 선택 신호 (CSL1)는 앞서 설명된 것과 동일한 과정을 통해서 비활성화되고, 상기 버스트 카운터에 의해서 내부적으로 발생된 버스트 어드레스 신호들 (다음 열 어드레스 신호들)에 대응하는 열 선택 신호 (CSL2)가 상기 외부 클럭 신호 (XCLK2)에 대응하는 클럭 신호 (PCLKD)의 상승 에지에 동기되어 활성화된다. 이후 계속되는 클럭 사이클들 (C3) 및 (C4)의 동작은 이전 클럭 사이클들 (C1) 및 (C2)과 동일하며, 설명의 중복을 피하기 위해서 그것의 설명은 그러므로 생략된다. 결과적으로, 버스트 독출 동작에 따라 연속적으로 독출된 데이터가 레지스터 (280)에 순차적으로 저장된다. 앞서 가정된 바와 같이, 캐스 레이턴시 (CL)가 2이기 때문에, 레지스터 출력 제어 회로 (320)는 캐스 레이턴시 신호 (CLi)에 응답해서 외부 클럭 신호 (XCLK)에 동기된 레지스터 출력 제어 신호들 (CDQ0)-(CDQ3)을 독출 명령 (RMD)이 생성된 클럭 사이클 (C0)의 다음 클럭 사이클들 (C1)-(C4)에서 순차적으로 생성하며, 이는 앞서 설명된 바와 같이 상기 레지스터 (280)에 저장된 데이터가 순차적으로 스위치 온되는 스위치 회로들 (SW5)-(SW8)를 통해서 데이터 출력 버퍼 회로 (300)로 전달되게 한다. 이러한 일련의 과정을 통해서 버스트 독출 동작이 완료된다.
이 실시예에 있어서, 레지스터 입력 제어 신호 (예를 들면, DLL0)는 데이터 패스에서 사용되는 클럭 사이클 (예를 들면, C0)의 다음 클럭 사이클 (예를 들면, C1)의 클럭 신호 (XCLK1)에 동기된 열 선택 라인 비활성화 신호 (CSLD)에 의해서 비활성화된다는 점에 주의해야 한다. 다시 말해서, 독출 명령 (RMD)이 내부적으로 생성되는 클럭 신호 (XCLK0)의 상승 에지 시점에서 상기 신호 (DLL0)가 비활성화되는 시점까지의 시간 (a)이 종래의 그것보다 더 길어지기 때문에 (이는 비록 상기 신호 (DLL0)의 전송 경로에서 생기는 지연 시간이 종래의 그것과 동일하더라도 데이터 (셀 데이터) 경로와 신호 (DLL) 경로가 종래와 달리 서로 다른 클럭 사이클 (C0) 및 (C1)에 각각 동기되기 때문이다), 비록 데이터가 선택된 메모리 셀로부터 레지스터 (280)의 입력까지 전달되는 시간 (b)이 공정 변화로 인해서 점선 (b')으로 표시된 같이 길어지더라도 유효 데이터가 레지스터 (280)에 래치될 수 있는 충분한 시간 (즉, 데이터 래치 마진) (c)이 보장될 수 있다. 최악의 경우, 이러한 데이터 패스 제어 스킴에서 그러한 공정 변화로 인해서 상기 시간 (b)이 더욱 증가될 때 생기는 문제 (예를 들면, 디바이스 페일)는 동작 주파수를 낮춤으로써 해결될 수 있으며, 이는 데이터 경로와 신호 (DLL) 경로가 종래와 달리 서로 다른 클럭 사이클 (C0) 및 (C1)에 각각 동기되기 때문이다. 그러므로, 본 발명의 바람직한 제 1 실시예에 따른 웨이브 파이프라인 스킴을 가지는 동기형 DRAM 장치의 성능이 향상되며, 이는 그것의 동작 주파수가 웨이브 파이프라인 스킴에서 향상되게 한다.
(제 2 실시예)
본 발명의 바람직한 제 2 실시예에 따른 웨이브 파이프라인 스킴의 동기형 DRAM 장치의 구성을 보여주는 블록도가 도 8에 도시되어 있다.
제 2 실시예의 동기형 DRAM 장치 (100')에 있어서, 레지스터 입력 제어 회로 (760)가 버스트 독출 동작 동안에 독출 명령 신호 (RMD)에 의해서 한 클럭 사이클 지연된 클럭 신호 (PCLKDD)에 동기된 레지스터 입력 제어 신호들 (DLLi)을 순차적으로 발생한다는 것이 제 1 실시예의 그것과 다른 점이다. 다시 말해서, 상기 레지스터 입력 제어 회로 (760)는 i번째 클럭 사이클의 클럭 신호에 동기되어 독출된 데이터가 (i+1)번째 클럭 사이클의 클럭 신호에 동기되어 레지스터 (700)에 래치되도록 지연 회로 (740)를 통해서 공급되는 상기 (i+1)번째 클럭 사이클의 클럭 신호에 동기된 레지스터 입력 제어 신호 (DLLi)를 발생한다. 도 8에 도시된 다른 구성 요소들은 도 5와 동일한 기능을 수행하며, 그것에 대한 설명은 그러므로 생략된다.
도 9를 참조하면, 본 발명의 바람직한 제 2 실시예에 따른 레지스터 제어 회로 (800) 내의 지연 회로 (740) 및 레지스터 입력 제어 회로 (760)를 보여주는 회로도가 도시되어 있다. 상기 지연 회로 (740)는 도 9에 도시된 바와 같이 연결된 5 개의 인버터들 (741), (742), (745), (746) 및 (748), PMOS 및 NMOS 트랜지스터들 (743) 및 (744), 그리고 하나의 NAND 게이트 (747)로 이루어져 있다. 도 8의 독출 명령 발생 회로 (800)로부터의 신호 (RMD)가 로우 레벨로 유지될 때, NAND 게이트 (747)의 일 입력 신호 (RMD_a) 역시 로우 레벨이기 때문에 상기 지연 회로 (740)의 출력 신호 (PCLKDD)는 클럭 신호 (PCLKD)에 관계없이 항상 로우 레벨로 유지된다. 이와 반대로, 상기 신호 (RMD)가 하이 레벨로 유지될 때, 상기 신호 (PCLKDD)는 상기 클럭 신호 (PCLKD)와 동일한 파형을 갖는다. 결국, 상기 레지스터 입력 제어 회로 (760)에는, 그것의 입력 신호로서 한 클럭 사이클만큼 지연된 클럭 신호 (PCLKDD)가 공급된다. 본 발명의 바람직한 제 2 실시예에 따른 레지스터 입력 제어 회로 (760)는 제 1 실시예와 동일하며, 그것의 설명은 그러므로 생략된다. 또한, 도 9의 구성 요소들은 도 6의 구성 요소들과 동일한 참조 번호들로 표기된다.
도 10에는, 본 발명의 바람직한 제 2 실시예에 따른 웨이브 파이프라인 스킴을 구비한 동기형 DRAM 장치의 버스트 독출 동작을 설명하기 위한 동작 타이밍도가 도시되어 있다. 앞서 설명된 바와 같이, 본 발명에 따른 웨이브 파이프라인 스킴의 동기형 DRAM 장치 (100')는 2의 캐스 레이턴시 (CL)와 4의 버스트 길이 (BL)를 가진다.
클럭 사이클 (C0) 이전에, 하나의 워드 라인 (예를 들면, WL0)이 어드레스 버퍼 회로 (520)를 통해서 공급되는 행 어드레스 신호들 (RAi)에 따라 행 디코더 회로 (540)에 의해서 선택되고, 상기 선택된 워드 라인 (WL0)에 연결된 메모리 셀들에 저장된 데이터는 비트 라인 감지 증폭기 회로 (580)에 의해서 감지 증폭된다. 그 다음에, 클럭 사이클 (C0) 동안에는, 외부 클럭 신호 (XCLK0)의 상승 에지에 동기되어 버스트 독출 동작을 위한 초기 어드레스 신호들 (열 어드레스 신호들)이 어드레스 버퍼 회로 (520)를 통해서 열 디코더 회로 (560)로 공급됨과 동시에, 도 10에 도시된 바와 같이, 독출 명령 신호 (RMD)가 발생된다. 상기 열 디코더 회로 (560)는 열 선택 라인 제어 회로 (550)로부터의 열 선택 신호 활성화 신호 (CSLE)에 응답해서 상기 열 어드레스 신호들에 대응하는 열 선택 신호 (예를 들면, CSL0)를 발생하며, 적어도 한 쌍의 비트 라인들이 열 패스 게이트 회로 (600)를 통해서 대응하는 데이터 라인들 (즉, 한 쌍의 데이터 라인들)에 연결된다. 계속해서, 도 6에 도시된 바와 같이, 신호 (PIOSi)가 활성화됨에 따라 데이터 라인 감지 증폭기 회로 (680)는 상기 데이터 라인들로 전달된 데이터를 감지 증폭한다.
다음 클럭 사이클 (C1)에서, 레지스터 입력 제어 신호 (DLL0)가 하이 레벨로 유지되기 때문에, 상기 레지스터 (700)의 스위치 회로 (SW1)는 스위치 온된 상태로 유지되며, 이는 데이터 라인 감지 증폭기 회로 (680)로부터 출력된 데이터 (상기 초기 어드레스 신호들에 대응하는 데이터)가 도 2의 래치 회로 (L1)에 래치되게 한다. 그 다음에, 레지스터 입력 제어 회로 (760)는 지연 회로 (740)를 통해서 한 클럭 사이클 지연된 클럭 신호 (PCLKDD) (즉, XCLK1)의 상승 에지에 동기되어 하이 레벨의 상기 레지스터 입력 제어 신호 (DLL0)를 로우 레벨로 비활성화시킴과 동시에 다음의 레지스터 입력 제어 신호 (DLL1)를 하이 레벨로 활성화시킨다. 결과적으로, 스위치 회로 (SW1)는 스위치 오프 되고, 스위치 회로 (SW2)는 스위치 온된다.
이전 클럭 사이클 (C0)에서 활성화된 열 선택 신호 (CSL0)는 외부 클럭 신호 (XCLK1)에 대응하는 클럭 신호 (PCLK)의 상승 에지에 동기되어 비활성화되고, 버스트 카운터 (미도시된)에 의해서 내부적으로 발생된 다음의 버스트 어드레스 신호들 (다음 열 어드레스 신호들)에 대응하는 열 선택 신호 (CSL1)가 상기 외부 클럭 신호 (XCLK1)에 대응하는 클럭 신호 (PCLKD)의 상승 에지에 동기되어 활성화된다. 마찬가지로, 적어도 한 쌍의 비트 라인들이 상기 열 패스 게이트 회로 (600)를 통해서 대응하는 데이터 라인들 (즉, 한 쌍의 데이터 라인들)에 연결되며, 상기 데이터 라인 감지 증폭기 회로 (680)는 상기 데이터 라인들로 전달된 데이터를 감지 증폭한다.
다음 클럭 사이클 (C2)에서, 이전 클럭 사이클 (C1)에서 활성화된 레지스터 입력 제어 신호 (DLL1)가 계속해서 하이 레벨로 유지되기 때문에, 레지스터 (700)의 스위치 회로 (SW2)는 스위치 온된 상태로 유지된다. 이는 상기 데이터 라인 감지 증폭기 회로 (680)로부터 출력된 데이터 (상기 버스트 어드레스 신호들에 대응하는 데이터)가 래치 회로 (L2)에 래치되게 한다. 그 다음에, 이전 동작과 마찬가지로 상기 레지스터 입력 제어 회로 (760)는 클럭 신호 (XCLK1)가 한 클럭 사이클 지연된 클럭 신호 (XCLK2)의 상승 에지에 동기되어 하이 레벨의 상기 레지스터 입력 제어 신호 (DLL1)를 로우 레벨로 비활성화시킴과 동시에 다음의 레지스터 입력 제어 신호 (DLL2)를 하이 레벨로 활성화시킨다.
이전 클럭 사이클 (C1)에서 활성화된 열 선택 신호 (CSL1)는 상기 외부 클럭 신호 (XCLK2)의 상승 에지에 동기되어 비활성화되고, 상기 버스트 카운터에 의해서 내부적으로 발생된 버스트 어드레스 신호들 (다음 열 어드레스 신호들)에 대응하는 열 선택 신호 (CSL2)가 상기 외부 클럭 신호 (XCLK2)에 동기된 클럭 신호 (PCLKD)의 상승 에지에 동기되어 활성화된다. 이후 계속되는 클럭 사이클들 (C3) 및 (C4)의 동작은 이전 클럭 사이클들 (C1) 및 (C2)과 동일하며, 설명의 중복을 피하기 위해서 그것의 설명은 그러므로 생략된다. 결과적으로, 버스트 독출 동작에 따라 연속적으로 독출된 데이터가 레지스터 (700)에 순차적으로 저장된다. 앞서 가정된 바와 같이, 캐스 레이턴시 (CL)가 2이기 때문에, 레지스터 출력 제어 회로 (780)는 독출 명령 (RMD) 및 캐스 레이턴시 신호 (CLi)에 응답해서 외부 클럭 신호 (XCLK)에 동기된 레지스터 출력 제어 신호들 (CDQ0)-(CDQ3)을 독출 명령 (RMD)이 생성된 클럭 사이클 (C0)의 다음 클럭 사이클들 (C1)-(C4)에서 순차적으로 생성하며, 이는 앞서 설명된 바와 같이 상기 레지스터 (700)에 저장된 데이터가 순차적으로 스위치 온되는 스위치 회로들 (SW5)-(SW8)를 통해서 데이터 출력 버퍼 회로 (720)로 전달되게 한다. 이러한 일련의 과정을 통해서 버스트 독출 동작이 완료된다.
이 실시예에 있어서, 이러한 데이터 패스 제어 스킴에서 그러한 공정 변화로 인해서 상기 시간 (b)이 더욱 증가될 때 생기는 문제는 동작 주파수를 낮춤으로써 해결될 수 있으며, 이는 데이터 경로와 신호 (DLL) 경로가 종래와 달리 서로 다른 클럭 사이클 (C0) 및 (C1)에 각각 동기되기 때문이다. 그러므로, 본 발명의 바람직한 제 1 실시예에 따른 웨이브 파이프라인 스킴을 가지는 동기형 DRAM 장치의 성능이 향상되며, 이는 그것의 동작 주파수가 웨이브 파이프라인 스킴에서 향상되게 한다.
예시적인 바람직한 실시예들을 이용하여 본 발명을 설명하였지만, 본 발명의 범위는 개시된 실시예들에 한정되지 않는다는 것이 잘 이해될 것이다. 오히려, 본 발명의 범위에는 다양한 변형예들 및 그 유사한 구성들을 모두 포함될 수 있도록 하려는 것이다. 따라서, 청구 범위는 그러한 변형예들 및 그 유사한 구성들 모두를 포함하는 것으로 가능한 폭넓게 해석되어야 한다.
상기한 바와 같이, 독출 데이터가 데이터 패스 (예를 들면, 선택된 메모리 셀로부터 레지스터의 입력까지)를 통해서 전달되는 시간이 여러 가지의 요인들 (예를 들면, 공정 변화로 인한 신호 라인 로딩 증가, 저장 커패시터의 커패시턴스 감소 등)로 인해서 길어지더라도 레지스터의 데이터 래치 마진이 충분히 확보될 수 있다. 그러므로, 그것의 동작 주파수가 웨이브 파이프라인 스킴에서 향상될 수 있다.

Claims (7)

  1. 데이터를 저장하기 위한 메모리 셀 어레이와;
    독출 동작 동안 클럭 신호에 동기되어 상기 메모리 셀 어레이에 저장된 데이터를 연속적으로 독출하는 독출 회로와;
    병렬 연결된 복수 개의 래치 회로들을 구비하며, 상기 독출 동작 동안 레지스터 입력 제어 신호들에 응답해서 상기 연속적으로 독출된 데이터를 대응하는 래치 회로들에 순차적으로 저장하는 레지스터 및;
    상기 독출 동작 동안 상기 클럭 신호에 동기된 상기 레지스터 입력 제어 신호들을 순차적으로 발생하는 레지스터 제어 회로를 포함하며,
    상기 레지스터 제어 회로는 i번째 클럭 사이클에 대응하는 독출 데이터가 (i+1)번째 클럭 사이클의 클럭 신호에 동기되어 대응하는 래치 회로에 저장되도록 상기 (i+1)번째 클럭 사이클의 클럭 신호에 동기된 레지스터 입력 제어 신호를 발생하는 동기형 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 레지스터 제어 회로는 캐스 레이턴시 및 독출 명령 신호들 그리고 상기 클럭 신호에 응답해서 레지스터 출력 제어 신호들을 순차적으로 발생하며, 상기 레지스터에 저장된 데이터는 상기 레지스터 출력 제어 신호들에 의해서 순차적으로 외부로 출력되는 동기형 반도체 메모리 장치.
  3. 복수 개의 비트 라인들, 복수 개의 워드 라인들, 그리고 상기 비트 라인들과 상기 워드 라인들의 교차점에 각각 배열되는 복수 개의 메모리 셀들의 어레이와;
    독출 동작 동안 상기 워드 라인들 중 적어도 하나의 워드 라인을 선택하는 행 선택 회로와;
    상기 독출 동작 동안 i번째 클럭 사이클의 클럭 신호에 동기된 열 선택 라인 활성화 신호에 응답해서 상기 비트 라인들 중 적어도 한 쌍의 비트 라인들을 선택하고 상기 i번째 클럭 사이클의 클럭 신호에 동기된 열 선택 라인 비활성화 신호에 응답해서 (i-1)번째 클럭 사이클에서 선택된 비트 라인 쌍을 비활성화시키는 열 선택 회로와;
    상기 독출 동작 동안 클럭 사이클마다 상기 클럭 신호에 응답해서 상기 열 선택 라인 활성화 및 비활성화 신호들을 발생하는 열 선택 라인 제어 회로와;
    상기 독출 동작 동안 상기 선택된 워드 라인에 관련된 메모리 셀들 중 상기 열 선택 회로에 의해서 연속적으로 선택되는 비트 라인 쌍들에 대응하는 데이터를 순차적으로 감지하는 감지 증폭기 회로와;
    병렬 연결된 복수 개의 래치 회로들을 구비하며, 레지스터 입력 제어 신호들에 응답해서 상기 연속적으로 독출된 데이터를 대응하는 래치 회로들에 순차적으로 저장하는 레지스터와;
    상기 열 선택 신호 비활성화 신호에 응답해서 상기 클럭 신호에 동기된 상기 레지스터 입력 제어 신호들을 순차적으로 발생하는 레지스터 입력 제어 회로를 포함하며,
    상기 레지스터 입력 제어 회로는 i번째 클럭 사이클에 대응하는 독출 데이터가 (i+1)번째 클럭 사이클의 클럭 신호에 동기되어 대응하는 래치 회로에 저장되도록 상기 (i+1)번째 클럭 사이클의 클럭 신호에 동기된 레지스터 입력 제어 신호를 발생하는 동기형 반도체 메모리 장치.
  4. 제 3 항에 있어서,
    독출 명령 신호, 캐스 레이턴시 신호 및 상기 클럭 신호에 응답해서 레지스터 출력 제어 신호들을 순차적으로 발생하는 레지스터 출력 제어 회로를 부가적으로 포함하며, 상기 레지스터에 저장된 데이터는 상기 레지스터 출력 제어 신호들에 의해서 순차적으로 외부로 출력되는 동기형 반도체 메모리 장치.
  5. 데이터를 저장하는 메모리 셀들의 어레이와;
    외부로부터의 제어 신호들에 응답해서 클럭 신호에 동기된 독출 명령 신호를 발생하는 독출 명령 발생 회로와;
    독출 동작 동안 클럭 신호에 동기되어 상기 메모리 셀 어레이에 저장된 데이터를 연속적으로 독출하는 독출 회로와;
    상기 독출 명령에 응답해서 상기 클럭 신호를 한 클럭 사이클만큼 지연시키는 지연 회로와;
    상기 지연 회로에 의해서 지연된 상기 클럭 신호에 응답해서 레지스터 입력 제어 신호들을 순차적으로 발생하는 레지스터 입력 제어 회로 및;
    병렬 연결된 복수 개의 래치 회로들을 구비하며, 상기 레지스터 입력 제어 신호들에 응답해서 상기 연속적으로 독출된 데이터를 대응하는 래치 회로들에 순차적으로 저장하는 레지스터를 포함하는 동기형 반도체 메모리 장치.
  6. 제 5 항에 있어서,
    상기 레지스터 제어 회로는 캐스 레이턴시 신호 및 상기 클럭 신호에 응답해서 레지스터 출력 제어 신호들을 순차적으로 발생하며, 상기 레지스터에 저장된 데이터는 상기 레지스터 출력 제어 신호들에 의해서 순차적으로 외부로 출력되는 동기형 반도체 메모리 장치.
  7. 데이터를 저장하기 위한 메모리 셀 어레이를 포함하는 웨이브 파이프라인 스킴의 동기형 반도체 메모리 장치의 데이터 패스 제어 방법에 있어서:
    독출 동작 동안 i번째 클럭 사이클의 클럭 신호에 동기되어 상기 메모리 셀 어레이에 저장된 데이터를 독출하는 단계 및;
    (i+1)번째 클럭 사이클의 클럭 신호에 동기된 레지스터 입력 제어 신호에 응답해서 상기 i번째 클럭 사이클의 클럭 신호에 동기되어 독출된 데이터를 레지스터에 저장하는 단계를 포함하는 것을 특징으로 하는 동기형 반도체 메모리 장치의 데이터 패스 제어 방법.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100421251B1 (ko) * 2002-05-27 2004-03-09 (주)이엠엘에스아이 웨이브 파이프라이닝 구조의 데이터 출력 회로를 가지는동기식 반도체 메모리 장치
KR100647360B1 (ko) * 2000-06-30 2006-11-17 주식회사 하이닉스반도체 웨이브 파이프라인 페치 카운터 회로
KR20150138933A (ko) * 2014-05-30 2015-12-11 삼성전자주식회사 비휘발성 메모리 장치 및 그것을 포함하는 저장 장치
KR20200068754A (ko) * 2017-12-07 2020-06-15 마이크론 테크놀로지, 인크. 웨이브 파이프라인

Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4339995B2 (ja) * 1999-11-16 2009-10-07 パナソニック株式会社 半導体記憶装置
JP2001167580A (ja) * 1999-12-07 2001-06-22 Toshiba Corp 半導体記憶装置
US6830977B1 (en) * 2000-08-31 2004-12-14 Micron Technology, Inc. Methods of forming an isolation trench in a semiconductor, methods of forming an isolation trench in a surface of a silicon wafer, methods of forming an isolation trench-isolated transistor, trench-isolated transistor, trench isolation structures formed in a semiconductor, memory cells and drams
KR100391147B1 (ko) * 2000-10-24 2003-07-16 삼성전자주식회사 멀티 파이프라인 구조를 가지는 고속 동기 반도체 메모리및 그의 동작방법
US6829195B2 (en) * 2001-03-22 2004-12-07 Fujitsu Limited Semiconductor memory device and information processing system
US6675272B2 (en) 2001-04-24 2004-01-06 Rambus Inc. Method and apparatus for coordinating memory operations among diversely-located memory components
EP1253521B1 (en) * 2001-04-24 2011-01-26 Rambus Inc. Method and apparatus for signaling between devices of a memory system
US8391039B2 (en) 2001-04-24 2013-03-05 Rambus Inc. Memory module with termination component
JP2003007071A (ja) * 2001-06-26 2003-01-10 Sharp Corp 半導体メモリ装置
KR100438778B1 (ko) * 2001-11-07 2004-07-05 삼성전자주식회사 웨이브 파이프라인 구조를 갖는 동기식 반도체 메모리장치및 웨이브 파이프라인 제어방법
KR100416622B1 (ko) * 2002-04-27 2004-02-05 삼성전자주식회사 동기식 반도체 메모리장치의 컬럼 디코더 인에이블 타이밍제어방법 및 장치
US6751129B1 (en) * 2002-05-21 2004-06-15 Sandisk Corporation Efficient read, write methods for multi-state memory
KR100452328B1 (ko) * 2002-07-31 2004-10-12 삼성전자주식회사 동기식 반도체 메모리 장치의 데이터 출력회로
KR100495917B1 (ko) * 2002-11-20 2005-06-17 주식회사 하이닉스반도체 고속 데이터 출력을 위한 파이프래치 회로
JP2004273008A (ja) * 2003-03-07 2004-09-30 Elpida Memory Inc クロック同期式半導体記憶装置
US6947349B1 (en) 2003-09-03 2005-09-20 T-Ram, Inc. Apparatus and method for producing an output clock pulse and output clock generator using same
US6891774B1 (en) 2003-09-03 2005-05-10 T-Ram, Inc. Delay line and output clock generator using same
US7089439B1 (en) 2003-09-03 2006-08-08 T-Ram, Inc. Architecture and method for output clock generation on a high speed memory device
US7464282B1 (en) 2003-09-03 2008-12-09 T-Ram Semiconductor, Inc. Apparatus and method for producing dummy data and output clock generator using same
KR100621619B1 (ko) * 2003-11-14 2006-09-13 삼성전자주식회사 리플레쉬 동작을 수행하는 반도체 메모리 장치
KR100568253B1 (ko) * 2003-12-01 2006-04-07 삼성전자주식회사 반도체 메모리 장치 및 그의 기입 제어 방법
US7301831B2 (en) 2004-09-15 2007-11-27 Rambus Inc. Memory systems with variable delays for write data signals
KR100571649B1 (ko) * 2005-03-31 2006-04-17 주식회사 하이닉스반도체 반도체 장치의 데이터 래치회로
JPWO2007116827A1 (ja) * 2006-03-30 2009-08-20 パナソニック株式会社 半導体記憶装置
KR101008993B1 (ko) * 2009-03-30 2011-01-17 주식회사 하이닉스반도체 파이프래치 회로 및 이를 이용한 반도체 메모리 장치
US8488405B2 (en) * 2011-07-18 2013-07-16 Texas Instruments Incorporated Process variability tolerant programmable memory controller for a pipelined memory system
US9660650B1 (en) * 2014-03-13 2017-05-23 Altera Corporation Integrated circuits with improved register circuitry
US9997224B2 (en) * 2016-09-06 2018-06-12 Piecemakers Technology, Inc. Memory architecture with multi-bank memory cell array accessed by local drive circuit within memory bank
US11061836B2 (en) * 2019-06-21 2021-07-13 Micron Technology, Inc. Wave pipeline including synchronous stage

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2697634B2 (ja) * 1994-09-30 1998-01-14 日本電気株式会社 同期型半導体記憶装置
JPH08221981A (ja) * 1994-12-15 1996-08-30 Mitsubishi Electric Corp 同期型半導体記憶装置
JP3351692B2 (ja) * 1995-09-12 2002-12-03 株式会社東芝 シンクロナス半導体メモリ装置
JP3183159B2 (ja) * 1996-03-29 2001-07-03 日本電気株式会社 同期型ｄｒａｍ
JPH1011966A (ja) * 1996-06-27 1998-01-16 Mitsubishi Electric Corp 同期型半導体記憶装置および同期型メモリモジュール
JPH10188556A (ja) * 1996-12-20 1998-07-21 Fujitsu Ltd 半導体記憶装置
KR100230415B1 (ko) * 1997-03-31 1999-11-15 윤종용 동기식 반도체 메모리장치의 칼럼 선택라인 제어회로 및 제어방법
JPH10334659A (ja) * 1997-05-29 1998-12-18 Mitsubishi Electric Corp 同期型半導体記憶装置

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100647360B1 (ko) * 2000-06-30 2006-11-17 주식회사 하이닉스반도체 웨이브 파이프라인 페치 카운터 회로
KR100421251B1 (ko) * 2002-05-27 2004-03-09 (주)이엠엘에스아이 웨이브 파이프라이닝 구조의 데이터 출력 회로를 가지는동기식 반도체 메모리 장치
KR20150138933A (ko) * 2014-05-30 2015-12-11 삼성전자주식회사 비휘발성 메모리 장치 및 그것을 포함하는 저장 장치
KR20200068754A (ko) * 2017-12-07 2020-06-15 마이크론 테크놀로지, 인크. 웨이브 파이프라인

Also Published As

Publication number Publication date
JP2000173264A (ja) 2000-06-23
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