JPH1011966A - 同期型半導体記憶装置および同期型メモリモジュール - Google Patents

Abstract

(57)【要約】 【課題】 クロックアクセス時間およびデータホールド
時間を用途に応じて最適値に設定することができ、かつ
クロックアクセス時間を短縮することのできる同期型半
導体記憶装置を提供する。 【解決手段】 外部信号の入力の制御および内部動作制
御のための第１のクロック信号（ｅｘｔＣＬＫＭ）とデ
ータ出力の制御を行なうための第２のクロック信号（ｅ
ｘｔＣＬＫＯ）をそれぞれ別々のクロック入力ノード
（１，２）へ与える。第１のクロック信号に対するデー
タ出力タイミングを調整することができ、クロックアク
セス時間およびデータホールド時間を調整することがで
きる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は同期型半導体記憶
装置に関し、特に、高速アクセスを実現するための内部
読出データ転送部の構成に関する。

【０００２】

【従来の技術】マイクロプロセサおよび記憶装置は、益
々その動作速度が速くされ、処理システムの性能の向上
が図られている。しかしながら、記憶装置においてはメ
モリセルの選択、選択メモリセルのデータの内部転送お
よび読出という動作が必要とされるため、記憶装置の動
作速度はマイクロプロセサの動作速度に追随できない。
このため、記憶装置のアクセス速度が処理システムの性
能を決定することになり、処理システム性能の向上に対
する１つのボトルネックとなる。このようなマイクロプ
ロセサと記憶装置の動作速度のギャップを解消するため
に、近年さまざまなメモリＬＳＩ（大規模集積回路）が
提案されている。このようなメモリＬＳＩは、いずれも
外部から与えられるたとえばシステムクロックであるク
ロック信号に同期してデータの入出力を行なうことによ
り、データ転送速度を速くすることを特徴としている。
これらのクロック信号に同期してデータの入出力を行な
う同期型記憶装置の１つに、シンクロナスＤＲＡＭ（ダ
イナミック・ランダム・アクセス・メモリ；以後、ＳＤ
ＲＡＭと称す）と呼ばれる記憶装置がある。

【０００３】図３０は、ＳＤＲＡＭのデータ読出時のタ
イミングチャートを示す図である。図３０においては、
ＳＤＲＡＭの、動作モードは、複数の外部制御信号の状
態の組合せにより指定され、このような複数の制御信号
の状態の組合せをコマンドとして示す。ＳＤＲＡＭは、
たとえばシステムクロックであるクロック信号ＣＬＫの
前縁（立上がり）に同期して、この外部制御信号を取込
み指定された動作モードを判定する。図３０において
は、データ読出を示すリードコマンドが与えられる。こ
のリードコマンドが与えられる前に、先にＳＤＲＡＭに
おいては、アクティブコマンドが与えられ、内部でメモ
リセルの行の選択動作が行なわれており、選択行のメモ
リセルデータがセンスアンプによりラッチされている。
リードコマンドが与えられてから、ＣＡＳレイテンシー
と呼ばれるクロックサイクルが経過すると、有効データ
が出力される。図３０においては、ＣＡＳレイテンシー
が３の場合のデータ読出が示される。すなわち、クロッ
クサイクル０においてリードコマンドが与えられると、
３クロックサイクル後のクロックサイクル３のクロック
信号ＣＬＫの立上がりに同期して外部読出データＱ０が
出力される。このクロック信号ＣＬＫの立上がりに同期
して読出データＱ０をサンプリングすることにより、確
実なデータ転送を行なうことができる。

【０００４】ＳＤＲＡＭにおいては、ＣＡＳレイテンシ
ー経過後クロック信号ＣＬＫに同期して所定数のデータ
が連続的に読出される。１つのリードコマンドにより連
続して読出されるデータの数は、バースト長と呼ばれ
る。図３０においては、バースト長が４の場合のデータ
読出動作が示され、クロックサイクル４、５および６に
おいて、データＱ１，Ｑ２およびＱ３がそれぞれ出力さ
れる。

【０００５】リードコマンドが与えられてから最初に有
効データが出力されるまでにＣＡＳレイテンシーと呼ば
れるクロックサイクル数が必要とされる。しかしなが
ら、このＣＡＳレイテンシー経過後、クロック信号ＣＬ
Ｋに同期してデータを読出すことができ、高速のデータ
転送（読出データのマイクロプロセサへの転送）が可能
となる。データ書込時においても、データ書込動作を示
すライトコマンドを与えると、そのライトコマンドを与
えたクロックサイクルから外部書込データがＳＤＲＡＭ
に書込まれる。

【０００６】ＳＤＲＡＭのメモリセルアレイ構造は、標
準のＤＲＡＭと同じである。すなわち、メモリセルアレ
イは、行列状に配置される複数のメモリセルを含み、こ
のメモリセルは１トランジスタ／１キャパシタ型のダイ
ナミック型メモリセル構造を有する。メモリセルの各列
に対応してビット線対が配置され、各ビット線対に対し
てセンスアンプが設けられる。データ読出を示すリード
コマンドが与えられるときには、このメモリセルアレイ
において、選択行に接続されるメモリセルのデータが対
応の列（ビット線対）上に読出され、センスアンプによ
り検知、増幅およびラッチされている。このセンスアン
プにラッチされているデータを、データ入出力端子（デ
ータ入出力ノード）にデータを読出すインタフェース部
の出力バッファにまで転送するためには、ある時間が必
要とされる。この時間を短縮することができれば、クロ
ック信号ＣＬＫのサイクル時間を短くすることができ、
高速データ転送を実現することができる。この高速の内
部読出データの転送を実現するためにセンスアンプから
出力バッファに至るデータ転送経路を複数段階のパイプ
ラインステージに分割し、パイプライン的にデータを転
送することにより、高速で内部読出データを転送するこ
とが考えられる。

【０００７】図３１（Ａ）は、このようなパイプライン
ステージを有するＳＤＲＡＭのデータ読出部の構成を概
略的に示す図である。図３１（Ａ）においては、メモリ
セルアレイ部において、１つのビット線対ＢＬＰと、こ
のビット線対ＢＬＰに対して設けられるセンスアンプＳ
Ａを代表的に示す。センスアンプＳＡは、活性化時、対
応のビット線対ＢＬＰのビット線の電位を差動的に増幅
してかつラッチする。

【０００８】データ読出系は、クロック信号ＣＬＫに同
期して外部からのアドレス信号を取込み内部列アドレス
信号を生成するコラムアドレスバッファＣＡＢと、コラ
ムアドレスバッファＣＡＢからの内部コラムアドレス信
号をデコードし、メモリセルアレイの列を指定する列選
択信号ＣＳＬを生成するコラムデコーダＣＤと、ビット
線対ＢＬＰに対応して設けられ、コラムデコーダＣＤか
らの列選択信号が対応の列（ビット線対ＢＬＰ）を指定
するとき導通し、対応のビット線対ＢＬＰを内部Ｉ／Ｏ
線対ＩＯＰへ電気的に接続する列選択ゲートＩＯＧと、
この内部Ｉ／Ｏ線対ＩＯＰ上のデータを増幅するプリア
ンプＰＡと、プリアンプＰＡの増幅したデータをラッチ
するラッチＬＡ１を含む。クロック信号ＣＬＫは、外部
から与えられるクロック信号ｅｘｔＣＬＫに同期する内
部クロック信号である。コラムデコーダＣＤは、リード
コマンドまたはライトコマンドなどのメモリセルに対す
るデータの書込または読出を示すアクセスコマンドが与
えられたときに活性化されてデコード動作を行なう。プ
リアンプＰＡは、データ読出時活性化されて増幅動作を
行なう。ラッチＬＡ１は、このプリアンプＰＡから与え
られる内部読出データをラッチしかつ出力する。

【０００９】データ読出系は、さらに、相補内部クロッ
ク信号ＣＬＫおよび／ＣＬＫに応答して選択的に導通状
態とされ、ラッチＬＡ１のラッチするデータＲＤ１を反
転して伝達するクロックドインバータＣＩＶ１と、この
クロックドインバータＣＩＶ１の出力信号をラッチしか
つ出力するラッチＬＡ２と、内部クロック信号ＣＬＫお
よび／ＣＬＫに応答して活性化され、このラッチＬＡ２
のラッチしかつ出力するデータＲＤ２を反転して出力す
るクロックドインバータＣＩＶ２と、クロックドインバ
ータＣＩＶ２の出力データをラッチするラッチＬＡ３
と、内部クロック信号ＣＬＫおよび／ＣＬＫに応答して
活性化され、ラッチＬＡ３の出力データＲＤ３を反転し
て出力するクロックドインバータＣＩＶ３と、このクロ
ックドインバータＣＩＶ３の出力データをバッファ処理
してデータ入出力端子へ出力する出力バッファＯＢを含
む。

【００１０】内部クロック信号／ＣＬＫは内部クロック
信号ＣＬＫの反転信号である。クロックドインバータＣ
ＩＶ１およびＣＩＶ３が互いに同期してクロック信号Ｃ
ＬＫがＨレベルのときに活性状態とされ、クロックドイ
ンバータＣＩＶ２が、これらのクロックドインバータＣ
ＩＶ１およびＣＩＶ３と相補的に活性状態とされ、内部
クロック信号ＣＬＫがＬレベルのときに活性状態とされ
る。クロックドインバータＣＩＶ１〜ＣＩＶ３は非活性
状態のときに出力ハイインピーダンス状態とされる。

【００１１】この図３１（Ａ）に示すセンスアンプＳＡ
から出力バッファＯＢへのデータ転送経路において、セ
ンスアンプからラッチＬＡ１の出力部までを第１のパイ
プラインステージＳＴＧ１とし、クロックドインバータ
ＣＩＶ１およびラッチＬＡ２を第２のパイプラインステ
ージＳＴＧ２ａとし、クロックドインバータＣＩＶ２お
よびラッチＬＡ３を第３のパイプラインステージＳＴＧ
３として機能させ、出力バッファＯＢを第４のパイプラ
インステージＳＴＧ２ｂとして動作させる。次に、この
図３１（Ａ）に示すＳＤＲＡＭのデータ読出系の動作を
その動作タイミングチャート図である図３１（Ｂ）を参
照して説明する。

【００１２】時刻ｔ１において外部からデータ読出を示
すリードコマンドＲＥＡＤが与えられる。このリードコ
マンドＲＥＡＤが与えられる前の状態において、センス
アンプＳＡは活性状態とされ、対応のビット線対ＢＬＰ
上に読出されたメモリセルのデータの検知、増幅および
ラッチを行なっている。このリードコマンドＲＥＡＤと
同時にコラムアドレスが与えられ、コラムアドレスバッ
ファＣＡＢが内部クロック信号ＣＬＫに同期してこの外
部からのアドレス信号を取込み内部コラムアドレス信号
を生成する。コラムデコーダＣＤがこのコラムアドレス
バッファＣＡＢからの内部コラムアドレス信号をデコー
ドし、アドレス指定された列を指定する列選択信号ＣＳ
Ｌを活性状態とする。コラムアドレス信号によりアドレ
ス指定された列に対応して設けられた列選択ゲートＩＯ
Ｇがこの列選択信号ＣＳＬに応答して導通し、対応のビ
ット線対ＢＬＰを内部Ｉ／Ｏ線対ＩＯＰに電気的に接続
す。これにより、センスアンプＳＡによりラッチされて
いるメモリセルデータが内部Ｉ／Ｏ線対に伝達される。
この内部Ｉ／Ｏ線対ＩＯＰに伝達されたセンスアンプＳ
ＡのラッチデータはプリアンプＰＡにより増幅されてラ
ッチＬＡ１によりラッチされ、ラッチＬＡ１の出力デー
タＲＤ１がこの選択メモリセルデータの対応した状態に
設定される。このセンスアンプＳＡからラッチＬＡ１ま
でのデータ転送に１クロックサイクルを使用する。

【００１３】時刻ｔ２において外部クロック信号ｅｘｔ
ＣＬＫが立上がると、図示しないクロックバッファから
出力される内部クロック信号ＣＬＫが立上がり、クロッ
クドインバータＣＩＶ１が活性状態（導通状態）とさ
れ、ラッチＬＡ１にラッチされているデータＲＤ１がラ
ッチＬＡ２に伝達され、ラッチＬＡ２のラッチデータＲ
Ｄ２がこのラッチＬＡ１のラッチデータＲＤ１に対応す
る状態に変化する。クロック信号ＣＬＫはこのときＨレ
ベルであり、クロックドインバータＣＩＶは非活性状態
にあり、出力ハイインピーダンス状態とされる。内部ク
ロック信号ＣＬＫがＬレベルに立下がると、クロックイ
ンバータＣＩＶ２が活性状態とされ、ラッチＬＡ２にラ
ッチされていたデータＲＤ２がラッチＬＡ３に伝達さ
れ、ラッチＬＡ３の出力データＲＤ３が出力バッファＯ
Ｂへ伝達される。出力バッファＯＢがこのクロックドイ
ンバータＣＩＶ３を介して与えられたデータをバッファ
処理してデータ入出力ノードへ有効読出データＤＱを出
力する。

【００１４】パイプラインステージＳＴＧ１は、１クロ
ックサイクルをデータ転送のために必要とする。パイプ
ラインステージＳＴＧ２ａおよびＳＴＧ２ｂはそれぞれ
データ転送に半クロックサイクルを必要とし、出力バッ
ファＯＢへ、クロックドインバータＣＩＶ３を介してパ
イプラインステージＳＴＧ２ｂからデータが伝達され
る。したがって、データ読出系は、パイプラインステー
ジＳＴＧ１が、１クロックサイクルのパイプラインステ
ージを構成し、パイプラインステージＳＴＧ２ａおよび
ＳＴＧ２ｂが１クロックサイクルのパイプラインステー
ジを構成し、またこのクロックドインバータＣＩＶ３お
よび出力バッファＯＢのパイプラインステージＳＴＧ３
が１クロックサイクルのパイプラインステージを構成す
る。

【００１５】したがって、センスアンプから出力バッフ
ァＯＢにデータが転送するまでには、３クロックサイク
ルが通常必要とされる。パイプライン態様でデータを転
送する場合、これらのステージは並列に動作してデータ
転送を行なうことができる。図３１（Ｂ）において、各
クロックサイクルにおいて、内部クロック信号ＣＬＫの
立上がりに応答して、列選択信号ＣＳＬが活性状態とさ
れ、順次列が選択されて新しいデータがプリアンプＰＡ
に伝達され、そこで増幅されている状態が示される。

【００１６】今、このセンスアンプＳＡから出力バッフ
ァＯＢへのデータ転送に３０ｎｓの時間が必要とされる
場合を考える。このセンスアンプＳＡから出力バッファ
ＯＢまでに１クロックサイクル内でデータを転送する場
合、１／３０ｎｓ＝３３ＭＨｚが動作周波数の限界とな
る。一方、この図３１（Ａ）に示すようなパイプライン
構成を用いれば、１クロックサイクルのパイプラインス
テージのデータ転送の場合１／３クロックサイクルとな
り、したがって３０ｎｓ／３＝１０ｎｓの時間が必要と
されるだけであり、１００ＭＨｚでデータ出力を行なう
ことが可能になる。

【００１７】したがって、上述のようなデータ読出経路
をパイプライン構成とし、内部クロック信号に同期して
パイプライン的に内部読出データを出力バッファにまで
転送することにより、動作周波数を高くすることがで
き、高速でデータ転送を行なうことができる。

【００１８】

【発明が解決しようとする課題】図３１（Ｂ）に示すよ
うに、時刻ｔ３において外部クロック信号ｅｘｔＣＬＫ
がＨレベルに立上がってからデータ入出力端子に有効デ
ータＱが出現するまでに必要とされる時間をクロックア
クセス時間ｔＡＣという。高速なメモリシステムを構築
するためには、このクロックアクセス時間ｔＡＣを短く
することが極めて重要となる。この理由について以下に
説明する。

【００１９】図３２（Ａ）は、一般的な処理システムの
構成を概略的に示す図である。図３２（Ａ）において、
プリント回路基板ＰＣＢ上に、メモリコントローラＭＣ
ＴＬおよびメモリモジュールＭＭが配置される。メモリ
モジュールＭＭは、その内部に複数個のＳＤＲＡＭ Ｍ
♯１〜Ｍ♯ｎを含む。これらのＳＤＲＡＭ Ｍ♯１〜Ｍ
♯ｎの各々は、先の図３１（Ａ）に示すデータ読出部の
構成を備え、与えられたクロック信号に同期してデータ
の入出力を行なう。モジュールＭＭ内に複数のＳＤＲＡ
Ｍ Ｍ♯１〜Ｍ♯ｎを並列に設けることにより、このメ
モリモジュールＭＭの出力データビット数をＳＤＲＡＭ
の出力データビット数よりも大きくすることができ、高
速データ転送が可能となる。このメモリモジュールＭＭ
内において、すべてのＳＤＲＡＭ Ｍ♯１〜Ｍ♯ｎが同
時にアクセスされる構成が用いられてもよく、またその
メモリモジュールＭＭのアドレス空間に応じてＳＤＲＡ
ＭＭ♯１〜Ｍ♯ｎのうち所定数のＳＤＲＡＭが同時に活
性状態とされてもよい。同時に活性状態とされたＳＤＲ
ＡＭが並列にデータの読出または書込を行なう。

【００２０】メモリコントローラＭＣＴＬは、図示しな
いマイクロプロセサ（またはＣＰＵ）からのアクセス要
求に従ってこのメモリモジュールＭＭへアクセスし、メ
モリコントローラＭＣＴＬを介してメモリモジュールＭ
Ｍと図示しないマイクロプロセサ（またはＣＰＵ）の間
でのデータ転送を行なう。

【００２１】このメモリモジュールＭＭは、複数のデー
タ入出力ピンＤＱＰ、およびメモリコントローラＭＣＴ
Ｌからプリント回路基板上配線ＰＩｃを介して与えられ
るクロック信号ＣＬＫａを受けるクロック入力ピンＣＩ
Ｐを有する。このクロック入力ピンＣＩＰに与えられた
クロック信号ＣＬＫａは、メモリモジュール内のクロッ
ク入力バッファＣＢによりバッファ処理され、ＳＤＲＡ
Ｍ Ｍ♯１〜Ｍ♯ｎへ共通に与えられる。このクロック
入力バッファＣＰが出力するクロック信号が先の図３１
（Ｂ）に示す外部クロック信号ｅｘｔＣＬＫに対応す
る。メモリコントローラＭＣＴＬは、また基板上配線Ｐ
Ｉｄを介してこのメモリモジュールＭＭのデータ入出力
ピンＤＱＰに結合され、データの入出力を行なう。今、
メモリコントローラＭＣＴＬがたとえばシステムクロッ
クであるクロック信号ＣＬＫａを与え、このメモリモジ
ュールＭＭから必要なデータを読出す動作を考える。

【００２２】メモリモジュールＭＭ内においては、ＳＤ
ＲＡＭ Ｍ♯１〜Ｍ♯ｎのうち活性状態とされたＳＤＲ
ＡＭがクロック入力バッファＣＢを介して与えられるク
ロック信号をトリガとしてデータを出力する。このメモ
リモジュールＭＭ内の活性化されたＳＤＲＡＭからのデ
ータがデータ入出力ピンＤＱＰ（図３２（Ａ）において
は、ＳＤＲＡＭ Ｍ♯１に対して設けられたデータ入出
力ピンＤＱＰのみを代表的に示す）がプリント回路基板
上配線ＰＩｄを介してメモリコントローラＭＣＴＬへ与
えられる。このメモリコントローラＭＣＴＬから見たデ
ータのクロック信号ＣＬＫａに対する遅延時間は図３２
（Ｂ）を参照して説明する。

【００２３】図３２（Ｂ）において、クロック信号ＣＬ
Ｋａの１クロックサイクル時間、すなわち周期はＴＣと
する。クロック信号ＣＬＫａがメモリコントローラＭＣ
ＴＬからメモリモジュールＭＭのクロック入力ピンＣＩ
Ｐに到達するまでの、この配線ＰＩｃにおける伝播遅延
は時間Ｔ０である。メモリモジュールＭＭ内においてク
ロック入力ピンＣＩＰからクロック入力バッファＣＢを
介してＳＤＲＡＭのクロック入力端子へクロック信号が
伝達されるまでに時間ｔ１が必要とされる。ＳＤＲＡＭ
においてクロック入力ピンにおいてクロック信号が確定
状態とされるまでのクロックスキューＴ２が考慮される
ため、この時間Ｔ２が遅延時間として付け加えられる。
ＳＤＲＡＭ（Ｍ♯１〜Ｍ♯ｎ）において、クロック入力
ピン（クロック入力ノード）へ与えられるクロック信号
に従ってデータ読出動作を行ない、有効データをデータ
入出力ピンＤＱＰに出力するまでにクロックアクセス時
間ｔＡＣが必要とされる。データ入出力ピンＤＱＰから
配線ＰＩｄを介してメモリコントローラＭＣＴＬに有効
データが伝達されるまでに時間Ｔ３が必要とされる。メ
モリコントローラＭＣＴＬは、クロック信号ＣＬＫａの
立上がりに同期して有効データを取込むために、このク
ロック信号ＣＬＫａの立上がり前に有効データを確定状
態に保持するためのセットアップ時間Ｔ４を必要とす
る。したがって、クロック信号ＣＬＫａの１クロックサ
イクル内で有効データがメモリモジュールＭＭからメモ
リコントローラＭＣＴＬに伝達されるためには、以下の
条件が満足される必要がある。

【００２４】 ｔＡＣ＜ＴＣ−Ｔ０−Ｔ１−Ｔ２−Ｔ３−Ｔ４ 一例として、クロック信号ＣＬＫａが１００ＭＨｚであ
るシステムの場合、ＴＣ＝１０ｎｓ、Ｔ０＝１ｎｓ、Ｔ
１＝１ｎｓ、Ｔ２＝１ｎｓ、Ｔ３＝１ｎｓ、およびＴ４
＝２ｎｓとすると、上述の関係式から、クロックアクセ
ス時間ｔＡＣは、以下の条件を満たす必要がある。

【００２５】ｔＡＣ＜４ｎｓ 一方、図３１（Ａ）および（Ｂ）を参照して、ＳＤＲＡ
Ｍにおけるクロックアクセス時間ｔＡＣは、内部クロッ
ク信号ＣＬＫの外部クロック信号ｅｘｔＣＬＫに対する
遅延時間ｔＣＤと、クロックドインバータＣＩＶ３から
出力バッファＯＢを介してデータ入出力ノードへ有効デ
ータが出力されるまでの遅延時間、すなわちクロックド
インバータＣＩＶ３と出力バッファＯＢ各々の遅延時間
の和ｔＲＤとを加算した値となる。典型的な例において
は、ｔＣＤ＝１．５ｎｓおよびｔＲＤ＝４ｎｓである。
したがって、クロックアクセス時間ｔＡＣは５．５ｎｓ
となり、上述の１００ＭＨｚのクロック信号を用いる場
合の要求値４ｎｓを満たすことができない。

【００２６】クロックドインバータＣＩＶ３および出力
バッファＯＢは固有の遅延時間を有しており、遅延時間
ｔＲＤは、短くするのにも限度がある。一方、内部クロ
ック信号ＣＬＫの遅延時間ｔＣＤを短縮するのも、以下
に説明するように容易ではない。

【００２７】図３３は、外部クロック信号ｅｘｔＣＬＫ
から内部クロック信号ｉｎｔＣＬＫ（ＣＬＫ）を発生す
るクロック入力バッファ回路の構成を概略的に示す図で
ある。図３３において、クロック入力バッファ回路は、
外部クロック信号ｅｘｔＣＬＫと外部クロックイネーブ
ル信号ｅｘｔＣＫＥを受けて内部クロックイネーブル信
号ＣＫＥを生成するＣＫＥバッファ回路ＣＥＢと、内部
クロックイネーブル信号ＣＫＥと外部クロック信号ｅｘ
ｔＣＬＫとを受けて内部クロック信号ｉｎｔＣＬＫを生
成するクロック入力バッファＣＩＢを含む。ＣＫＥバッ
ファ回路ＣＥＢは、外部クロックイネーブル信号ｅｘｔ
ＣＫＥを外部クロック信号ｅｘｔＣＬＫの立上がりで取
込み、内部クロックイネーブル信号ＣＫＥを出力する。
このＣＫＥバッファ回路ＣＥＢは、外部クロックイネー
ブル信号ｅｘｔＣＫＥがＨレベルの活性状態のときに
は、内部クロックイネーブル信号ＣＫＥを活性状態のＨ
レベルとする。外部クロックイネーブル信号ｅｘｔＣＫ
ＥがＬレベルの非活性状態のときには、ＣＫＥバッファ
回路ＣＥＢは、そのサイクルにおける外部クロック信号
ｅｘｔＣＬＫの立下がりから１クロックサイクル期間内
部クロックイネーブル信号ＣＫＥをＬレベルの非活性状
態とする。

【００２８】クロック入力バッファＣＩＢは、外部クロ
ック信号ｅｘｔＣＬＫと内部クロックイネーブル信号Ｃ
ＫＥを受けるＮＡＮＤ回路Ｇと、５段の縦続接続される
インバータ回路ＩＶ１〜ＩＶ５を含む。インバータ回路
ＩＶ１へＮＡＮＤ回路Ｇの出力信号が与えられる。内部
クロックイネーブル信号ＣＫＥがＬレベルのときには、
外部クロック信号ｅｘｔＣＬＫのレベルにかかわらず、
ＮＡＮＤ回路Ｇの出力信号がＨレベルとされ、内部クロ
ック信号ｉｎｔＣＬＫはＬレベルとされる。したがっ
て、内部クロックイネーブル信号ＣＫＥがＬレベルのと
きには、内部クロック信号ｉｎｔＣＬＫの発生（Ｈレベ
ル状態への駆動）は停止される。内部クロックイネーブ
ル信号ＣＫＥがＨレベルのときには、ＮＡＮＤ回路Ｇが
インバータ回路として作用し、外部クロック信号ｅｘｔ
ＣＬＫを反転する。

【００２９】クロック入力バッファＣＩＢからの内部ク
ロック信号ｉｎｔＣＬＫは、このＳＤＲＡＭの内部動作
タイミングを規定しており、各種回路へ与えられる。す
なわち、この内部クロック信号ｉｎｔＣＬＫは、コマン
ドのデコードタイミング、外部制御信号およびアドレス
信号の取込タイミングならびにデータ入出力タイミング
等を決定している。したがって、このクロック入力バッ
ファＣＩＢからの内部クロック信号ｉｎｔＣＬＫが数多
くの回路部分へ与えられるため、このクロック入力バッ
ファＣＩＢの出力負荷はたとえば３ｐＦと大きい。この
大きな出力負荷を高速で駆動するために、クロック入力
バッファＣＩＢは、多段のインバータ回路ＩＶ１〜ＩＶ
５を備える。すなわち、以下の理由のためにインバータ
回路ＩＶ１〜ＩＶ５は順次その出力駆動力（電流駆動
力）が大きくされ、高速で次段の回路を駆動して、信号
伝播遅延の低減を図っている。インバータＩＶ１〜ＩＶ
５が、たとえば１段の場合、１つのインバータ回路によ
り、大きな出力負荷を駆動する必要があり、この場合、
１つのインバータ回路のゲート容量が大きくなり、その
インバータ回路の入力部を高速で変化させることができ
ず、遅延が大きくなる。このような遅延を低減するため
に、順次駆動力を大きくして信号を伝播させることによ
り、信号伝播遅延の低減を図る。しかしながら、多段の
インバータ回路が必要とされるため、これらのインバー
タ回路における遅延時間の和は無視できない値となり、
このクロック入力バッファＣＩＢにおける遅延時間ｔＣ
Ｄを短縮するのは容易ではない。

【００３０】したがって、図３１（Ａ）に示すように、
データ読出経路をパイプライン構成として高速データ転
送を実現する構成において、ラッチＬＡ３の出力ＲＤ３
が有効状態とされていても、このクロックドインバータ
ＣＩＶ３が活性状態とされるタイミングが遅くなり、ク
ロックアクセス時間ｔＡＣを短縮することができない。

【００３１】図３４は、外部読出データＱの有効期間を
示す図である。図３４において、読出データＱは、外部
クロック信号ｅｘｔＣＬＫの立上がりからクロックアク
セス時間ｔＡＣ経過後確定状態とされる。また出力デー
タＱは、外部クロック信号ＣＬＫの次の立上がりでメモ
リコントローラに取込まれるため、このメモリコントロ
ーラのデータ取込を確実にするために、ホールド時間ｔ
ＯＨと呼ばれる時間有効状態に保持する必要がある。こ
こで図３４において、読出データＱはそのＳＤＲＡＭの
動作条件により出力確定状態とされるタイミングにスキ
ューが生じている。クロックアクセス時間ｔＡＣおよび
有効データホールド時間ｔＯＨは、それぞれ最悪条件の
値により定められる。クロックアクセス時間ｔＡＣおよ
び有効データホールド時間ｔＯＨはいずれも外部クロッ
ク信号ｅｘｔＣＬＫの立上がりエッジを基準として定め
られる。出力バッファは、この外部クロック信号ｅｘｔ
ＣＬＫに同期する内部クロック信号に従って内部読出デ
ータを受けており、クロックアクセス時間ｔＡＣが短い
ときには出力データＱを高速でデータ入出力ノードへ伝
達しており、この場合、データの切替も高速で行なわ
れ、有効データホールド時間ｔＯＨも短くなる。これら
のクロックアクセス時間ｔＡＣおよび有効データホール
ド時間ｔＯＨの理想値は、ＳＤＲＡＭを使用するシステ
ムにより異なる。動作周波数が高く、メモリコントロー
ラＭＣＴＬとＳＤＲＡＭ（またはメモリモジュールＭ
Ｍ）の間の信号伝播遅延（Ｔ０＋Ｔ１＋Ｔ２＋Ｔ３；図
３２（Ｂ）参照）がクロックサイクルタイムＴＣの中で
占める割合の大きいシステムにおいては、より短いクロ
ックアクセス時間ｔＡＣが重視される。一方、動作周波
数が比較的低くメモリコントローラとＳＤＲＡＭ（また
はメモリモジュールＭＭ）間の信号伝播遅延がクロック
サイクルタイムＴＣの中で占める割合の小さいシステム
においては、より長い有効データホールド時間ｔＯＨが
重視される（確実にデータを取込むため）。

【００３２】しかしながら、従来のＳＤＲＡＭまたはメ
モリモジュールにおいては、１種類の外部クロック信号
ｅｘｔＣＬＫに同期してデータの出力が行なわれている
だけであり、このクロックアクセス時間ｔＡＣと有効デ
ータホールド時間ｔＯＨの関係は、ほぼ一意的に定めら
れ、これらの関係を、適用されるシステムに応じて調整
することはできないという問題がある。

【００３３】それゆえ、この発明の目的は、高速で動作
する同期型半導体記憶装置を提供することである。

【００３４】この発明の他の目的は、チップ面積および
消費電力を増大させることなくクロックアクセス時間が
短縮された同期型半導体記憶装置を提供することであ
る。

【００３５】この発明のさらに他の目的は、クロックア
クセス時間および有効データホールド時間を適用される
処理システムに応じて調整することのできる同期型半導
体記憶装置を提供することである。

【００３６】

【課題を解決するための手段】この発明に係る同期型半
導体記憶装置は、要約すれば、外部制御信号およびアド
レス信号を取込むタイミングを与えるクロック信号を受
けるノードと、データ出力タイミングを決定するクロッ
ク信号を受けるクロック入力ノードとを別々に設ける。
これらのクロック入力ノードへ互いに位相の異なるクロ
ック信号を外部から与える。

【００３７】請求項１に係る同期型半導体記憶装置は、
所定の周波数を有する外部からの第１のクロック信号を
受ける第１のノードと、この第１のノードへ与えられる
第１のクロック信号に同期して、外部から与えられる制
御信号およびアドレス信号を取込み、内部制御信号およ
び内部アドレス信号を生成する入力バッファ手段と、第
１のノードと別に設けられ、外部からの第１のクロック
信号と位相の異なる第２のクロック信号を受ける第２の
ノードと、第２のノードに与えられる第２のクロック信
号に同期して、内部読出データを受けてバッファ処理し
て外部読出データを生成して装置外部へ出力する出力バ
ッファ手段を備える。

【００３８】請求項２に係る同期型半導体記憶装置は、
請求項１の装置が、さらに、複数のメモリセルを有する
メモリセルアレイと、リードデータバスと、入力バッフ
ァ手段からの出力信号に従って、メモリセルアレイのメ
モリセルを選択し、選択メモリセルのデータをセンスア
ンプによる増幅を通してリードデータバスへ伝達する内
部読出手段と、リードデータバスと出力バッファ手段と
の間に設けられ、第２のクロック信号に応答して導通
し、内部リードデータバス上の読出されたデータを出力
バッファ手段へ転送するための第１の転送ゲート手段を
備える。

【００３９】請求項３に係る同期型半導体記憶装置は、
請求項２の装置が、さらに、第１の転送ゲート手段と出
力バッファ手段との間に設けられ、第１の転送ゲート手
段から転送されたデータをラッチしかつ出力バッファ手
段へ転送する第１のラッチ手段を備える。

【００４０】請求項４に係る同期型半導体記憶装置は、
請求項２または３の装置が、さらに、内部読出手段と第
１の転送ゲート手段の間に設けられ、内部読出手段によ
りリードデータバスに読出されたデータをラッチしかつ
第１の転送ゲート手段へ転送するための第２のラッチ手
段を含む。

【００４１】請求項５に係る同期型半導体記憶装置は、
請求項４の装置が、さらに、内部読出手段と第２のラッ
チ手段との間に設けられ、第１の転送ゲート手段の導通
後導通して内部読出手段により読出された内部読出デー
タを第２のラッチ手段へ転送する第２の転送ゲート手段
を備える。

【００４２】請求項６に係る同期型半導体記憶装置は、
出力バッファ手段が、第２のクロック信号が第１のレベ
ルのときに出力データを切換えかつこの第２のクロック
信号が第２のレベルのときに出力ラッチ状態となる。請
求項６の装置は、さらに、第１の転送ゲート手段の非導
通と内部読出手段の読出データ出力とに応答して、第２
の転送ゲート手段を導通状態とする制御手段をさらに備
える。

【００４３】請求項７に係る同期型半導体記憶装置は、
請求項５の装置が、第１のクロック信号に対応する第１
の内部クロック信号と第２のクロック信号に対応する第
２の内部クロック信号の反転信号との論理積を取り、こ
の論理積結果に従って第２の転送ゲート手段を導通状態
とする制御手段を含む。

【００４４】請求項８に係る同期型半導体記憶装置は、
請求項１の装置が、第２のクロック信号に同期して出力
イネーブル信号を活性化する手段を備える。出力バッフ
ァ手段はこの出力イネーブル信号の活性化に応答して活
性化され、与えられたデータを装置外部へ出力する手段
を含む。

【００４５】請求項９に係る同期型半導体記憶装置は請
求項１の装置が、第１のノードおよび第２のノードの一
方に与えられたクロック信号を選択し、第２のクロック
信号に対応する内部クロック信号として出力するクロッ
ク選択手段を含む。出力バッファ手段はこのクロック選
択手段により与えられる内部クロック信号に同期してデ
ータの出力動作を行なう。

【００４６】請求項１０に係る同期型半導体記憶装置
は、請求項９のクロック選択手段が、第２のノードに対
応して設けられるパッドと、第１および第２のノードの
一方を択一的にパッドに電気的に接続する配線とを含
む。

【００４７】請求項１１に係る同期型半導体記憶装置
は、請求項９のクロック選択手段が、第１のノードに結
合される第１のスイッチング素子と、該第２のノードに
結合される第２のスイッチング素子と、固定された電圧
を受ける内部ノードに結合され、この内部ノード上の固
定電圧に従って第１および第２のスイッチング素子の一
方を択一的に導通状態とするスイッチ制御手段とを備え
る。

【００４８】請求項１２に係る同期型半導体記憶装置
は、請求項９のクロック選択手段が、第１のノードに結
合される第１のスイッチング素子と、第２のノードに結
合される第２のスイッチング素子と、外部からのモード
指示信号に従って、第１および第２のスイッチング素子
の一方を択一的に導通状態とする制御手段を含む。請求
項１３に係る同期型メモリモジュールは、請求項１の同
期型半導体記憶装置を複数個含む。この同期型メモリモ
ジュールは、さらに、所定の周波数を有する外部からの
クロック信号を受け、この外部からのクロック信号に同
期して互いに位相の異なる第１および第２のクロック信
号を生成して第１のクロック信号を複数の同期型半導体
記憶装置の第１のノードへ共通に与えかつ第１のクロッ
ク信号より位相の早い第２のクロック信号を複数の同期
型半導体記憶装置の第２のノードへ共通に印加する内部
クロック発生手段を備える。

【００４９】請求項１４に係る同期型メモリモジュール
は、請求項１の同期型半導体記憶装置を複数個含む。こ
の同期型メモリモジュールは、さらに、所定の周波数を
有する外部クロック信号を受け、外部クロック信号に位
相の同期した内部クロック信号を生成して複数の同期型
半導体記憶装置の第１および第２のノードへ共通に与え
る内部クロック生成手段を備える。

【００５０】同期型半導体記憶装置において互いに位相
の異なるクロック信号を用いて制御信号、およびアドレ
ス信号の取込およびデータ出力を行なうことにより、デ
ータ出力タイミングを外部制御信号およびアドレス信号
の取込タイミングに対して調整することができ、クロッ
クアクセス時間および有効データホールド時間を適用処
理システムに応じて調整することができる。

【００５１】また、データ出力用のクロック信号を制御
信号およびアドレス信号取込のためのクロック信号より
も位相を早くすることにより、実効的に出力バッファ段
における遅延時間が短くされ、クロックアクセス時間が
短縮される。

【００５２】

【発明の実施の形態】

［実施の形態１］図１は、この発明の実施の形態１のＳ
ＤＲＡＭの内部クロック発生部の構成を概略的に示す図
である。図１において、内部クロック発生部は、第１の
クロック入力ノード１に与えられる第１のクロック信号
に対応する外部マスタクロック信号ｅｘｔＣＬＫＭと第
２のクロック入力ノード２にあたえられる第２のクロッ
ク信号としての外部出力用クロック信号ｅｘｔＣＬＫＯ
とを受け、内部マスタクロック信号ｉｎｔＣＬＫＭおよ
び内部出力用クロック信号ｉｎｔＣＬＫＯを出力する。
内部マスタクロック信号ｉｎｔＣＬＫＭは、外部から与
えられる制御信号およびアドレス信号のラッチ、内部回
路の動作タイミング（後に説明するカウンタのトリガ）
などの内部動作制御に用いられる。内部出力用クロック
信号ｉｎｔＣＬＫＯは、内部読出データの装置外部への
出力に関するタイミング制御のみに用いられる。

【００５３】内部クロック発生部は、クロック入力ノー
ド１に与えられる外部マスタクロック信号ｅｘｔＣＬＫ
Ｍと入力ノード３へ与えられる外部クロックイネーブル
信号ｅｘｔＣＫＥとを受け、外部マスタクロック信号ｅ
ｘｔＣＬＫＭの立上がりエッジで外部マスタクロックイ
ネーブル信号ｅｘｔＣＫＥを取込むＣＫＥバッファ４
と、外部マスタクロック信号ＣＬＫＭに同期してＣＫＥ
バッファ４の出力信号をシフトして内部クロックイネー
ブル信号ＣＫＥを出力するシフトレジスタ５と、外部マ
スタクロック信号ｅｘｔＣＬＫＭと内部クロックイネー
ブル信号ＣＫＥとに応答して内部マスタクロック信号ｉ
ｎｔＣＬＫＭを出力するＣＬＫＭバッファ６と、内部ク
ロックイネーブル信号ＣＫＥと外部出力用クロック信号
ｅｘｔＣＬＫＯとに応答して内部出力用クロック信号ｉ
ｎｔＣＬＫＯを出力するＣＬＫＯバッファ７を含む。

【００５４】ＣＫＥバッファ４およびシフトレジスタ５
は、その構成は後に詳細に説明するが、外部マスタクロ
ックイネーブル信号ｅｘｔＣＫＥが外部マスタクロック
信号ｅｘｔＣＬＫＭの立上がり時においてＬレベルとさ
れているとき、この外部クロック信号ｅｘｔＣＬＫＭの
立下がりから１クロックサイクル内部クロックイネーブ
ル信号ＣＫＥをＬレベルとする。このＣＬＫＭバッファ
６およびＣＬＫＯバッファ７は、同じ構成を備え、内部
クロックイネーブル信号ＣＫＥがＨレベルの活性状態の
ときには、外部から与えられるクロック信号ｅｘｔＣＬ
ＫＭおよびｅｘｔＣＬＫＯに従って内部クロック信号ｉ
ｎｔＣＬＫＭおよびｉｎｔＣＬＫＯを生成する。内部ク
ロックイネーブル信号ＣＫＥがＬレベルのときには、Ｃ
ＬＫＭバッファ６およびＣＬＫＯバッファ７は、内部ク
ロック信号ｉｎｔＣＬＫＭおよびｉｎｔＣＬＫＯをＬレ
ベルに維持する。次に、この図１に示す内部クロック発
生部の動作を、図２に示すタイミングチャート図を参照
して説明する。

【００５５】外部出力用クロック信号ｅｘｔＣＬＫＯ
は、外部マスタクロック信号ｅｘｔＣＬＫＭよりも位相
が早くされている。出力用クロック信号ｅｘｔＣＬＫＯ
と外部マスタクロック信号ｅｘｔＣＬＫＭの位相差（時
間差）ｔＤＩＦＦは、たとえば１．５ｎｓである。これ
は、先に示した内部クロック信号の遅延時間ｔＣＤに等
しい値となる。内部クロックイネーブル信号ＣＫＥがＨ
レベルのときには、ＣＬＫＭバッファ６およびＣＬＫＯ
バッファ７は、それぞれ外部からのクロック信号ｅｘｔ
ＣＬＫＭおよびｅｘｔＣＬＫＯに従って内部クロック信
号ｉｎｔＣＬＫＭおよびｉｎｔＣＬＫＯを生成する。こ
れらのＣＬＫＭバッファ６およびＣＬＫＯバッファ７の
構成は同じであり、遅延時間も同じである（この内部構
成については後に説明する）。したがって、内部出力用
クロック信号ｉｎｔＣＫＬＯと内部マスタクロック信号
ｉｎｔＣＬＫＭの時間差もｔＤＩＦＦとなる。すなわ
ち、出力バッファからの読出データは、時間ｔＤＩＦＦ
だけ早いタイミングで出力される。これにより、実効的
にクロックアクセス時間ｔＡＣを短くする。内部クロッ
クイネーブル信号ＣＫＥがＬレベルのときには、ＣＬＫ
Ｍバッファ６およびＣＬＫＯバッファ７からの内部クロ
ック信号ｉｎｔＣＬＫＭおよびｉｎｔＣＬＫＯはＨレベ
ルへ駆動されず、内部での新たな動作は行なわれない。
この位相の異なる外部クロック信号ｅｘｔＣＬＫＭおよ
びｅｘｔＣＬＫＯを用いることにより、アクセス時間を
短縮する構成については後に詳細に説明する。ここで
は、簡単に、出力バッファからのデータの出力タイミン
グが、時間ｔＤＩＦＦだけ早くなるため、マスタクロッ
ク信号ｅｘｔＣＬＫＭを基準とするクロックアクセス時
間ｔＡＣが短くされるということだけ述べる。

【００５６】図３（Ａ）は、図１に示すＣＬＫＭバッフ
ァ６およびＣＬＫＯバッファ７の構成を示す図である。
図３（Ａ）においては、ＣＬＫＭバッファ６およびＣＬ
ＫＯバッファ７は同じ構成を備えるため、ＣＬＫＭバッ
ファ６の構成を示す。マスタクロック信号ｅｘｔＣＬＫ
ＭおよびＣＬＫＭ（ｉｎｔＣＬＫＭ）それぞれを出力用
クロック信号ｅｘｔＣＬＫＯおよびＣＬＫＯ（ｉｎｔＣ
ＬＫＯ）に置き換えることにより、ＣＬＫＯバッファ７
の構成が得られる。

【００５７】図３（Ａ）において、ＣＬＫＭバッファ６
は、外部マスタクロック信号ｅｘｔＣＬＫＭと内部クロ
ックイネーブル信号ＣＫＥを受けるＮＡＮＤ回路６ａ
と、ＮＡＮＤ回路６ａの出力信号を反転するインバータ
回路６ｂと、このインバータ回路６ｂの出力信号を反転
しかつ所定時間遅延する遅延回路６ｃと、遅延回路６ｃ
の出力信号とインバータ回路６ｂの出力信号とを受ける
ＮＡＮＤ回路６ｄと、ＮＡＮＤ回路６ｄの出力信号を反
転して内部マスタクロック信号ＣＬＫＭを生成するイン
バータ回路６ｅを含む。遅延回路６ｃは、奇数段のイン
バータにより構成される。次にこの図３（Ａ）に示すＣ
ＬＫＭバッファの動作をその動作波形図である図３
（Ｂ）を参照して説明する。

【００５８】内部クロックイネーブル信号ＣＫＥがＨレ
ベルのとき、ＮＡＮＤ回路６ａはインバータとして作用
し、インバータ回路６ｂからは、外部マスタクロック信
号ｅｘｔＣＬＫＭをバッファ処理した信号が出力され
る。このインバータ回路６ｂの出力信号が立上がると、
そのとき遅延回路６ｃの出力信号はＨレベルであるた
め、ＮＡＮＤ回路６ｄの出力信号がＬレベルとなり、イ
ンバータ回路６ｅから出力される内部マスタクロック信
号ＣＬＫＭが立上がる。遅延回路６ｃが有する遅延時間
が経過すると、この遅延回路６ｃの出力信号がＬレベル
となり、内部マスタクロック信号ＣＬＫＭがＬレベルに
立下がる。したがって、この外部マスタクロック信号ｅ
ｘｔＣＬＫＭのＨレベルの期間が遅延回路６ｃの有する
遅延時間よりも長い場合には、ＣＬＫＭバッファ６から
の内部マスタクロック信号ＣＬＫＭは、そのＨレベルの
パルス幅が一定とされる。これにより、クロックスキュ
ーなどにより、外部クロック信号ｅｘｔＣＬＫＭのパル
ス幅が長くなった場合においても、内部でこのクロック
信号ＣＬＫＭのパルス幅を一定とすることができ、内部
クロック信号ＣＬＫＭの立下がりに同期して動作する回
路の動作開始タイミングを一定とすることができ、タイ
ミングマージンを考慮する必要がなく、高速で内部動作
を行なうことができる。

【００５９】内部クロックイネーブル信号ＣＫＥがＬレ
ベルのときには、ＮＡＮＤ回路６ａの出力信号はＨレベ
ルとされ、インバータ回路６ｂの出力信号がＬレベルと
なり、したがってＮＡＮＤ回路６ｄの出力信号がＨレベ
ルとされ、内部マスタクロック信号ＣＬＫＭはＬレベル
とされる。この内部クロックイネーブル信号ＣＫＥを用
いることにより、ＳＤＲＡＭ内部においては、前のクロ
ックサイクルの状態が維持され、新たな内部動作が行な
われないため、信号線の充放電が行なわれず、消費電流
の低減、データの継続的な出力による外部処理装置のデ
ータサンプリングタイミングの調整などを実現すること
ができる。

【００６０】図４（Ａ）は、図１に示すＣＫＥバッファ
４およびシフトレジスタ５の構成の一例を示す図であ
る。図４（Ａ）において、ＣＫＥバッファ４は、インバ
ータ回路８ａを介して与えられる外部マスタクロック信
号ｅｘｔＣＬＫＭの反転信号ｅｘｔＺＣＬＫＭに応答し
て導通し、外部クロックイネーブル信号ｅｘｔＣＫＥを
通過させるたとえばｎチャネルＭＯＳトランジスタで構
成される転送ゲート４ａと、転送ゲート４ａを介して与
えられる信号を反転するインバータ回路４ｂと、インバ
ータ回路４ｂの出力信号を反転してインバータ回路４ｂ
の入力部へ与えるインバータ回路４ｃと、インバータ回
路４ｂの出力信号を反転するインバータ回路４ｄを含
む。インバータ回路４ｂおよび４ｄから互いに相補な信
号がシフトレジスタ５へ与えられる。

【００６１】シフトレジスタ５は、２段のレジスタ回路
５ａおよび５ｂを含む。レジスタ回路５ａは、外部マス
タクロック信号ｅｘｔＣＬＫＭとＣＫＥバッファ４のイ
ンバータ回路４ａの出力信号Ｑａを受けるＮＡＮＤ回路
５ａａと、インバータ回路４ｂの出力信号と外部マスタ
クロック信号ｅｘｔＣＬＫＭを受けるＮＡＮＤ回路５ａ
ｂと、ＮＡＮＤ回路５ａａの出力信号を一方入力に受け
るＮＡＮＤ回路５ａｃと、ＮＡＮＤ回路５ａｂの出力信
号とＮＡＮＤ回路５ａｃの出力信号を受けるＮＡＮＤ回
路５ａｄを含む。ＮＡＮＤ回路５ａｄの出力信号がＮＡ
ＮＤ回路５ａｃの他方入力へ与えられる。ＮＡＮＤ回路
５ａｃおよび５ａｄはフリップフロップを構成する。レ
ジスタ回路５ｂは外部マスタクロック信号ｅｘｔＣＬＫ
Ｍに代えて、インバータ回路８ｂからの補の外部マスタ
クロック信号ｅｘｔＺＣＬＫＭを受ける点を除いてレジ
スタ回路５ａと同じ構成を備える。なお、インバータ回
路８ａおよび８ｂは共用されてもよい。次に、この図４
（Ａ）に示すＣＫＥバッファ４およびシフトレジスタ５
の動作をそのタイミングチャート図である図４（Ｂ）を
参照して説明する。

【００６２】外部マスタクロック信号ｅｘｔＣＬＫＭが
Ｌレベルのときに、補の外部マスタクロック信号ｅｘｔ
ＺＣＬＫＭがＨレベルとなる。ＣＫＥバッファ４におい
ては、転送ゲート４ａが導通状態とされ、外部クロック
イネーブル信号ｅｘｔＣＫＥを通過させ、インバータ４
ｂおよび４ｃにより形成されるラッチ回路によりラッチ
される。レジスタ回路５ａにおいては、外部マスタクロ
ック信号ｅｘｔＣＬＫＭがＬレベルのときには、ＮＡＮ
Ｄ回路５ａａおよび５ａｂの出力信号がＨレベルであ
り、その出力信号Ｑｂの状態は変化しない。レジスタ回
路５ｂがこのレジスタ回路５ａからの出力信号Ｑｂをラ
ッチしかつ内部クロックイネーブル信号ＣＫＥとして出
力している。

【００６３】時刻ｔ０において、外部マスタクロック信
号ｅｘｔＣＬＫＭがＨレベルに立上がると、ＣＫＥバッ
ファ４の転送ゲート４ａが非導通状態となり、ＣＫＥバ
ッファ４はラッチ状態となる。ここで、「ラッチ状態」
は、入力信号の状態が変化してもその出力信号の状態が
変化しない状態を示す。外部クロックイネーブル信号ｅ
ｘｔＣＫＥがＨレベルであり、この出力信号ＱａはＨレ
ベルである。レジスタ回路５ａにおいては、Ｈレベルの
出力信号ＱａとＨレベルの外部マスタクロック信号ｅｘ
ｔＣＬＫＭに従って、ＮＡＮＤ回路５ａａの出力信号が
Ｌレベルとなり、その出力信号ＱｂはＨレベルを維持す
る。レジスタ回路５ｂはラッチ状態にある。

【００６４】時刻ｔ１において、外部マスタクロック信
号ｅｘｔＣＬＫＭの立上り時において、外部クロックイ
ネーブル信号ＣＫＥがＬレベルに設定されていると、Ｃ
ＫＥバッファ４が、転送ゲート４ａが導通状態のときに
与えられていたＬレベルの外部クロックイネーブル信号
ｅｘｔＣＫＥをラッチし、ラッチ状態となる。この外部
クロックマスタ信号ｅｘｔＣＬＫＭの立上がりに応答し
てレジスタ回路５ａがスルー状態となる。ここで、「ス
ルー状態」は、与えられた入力信号をラッチしかつ出力
する状態を示し、出力信号が入力信号の状態に応じて変
化する状態を示す。ＮＡＮＤ回路５ａａの出力信号がＨ
レベルとなり、一方、ＮＡＮＤ回路５ａｂの出力信号が
Ｌレベルとなり、ＮＡＮＤ回路５ａｄの出力信号がＨレ
ベルとなる。これにより、ＮＡＮＤ回路５ａｃからの信
号ＱｂがＬレベルとなる。レジスタ回路５ｂは、インバ
ータ回路８ｂの出力する補のマスタクロック信号ｅｘｔ
ＺＣＬＫＭがＬレベルであり、ラッチ状態にあり、クロ
ックイネーブル信号ＣＫＥの状態は変化せず、Ｈレベル
を維持する。

【００６５】時刻ｔ２において、外部マスタクロック信
号ｅｘｔＣＬＫＭがＬレベルに立下がると、転送ゲート
４ａが導通状態となり、ＣＫＥバッファ４からの出力信
号Ｑａは、Ｈレベルに復帰した外部クロックイネーブル
信号ｅｘｔＣＫＥに従ってＨレベルとなる。レジスタ回
路５ａでは、ＮＡＮＤ回路５ａａおよび５ａｂの出力信
号がＨレベルとなり、出力信号Ｑｂの状態は変化しな
い。一方、レジスタ回路５ｂが、インバータ回路８ｂか
ら与えられるＨレベルの補のクロック信号ｅｘｔＺＣＬ
ＫＭに従ってスルー状態とされ、内部クロックイネーブ
ル信号ＣＫＥがＬレベルとされる。

【００６６】時刻ｔ３において、外部マスタクロック信
号ｅｘｔＣＬＫＭがＨレベルとなると、レジスタ回路５
ａが、ＣＫＥバッファからのＨレベルの信号Ｑａを取込
み、その出力信号ＱｂがＨレベルとなる。この状態にお
いて、レジスタ回路５ｂはラッチ状態にあり、内部クロ
ックイネーブル信号ＣＫＥはＬレベルを維持する。

【００６７】時刻ｔ４において、外部マスタクロック信
号ｅｘｔＣＬＫＭがＬレベルとなると、レジスタ回路５
ａがラッチ状態となり、一方、レジスタ回路５ｂがスル
ー状態となり、内部クロックイネーブル信号ＣＫＥが信
号Ｑｂに従ってＨレベルとなる。

【００６８】したがって、この図４（Ｂ）に示すタイミ
ングチャート図から明らかなように、外部クロックイネ
ーブル信号ｅｘｔＣＫＥがＬレベルの非活性状態とされ
ると、内部クロックイネーブル信号ＣＫＥが時刻ｔ２か
らｔ４の１クロックサイクルの間Ｌレベルの非活性状態
とされ、時刻ｔ３においてＨレベルに立上がるｅｘｔＣ
ＬＫＭに同期した内部マスタクロック信号ＣＬＫＭの活
性は停止される。

【００６９】なお、この図４（Ａ）に示す構成におい
て、レジスタ回路５ａおよび５ｂは、ＣＫＥバッファ４
と同様に、インバータラッチを用いて構成されてもよ
い。

【００７０】また、ＣＫＥバッファ４において、転送ゲ
ート４ａは、クロックドインバータで構成されてもよ
い。

【００７１】図５は、この発明のＳＤＲＡＭの全体の構
成を概略的に示す図である。図５において、ＣＫＥバッ
ファ回路９は、図１に示すＣＥＫバッファ４およびシフ
トレジスタ５を含む。ＣＬＫＭバッファ６およびＣＬＫ
Ｏバッファ７は、図１に示すものと同じである。

【００７２】ＳＤＲＡＭは、さらに、行列状に配置され
る複数のメモリセルＭＣを有するメモリアレイ１０と、
与えられた内部ロウアドレス信号に従ってこのメモリセ
ルアレイ１０のアドレス指定されたワード線を選択状態
へ駆動する行選択回路１２と、メモリセルアレイ１０の
選択行に接続されるメモリセルのデータの検知、増幅お
よびラッチを行なうセンスアンプ回路１４と、与えられ
た内部コラムアドレス信号に従ってメモリセルアレイ１
０のアドレス指定された列に対応するビット線対ＢＬＰ
を内部Ｉ／Ｏ線対ＩＯＰへ接続する列選択回路１６を含
む。メモリセルＭＣは、１トランジスタ／１キャパシタ
型のメモリセル構造を備え、ワード線ＷＬとビット線Ｂ
ＬＰの交差部に対応して配置される。

【００７３】行選択回路１２は、与えられた内部ロウア
ドレス信号をデコードするデコード回路およびこのデコ
ード回路の出力信号に従ってアドレス指定された行に対
応するワード線を選択状態へ駆動するワード線駆動回路
を含む。センスアンプ回路１４は、ビット線対ＢＬＰそ
れぞれに対して設けられるセンスアンプを含む。これら
のセンスアンプの各々は、対応のビット線対のビット線
の電位を差動的に増幅し、ラッチする。列選択回路１６
は、内部コラムアドレス信号をデコードして列選択信号
を生成するデコード回路と、その列選択信号に従って対
応のビット線対（センスアンプ）を内部Ｉ／Ｏ線対ＩＯ
Ｐへ接続する列選択ゲートを含む。

【００７４】ＳＤＲＡＭは、さらに、内部Ｉ／Ｏ線対Ｉ
ＯＰ上に読出されたデータを増幅しかつ内部マスタクロ
ック信号ＣＬＫＭに従って転送する読出／転送回路１８
と、読出／転送回路１８を介して転送された読出データ
を出力用クロック信号ＣＬＫＯに同期して取込みデータ
入出力ノード（ＤＱ）へ出力する出力バッファ回路２０
と、内部マスタクロック信号ＣＬＫＭに同期して、外部
からの制御信号、ロウアドレスストローブ信号／ＲＡ
Ｓ、コラムアドレスストローブ信号／ＣＡＳ、およびラ
イトイネーブル信号／ＷＥを取込み、これらの状態を判
定し、該判定結果に従って内部制御信号を発生する制御
信号発生回路２２と、内部マスタクロック信号ＣＬＫＭ
と制御信号発生回路２２からの制御信号とに従って外部
からのアドレス信号を取込み内部ロウアドレス信号およ
び内部コラムアドレス信号を生成するアドレスバッファ
２４を含む。

【００７５】この制御信号発生回路２２は、またチップ
セレクト信号／ＣＳを受けてもよい。この制御信号発生
回路２２は、行選択回路１２、センスアンプ回路１４、
列選択回路１６の動作タイミングをも制御する。行選択
回路１２は、メモリセル選択手段に対応し、センスアン
プ回路１４、列選択回路１６および読出／転送回路１８
に含まれる読出回路が内部読出手段に対応する。出力バ
ッファ回路２０は、第１の転送ゲートおよび出力バッフ
ァ手段に対応する。

【００７６】図６は、図５に示すＳＤＲＡＭのセンスア
ンプ回路１４、列選択回路１６、読出／転送回路１８お
よび出力バッファ回路２０の構成を概略的に示す図であ
る。図６において、センスアンプ回路１４は、ビット線
対ＢＬＰそれぞれに対応して設けられるセンスアンプ１
４ａを含む。このセンスアンプ１４ａは、対応のビット
線対ＢＬＰのビット線ＢＬおよび／ＢＬ上の信号電位を
差動的に増幅してラッチする。

【００７７】列選択回路１６は、アドレスバッファ２４
に含まれるコラムアドレスバッファ２４ａからの内部コ
ラムアドレス信号をデコードして列選択信号を出力する
コラムデコーダ１６ａと、コラムデコーダ１６ａからの
列選択信号ＣＳＬに応答して導通し、ビット線対ＢＬＰ
を内部Ｉ／Ｏ線対ＩＯＰに電気的に接続する列選択ゲー
ト１６ｂを含む。

【００７８】読出／転送回路１８は、内部Ｉ／Ｏ線対Ｉ
ＯＰ上の信号電位を増幅して内部リードデータバスへ出
力するプリアンプ１８ａと、プリアンプ１８ａの出力信
号をラッチするラッチ１８ｂと、内部マスタクロック信
号ＣＬＫＭおよび補の信号／ＣＬＫＭに応答して動作す
るクロックドインバータ１８ｃと、クロックドインバー
タ１８ｃの出力信号をラッチするラッチ回路１８ｄと、
内部マスタクロック信号ＣＬＫＭおよび／ＣＬＫＭに応
答して活性化され、ラッチ１８ｄの出力信号を反転する
クロックドインバータ１８ｅと、クロックドインバータ
１８ｅの出力信号をラッチするラッチ１８ｆを含む。ク
ロックドインバータ１８ｃは、内部マスタクロック信号
ＣＬＫＭがＨレベルであり、補の内部マスタクロック信
号／ＣＬＫＭがＬレベルのときに活性化されて、ラッチ
１８ｂからのデータを反転する。クロックドインバータ
１８ｅは、内部マスタクロック信号ＣＬＫＭがＬレベル
であり、補の内部マスタクロック信号／ＣＬＫＭがＨレ
ベルのときに活性化され、ラッチ１８ｄのラッチデータ
を反転する。クロックドインバータ１８ｃおよび１８ｅ
は、非活性化時出力ハイインピーダンス状態とされる。

【００７９】出力バッファ回路２０は、内部出力用クロ
ック信号ＣＬＫＯおよび／ＣＬＫＯに応答してラッチ１
８ｆからの出力データＲＤ３を反転する第１の転送ゲー
トとしてのクロックドインバータ２０ａと、このクロッ
クドインバータ２０ａの出力信号をラッチしかつバッフ
ァ処理してデータ入出力ノードへ出力するラッチ付出力
バッファ２０ｂを含む。クロックドインバータ２０ａ
は、内部出力用クロック信号ＣＬＫＯがＨレベルのとき
に活性状態とされて内部読出データＲＤ３を反転する。
ラッチ付出力バッファ２０ｂの内部構成については後に
詳細に説明するが与えられたデータをラッチしかつバッ
ファ処理して装置外部へ出力する。

【００８０】読出／転送回路１８は、内部マスタクロッ
ク信号ＣＬＫＭに同期して、プリアンプ１８ａにより増
幅されたデータを順次転送しており、３段のパイプライ
ンステージを備える。次に、この図６に示すデータ読出
部の動作をそのタイミングチャート図である図７を参照
して説明する。

【００８１】図５に示すメモリセルアレイにおいては、
既に行選択回路１２によりワード線ＷＬが選択状態へ駆
動されており、センスアンプ回路１４がこの選択ワード
線ＷＬに接続されるメモリセルのデータのを検知、増幅
およびラッチを行なっている。すなわち、図６に示すセ
ンスアンプ１４ａは、既に選択メモリセルデータをラッ
チしている。

【００８２】時刻ｔ１においてデータ読出を示すリード
コマンドＲＥＡＤが外部マスタクロック信号ｅｘｔＣＬ
ＫＭの立上がりに同期して与えられる。コラムアドレス
バッファ２４ａが内部マスタクロック信号ＣＬＫＭに同
期して、リードコマンドと同時に与えられる列アドレス
信号を取込み内部コラムアドレス信号を生成してコラム
デコーダ１６ａへ与える。コラムデコーダ１６ａは、制
御信号発生回路２２からの活性化信号に応答して活性化
され、この内部コラムアドレス信号をデコードして、列
選択信号ＣＳＬを選択状態へ駆動する。この列選択信号
ＣＳＬに応答して列選択ゲート１６ｂが導通し、センス
アンプ１４ａのラッチ情報が内部Ｉ／Ｏ線対ＩＯＰへ伝
達される。この内部Ｉ／Ｏ線対ＩＯＰ上のメモリセルデ
ータがプリアンプ１８ａにより増幅されてラッチ１８ｂ
によりラッチされる。このセンスアンプ１４ａのラッチ
するメモリセルデータをラッチ１８ｂへ転送するまでに
ほぼ１クロックサイクル必要とされるため、ラッチ１８
ｂのラッチ情報は、時刻ｔ２における外部マスタクロッ
ク信号ｅｘｔＣＬＫＭの立上がり時に確定状態とされる
（選択メモリセルのデータに対応したデータとなり、図
７においては斜線で示す）。

【００８３】時刻ｔ２において、内部マスタクロック信
号ＣＬＫＭが立上がると、クロックドインバータ１８ｃ
が活性化され、ラッチ１８ｂのラッチするデータがラッ
チ１８ｄへ転送される。この状態において、クロックド
インバータ１８ｅが非活性状態であり、ラッチ１８ｄと
ラッチ１８ｆとは分離されている。次いで内部マスタク
ロック信号ＣＬＫＭがＬレベルに立下がると、クロック
ドインバータ１８ｅが活性化され、ラッチ１８ｄのラッ
チ情報ＲＤ２を反転してラッチ１８ｆへ伝達する。出力
用クロック信号ＣＬＫＯは、内部マスタクロック信号Ｃ
ＬＫＭよりも位相が進んでいる（ＣＬＫＭバッファおよ
びＣＬＫＯバッファの構成は同じ）。これにより、内部
マスタクロック信号ＣＬＫＭがＬレベルのときに、出力
用クロック信号ＣＬＫＯがＨレベルとなり、クロックド
インバータ２０ａが活性化され、ラッチ１８ｆのラッチ
データＲＤ３をラッチ付出力バッファ２０ｂへ出力す
る。このラッチ付出力バッファ２０ｂから、クロックド
インバータ２０ａおよびラッチ付出力バッファ２０ｂの
有する遅延時間ｔＲＤが経過した後にデータ入出力ノー
ドへ有効データが出力される。

【００８４】外部制御信号およびアドレス信号の取込み
は、マスタクロック信号ｅｘｔＣＬＫＭに従って行なわ
れている。したがって、クロックアクセス時間ｔＡＣ
は、この外部マスタクロック信号ｅｘｔＣＬＫＭを基準
として測定される。クロック信号ＣＬＫＭおよびＣＬＫ
Ｏの時間差をｔＤＩＦＦとし、クロック信号ＣＬＫＭお
よびＣＬＫＯの外部クロック信号ｅｘｔＣＬＫＭおよび
ｅｘｔＣＬＫＯに対する遅延時間をｔＣＤとすると、こ
のクロックアクセス時間ｔＡＣは次式で与えられる。

【００８５】ｔＡＣ＝ｔＲＤ＋ｔＣＤ−ｔＤＩＦＦ したがって、この出力用クロック信号ＣＬＫＯの位相を
進めることにより、データ読出が時間ｔＤＩＦＦだけ早
くされているため、クロックアクセス時間ｔＡＣは、こ
の時間ｔＤＩＦＦだけ短縮することができ、高速アクセ
スが実現される。今、ｔＣＤ＝１．５ｎｓ、ｔＲＤ＝４
ｎｓ、ｔＤＩＦＦ＝１．５ｎｓとすると、クロックアク
セス時間ｔＡＣは、４．０ｎｓとなり、外部クロック信
号ｅｘｔＣＬＫＭおよびｅｘｔＣＬＫＯの周波数が１０
０ＭＨｚのときのクロックアクセス時間の要求値４ｎｓ
を満足することができる。

【００８６】この２つの位相の異なる（周波数は同じ）
外部クロック信号ｅｘｔＣＬＫＭおよびｅｘｔＣＬＫＯ
を用いることにより、余分に必要とされるのは、出力用
クロック信号ＣＬＫＯのためのパッドとＣＬＫＯバッフ
ァである。ＣＬＫＭバッファ６およびＣＬＫＯバッファ
７の合計の面積は、従来の１つの内部クロック信号ＣＬ
Ｋを発生するＣＬＫバッファの占有面積とほぼ同等であ
る。これは、内部クロック信号ＣＬＫの負荷が、内部マ
スタクロック信号ＣＬＫＭの負荷と出力用クロック信号
ＣＬＫＯの負荷の合計とほぼ等しいため、ＣＬＫＭバッ
ファ６およびＣＬＫＯバッファ７の構成要素であるトラ
ンジスタ素子のサイズを小さくすることができ、ＣＬＫ
Ｍバッファ６およびＣＬＫＯバッファ７の回路規模を低
減することができるためである。また、このＳＤＲＡＭ
の消費電力は、外部の出力用クロック信号ｅｘｔＣＬＫ
Ｏを受ける入力バッファの消費電力が増加するだけであ
り（内部クロック出力段の消費電力は１つの内部クロッ
ク信号を用いる場合と同じである）、したがって１つの
内部クロック信号ＣＬＫを利用するＳＤＲＡＭの消費電
力とほとんど差は生じない。

【００８７】したがって、この２種類の位相の異なるク
ロック信号ＣＬＫＭおよびＣＬＫＯを用いることによ
り、消費電力およびチップ占有面積を増加させることな
く高速アクセスを実現することができる。

【００８８】さらに、この位相のクロック信号を用いる
ことにより、以下に述べるように出力データＤＱ（Ｑ）
の有効期間を調節することが可能になる。

【００８９】図８（Ａ）および（Ｂ）は、有効データ出
力期間（有効データホールド時間）の調節態様を示す図
である。図８（Ａ）に示すように、外部有効データＤＱ
が出力バッファ回路から出力される期間は外部出力用ク
ロック信号ｅｘｔＣＬＫＯのほぼ１クロックサイクル以
下である。外部出力用クロック信号ｅｘｔＣＬＫＯと外
部マスタクロック信号ｅｘｔＣＬＫＭの位相差（時間
差）がｔＤａのクロックアクセス時間をｔＡＣａとす
る。このとき、また有効データホールド時間ｔＯＨａが
得られる。一方、図８（Ｂ）に示すように、出力用クロ
ック信号ｅｘｔＣＬＫＯと外部マスタクロック信号ｅｘ
ｔＣＬＫＭの位相差がｔＤｂのときのクロックアクセス
時間をｔＡＣｂとし、有効データホールド時間をｔＯＨ
ｂとする。位相差ｔＤｂが位相差ｔＤａより小さいた
め、クロックアクセス時間ｔＡＣｂは、クロックアクセ
ス時間ｔＡＣａよりも長くなる（出力タイミングが遅れ
るため）。一方、有効データホールド時間ｔＯＨｂは、
有効データホールド時間ｔＯＨａよりも長くなる（有効
データが出力バッファ回路から出力される期間Ｔは一定
である）。したがって、このＳＤＲＡＭが適用されるシ
ステムに応じて、このクロック信号ｅｘｔＣＬＫＯおよ
びｅｘｔＣＬＫＭの位相差を調節して、クロックアクセ
ス時間ｔＡＣおよびホールド時間ｔＯＨを調節すること
により、そのシステムに最適なクロックアクセス時間ｔ
ＡＣおよびホールド時間ｔＯＨを得ることができる。

【００９０】したがって、極端な場合、動作周波数が低
いシステムにおいて、位相差ｔＤＩＦＦ（ｔＤａ，ｔＤ
ｂ）を負の値とすることにより、ホールド時間ｔＯＨを
十分長くすることができる。但し、この場合において、
データセットアップ時間が必要とされるため、外部マス
タクロック信号ｅｘｔＣＬＫＭの立上がりエッジよりも
先にデータは確定状態とされている必要がある。

【００９１】以上のように、この発明の実施の形態１に
従えば、位相の異なる２つの外部クロック信号を用い
て、外部信号（制御信号およびアドレス信号）の取込み
およびデータ出力タイミングをそれぞれ別々に設定する
ことにより、適用される処理システムに応じた最適なク
ロックアクセス時間およびホールド時間を有するＳＤＲ
ＡＭを実現することができる。特に、データ出力用のク
ロック信号の位相を外部信号（制御信号およびアドレス
信号）の取込みタイミングを与えるクロック信号よりも
早くすることにより、クロックアクセス時間が短くな
り、高速アクセスが可能となる。

【００９２】［実施の形態２］図９は、この発明の実施
の形態２に従うＳＤＲＡＭのデータ読出部の構成を概略
的に示す図である。図９において、ＳＤＲＡＭは、各々
が行列状に配置される複数のメモリセルを有する偶数ブ
ロック３０ａおよび奇数ブロック３０ｂを含む。これら
の偶数ブロック３０ａおよび奇数ブロック３０ｂの特定
は、アクセスコマンド（データの読出または書込を指示
するコマンド）と同時に与えられるコラムアドレス信号
のたとえば最下位ビットＣＡ０により行なわれる。

【００９３】偶数ブロック３０ａに対し、この偶数ブロ
ック３０ａの各列に対応して設けられ、対応の列の選択
メモリセルのデータの検知および増幅を行なうセンスア
ンプ回路３４ａと、コラムアドレス信号に従ってこの偶
数ブロック３０ａの列を選択する列選択回路３６ａと、
列選択回路３６ａにより選択されたセンスアンプにより
増幅されたデータをさらに増幅するプリアンプ３８ａが
設けられる。列選択回路３６ａは、先の実施の形態１と
同様、コラムデコーダおよび列選択ゲートを含む。奇数
ブロック３０ｂに対しても、同様に、センスアンプ回路
３４ｂ、列選択回路３６ｂ、およびプリアンプ３８ｂが
設けられる。

【００９４】このＳＤＲＡＭは、さらに、選択／転送制
御信号φｏおよびφｅに応答してプリアンプ３８ａおよ
び３８ｂにより増幅されたリードデータバス上のデータ
を所定の順序で選択して出力バッファ回路２０へ転送す
る選択転送回路４０を含む。選択／転送制御信号φｏお
よびφｅは、後に詳細に説明するが、ブロック特定信号
（コラムアドレス信号のたとえば最下位ビットＣＡ０）
とマスタクロック信号ＣＬＫＭと出力用クロック信号Ｃ
ＬＫＯに従って生成される。

【００９５】図１０は、図９に示す選択転送回路の構成
をより具体的に示す図である。図１０において、センス
アンプ回路３４ａは、偶数ブロック３０ａのビット線対
ＢＬＰそれぞれに対して設けられるセンスアンプ（Ｓ／
Ａ）３４ａｅを含む。センスアンプ回路３４ｂは、奇数
ブロック３０ｂのビット線対ＢＬＰそれぞれに対して設
けられるセンスアンプ（Ｓ／Ａ）３４ｂｏを含む。列選
択回路３６ａは、図示しないコラムデコーダからの列選
択信号ＣＳＬｅに応答して導通し、センスアンプ３４ａ
ｅの増幅データを内部Ｉ／Ｏ線対ＩＯＰｅへ伝達する列
選択ゲート３６ａｅを含む。列選択回路３６ｂは、図示
しないコラムデコーダからの列選択信号ＣＳＬｏに応答
して導通し、ビット線対ＢＬＯｏを内部Ｉ／Ｏ線対ＩＯ
Ｐｏへ接続する列選択ゲート３６ｂｏを含む。この列選
択ゲート３６ｂｏにより、センスアンプ３４ｂｏにより
増幅されたデータが内部Ｉ／Ｏ線対ＩＯＰｏへ伝達され
る。列選択回路３６ａおよび３６ｂに含まれるコラムデ
コーダへは、同じコラムアドレス信号が与えられ、偶数
ブロック３０ａおよび奇数ブロック３０ｂにおいて、同
じコラムアドレスに対応するビット線対ＢＬＰｅおよび
ＢＬＰｏが同時に選択状態とされる。

【００９６】プリアンプ３８ａおよび３８ｂは、それぞ
れプリアンプイネーブル信号ＰＡＥに応答して活性化さ
れ、対応の内部Ｉ／Ｏ線対ＩＯＰｅおよびＩＯＰｏ上の
データを増幅してデータＲＤｅおよびＲＤｏをリードデ
ータバス上に生成する。

【００９７】選択転送回路４０は、プリアンプ３８ａか
らのデータＲＤｅをラッチするラッチ４０ａと、プリア
ンプ３８ｂからのデータＲＤｏをラッチするラッチ４０
ｂと、選択／転送制御信号φｏおよびφｅに従ってラッ
チ４０ａおよびラッチ４０ｂのラッチデータを選択する
選択回路４０ｃと、この選択回路４０ｃにより選択され
た転送されたデータをラッチするラッチ４０ｄを含む。
次に、この図１０に示す内部データ読出部の動作を、そ
のタイミングチャート図である図１１を参照して説明す
る。

【００９８】クロックサイクルＴ１において、外部クロ
ック信号ｅｘｔＣＬＫＭの立上がりに同期してリードコ
マンドＲＥＡＤが与えられる。このリードコマンドと同
時に与えられるコラムアドレス信号に従って列選択動作
が開始され、列選択回路に含まれるコラムデコーダから
の列選択信号ＣＳＬがクロックサイクルＴ２において選
択状態とされ、アドレス指定された列に対応するビット
線対が選択される。この列選択動作は図９に示す偶数ブ
ロック３０ａおよび奇数ブロック３０ｂ両者において行
なわれる。この列選択動作により、対応の列選択ゲート
３６ａｅおよび３６ｂｏが導通し、センスアンプ３４ａ
ｅおよび３４ｂｏによりラッチされていた情報が内部Ｉ
／Ｏ線対ＩＯＰｅおよびＩＯＰｏへそれぞれ伝達され
る。次いで、プリアンプイネーブル信号ＰＡＥが活性状
態とされ、プリアンプ３８ａおよび３８ｂが増幅動作を
行ない、そのプリアンプ３８ａおよび３８ｂにより増幅
されたデータＲＤｅおよびＲＤｏがラッチ４０ａおよび
４０ｂによりラッチされる。次いで、選択回路４０ｃが
このラッチ４０ａおよび４０ｂによりラッチされたデー
タを選択／転送制御信号φｏおよびφｅに従って順次選
択しラッチ４０ｄへ伝達し、クロックサイクルＴ４およ
びＴ５において、このラッチ４０ｄからの内部読出デー
タＲＤｓがそれぞれＲ１およびＲ２に確定する。

【００９９】図７に示すように、センスアンプから出力
バッファに至るデータ転送経路をパイプラインステージ
で構成した場合、最も時間の要するパイプラインステー
ジは、センスアンプを選択し、選択されたセンスアンプ
のデータをプリアンプで増幅した後にラッチするステー
ジである。このステージでは、外部からのコラムアドレ
ス信号に従って列選択信号を選択状態へ駆動し、次いで
この列選択信号に従ってセンスアンプを選択し、選択さ
れたセンスアンプデータをプリアンプへ転送し、プリア
ンプでこのセンスアンプから転送されたデータを増幅し
て次いでラッチするという処理が必要とされる。たとえ
ば図６に示すように、他のパイプラインステージはデー
タをクロック信号に従って順次転送するだけであり、こ
れらのステージが必要とする時間は短い。たとえば、プ
リアンプで増幅してラッチするまでに１２ｎｓの時間が
必要とされた場合、他のパイプラインステージが必要と
する処理時間が１０ｎｓ以下であっても、このクロック
信号の最短周期は、最も長い処理時間を必要とするセン
スアンプ選択およびプリアンプ増幅のパイプラインステ
ージの必要とする処理時間１２ｎｓにより制限される。

【０１００】しかしながら、図９および図１０に示すよ
うに、２ビットのデータを同時に選択し、クロック信号
に従って順次転送することにより、このパイプラインス
テージが必要とする処理時間を、１ビットデータを順次
選択する構成に比べて１／２とすることができる。した
がって図１１のタイミングチャート図に示すように、列
選択間隔に２クロックサイクルを割当てることができ、
時間的余裕をもってセンスアンプの選択からプリアンプ
増幅までの動作を行なうことができる。したがって、パ
イプラインステージをより高速で動作させることがで
き、高速データの読出が可能となる。すなわち、パイプ
ラインステージの各ステージの処理時間をたとえば１０
ｎｓに設定すれば、このＳＤＲＡＭの動作周波数を１０
０ＭＨｚ以上にまで速くすることができる。

【０１０１】図１２は、図１０に示す選択転送回路の選
択回路および図９に示す出力バッファ回路の構成を具体
的に示す図である。

【０１０２】図１２において、選択回路４０ｃは、選択
／転送制御信号φｅがＨレベルのときに導通（活性）状
態とされるクロックドインバータ４０ｃｅと、転送制御
信号φｏがＨレベルのときに導通するクロックドインバ
ータ４０ｃｏを含む。クロックドインバータ４０ｃｅ
は、活性化時、偶数ブロックから読出されたデータＲＤ
ｅを転送する。クロックドインバータ４０ｃｏは、活性
化時、奇数ブロックから読出されたデータＲＤｏを転送
する。

【０１０３】この選択回路４０ｃにより選択されたデー
タＲＤｓは出力バッファ回路２０の前段に設けられるラ
ッチ４５へ与えられる。このラッチ４５は、図１０に示
す選択転送回路４０のラッチ４０ｄであってもよく、ま
た先の実施の形態１において図６を参照して説明したラ
ッチ１８ｆであってもよい。

【０１０４】出力バッファ回路２０は、出力用内部クロ
ック信号ＣＬＫＯがＨレベルのときに活性化されるクロ
ックドインバータ２０ａと、このクロックドインバータ
２０ａの出力信号をバッファ処理してデータ入出力ノー
ド（ＤＱ）へ出力する出力バッファ２０ｂを含む。出力
バッファ２０ｂは、クロックドインバータ２０ａから転
送されるデータをラッチし、かつ互いに相補なデータを
出力する第１のラッチとしての出力ラッチ２０ｂａと、
出力許可信号φｏｅと出力ラッチ２０ｂａの一方出力信
号とを受けるＡＮＤ回路２０ｂｂと、出力許可信号φＯ
Ｅと出力ラッチ２０ｂａの出力信号を受けるＡＮＤ回路
２０ｂｃと、ＡＮＤ回路２０ｂｂの出力信号がＨレベル
のとき導通し、データ入出力ノードを電源電圧ＶｄｄＱ
の電圧レベルへ駆動するｎチャネルＭＯＳトランジスタ
２０ｂｄと、ＡＮＤ回路２０ｂｃの出力信号がＨレベル
のとき動作し、データ入出力ノード（ＤＱ）を接地電圧
ＶｓｓＱレベルへ駆動するｎチャネルＭＯＳトランジス
タ２０ｂｅを含む。出力許可信号φＯＥは、その発生方
法については後に詳細に説明するが、リードコマンドが
与えられてから（ＣＡＳレイテンシー−１）クロックサ
イクル経過後にＨレベルの活性状態とされ、その活性状
態をバースト長期間維持して、データ出力バッファ回路
の出力段を出力低インピーダンス状態とする。この出力
許可信号φＯＥがＬレベルの非活性状態のときには、Ｍ
ＯＳトランジスタ２０ｂｄおよび２０ｂｅがともに非導
通状態とされて、出力バッファ２０ｂは出力ハイインピ
ーダンス状態とされる。次に、この図１２に示すデータ
読出部の動作を図１３に示すタイミングチャートを参照
して説明する。

【０１０５】外部マスタクロック信号ｅｘｔＣＬＫＭお
よび外部出力用クロック信号ｅｘｔＣＬＫＯの位相関係
は実施の形態１のそれと同じである。これらの外部クロ
ック信号ｅｘｔＣＬＫＭおよびｅｘｔＣＬＫＯに従って
内部クロック信号ＣＬＫＭおよびＣＬＫＯが生成され
る。内部クロック信号ＣＬＫＭおよびＣＬＫＯはそれぞ
れ先の実施の形態１において示したクロック入力バッフ
ァから発生されており、一定のパルス幅を備えている。

【０１０６】クロックサイクルＴ１においてリードコマ
ンドＲＥＡＤが与えられ、このリードコマンドＲＥＡＤ
に従って内部で一定の時間Ｈレベルとされる内部読出指
示信号φｒｅａｄが発生される。この内部読出指示信号
φｒｅａｄをトリガ信号として、内部読出動作（列選択
動作を含む）が開始される。内部マスタクロック信号Ｃ
ＬＫＭに従って列選択動作が行なわれ、偶数ブロックお
よび奇数ブロックからのデータＲＤｅおよびＲＤｏがプ
リアンプにより増幅されてラッチされる。この図１０に
示すラッチ４０ａおよび４０ｂにラッチされるデータが
クロックサイクルＴ３において、プリアンプの出力に従
ってそれぞれデータＱｅ０およびＱｏ０として確定状態
とされる。

【０１０７】一方、クロックサイクルＴ３において、そ
れまで、一定の順序（先のリードコマンドにより定めら
れたクロックサイクル順序）で出力されていた選択／転
送制御信号φｅおよびφｏが、ブロック指定信号（最下
位コラムアドレス信号：ＣＡ０）に従って所定の順序で
発生される。この図１３においては、偶数ブロックが先
に指定された状態が示される。この選択／転送制御信号
φｅおよびφｏは、マスタクロック信号ＣＬＫＭがＨレ
ベルのときに出力用内部クロック信号ＣＬＫＯの立下が
りに同期してそれぞれ立上がる。すなわち、図１２に示
す選択回路４０ｃにおいて、クロックドインバータ４０
ｃｅおよび４０ｃｏが導通状態とされるときには、確実
にラッチ４５の次段のクロックドインバータ２０ａが非
導通状態とされる。これにより、選択回路４０ｃにより
選択されたデータがラッチ４５を介してクロックドイン
バータ２０ａを通過して出力バッファ２０ｂへ与えられ
るのを防止し、正確なデータ読出を保証する。選択／転
送制御信号φｅがＨレベルとされると、偶数ブロックか
らのデータＱｅ０が選択されてラッチ４５へ転送されて
ラッチされる。

【０１０８】次いで、クロックサイクルＴ４において、
出力用内部クロック信号ＣＬＫＯの立上がりに応答して
クロックドインバータ２０ａが活性状態され（導通状態
とされ）、ラッチ４５のラッチデータを出力バッファ２
０ｂへ伝達する。出力許可信号φＯＥはこの１サイクル
前に既に活性状態とされている（この構成については後
に詳細に説明する）。これにより、クロックドインバー
タ２０ａからの内部読出データが出力ラッチ２０ｂａに
よりラッチされかつＡＮＤ回路２０ｂｂおよび２０ｂｃ
を介してＭＯＳトランジスタ２０ｂｄおよび２０ｂｅの
ゲートへ伝達される。出力段のＭＯＳトランジスタ２０
ｂｄおよび２０ｂｅが与えられたデータに従って導通／
非導通状態となり、データ入出力ノードへ外部読出デー
タｅｘｔＤＱが出力される。クロックサイクルＴ４にお
いて出力用内部クロック信号ＣＬＫＯがＬレベルに立下
がると（マスタクロック信号ＣＬＫＭがＨレベルのと
き）、選択／転送制御信号φｏがＨレベルとなり、クロ
ックドインバータ４０ｃｏが活性状態され、奇数アレイ
ブロックからのデータＱｏ０を選択してラッチ４５へ与
える。

【０１０９】クロックサイクルＴ５において、出力用内
部クロック信号ＣＬＫＯがＨレベルへ立上がると、クロ
ックドインバータ２０ａが活性状態とされ、このラッチ
４５にラッチされたデータが出力バッファ２０ｂへ与え
られて、この出力バッファ２０ｂを介して外部データｅ
ｘｔＤＱとして出力される。出力用クロック信号ＣＬＫ
ＯがＬレベルとなっても、出力ラッチ２０ｂａがデータ
をラッチしており、この出力バッファ２０ｂは次にクロ
ックドインバータ２０ａが活性状態されるまでデータを
持続的に出力する。

【０１１０】この２ビットプリフェッチ方式において
も、２種類の位相の異なるクロック信号を利用すること
により、高速なクロックアクセス時間ｔＡＣを得ること
ができる。以下に、外部出力用クロック信号ｅｘｔＣＬ
ＫＯと外部マスタクロック信号ｅｘｔＣＬＫＭの位相差
（時間差）ｔＤＩＦＦの許容範囲を考察する。

【０１１１】リードコマンドＲＥＡＤが入力されてから
データ出力ノードｅｘｔＤＱにデータが出力されるまで
の非同期なアクセス時間をｔＣＡＣとし、外部出力用ク
ロック信号ｅｘｔＣＬＫＯの立上がりからデータ出力ま
での時間（クロック信号ｅｘｔＣＬＫＯを基準とするク
ロックアクセス時間）をｔＡＣ′、クロックサイクル時
間をｔＣとし、ＣＡＳレイテンシーをＣＬとすると以下
の関係を満たす必要がある。

【０１１２】（ＣＬ−１）・ｔＣ−ｔＤＩＦＦ＋ｔＡ
Ｃ′＞ｔＣＡＣ すなわち、 ｔＤＩＦＦ＜（ＣＬ−１）・ｔＣ＋ｔＡＣ′−ｔＣＡＣ 今、一例として、ｔＣ＝５ｎｓ、ＣＬ＝４、ｔＣＡＣ＝
１７ｎｓ、ｔＡＣ′＝４ｎｓとすると、 ｔＤＩＦＦ＜２ｎｓ となる。クロックサイクル時間ｔＣが５ｎｓであり、ク
ロック周波数が２００ＭＨｚの場合においても、２ビッ
トプリフェッチをすることにより、余裕をもってセンス
アンプからのデータをプリアンプ次段のラッチでラッチ
することができる。また、２種類のクロック信号を用い
ることにより、クロックアクセス時間をこれらの２種類
のクロック信号の位相差（時間差）ｔＤＩＦＦだけ短く
することができ、高速アクセスが可能となる。

【０１１３】なお、この位相差ｔＤＩＦＦが０の場合、
すなわち外部クロック信号ｅｘｔＣＬＫＭおよびｅｘｔ
ＣＬＫＯが同じタイミングで入力される場合には、通常
の、クロック信号が１つであるＳＤＲＡＭと同じ動作が
得られる。この場合、ホールド時間ｔＯＨをその位相差
ｔＤＩＦＦだけ図１３に示す２種類のクロック信号を用
いる場合よりも長くすることができる。次に、各制御信
号の発生部の構成について説明する。

【０１１４】図１４は、選択／転送制御信号発生部の構
成を概略的に示す図である。図１４においては、偶数ア
レイブロックが先に指定されたときの選択／転送制御信
号発生部の構成を概略的に示す。図１４において、選択
／転送制御信号発生部は、内部読出動作指示信号φｒｅ
ａｄとコラムアドレス信号ＣＡφを受けるＡＮＤ回路５
０と、内部マスタクロック信号ＣＬＫＭに従ってＡＮＤ
回路５０の出力信号を入力し、内部マスタクロック信号
ＣＬＫＭを所定数カウントし、カウントアップ時にその
出力Ｑからカウントアップ信号を出力する（ＣＬ−２）
カウンタ５２と、カウンタ回路５２の出力信号を一方入
力に受けるＯＲ回路５４と、カウンタ回路５２の補の出
力／Ｑからの信号を一方入力に受けるＡＮＤ回路５６
と、ＯＲ回路５４およびＡＮＤ回路５６の出力信号を補
の内部マスタクロック信号／ＣＬＫＭに同期して取込み
かつラッチするレジスタ回路５８と、このレジスタ回路
５８の出力信号を内部マスタクロック信号ＣＬＫＭに従
ってラッチしかつ出力するレジスタ回路６０を含む。レ
ジスタ回路６０の出力信号φｅｆがＡＮＤ回路５６の他
方入力へ与えられ、かつレジスタ回路６０の出力信号φ
ｏｆがＯＲ回路５４の他方入力へ与えられる。信号φｅ
ｆおよびφｏｆは、内部マスタクロック信号ＣＬＫＭの
２倍の周期を有しかつ互いに相補な信号である。

【０１１５】選択／転送制御信号発生部は、さらに、内
部出力用クロック信号ＣＬＫＯを受けるインバータ回路
６２と、インバータ回路６２の出力信号とレジスタ回路
６０の出力信号φｅｆを受けるＡＮＤ回路６４と、イン
バータ回路６２の出力信号とレジスタ回路６０の出力信
号φｏｆを受けるＡＮＤ回路６６を含む。ＡＮＤ回路６
４から、選択／転送制御信号φｅが出力され、ＡＮＤ回
路６６から選択／転送制御信号φｏが出力される。次
に、この図１４に示す選択／転送制御信号発生部の動作
を図１５に示すタイミングチャート図を参照して説明す
る。

【０１１６】レジスタ回路５８および６０は、図４
（Ａ）に示すレジスタ回路５ａおよび５ｂと同じ構成を
備える。したがって、レジスタ回路５８は、補の内部マ
スタクロック信号／ＣＬＫＭのときにスルー状態とさ
れ、補の内部マスタクロック信号／ＣＬＫＭがＬレベル
のときにラッチ状態とされる。レジスタ回路６０は、内
部マスタクロック信号ＣＬＫＭがＨレベルのときにスル
ー状態となり、この内部マスタクロック信号ＣＬＫＭが
Ｌレベルのときにラッチ状態となる。

【０１１７】クロックサイクルＴ０においてリードコマ
ンドが与えられて内部読出指示信号φｒｅａｄがＨレベ
ルとされる。このとき、リードコマンドと同時に与えら
れるブロック指定信号（たとえば最下位アドレス信号ビ
ット）ＣＡφがＨとなり、偶数アレイブロックを指定す
る。（ＣＬ−２）カウンタ５２は、マスタクロック信号
ＣＬＫＭの立上がりに同期してこのＡＮＤ回路５０の出
力信号を取込み、所定のクロック数をカウントする。
今、ＣＡＳレイテンシーが４とすると、この（ＣＬ−
２）カウンタ５２は、ＣＡＳレイテンシーＣＬよりも２
少ないクロックをカウントし、クロックサイクルＴ２に
おいてその出力Ｑからの出力信号をＨレベルとする。こ
れにより、ＯＲ回路５４の出力信号φＣＬが、レジスタ
回路６０の出力信号の状態にかかわらずＨレベルとな
る。この（ＣＬ−２）カウンタ５２の構成は後に詳細に
説明するが、マスタクロック信号ＣＬＫＭに同期してカ
ウント動作を行なっており、レジスタ回路で構成される
ため、このＯＲ回路５４の出力信号φＣＬは、マスタク
ロック信号ＣＬＫＭの１サイクル期間Ｈレベルを維持す
る。マスタクロック信号ＣＬＫＭがＬレベルに立下がる
と、レジスタ回路５８がスルー状態となり、このＯＲ回
路５４の出力信号φＣＬを取込み、その出力信号φｅｆ
ｆがＨレベルとなる（ＡＮＤ回路５６の出力信号はＬレ
ベルである）。すなわち、クロックサイクルＴ２におい
て、レジスタ回路５８の出力信号φｅｆｆがＨレベルに
なる。

【０１１８】クロックサイクルＴ３において、内部マス
タクロック信号ＣＬＫＭの立上がりに同期して、レジス
タ回路６０がスルー状態となり、この信号φｅｆｆを取
込み、その出力信号φｅｆをＨレベルとする。信号φｅ
ｆおよびφｏｆは互いに相補な信号である。この信号φ
ｅｆがＡＮＤ回路５６の入力へ与えられ、信号φｏｆが
ＯＲ回路５４へ与えられている。したがって、クロック
サイクルＴ３において、信号φｅｆがＨレベルに立上が
ると、信号φｏｆがＬレベルとなり、ＯＲ回路５４の出
力信号φＣＬはＬレベルとなる。クロックサイクルＴ３
において、内部マスタクロック信号ＣＬＫＭがＬレベル
に立下がると、レジスタ回路５８がスルー状態となり、
その出力信号φｅｆｆをＬレベルに立下げる。以降、出
力信号φｅｆは、信号φｅｆｆを半クロックサイクル遅
れて変化する。

【０１１９】信号φｅｆと出力用クロック信号ＣＬＫＯ
の反転信号との論理積により、信号φｅが生成され、信
号φｏｆの出力用内部クロック信号ＣＬＫＯの反転信号
との論理積により、信号φｏが生成される。したがっ
て、クロックサイクルＴ３から交互に信号φｅおよびφ
ｏがそれぞれ出力用クロック信号ＣＬＫＯの立下がりに
同期してＨレベルとされる。この内部マスタクロック信
号ＣＬＫＭに同期した信号φｅｆおよびφｏｆとを利用
することにより、この信号φｅｆおよびφｏｆを内部動
作を制御する内部マスタクロック信号ＣＬＫＭに同期し
て変化させ、内部回路状態（内部読出データが読出され
た状態）に応じた制御信号φｅｆおよびφｏｆを生成
し、これらの信号φｅｆおよびφｏｆと出力用クロック
信号ＣＬＫＯの反転信号との論理積を利用することによ
り、データの出力バッファ回路前段のラッチ（４５）へ
の転送時に、このラッチ（４５）に転送されたデータが
そのまま出力バッファ回路を介して出力されるのを防止
することができ、正確な高速データ読出動作を実現する
ことができる。

【０１２０】図１６は、選択／転送制御信号発生部のよ
り詳細な構成を示す図である。図１６において、選択／
転送制御信号発生部は、偶数アレイのためのＣＡＳレイ
テンシーをカウントするカウンタ７０ｅと、奇数アレイ
のたのＣＡＳレイテンシーをカウントするためのカウン
タ７０ｏと、これらのカウンタ７０ｅおよび７０ｏの出
力信号／ＥＶおよび／ＯＤに従ってタイミング信号φｅ
ｆおよびφｏｆを生成するレジスタ回路８８とを含む。

【０１２１】カウンタ７０ｅは、ブロック指定信号とし
ての最下位コラムアドレス信号ビット／ＣＡＳ０と内部
読出指示信号φｒｅａｄを受けるＮＡＮＤ回路８０ａ
と、ＮＡＮＤ回路８０ａの出力信号と内部マスタクロッ
ク信号ＣＬＫＭを受けるＮＡＮＤ回路８０ｂと、ＮＡＮ
Ｄ回路８０ｂの出力信号と内部マスタクロック信号ＣＬ
ＫＭを受けるＮＡＮＤ回路８０ｃと、ＮＡＮＤ回路８０
ｂの出力信号を一方入力に受けるＮＡＮＤ回路８０ｄ
と、ＮＡＮＤ回路７０ｃの出力信号を一方入力に受ける
ＮＡＮＤ回路８０ｅを含む。ＮＡＮＤ回路８０ｄの出力
信号φＡはＮＡＮＤ回路８０ｅの他方入力へ与えられ、
ＮＡＮＤ回路８０ｅの出力信号はＮＡＮＤ回路８０ｄの
他方入力へ与えられる。

【０１２２】カウンタ７０ｅは、さらに、ＮＡＮＤ回路
８０ｄおよび８０ｅの互いに相補な出力信号を受けて補
の内部マスタクロック信号／ＣＬＫＭに従ってラッチし
かつ出力するレジスタ回路ＦＦ♯１と、このレジスタ回
路ＦＦ♯１の出力信号を内部マスタクロック信号ＣＬＫ
Ｍに従ってラッチしかつ出力するレジスタ回路ＦＦ♯２
と、レジスタ回路ＦＦ♯２の出力信号を補の内部マスタ
クロック信号／ＣＬＫＭに従ってラッチかつ出力するレ
ジスタ回路ＦＦ♯３を含む。これらのレジスタ回路ＦＦ
♯１〜ＦＦ♯３は、図４に示すレジスタ回路５ａと同じ
ＮＡＮＤ型フリップフロップの構成を含む。

【０１２３】カウンタ７０ｅは、さらに、ＣＡＳレイテ
ンシー指示信号ＣＬ２に従ってＮＡＮＤ回路８０ｄの出
力信号φＡを選択するクロックドインバータ８０ｆと、
ＣＡＳレイテンシー指示信号ＣＬ３に従ってレジスタ回
路ＦＦ♯１の出力信号を選択するクロックドインバータ
８０ｇと、ＣＡＳレイテンシー指示信号ＣＬ４に従って
レジスタ回路ＦＦ♯３の出力信号を選択するクロックド
インバータ８０ｈと、これらのクロックドインバータ８
０ｆ〜８０ｈの出力信号を反転するインバータ回路８０
ｉを含む。ＣＡＳレイテンシー指示信号ＣＬ２は、ＣＡ
Ｓレイテンシーが２を示し、ＣＡＳレイテンシー指示信
号ＣＬ３は、ＣＡＳレイテンシーが３であることを示
し、ＣＡＳレイテンシー指示信号ＣＬ４は、ＣＡＳレイ
テンシーが４であることを示す。これらのＣＡＳレイテ
ンシー指示信号ＣＬ２〜ＣＬ４は、図示しないコマンド
デコーダの出力信号に従って、特定のＣＡＳレイテンシ
ー情報記憶のためのレジスタに格納されて、これらのＣ
ＡＳレイテンシー指示信号ＣＬ２〜ＣＬ４のうちの１つ
が活性状態とされる。クロックドインバータ８０ｆ〜８
０ｈは、したがって１つが活性状態とされ、与えられた
信号を反転して出力する。インバータ回路８０ｉから、
偶数ブロック指定時におけるカウントアップ信号／ＥＶ
が出力される。カウンタ７０ｏは、このカウンタ７０ｅ
と同じ回路構成を備える。単に、ブロック指定信号とし
て、最下位アドレス信号ビット／ＣＡ０に代えて最下位
アドレス信号ビットＣＡ０が与えられる点が異なる。最
下位アドレス信号ビットＣＡ０が“１”のときには、奇
数ブロックが指定され、最下位アドレス信号ビットＣＡ
０が“０”のときには、偶数ブロックが指定される。

【０１２４】レジスタ回路８８は、補の内部マスタクロ
ック信号／ＣＬＫＯに従ってイネーブル状態とされるＮ
ＡＮＤ回路８８ａおよび８８ｂと、ＮＡＮＤ回路８８ａ
の出力信号とカウンタ７０ｅからのカウントアップ信号
／ＥＶとＮＡＮＤ回路８８ｂの出力信号とを受けるＮＡ
ＮＤ回路８８ｃと、ＮＡＮＤ回路８８ｂの出力信号とカ
ウンタ７０ｏの出力するカウントアップ信号／ＯＤとＮ
ＡＮＤ回路８８ｃの出力信号とを受けるＮＡＮＤ回路８
８ｄと、補の出力用内部クロック信号ＣＬＫＯに従って
ＮＡＮＤ回路８８ｃおよび８８ｄの出力信号を取込みか
つ出力するレジスタ回路ＦＦ♯４を含む。このレジスタ
回路ＦＦ♯４は、図４に示すレジスタ回路５ａと同じ回
路構成を備える。レジスタ回路ＦＦ♯４の出力信号φｅ
ｆおよびφｏｆは、ＡＮＤ回路６４および６６へそれぞ
れ与えられる。これらのＡＮＤ回路６４および６６は、
出力用内部クロック信号ＣＬＫＯを受けるインバータ回
路６２の出力信号がＨレベルのときにイネーブル状態と
される。ＡＮＤ回路６４および６６から、選択／転送制
御信号φｅおよびφｏが出力される。次に、この図１６
に示す選択／転送制御信号発生部の動作を図１７に示す
タイミングチャート図を参照して説明する。

【０１２５】図１７においては、偶数ブロックが指定さ
れた場合および奇数ブロックが指定された場合を併せて
示す。時刻ｔ０において、内部マスタクロック信号ＣＬ
ＫＭがＨレベルに立上がるときに、リードコマンドが与
えられると、内部読出指示信号φｒｅａｄがＨレベルの
活性状態とされる。このリードコマンドと同時に与えら
れた最下位コラムアドレス信号ビットＣＡ０の値に従っ
て、ＮＡＮＤ回路８０ａの出力信号φＡＡが所定期間Ｌ
レベルとされる（最下位コラムアドレス信号ビット／Ｃ
Ａ０が“１”の場合）。このＮＡＮＤ回路８０ａの出力
信号φＡＡがＬレベルとなると、ＮＡＮＤ回路８０ｂの
出力信号がＨレベルとなる。内部マスタクロック信号Ｃ
ＬＫＭがＨレベルであり、ＮＡＮＤ回路８０ｃの出力信
号がＬレベルとなり、ＮＡＮＤ回路８０ｄおよび８０ｅ
により構成されるフリップフロップがリセットされ、信
号φＡがＬレベルとなる。内部読出指示信号φｒｅａｄ
は、１クロックサイクル期間よりも短い期間Ｈレベルと
される。したがって、このＮＡＮＤ回路８０ｄからの信
号φＡは、時刻ｔ１において内部マスタクロック信号Ｃ
ＬＫＭがＨレベルに立上がると、Ｌレベルにリセットさ
れる。

【０１２６】レジスタ回路ＦＦ♯１〜ＦＦ♯３は、それ
ぞれ与えられるクロック信号に従って与えられた入力信
号を取込みかつ出力する。したがってこれらのレジスタ
回路ＦＦ♯１〜ＦＦ♯３は、信号φＡをそれぞれ半クロ
ックサイクル遅延させて出力する。今、ＣＡＳレイテン
シーが４の場合には、クロックドインバータ８０ｈが活
性状態であり、レジスタ回路ＦＦ♯３の出力信号を反転
して出力する。残りのクロックドインバータ８０ｆおよ
び８０ｇは、出力ハイインピーダンス状態にある。信号
／ＥＶがＬレベルに立下がると、レジスタ回路８８にお
いて、ＮＡＮＤ回路８８ｅｆの信号φｅｆｆがＨレベル
にセットされる。時刻ｔ２において、出力用内部クロッ
ク信号ＣＬＫＯがＨレベルに立上がると、レジスタ回路
ＦＦ♯４がスルー状態となり、このＨレベルの信号φｅ
ｆｆに従って、信号φｅｆがＨレベルにセットされる。
信号φｏｆは、信号φｅｆと相補な信号である。時刻ｔ
３において、出力用クロック信号ＣＬＫＯがＬレベルに
立下がると、インバータ回路６２の出力信号がＨレベル
となり、信号φｅがＨレベルとなる。一方、時刻ｔ３に
おいて、クロック信号ＣＬＫＯが立下がると、レジスタ
回路８８がスルー状態となり、ＮＡＮＤ回路８８ｂの出
力信号がＬレベルとなり、一方ＮＡＮＤ回路８８ａの出
力信号がＨレベルとなり（信号φｏｆがＬレベル）、信
号φｅｆｆがＬレベルに立下がる。以降、信号φｅｆｆ
は、クロック信号ＣＬＫＯの２倍の周期で変化する。信
号φｅｆは、この信号φｅｆｆから半クロックサイクル
遅れして変化する。

【０１２７】時刻ｔ５において、クロック信号ＣＬＫＯ
がＬレベルに立下がると、信号φｏｆがＨレベルであ
り、信号φｏが時刻ｔ６までＨレベルとなる。次いで、
時刻ｔ７において、再びクロック信号ＣＬＫＯがＬレベ
ルとなると、信号φｅがＨレベルとなる。

【０１２８】コラムアドレス信号ビットＣＡ０がＨレベ
ルのときには、図１７において括弧で示すように、信号
φｏｆが先にＬレベルとなり、信号φｏが信号φｅより
先にＨレベルとなる。

【０１２９】なお、図１６に示す構成において、レジス
タ回路８８およびＦＦ♯４は、出力用内部クロック信号
ＣＬＫＯに従ってデータのラッチおよび出力を行なって
いる。このクロック信号ＣＬＫＯに代えて、図１４に示
すようにこのレジスタ回路８８およびＦＦ♯４が内部マ
スタクロック信号ＣＬＫＭに従ってデータの転送動作を
行なってもよい。

【０１３０】図１８（Ａ）は、出力許可信号φＯＥを発
生する部分の構成を概略的に示す図である。図１８
（Ａ）において、出力許可信号発生部は、内部読出指示
信号φｒｅａｄの活性化に応答して予め設定されたバー
スト長に等しい数の内部マスタクロック信号ＣＬＫＭを
カウントするバースト長カウンタ８９と、バースト長カ
ウンタ８９の出力信号φｂｌを予め設定されたＣＡＳレ
イテンシーＣＬのクロックサイクル分遅延させるレイテ
ンシー遅延回路９０を含む。

【０１３１】バースト長カウンタ８９は、その構成は後
に詳細に説明するが、内部データ読出動作指示信号φｒ
ｅａｄが活性化されると、そのクロックサイクルからバ
ースト長で定められるクロックサイクル期間その出力信
号φｂｌをＨレベルの活性状態に保持する。レイテンシ
ー遅延回路９０は、このバースト長カウンタ８９の出力
信号φｂｌを（ＣＬ−１）遅延させるためのレイテンシ
ーカウンタ９０ａと、レイテンシーカウンタ９０ａの出
力信号φｌａを出力用クロック信号ＣＬＫＯの１クロッ
クサイクル期間遅延するカウンタ出力段９０ｂを含む。
このカウンタ出力段９０ｂから出力許可信号φＯＥが出
力される。レイテンシーカウンタ９０ａは、内部マスタ
クロック信号ＣＬＫＭに同期して動作する。次に、この
図１８（Ａ）に示す出力許可信号発生部の動作を図１８
（Ｂ）に示すタイミングチャート図を参照して説明す
る。

【０１３２】クロックサイクルＴ０において、リードコ
マンドが与えられると、内部読出指示信号φｒｅａｄが
所定期間Ｈレベルの活性状態とされる。バースト長カウ
ンタ８９は、この内部読出指示信号φｒｅａｄの活性化
に応答してその出力信号φｂｌをＨレベルの活性状態と
する。次いでこのバースト長カウンタ８９は、予め設定
されたバースト長期間その出力信号φｂｌをＨレベルと
し、バースト長で定められるクロックサイクルが経過す
ると、内部マスタクロック信号ＣＬＫＭの立上がりに同
期して、その出力信号φｂｌをＬレベルに低下させる。
図１８（Ｂ）において、バースト長が４の場合の動作が
示されており、このバースト長カウンタ８９からの出力
信号φｂｌはクロックサイクルＴ４の内部マスタクロッ
ク信号ＣＬＫＭの立上がりに同期してＬレベルに立下げ
られる。

【０１３３】レイテンシーカウンタ９０ａはこのバース
ト長カウンタ８９の出力信号φｂｌをＣＬＳレイテンシ
ーＣＬよりも１少ないクロックサイクル期間遅延させ
る。したがって、ＣＡＳレイテンシーが４の場合には、
リードコマンドが与えられてから３クロックサイクル経
過したサイクルＴ２において、レイテンシーカウンタ９
０ａの出力信号φｌａがＨレベルとされる。カウンタ出
力段９０ｂは出力用内部クロック信号ＣＬＫＯに同期し
てこのレイテンシカウンタ９０ａの出力信号φｌａを転
送する。したがって、クロックサイクルＴ２における出
力用内部クロック信号ＣＬＫＯの立上がりに同期して出
力許可信号φＯＥがＨレベルとなる。カウンタ出力段９
０ｂを出力用クロック信号ＣＬＫＯで動作させるのは、
先のラッチ４５から出力バッファ回路へのデータ転送に
おいて出力用内部クロック信号ＣＬＫＯが用いられてお
り、このデータ転送動作と出力バッファ回路のイネーブ
ルとを同期させるためである。

【０１３４】図１９は、図１８（Ａ）に示すバースト長
カウンタ８９の構成の一例を示す図である。図１９
（Ａ）において、バースト長カウンタ８９は、バースト
長が１、２、４、および８のための回路部分を含む。

【０１３５】バースト長１のための回路部分は、内部読
出指示信号φｒｅａｄを受けるインバータ回路９１ａ
と、インバータ回路９１ａの出力信号と内部マスタクロ
ック信号ＣＬＫＭと信号ＺＮＯＤを受ける３入力ＮＡＮ
Ｄ回路９１ｂと、インバータ回路９１ａの出力信号と内
部マスタクロック信号ＣＬＫＭと信号ＮＯＤを受ける３
入力ＮＡＮＤ回路９１ｃと、ＮＡＮＤ回路９１ｂの出力
信号を一方入力に受けるＡＮＤ回路９１ｄと、ＮＡＮＤ
回路９１ｃの出力信号を一方入力に受けるＮＡＮＤ回路
９１ｆと、内部読出指示信号φｒｅａｄとＡＮＤ回路９
１ｄの出力信号を受けるＮＯＲ回路９１ｅを含む。ＮＡ
ＮＤ回路９１ｆの出力信号がＮＡＮＤ回路９１ｄの他方
入力へ与えられる。ＮＯＲ回路９１ｅの出力信号Ｎ０が
ＮＡＮＤ回路９１ｆの他方入力へ与えられる。このバー
スト長１のための回路部分は、さらに、ＮＯＲ回路９１
ｅの出力信号とＮＡＮＤ回路９１ｆの出力信号を補の内
部マスタクロック信号ＺＣＬＫＭに同期して転送するレ
ジスタ回路ＦＦ♯ａを含む。このレジスタ回路ＦＦ♯ａ
は、先の図４に示すレジスタ回路５ａと同じ構成を備
え、補の内部マスタクロック信号ＺＣＬＫＭがＨレベル
のときにスルー状態となり、かつ補の内部マスタクロッ
ク信号ＺＣＬＫＭがＬレベルのときにラッチ状態とな
り、相補信号Ｎ０ＤおよびＺＮ０Ｄを出力する。

【０１３６】バースト長２のための回路部分９２は、信
号Ｎ０Ｄ，ＺＮ１Ｄと内部マスタクロック信号ＣＬＫＭ
を受ける３入力ＮＡＮＤ回路９２ａと、内部マスタクロ
ック信号ＣＬＫＭと信号Ｎ０ＤおよびＮ１Ｄを受ける３
入力ＮＡＮＤ回路９２ｂと、ＮＡＮＤ回路９２ａの出力
信号を一方入力に受けるＡＮＤ回路９２ｃと、ＮＡＮＤ
回路９２ｂの出力信号を一方入力に受けるＮＡＮＤ回路
９２ｅと、ＮＡＮＤ回路９２ｃの出力信号と内部読出指
示信号φｒｅａｄを受けるＮＯＲ回路９２ｄと、補の内
部マスタクロック信号ＺＣＬＫＭに同期してＮＯＲ回路
９２ｄおよびＮＡＮＤ回路９２ｅの出力信号を転送する
レジスタ回路ＦＦ♯ｂを含む。ＮＡＮＤ回路９２ｅの出
力信号がＮＡＮＤ回路９２ｃの他方入力へ与えられる。
ＮＯＲ回路９２ｄの出力信号Ｎ１がＮＡＮＤ回路９２ｅ
の他方入力へ与えられる。レジスタ回路ＦＦ♯ｂは、レ
ジスタ回路ＦＦ♯ａと同じ構成を備える。このレジスタ
回路ＦＦ♯ｂから信号Ｎ１ＤおよびＺＮ１Ｄが出力され
る。

【０１３７】バースト長４のための回路部分９４は、信
号Ｎ０ＤおよびＮ１Ｄを受けるＡＮＤ回路９４ａと、Ａ
ＮＤ回路９４ａの出力信号と信号ＺＮ２Ｄと内部マスタ
クロック信号ＣＬＫＭを受ける３入力ＮＡＮＤ回路９４
ｂと、内部マスタクロック信号ＣＬＫＭとＡＮＤ回路９
４ａの出力信号と信号Ｎ２Ｄを受けるＮＡＮＤ回路９４
ｃと、ＮＡＮＤ回路９４ｂの出力信号を一方入力に受け
るＡＮＤ回路９４ｄと、ＮＡＮＤ回路９４ｃの出力信号
を一方入力に受けるＮＡＮＤ回路９４ｆと、ＮＯＲ回路
９４ｅの出力信号とＮＡＮＤ回路９４ｆの出力信号を補
の内部マスタクロック信号ＺＣＬＫＭに同期して転送す
るレジスタ回路ＦＦ♯ｃを含む。このレジスタ回路ＦＦ
♯ｃは、レジスタ回路ＦＦ♯ａおよびＦＦ♯ｂと同じ回
路構成を備え、信号Ｎ２ＤおよびＺＮ２Ｄを出力する。
ＮＯＲ回路９４ｅの出力信号がＮＡＮＤ回路９４ｆの他
方入力へ与えられる。ＮＡＮＤ回路９４ｆの出力信号が
ＮＡＮＤ回路９４ｄの他方入力へ与えられる。

【０１３８】バースト長８のための回路部分９６は、信
号Ｎ０Ｄ，Ｎ１Ｄ，Ｎ２Ｄおよび内部マスタクロック信
号ＣＬＫＭを受ける４入力ＮＡＮＤ回路９６ａと、ＮＡ
ＮＤ回路９６ａの出力信号を一方入力に受けるＡＮＤ回
路９６ｂと、ＡＮＤ回路９６ｂの出力信号と内部データ
読出指示信号φｒｅａｄとを受けるＮＯＲ回路９６ｃ
と、ＮＯＲ回路９６ｃの出力信号を反転してＮＡＮＤ回
路９６ｂの他方入力へ与えるインバータ回路９６ｄを含
む。なお、ＮＡＮＤ回路９１ｂ，９２ｃ，９４ｄ，９６
ｂは、それぞれ対応のＮＯＲ回路９１ｅ，９２ｄ，９４
ｅ，９６ｃと複合ゲートを構成してもよい。

【０１３９】このバースト長カウンタ８９は、さらに、
予め設定されたバースト長データに従ってこれらの回路
部分の出力信号Ｎ０〜Ｎ３を選択するための選択回路を
備える。この選択回路は、バースト長１を示すバースト
長指示信号ＢＬ１および補のバースト長指示信号ＺＢＬ
１に従ってＮＯＲ回路９１ｅの出力信号Ｎ０を反転して
出力するクロックドインバータ９８ａと、バースト長２
を示すバースト長指示信号ＢＬ２およびＺＢＬ２の活性
化時活性状態とされ、ＮＯＲ回路９２ｄの出力信号Ｎ１
を反転して出力するクロックドインバータ９８ｂと、バ
ースト長４を示すバースト長指示信号ＢＬ４およびＺＢ
Ｌ４の活性化時ＮＯＲ回路９４ｅの出力信号を反転して
出力するクロックドインバータ９８ｃと、バースト長８
を示すバースト長指示信号ＢＬ８およびＺＢＬ８の活性
化時活性化され、ＮＯＲ回路９６ｃの出力信号Ｎ３を反
転して出力するクロックドインバータ９８ｄを含む。こ
れらのバースト長指示信号は、ＳＤＲＡＭに通常設けら
れるコマンドレジスタを利用して設定される。すなわ
ち、特定の動作タイミング（たとえばＷＣＢＲ条件）に
おいて特定のアドレス信号ビットを用いてこれらのバー
スト長指示のためのデータが設定される。

【０１４０】バースト長カウンタ８９は、さらに、内部
読出指示信号φｒｅａｄを受けるインバータ回路９９ａ
と、インバータ回路９９ａの出力信号を一方入力に受け
るＮＡＮＤ回路９９ｂと、クロックドインバータ９８
ａ，９８ｂ，９８ｃおよび９８ｄの出力信号を一方入力
に受けるＮＡＮＤ回路９９ｃを含む。ＮＡＮＤ回路９９
ｃの出力信号がＮＡＮＤ回路９９ｂの他方入力へ与えら
れる。ＮＡＮＤ回路９９ｂの出力信号ＯＥＦがＮＡＮＤ
回路９９ｃの他方入力へ与えられる。次に、この図１９
に示すバースト長カウンタの動作をそのタイミングチャ
ート図である図２０を参照して説明する。

【０１４１】クロックサイクルＴ０においてリードコマ
ンドが与えられ、内部読出指示信号φｒｅａｄが所定期
間Ｈレベルとされる。内部読出指示信号φｒｅａｄがＨ
レベルとされると、ＮＯＲ回路９１ｅ，９２ｄ，９４ｅ
および９６ｃの出力信号Ｎ０，Ｎ１，Ｎ２およびＮ３が
すべてＬレベルにリセットされる。レジスタ回路ＦＦ♯
ａが、補の内部マスタクロック信号ＺＣＬＫＭの立上が
りに同期してスルー状態となり、このＬレベルの出力信
号Ｎ０を取込み通過させて、信号Ｎ０ＤがＬレベルにな
る。この信号Ｎ０ＤがＬレベルになると、信号ＺＮ０Ｄ
がＨレベルとなる。補の信号ＺＮ０ＤがＨレベルの立上
がり時には、内部マスタクロック信号ＣＬＫＭはＬレベ
ルに立下がっている。したがってＮＡＮＤ回路９１ｂの
出力信号は変化せず、信号Ｎ０はＬレベルを維持する。
内部読出指示信号φｒｅａｄがＬレベルに立下がると、
ＮＡＮＤ回路９１ｂがＬレベルの信号を出力するのは、
信号ＺＮ０Ｄおよび内部マスタクロック信号ＣＬＫＭが
ともにＨレベルのときである。したがって、信号Ｎ０は
次のクロックサイクルＴ１においてこのマスタクロック
信号ＣＬＫＭの立上がりに同期してＨレベルとなり、半
クロックサイクル遅れて信号Ｎ０ＤがＨレベルに立下が
る。以降この動作が繰返されるため、このバースト長１
のための回路から出力される信号Ｎ０は、内部マスタク
ロック信号ＣＬＫＭの２倍の周期で変化し、信号Ｎ０Ｄ
は、この信号Ｎ０に半クロックサイクル遅れて変化す
る。

【０１４２】バースト長２のための回路においては、Ｎ
ＡＮＤ回路９２ａの出力信号がＬレベルとなるのは、信
号ＺＮ１ＤおよびＮ０Ｄおよび内部マスタクロック信号
ＣＬＫＭがすべてＨレベルとなるときである。信号Ｎ１
およびＺＮ１Ｄは互いに相補な信号であり、したがって
信号Ｎ１はクロックサイクルＴ２において内部マスタク
ロック信号ＣＬＫＭの立上がりに同期してＨレベルに立
上がる。次いで半クロックサイクル遅れて信号Ｎ１Ｄが
Ｈレベルに立上がる。したがって、この信号Ｎ１は、内
部マスタクロック信号ＣＬＫＭの４倍の周期で変化し、
そのＨパルス幅は、２クロックサイクルである。

【０１４３】バースト長４のための回路においては、Ｎ
ＡＮＤ回路９４ｂの出力信号がＬレベルとなるのは、信
号Ｎ０ＤおよびＮ１ＤがともにＨレベルでありかつ信号
ＺＮ２ＤがＨレベルにありかつ内部マスタクロック信号
ＣＬＫＭがＨレベルのときである。信号Ｎ２Ｄは、半ク
ロックサイクル遅れて信号Ｎ２に従って変化する。した
がって、この信号Ｎ２は、クロックサイクルＴ４の内部
マスタクロック信号ＣＬＫＭの立上がりに同期してＨレ
ベルに立上がる。ＮＡＮＤ回路９４ｂは、信号Ｎ０Ｄ，
Ｎ１Ｄおよび内部マスタクロック信号ＣＬＫＭがすべて
Ｈレベルのときに信号ＺＮ２Ｄを反転してＮＡＮＤ回路
９４ｄへ与える。信号ＺＮ２Ｄは、信号Ｎ２よりも半ク
ロックサイクル遅延している。したがって、この信号Ｎ
２は、４クロックサイクルごとにその状態が変化し、ク
ロックサイクルＴ８において、内部マスタクロック信号
ＣＬＫＭの立上がりに同期してＬレベルに立下がる。回
路９１，９２および９４は、分周回路を構成しており、
その分周周期が、各ＮＡＮＤ回路９１ｂ，９２ａ，およ
び９４ｂへ与えられる入力信号により決定されている。

【０１４４】バースト長８のための回路９６において
は、信号Ｎ０Ｄ，Ｎ１Ｄ，Ｎ２Ｄおよび内部マスタクロ
ック信号ＣＬＫＭがすべてＨレベルのときにＮＡＮＤ回
路９６ａの出力信号がＬレベルになり、信号Ｎ３がＨレ
ベルとなる（信号φｒｅａｄがＬレベル）。したがっ
て、この信号Ｎ３はクロックサイクルＴ８において内部
マスタクロック信号ＣＬＫＭの立上がりに同期してＨレ
ベルに立上がる。信号Ｎ３がＨレベルに立上がると、イ
ンバータ回路９６ｄの出力信号がＬレベルとなり、ＮＡ
ＮＤ回路９６ｂの出力信号がＬレベルとなり、信号Ｎ３
は、次に内部読出指示信号φｒｅａｄが与えられるまで
Ｈレベルを維持する。

【０１４５】これらの信号Ｎ０，Ｎ１，Ｎ２およびＮ３
の１つがクロックドインバータ９８ａ，９８ｂ，９８ｃ
および９８ｄのいずれかにより選択される。図２０にお
いては、バースト長が４の場合、すなわちバースト長指
示信号ＢＬ４がＨレベルのときの信号ＯＥＦの変化が示
される。すなわち、このバースト長カウンタの出力信号
ＯＥＦ（図１８の信号φｂｌに対応）は、内部読出指示
信号φｒｅａｄの立上がりに応答してＨレベルにセット
され、バースト長が４の場合には、４クロックサイクル
経過後のクロックサイクルＴ４において信号Ｎ２の立上
がりに応答してＬレベルにリセットされる（ＮＡＮＤ回
路９９ｂの両入力がともにＨレベルとされるため）。

【０１４６】図２１（Ａ）は、図１８（Ａ）に示すレイ
テンシカウンタ９０ａの構成を示す図である。図２１
（Ａ）において、レイテンシカウンタ９０ａは、図１９
に示すバースト長カウンタからの出力信号ＯＥＦを受け
るインバータ回路１００と、出力信号ＯＥＦおよびイン
バータ回路１００の出力信号を内部マスタクロック信号
ＺＣＬＫＭに従って転送するレジスタ回路ＦＦ♯ｄと、
内部マスタクロック信号ＣＬＫＭに同期してレジスタ回
路ＦＦ♯ｄの出力信号を転送するレジスタ回路ＦＦ♯ｅ
と、補の内部マスタクロック信号ＺＣＬＫＭに同期して
レジスタ回路ＦＦ♯ｅの出力信号を転送するレジスタ回
路ＦＦ♯ｆと、内部マスタクロック信号ＣＬＫＭに同期
してレジスタ回路ＦＦ♯ｆの出力信号を転送するレジス
タ回路ＦＦ♯ｇを含む。これらのレジスタ回路ＦＦ♯ｄ
〜ＦＦ♯ｇは、図４に示すレジスタ回路５ａと同じ構成
を備える。レイテンシカウンタ９０ａは、さらに、ＣＡ
Ｓレイテンシが２であることを示すレイテンシ指示信号
ＣＬ２およびＺＣＬ２の活性化時活性状態とされ、信号
ＯＥＦを反転して出力するクロックドインバータ１０２
ａと、ＣＡＳレイテンシが３であることを示す信号ＣＬ
３およびＺＣＬ３の活性化時活性状態とされ、レジスタ
回路ＦＦ♯ｅの出力信号Ｍ１を反転して出力するクロッ
クドインバータ１０２ｂと、ＣＡＳレイテンシが４であ
ることを示す信号ＣＬ４およびＺＣＬ４の活性化時活性
状態とされ、レジスタ回路ＦＦ♯ｇの出力信号Ｍ２を反
転して出力するクロックドインバータ１０２ｃと、クロ
ックドインバータ１０２ａ，１０２ｂおよび１０２ｃの
いずれかから与えられた信号を反転して信号ＯＥＦＳを
出力するインバータ回路１０３を含む。次にこの図２１
（Ａ）に示すレイテンシカウンタ９０ａの動作を図２１
（Ｂ）に示すタイミングチャートを参照して説明する。

【０１４７】クロックサイクルＴ０において、リードコ
マンドが与えられ、図１９に示すバースト長カウンタか
らの信号ＯＥＦがＨレベルに立上がる。この信号ＯＥＦ
はバースト長が４の場合、４クロックサイクル期間Ｈレ
ベルとされ、クロックサイクルＴ４において内部マスタ
クロック信号ＣＬＫＭの立上がりに同期してＬレベルと
なる。レジスタ回路ＦＦ♯ｄ〜ＦＦ♯ｇは、それぞれこ
の信号ＯＥＦを半クロックサイクル遅延させて転送して
いる。したがってレジスタ回路ＦＦ♯ｅの出力信号Ｍ１
はクロックサイクルＴ１の内部マスタクロック信号ＣＬ
ＫＭの立上がりに同期してＨレベルとなり、レジスタ回
路ＦＦ♯ｇの出力信号Ｍ２はクロックサイクルＴ２にお
いて内部マスタクロック信号ＣＬＫＭの立上がりに同期
してＨレベルとなる。これらの信号ＯＥＦ、Ｍ１および
Ｍ２のいずれかが、ＣＡＳレイテンシ指示信号ＣＬ２，
ＣＬ３およびＣＬ４に従って選択される。

【０１４８】図２２（Ａ）は、図１８に示すカウンタ出
力段９０ｂの構成を示す図である。図２２（Ａ）におい
て、カウンタ出力段９０ｂは、図２１に示すレイテンシ
カウンタ９０ａからの出力信号ＯＥＦＳを受けるインバ
ータ回路１０４と、信号ＯＥＦＳおよびインバータ回路
１０４の出力信号を補の内部マスタクロック信号ＺＣＬ
ＫＯに従って転送するレジスタ回路ＦＦ♯ｈと、レジス
タ回路ＦＦ♯ｈの出力信号を内部マスタクロック信号Ｃ
ＬＫＯに従って転送するレジスタ回路ＦＦ♯ｉと、ＣＡ
Ｓレイテンシが１であることを示す信号ＣＬ１およびＺ
ＣＬ１の非活性化時活性状態とされ、レジスタ回路ＦＦ
♯ｉの出力信号を反転するクロックドインバータ１０５
と、信号ＣＬ１およびＺＣＬ１の活性化時活性状態とさ
れ、図１９に示すバースト長カウンタの出力信号ＯＥＦ
を反転して出力するクロックドインバータ１０６と、ク
ロックドインバータ１０５および１０６のいずれかから
与えられた信号を反転して出力許可信号φＯＥを出力す
るインバータ回路１０７を含む。これらのレジスタ回路
ＦＦ♯ｈおよびＦＦ♯ｉは図４に示すレジスタ回路５ａ
と同じ構成を備える。次にこの図２２（Ａ）に示すカウ
ンタ出力段９０ｂの動作を図２２（Ｂ）に示すタイミン
グチャート図を参照して説明する。クロックサイクルＴ
０においてリードコマンドが与えられ、信号ＯＥＦがＨ
レベルに立下がる。図２２（Ｂ）においては、バースト
長が４の場合のタイミングチャートが示される。ＣＡＳ
レイテンシが３の場合には、図２１（Ａ）に示すレジス
タ回路ＦＦ♯ｅの出力信号Ｍ１が選択される。この場
合、信号ＯＥＦＳは、信号ＯＥＦよりも内部マスタクロ
ック信号ＣＬＫＭの１クロックサイクル遅延している。
ＣＡＳレイテンシが３であり、クロックドインバータ１
０５が活性状態とされており、レジスタ回路ＦＦ♯ｉの
出力信号が立上がると、出力許可信号φＯＥがＨレベル
の活性状態とされる。すなわち、信号ＯＥＦＳが立上が
ってから次の内部クロック信号ＣＬＫＯの立上がりに同
期して出力許可信号φＯＥがＨレベルの活性状態とされ
る。図２２（Ｂ）に示すように、ＣＡＳレイテンシの３
の場合、クロックサイクルＴ１においてクロック信号Ｃ
ＬＫＯの立上がりに同期して出力許可信号φＯＥがＨレ
ベルとなる。

【０１４９】なお、本実施の形態２においては、２ビッ
トプリフェッチ方式のＳＤＲＡＭについて説明している
が、この２ビットのデータの選択は、図１０および図１
２に示す構成に限定されず、同時に選択された２ビット
のデータが順次クロック信号に従って選択される構成で
あればよい。

【０１５０】また、クロックドインバータに代えて、Ｃ
ＭＳトランスミッションゲートなどの転送ゲートが用い
られてもよい。

【０１５１】また、言うまでもなく、この実施の形態２
の２ビットプリフェッチ方式において、実施の形態１に
おけるパイプライン化された転送回路が設けられてもよ
い。すなわち、プリアンプの出力データをラッチし、こ
の２ビットのラッチデータを選択／転送制御信号φｅお
よびφｏに従って選択し、次いでパイプラッチ化された
ステージを介して出力バッファ回路へ転送される構成が
用いられてもよい。この場合、各パイプラッチステージ
は、出力用内部クロック信号ＣＬＫＯに同期して転送動
作を行なう。

【０１５２】なお、図２２（Ｂ）に示すタイミングチャ
ート図において、ＣＡＳレイテンシが３であり、クロッ
クサイクルＴ２において出力用内部クロック信号ＣＬＫ
Ｏの立上がりに同期してデータ転送が行なわれて有効デ
ータが出力されている（Ｑ０）。以降、順次データが各
クロックサイクルごとに出力される。

【０１５３】以上のように、この実施の形態２に従え
ば、２ビットプリフェッチ方式において、出力用内部ク
ロック信号に従ってこの２ビットを交互に選択して出力
バッファ回路へ転送するように構成しているため、２ビ
ットプリフェッチ方式においても、アクセス時間を短縮
することができ、高速アクセスが可能となる。また、こ
の選択転送制御信号φｅおよびφｏを、それぞれ出力用
内部クロック信号ＣＬＫＯの立下がりに同期してＨレベ
ルの活性状態としており、データ転送動作時において、
転送データがそのまま外部へ出力されるのを防止するこ
とができ、確実なデータ転送およびデータ読出動作を保
障することができる。

【０１５４】特に、この転送制御信号φｅおよびφｏ
を、内部マスタクロック信号ＣＬＫＭ（または信号φｅ
ｆｌφｏａｆ）と出力内部クロック信号ＣＬＫＯの反転
信号との論理積により生成しているため、確実に内部で
データがプリアンプにより読出されてラッチされたとき
にデータ転送を行ないかつパイプラインステージの貫通
を防止することができる。

【０１５５】また、出力バッファ回路内に出力ラッチを
設けておくことにより、出力バッファ回路もパイプライ
ンステージを構成することができ、確実に、出力用クロ
ック信号に同期して有効データの切換を行なうことがで
き、高速アクセスが可能となる。（出力バッファ回路の
リセット動作がなく、有効データ出力期間が長くされる
ため）。

【０１５６】［実施の形態３］図２３（Ａ）および
（Ｂ）は、この発明の実施の形態３のＳＤＲＡＭの要部
の構成を示す図であり、外部クロック信号を切換るため
の構成が示される。

【０１５７】図２３（Ａ）において、クロック入力部
は、外部からのクロック信号ｅｘｔＣＬＫＭを受ける第
１のノードとしてのピン端子１１０ａと、このピン端子
１１０ａにボンディングワイヤ１１１ａを介して電気的
に接続されるパッド１１０ｂと、パッド１１０ｂからの
外部クロック信号ｅｘｔＣＬＫＭをバッファ処理して内
部マスタクロック信号ＣＬＫＭを生成するＣＬＫＭバッ
ファ６と、外部からの出力用クロック信号ｅｘｔＣＬＫ
を受ける第２のノードとしてのピン端子１１２ａと、こ
のピン端子１１２ａにボンディングワイヤ１１１ｂを介
して電気的に接続されるパッド１１２ｂと、パッド１１
２ｂを介して与えられるクロック信号をバッファ処理し
て出力用内部クロック信号ＣＬＫＯを生成するＣＬＫＯ
バッファ７を含む。ＣＬＫＭバッファ６およびＣＬＫＯ
バッファ７は、先の実施の形態１に示す構成と同様の構
成を備える。しかし、内部クロックイネーブル信号ＣＫ
Ｅは示していない。この図２３（Ａ）に示す場合におい
ては、ＳＤＲＡＭは、実施の形態１および実施の形態２
において説明したように、２つの互いに位相の異なるク
ロック信号を用いて高速アクセスを実現する。

【０１５８】図２３（Ｂ）においては、マスタクロック
信号に割当てられたピン端子１１０ａに外部から１つの
クロック信号ｅｘｔＣＬＫが与えられる。このピン端子
１１０ａは、ボンディングワイヤ１１０ａおよび１１１
ｃを介してパッド１１０ｂおよびパッド１１２ｂにそれ
ぞれ電気的に接続される。この場合においては、ＣＬＫ
Ｍバッファ６およびＣＬＫＯバッファ７は、同じ内部ク
ロック信号ＣＬＫを生成する。したがってこの図２３
（Ｂ）に示すパッド接続の場合においては、ＳＤＲＡＭ
は、１つの内部クロック信号ＣＬＫに従って外部制御信
号およびアドレス信号の取込みおよびデータの出力動作
を行なう。

【０１５９】以上のように、この発明の実施の形態３に
従えば、互いに別々に設けられるピン端子と対応して設
けられるパッドとの接続をボンディングワイヤにより選
択的に行なうように構成したため、１つのＳＤＲＡＭチ
ップにより、２種類のクロック信号に従って動作する高
速アクセス可能なＳＤＲＡＭおよび１つのクロック信号
のみに従って動作する従来のＳＤＲＡＭと同様のＳＤＲ
ＡＭの両者を実現することができ、１種類のＳＤＲＡＭ
チップを２つの用途に用いることができ、各用途別々に
ＳＤＲＡＭチップを専用に製造する必要がなく、製造コ
ストを制限することができるとともに、適用用途に柔軟
に対応することのできるＳＤＲＡＭチップを実現するこ
とができる。

【０１６０】［実施の形態４］図２４は、この発明の実
施の形態４に従うＳＤＲＡＭのクロック発生部の構成を
示す図である。図２４に示す構成においては、マスタク
ロック信号ｅｘｔＣＬＫＭに割当てられたパッド１１０
ｂと出力用内部クロック信号ｅｘｔＣＬＫＯに割当てら
れたパッド１１２ｂに加えて、さらに内部ノードとして
の別のパッド１１４が配置される。このパッド１１４
は、ボンディングワイヤにより電源電圧ＶＣＣまたは接
地電圧ＶＳＳ電位を受けるように結合される。

【０１６１】パッド１１０ｂおよびパッド１１２ｂから
の内部配線１１０ｃとパッド１１２ｂに接続される内部
配線１１２ｃの間に直列に第１および第２のスイッチン
グ素子としてのｎチャネルＭＯＳトランジスタ１１５お
よび１１６が接続される。ＣＬＫＭバッファ６は、内部
配線１１０ｃを介してパッド１１０ｂに電気的に接続さ
れる。一方、ＣＬＫＯバッファ７は、ＭＯＳトランジス
タ１１５および１１６を介してパッド１１０ｂおよび１
１２ｂそれぞれに電気的に接続される。

【０１６２】パッド１１４に対しては、このパッド１１
４上の信号を受けるインバータ回路１１７と、インバー
タ回路１１７の出力信号を受けるインバータ回路１１８
とが設けられる。インバータ回路１１７からの信号φ１
がＭＯＳトランジスタ１１５のゲートへ与えられ、イン
バータ回路１１８からの信号φ２がＭＯＳトランジスタ
１１６のゲートへ与えられる。

【０１６３】パッド１１４を電源電圧ＶＣＣを受けるよ
うにボンディングした場合、信号φ１がＬレベル、信号
φ２がＨレベルとなり、ＣＬＫＯバッファ７は、パッド
１１２ｂに与えられたクロック信号を受ける。ＣＬＫＭ
バッファ６は、パッド１１０ｂからのクロック信号を受
ける。したがってこの状態では、パッド１１０ｂおよび
１１２ｂへ別々のクロック信号を与えることにより、２
種類のクロック信号に従って内部での動作が行なわれ
る。一方、パッド１１４を接地電圧ＶＳＳを受けるよう
に接続した場合、信号φ１がＨレベル、信号φ２がＬレ
ベルとなり、ＭＯＳトランジスタ１１５が導通状態、Ｍ
ＯＳトランジスタ１１６が非導通状態となる。この状態
においては、ＣＬＫＯバッファ７がパッド１１０ｂに電
気的に結合される。したがってこの状態においては、Ｓ
ＤＲＡＭは、パッド１１０ｂに与えられるクロック信号
に従って制御信号およびアドレス信号の取込みおよびデ
ータの出力動作を行なう。

【０１６４】ＳＤＲＡＭにおいては、制御信号およびア
ドレス信号およびデータ入出力ビットの数が増加するた
め、これらの信号に対する入力バッファおよび出力バッ
ファを安定に動作させるために、電源ピンおよび接地ピ
ンが複数個設けられる。したがって、パッド１１４を、
これらの電源電圧を受けるピンおよび接地電圧を受ける
ピン両者の近傍に配置することにより、このパッド１１
４を、択一的に電源電圧ＶＣＣピンまたは接地電圧ＶＳ
Ｓピンに容易にボンディングすることができる。

【０１６５】なお、信号φ１およびφ２は、それぞれマ
スク配線によりその電位レベルが設定されるように構成
されてもよい。マスク配線を用いる場合、この信号φ１
およびφ２の電位を設定するために、２種類のマスクが
必要とされるが、パッドとピン端子との間のボンディン
グワイヤのすべての接続関係が両者において同じとな
る。

【０１６６】また、パッド１１４をオープン状態とした
ときに、このパッド１１４の信号線が一定の電位レベル
に設定され、このパッドを所定電位（ＶＣＣまたはＶＳ
Ｓ）にボンディングすると、このパッド電位が反転する
構成が用いられてもよい。この場合、パッド１１４近傍
に電源電圧ＶＣＣおよび接地電圧ＶＳＳ両者を供給する
端子またはノードが存在しない場合においても、クロッ
ク切換のための制御信号φ１およびφ２を発生すること
ができる。

【０１６７】以上のように、この発明の実施の形態４に
従えば、ある特定のパッド（外部オプションパッド）ま
たは特定の内部ノードの電位に従って２種類のクロック
信号の使用および１種類のクロック信号のみの使用を択
一的に設定しているため、１つのチップで２種類のクロ
ック信号を利用するＳＤＲＡＭチップおよび１つのクロ
ック信号のみを使用するＳＤＲＡＭチップを実現するこ
とができる。

【０１６８】［実施の形態５］図２５（Ａ）は、この発
明の実施の形態５に従うＳＤＲＡＭのクロック信号切換
部の構成を概略的に示す図である。図２５（Ａ）に示す
構成においては、ＣＬＫＯバッファ７へ与えられるクロ
ック信号を選択するためのＭＯＳトランジスタ１１５お
よび１１６のゲートへ与えられる信号φ１およびφ２
が、モードレジスタ１２６から出力される。モードレジ
スタは、ＳＤＲＡＭの動作態様（ＣＡＳレイテンシ、バ
ースト長データ、データ入出力モード）などを設定する
ために用いられている。このモードレジスタ１２６を利
用して、内部のクロック信号を選択する。

【０１６９】このモードレジスタ１２６へクロック指定
データを設定するために、内部マスタクロック信号ＣＬ
ＫＭに同期して、外部からの制御信号、すなわち、ロウ
アドレスストローブ信号／ＲＡＳ、コラムアドレススト
ローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥおよ
びチップセレクト信号／ＣＳを取込みかつラッチして内
部制御信号を発生する制御入力バッファ／ラッチ１２２
と、内部マスタクロック信号ＣＬＫＭに同期して外部か
らのアドレス信号を取込みかつラッチするアドレス入力
バッファ／ラッチ１２４と、この制御入力バッファ／ラ
ッチ１２２からの内部制御信号およびアドレス入力バッ
ファ／ラッチ１２４からの特定のアドレス信号ビットと
を受けて、モードレジスタ１２６への選択信号設定モー
ドが指定されたか否かを判定する状態デコーダ１２３を
含む。クロック選択制御信号φ１およびφ２の設定を示
すモードが指定されたときには、状態デコーダ１２３か
らの信号φｍが活性状態とされ、モードレジスタ１２６
が、アドレス入力バッファ／ラッチ１２４から与えられ
る特定のアドレス信号ビットをクロック選択制御データ
として取込みラッチする。次に、このモードレジスタ１
２６へのデータ設定動作を図２５（Ｂ）に示すタイムチ
ャート図を参照して説明する。

【０１７０】内部マスタクロック信号ＣＬＫＭの立上が
りエッジで、外部からの制御信号／ＲＡＳ、／ＣＡＳお
よび／ＷＥおよび／ＣＳがＬレベルに設定されかつ外部
からのアドレス信号ビットＡ０〜Ａ１１の特定のアドレ
ス信号ビットが予め定められた値に設定される。この状
態は、通常の標準ＤＲＡＭにおいて、「ＷＣＢＲ＋アド
レスキー」条件として知られている。この特定の条件が
満足されると、状態デコーダ１２３は、信号φｍを活性
状態とする。モードレジスタ１２６は、この活性状態の
信号φｍに応答して、アドレス入力バッファ／ラッチ１
２４から与えられる特定のアドレス信号ビットを取込み
ラッチする。これにより、クロック選択制御信号φ１お
よびφ２が所定の状態に設定される。

【０１７１】このモードレジスタ１２６を利用する場
合、ＳＤＲＡＭチップがパッケージに封入された後に外
部から２つのクロック信号を用いるモードおよび１つの
クロック信号のみを用いるモードの一方を設定すること
ができる。したがって、ボンディングワイヤによる切換
が不要となり、１つのＳＤＲＡＭを、２つの用途に利用
することが可能となる。

【０１７２】なお、図２５（Ａ）において、制御入力バ
ッファ／ラッチ１２２および状態デコーダ１２３は、図
５に示す制御信号発生部２２に対応する。アドレス入力
バッファ／ラッチ１２４は、図５に示すアドレスバッフ
ァ２４に対応する。

【０１７３】［変更例］図２６（Ａ）は、この発明の実
施の形態５の変更例の構成を示す図である。図２６
（Ａ）に示す構成においては、クロック信号を切換える
ためのＭＯＳトランジスタ１１５および１１６に対する
制御信号φ１、φ２として、レイテンシデータレジスタ
１３６ａからのレイテンシ指示信号ＺＣＬ４およびＣＬ
４が用いられる。図２６（Ａ）においては、バースト長
データレジスタ１３６ｂも併せて示す。通常、ＳＤＲＡ
Ｍにおいては、モードレジスタとして、レイテンシデー
タを格納するレイテンシデータレジスタ１３６ａおよび
バースト長データレジスタ１３６ｂが設けられている。
ＷＣＢＲ＋アドレスキー条件に従って、これらのデータ
レジスタ１３６ａおよび１３６ｂへのデータ設定モード
が指定される。状態デコーダ１２３は、このモードレジ
スタへのデータ設定モードが指定されたときには、その
出力信号φｍｓを活性状態とする。レイテンシデータレ
ジスタ１３６ａおよびバースト長データレジスタ１３６
ｂは、この信号φｍｓの活性化時、アドレス入力バッフ
ァ／ラッチ１２４から与えられる特定のアドレス信号ビ
ットを格納し、格納データに従ってそれぞれＣＡＳレイ
テンシ指示信号ＣＬ，ＺＣＬおよびバースト長指示信号
ＢＬ，ＺＢＬを出力する。これらのＣＡＳレイテンシデ
ータおよびバースト長データなどは、新たに外部から設
定されるまでこれらのレイテンシデータレジスタ１３６
ａおよびバースト長データレジスタ１３６ｂに保持され
る。

【０１７４】このレイテンシデータレジスタ１３６ａお
よびバースト長データレジスタ１３６ｂを利用すること
により、ユーザは、適用用途に応じて最適なＣＡＳレイ
テンシおよびバースト長を設定することができる。一般
に、ＣＡＳレイテンシが４のときには、ＳＤＲＡＭは、
高速（たとえば１５０ＭＨｚ）のクロック信号に従って
動作し、ＣＡＳレイテンシが３または２のＳＤＲＡＭ
は、比較的低い周波数のクロック信号（たとえば６７Ｍ
Ｈｚ）で動作する処理システム内で用いることが暗黙の
了解として認識されている。２種類のクロック信号ＣＬ
ＫＭおよびＣＬＫＯが特に必要とされるのは、外部クロ
ック信号の周波数の高い場合である。したがって、ＣＡ
Ｓレイテンシが４のときに活性状態とされる（Ｈレベル
とされる）信号ＣＬ４を制御信号φ２として用い、その
反転信号ＺＣＬ４を制御信号φ１として用いる。ＣＡＳ
レイテンシが４のときには、ＭＯＳトランジスタ１１６
が導通し、ＭＯＳトランジスタ１１５が非導通状態とな
り、ＣＬＫＭバッファ６およびＣＬＫＯバッファ７は、
それぞれパッド１１０ｂおよび１１２ｂへ与えられた外
部からのクロック信号ｅｘｔＣＬＫＭおよびｅｘｔＣＬ
ＫＯに従って内部クロック信号ＣＬＫＭおよびＣＬＫＯ
を生成する。一方、ＣＡＳレイテンシが２または３の場
合には、信号ＺＣＬ４がＨレベルの活性状態とされ、Ｍ
ＯＳトランジスタ１１５が導通状態、ＭＯＳトランジス
タ１１６が非導通状態となる。この状態においては、Ｃ
ＬＫＭバッファ６およびＣＬＫＯバッファ７は、パッド
１１０ｂにピン端子１１０ａを介して与えられるクロッ
ク信号に従って内部クロック信号を生成する。

【０１７５】このレイテンシデータレジスタ１３６ａに
格納されるレイテンシ指示信号をクロック選択制御信号
として利用することにより、ユーザが特に意識すること
なく自動的にＳＤＲＡＭ内部でクロックの使用モードが
設定され、ボンディングワイヤの切換などが不要とな
り、製造工程が簡略化される。また、ユーザの負荷を増
大させることなく、適用用途に応じて最適な動作条件で
動作するＳＤＲＡＭを実現することができる。

【０１７６】図２７は、図２５（Ａ）に示すモードレジ
スタ１２６および図２６に示すレイテンシデータレジス
タ１３６ａおよびバースト長データレジスタ１３６ｂの
１ビットのデータレジスタの構成の一例を示す図であ
る。これらのレジスタは同じ構成を備えており、図２７
においては、レイテンシデータレジスタ１３６ａの１ビ
ットのデータレジスタの構成を代表的に示す。図２７に
おいて、単位レイテンシデータレジスタは、制御信号φ
ｍｓの活性状態（Ｈレベル）のときに導通し、予め定め
られたアドレス信号（アドレス入力バッファ／ラッチか
ら与えられる）Ａｉを通過させる転送ゲート１３６ａａ
と、転送ゲート１３６ａａからの信号を反転するインバ
ータ回路１３６ａｂと、インバータ回路１３６ａｂの出
力信号を反転して、レイテンシ指示信号ＣＬ４を生成す
るインバータ回路１３６ａｄと、インバータ回路１３６
ａｂの出力信号を反転してインバータ回路１３６ａｂの
入力部へ伝達するインバータ回路１３６ａｃを含む。イ
ンバータ回路１３６ａｂからレイテンシ指示信号ＺＣＬ
４が出力される。この図２７に示す構成は、インバータ
ラッチであり、アドレス信号ビットＡｉに従ってレイテ
ンシ指定信号ＣＬ４およびＺＣＬ４の論理レベルが設定
される。

【０１７７】なお、図２７に示す転送ゲート１３６ａａ
は、ＣＭＯＳトランスミッションゲートまたはクロック
ドインバータで構成されてもよい。また、この単位デー
タレジスタは、図４に示すレジスタ回路（ＦＦ）で構成
されてもよい。また、データレジスタに格納されたデー
タをデコードしてレイテンシ指示信号を発生してもよ
い。

【０１７８】以上のように、この発明の実施の形態５に
従えば、ＳＤＲＡＭ内部で制御信号に従って、使用され
るクロック信号を選択するように構成しているため、ボ
ンディングワイヤの接続切換などが不要となり、同一の
ＳＤＲＡＭチップを、２つのクロック信号を用いる動作
環境および１つのクロック信号のみを用いる動作環境い
ずれにも適用することが可能となる。

【０１７９】また、ＣＡＳレイテンシデータに基づいて
このクロック選択を行なうことにより、ユーザの負荷を
何ら増大させることなく適用用途に応じて最適動作条件
で動作するＳＤＲＡＭを実現することができる。

【０１８０】［実施の形態６］図２８（Ａ）は、この発
明の実施の形態６に従う同期型メモリモジュールの構成
を概略的に示す図である。図２８（Ａ）においては、メ
モリモジュール１５０は、複数のＳＤＲＡＭチップ１５
０ａ〜１５０ｎを含む。これらのＳＤＲＡＭ１５０ａ〜
１５０ｎの各々は、先の実施の形態１ないし５において
説明した構成を備え、それぞれ別々に設けられる第１の
クロック入力ノード２１０および第２のクロック入力ノ
ード２１２を含む。これらのクロック入力ノード２１０
および２１２は、ＳＤＲＡＭ１５０ａ〜１５０ｎそれぞ
れのチップ上に設けられるパッドであってもよく、また
これらのＳＤＲＡＭ１５０ａ〜１５０ｎのチップ上のパ
ッドとモジュール内配線とを接続するためのチップ外部
のパッド（リードピンに相当）であってもよい。ＳＤＲ
ＡＭ１５０ａ〜１５０ｎの各々は、互いに並列に動作
し、データ入出力ノードＤＱがデータ入出力ピン端子１
７０ａ〜１７０ｂにそれぞれ接続される。この図２８
（Ａ）においては、メモリモジュール１５０ａ〜１５０
ｎがすべて同時に並列に動作するように示される。しか
しながら、所定数のＳＤＲＡＭが同時に選択状態とされ
てもよい。

【０１８１】メモリモジュール１５０は、さらに、図示
しないメモリコントローラから与えられるクロック信号
ｅｘｔＣＬＫをクロック入力ピン１６５を介して受ける
位相ロックドループ（ＰＬＬ）１６０を含む。この位相
ロックドループ１６０は、クロック入力ピン１６５を介
して与えられる外部クロック信号ｅｘｔＣＬＫをバッフ
ァ処理しかつ位相調整を行ない、自身の発生するクロッ
ク信号と外部から与えられるクロック信号ｅｘｔＣＬＫ
の位相を比較し、この位相ロックドループ１６０におけ
るバッファリング処理などの遅延をキャンセルして、外
部からのクロック信号ｅｘｔＣＬＫと全く同じ位相の内
部クロックを発生する。この位相ロックドループ１６０
は、周波数が外部クロック信号ｅｘｔＣＬＫと同じであ
り、かつ位相が異なる複数のクロック信号を発生する。
すなわち、この位相ロックドループ１６０は、マスタク
ロック信号ＣＬＫＭと、このマスタクロック信号ＣＬＫ
Ｍよりも位相の進んだ出力用クロック信号ＣＬＫＯを生
成し、それぞれＳＤＲＡＭ１５０ａ〜１５０ｎの第１お
よび第２のクロック入力ノード２１０および２１２へ与
える。この位相ロックドループ１６０を利用することに
より、外部クロック信号ｅｘｔＣＬＫのなまり、および
外部クロック信号ｅｘｔＣＬＫのバッファ処理により遅
延をなくし、ＳＤＲＡＭ１５０ａ〜１５０ｎを正確に外
部クロック信号ｅｘｔＣＬＫに同期して動作させること
が可能となる。また、クロック信号のバッファ処理時に
おける遅延およびクロックスキューがなく、高速アクセ
スが可能となる。

【０１８２】図２８（Ｂ）においては、この位相ロック
ドループ１６０が生成するクロック信号ＣＬＫＭおよび
ＣＬＫＯは、ともに外部クロック信号ｅｘｔＣＬＫより
も位相が進んでいるように示される。クロックのバッフ
ァ処理における遅延をなくしたことを強調しかつこの外
部クロック信号ｅｘｔＣＬＫの伝搬遅延を補償している
状態を示している。

【０１８３】このようなメモリモジュールにおいても、
位相ロックドループ１６０を用いて、外部クロック信号
ｅｘｔＣＬＫに同期しかつ位相の異なる２つのクロック
信号ＣＬＫＭおよびＣＬＫＯを生成してＳＤＲＡＭ１５
０ａ〜１５０ｎへ与えることにより、これらのＳＤＲＡ
Ｍ１５０ａ〜１５０ｎにおけるクロックアクセス時間ｔ
ＡＣを短縮することができ、高速アクセスが可能とな
る。この位相ロックドループ１６０はメモリモジュール
１５０に内蔵されている。したがって、このメモリモジ
ュール１５０は、外部からは、１つのクロック信号ｅｘ
ｔＣＬＫに従って動作しているメモリモジュールに見
え、したがって、従来のメモリモジュールに代えて図２
８（Ａ）に示すメモリモジュール１５０を用いることに
より、クロックアクセス時間ｔＡＣの短縮された高速動
作するＳＤＲＡＭモジュールを実現することができる。

【０１８４】［変更例］図２９は、この発明の実施の形
態６の変更例の構成を示す図である。図２９に示す構成
においては、メモリモジュール１５０内に設けられる位
相ロックドループ１８０は、クロック入力ピン（端子）
１６５を介して与えられる外部クロック信号ｅｘｔＣＬ
Ｋに位相同期した１つのクロック信号ＣＬＫを生成す
る。この位相ロックドループ１８０により生成されたク
ロック信号ＣＬＫはＳＤＲＡＭ１５０ａ〜１５０ｎの第
１および第２のノード２１０および２１２へ与えられ
る。したがってこれらのＳＤＲＡＭ１５０ａ〜１５０ｎ
は、１つのクロック信号ＣＬＫに同期して動作するた
め、従来のＳＤＲＡＭと同様に動作する。したがって、
この発明に従うＳＤＲＡＭを用いてメモリモジュールを
構成しても、この従来のＳＤＲＡＭモジュールと同じ特
性を備えるＳＤＲＡＭモジュールを実現することができ
る。

【０１８５】以上のように、１種類のＳＤＲＡＭを用い
てメモリモジュールを構成する場合、その位相ロックド
ループの構成により、２種類の動作特性を備えるＳＤＲ
ＡＭモジュールを実現することができる。

【０１８６】なお、この実施の形態６においては、位相
ロックドループＰＬＬが用いられている。しかしなが
ら、ディレイロックドループＤＬＬが用いられてもよ
い。

【０１８７】［他の適用例］前述の説明においては、ダ
イナミック型メモリセルを備えるＳＤＲＡＭが述べられ
ている。しかしながら、クロック信号に同期して制御信
号およびアドレス信号の取込みおよびデータの入出力を
行なう半導体記憶装置であれば本発明は適用可能であ
り、シンクロナスＳＲＡＭであっても同様の効果を得る
ことができる。また、内部データ読出経路がパイプライ
ンで構成されている（たとえばパイプラインバーストモ
ードＤＲＡＭ）のような半導体記憶装置に対して本発明
は適用可能である。

【０１８８】

【発明の効果】以上のように、この発明に従えば、メモ
リセル選択および内部データ読出のためのクロック信号
と、この内部で読出されたデータを装置外部へ出力する
ためのクロック信号とを別々のクロック信号としている
ため、このクロックアクセス時間およびデータホールド
時間を調整することができ、適用されるシステムに対し
最適な動作特性を備える同期型半導体記憶装置を実現す
ることができる。特に、データ出力のためのクロック信
号の位相を内部データ読出のためのクロック信号の位相
よりも早くすることにより、クロックアクセス時間を短
縮することができ、高速アクセスが可能となる。

【０１８９】すなわち、請求項１に係る発明に従えば、
第１のクロック信号に同期して、外部から与えられる制
御信号およびアクセス信号を取込み内部制御信号および
内部アドレス信号を生成する入力バッファ手段と、第１
のノードと別の第２のノードに与えられる第２のクロッ
ク信号に同期して内部読出データを受けてバッファ処理
して外部読出データを生成して出力する出力バッファ手
段とを設けたため、この出力バッファ手段からのデータ
出力タイミングを第１のクロック信号に対して調整する
ことができ、クロックアクセス時間およびデータホール
ド時間を調整することができ、適用システムに対し最適
な動作条件を備える同期型半導体記憶装置を実現するこ
とができる。特に、この第１のクロック信号よりも第２
のクロック信号の位相を進めることにより、早いタイミ
ングでデータが装置外部へ出力され、クロックアクセス
時間が短縮される。

【０１９０】請求項２に係る発明に従えば、内部読出デ
ータが転送される内部リードデータバスと、出力バッフ
ァ手段との間に第２のクロック信号に応答して導通して
いるこの内部リードデータバス上の内部読出データを出
力バッファ手段へ転送する第１の転送ゲート手段を設け
ているため、内部読出データ転送経路をパイプライン化
することができ、高速アクセスが可能となり、また出力
バッファ手段からの出力データを第２のクロック信号に
従って切換えることができ、高速アクセスが保障され
る。

【０１９１】請求項３に係る発明に従えば、この第１の
転送ゲートと出力バッファ手段との間に第１のラッチを
設けているため、第１の転送ゲートの非導通状態時にお
いても、出力バッファ手段はこの第１のラッチにラッチ
されたデータを持続的に出力することができ、確実にこ
の第２のクロック信号の１クロックサイクル時間データ
を出力することができ、有効データの保持期間を長くす
ることができる。

【０１９２】請求項４に係る発明に従えば、センスアン
プから第１の転送ゲートへ至る内部読出経路において第
２のラッチを設けているため、この内部読出経路を多段
のパイプライン化ステージとすることができ、高速の内
部データ転送を行なうことができ、高速アクセスが可能
となる。

【０１９３】請求項５に係る発明に従えば、このセンス
アンプと第２のラッチの間に、第２の転送ゲートを設
け、この第２の転送ゲートを第１の転送ゲートの非導通
後導通して、内部読出されたデータを第２のラッチ手段
へ転送するように構成しているため、第１の転送ゲート
の非導通時に、センスアンプによりリードデータバスへ
読出されたデータが第２のラッチへ転送され、この第２
のラッチへ転送されるデータが第１のラッチ手段を介し
て装置外部へ出力されるのを防止することができ、確実
なデータ転送を実現することができる。また内部読出経
路を多段のパイプライン化ステージとすることができ、
高速のデータ転送が可能となる。

【０１９４】請求項６に係る発明に従えば、第１の転送
ゲートの非導通と内部読出データ出力とに応答して、第
２の転送ゲートを導通状態とするように構成しているた
め、内部読出動作に従って確実に内部データが読出され
かつ第１のラッチ手段が非導通状態とされたときにデー
タを第２のラッチ手段へ転送してラッチすることがで
き、正確なデータ転送を実現することができる。

【０１９５】請求項７に係る発明に従えば、第１のクロ
ック信号と第２のクロック信号の反転信号の論理積信号
とを用いて第２の転送ゲート手段の導通／非導通を制御
しているため、正確に必要なタイミングで新たに読出さ
れるデータを第２のラッチ手段へ転送することができ、
またこの第２のラッチ手段に転送されたデータが第１の
ラッチ手段へまで誤って転送されるのを防止することが
できる。

【０１９６】請求項８に係る発明に従えば、第２のクロ
ック信号に同期して活性状態とされる出力イネーブル信
号に従って出力バッファ手段を活性状態として低出力イ
ンピーダンス状態とし、装置外部へデータを出力してい
るため、第１の転送ゲートにより新たなデータが転送さ
れたときに確実に出力バッファ手段を介して装置外部へ
データを出力することができる。

【０１９７】請求項９に係る発明に従えば、第１のクロ
ック信号入力ノードおよび第２のクロック信号入力ノー
ドの一方に与えられたクロック信号を選択して出力動作
制御としているため、適用用途に応じて、１種類のクロ
ック信号に従って動作する装置および２種類のクロック
信号に従って動作する同期型半導体記憶装置を同一チッ
プで実現することができる。

【０１９８】請求項１０に係る発明に従えば、第２のク
ロック信号を生成するパッドを第１のクロック入力ノー
ドおよび第２のクロック入力ノードの一方へ選択的にボ
ンディングワイヤを介して電気的に接続するように構成
しているため、１種類のクロック信号で動作する装置お
よび２種類のクロック信号で動作する半導体記憶装置を
ボンディングの切換により実現することができ、１つの
チップで２種類の同期型半導体記憶装置を実現すること
ができ、製品コストが低減される。

【０１９９】請求項１１に係る発明に従えば、特定の内
部ノードに与えられる電位に従って第１および第２のク
ロック入力ノードの一方に与えられる信号を選択して第
２のクロック信号として生成しているため、クロック入
力ノード近傍に電源パッドまたは接地パッドが存在しな
い場合においても、この内部ノードを適当な位置に配置
することにより、容易にクロック信号の切換を実現する
ことができる。

【０２００】請求項１２に係る発明に従えば、外部から
与えられる制御信号に従って、クロックの切換を実現し
ているため、同一の半導体チップ構成を用いて、ユーザ
は、処理用途に応じてこの半導体記憶装置の動作モード
（１つのクロック信号モードおよび２つのクロック信号
モード）を容易に設定することができる。内部構成は両
者全く同じであり、またボンディングワイヤなどの切換
を必要とせず、製品コストを低減することができる。

【０２０１】請求項１３に係る発明に従えば、複数の同
期型半導体記憶装置を含むメモリモジュールにおいて、
外部からのクロック信号に従って、位相の異なるクロッ
ク信号をこの外部クロック信号に同期して生成してこれ
ら複数の同期型半導体記憶素子の第１および第２のノー
ドへそれぞれ印加しているため、外部からの１つのクロ
ック信号で動作し、かつ内部の同期型半導体記憶素子が
２種類のクロック信号に従って動作し、高速アクセスの
実現されるメモリモジュールを実現することができる。
このとき１つのクロック信号のみが外部において用いら
れているだけであり、従来のメモリモジュールと容易に
置換することができる。

【０２０２】請求項１４に係る発明に従えば、複数の同
期型記憶素子を含むメモリモジュールにおいて、外部か
らのクロック信号に位相同期したクロック信号をモジュ
ール内部で生成し、このモジュール内部のクロック信号
を複数の同期型半導体記憶素子の第１および第２のクロ
ック入力ノードへ共通に与えているため、同期型半導体
記憶素子の構成を何ら変更することなく従来と同様の動
作特性を備える同期型メモリモジュールを実現すること
ができる。

【図面の簡単な説明】

【図１】 この発明の実施の形態１に従う同期型半導体
記憶装置のクロック信号入力部の構成を概略的に示す図
である。

【図２】 図１に示すクロック信号入力部の動作を示す
信号波形図である。

【図３】 （Ａ）は、図１に示すＣＬＫＭバッファおよ
びＣＬＫＯバッファの構成の一例を示し、（Ｂ）は、そ
の動作を示す波形図である。

【図４】 （Ａ）は、図１に示すＣＬＫＭバッファおよ
びシフトレジスタの構成の一例を示し、（Ｂ）は、その
動作を示すタイミングチャート図である。

【図５】 この発明に従うＳＤＲＡＭの全体の構成を概
略的に示す図である。

【図６】 図５に示す列選択回路、読出／転送回路およ
び出力バッファ回路の具体的構成を示す図である。

【図７】 図６に示す回路の動作を示すタイミングチャ
ート図である。

【図８】 この発明の実施の形態１のクロックアクセス
時間およびホールド時間の調節を説明するためのタイミ
ングチャート図である。

【図９】 この発明の実施の形態２に従うＳＤＲＡＭの
要部の構成を概略的に示す図である。

【図１０】 図９に示すセンスアンプ回路、列選択回
路、プリアンプ、選択転送回路の構成を概略的に示す図
である。

【図１１】 図１０に示す回路の動作を示すタイミング
チャート図である。

【図１２】 この発明の実施の形態２に従う選択転送回
路および出力バッファ回路の構成を示す図である。

【図１３】 図１２に示す回路の動作を示すタイミング
チャート図である。

【図１４】 図１２に示す選択／転送制御信号φｅおよ
びφｏ発生部の構成を示す図である。

【図１５】 図１４に示す回路の動作を示すタイミング
チャート図である。

【図１６】 図１４に示す選択／転送制御信号発生部の
より詳細な構成を示す図である。

【図１７】 図１６に示す回路の動作を示すタイミング
チャート図である。

【図１８】 （Ａ）は、出力バッファを低出力インピー
ダンス状態に設定する出力許可信号発生部の構成を概略
的に示し、（Ｂ）は（Ａ）に示す回路の動作を示すタイ
ミングチャート図である。

【図１９】 図１８に示すバースト長カウンタの構成を
具体的に示す図である。

【図２０】 図１９に示す回路の動作を示すタイミング
チャート図である。

【図２１】 （Ａ）は、図１８に示すレイテンシカウン
タの具体的構成を示し、（Ｂ）は、この（Ａ）に示す回
路の動作を示すタイミングチャート図である。

【図２２】 （Ａ）は、図１８（Ａ）に示すカウンタ出
力段の構成を示し、（Ｂ）は、その動作を示すタイミン
グチャート図である。

【図２３】 この発明の実施の形態３に従うクロック信
号切換部の構成を示す図である。

【図２４】 この発明の実施の形態４に従うクロック信
号切換部の構成を概略的に示す図である。

【図２５】 （Ａ）は、この発明の実施の形態５に従う
クロック切換部の構成を示し、（Ｂ）は、モードレジス
タデータ設定方法を示す波形図である。

【図２６】 この発明の実施の形態５の変更例の構成を
示す図である。

【図２７】 図２５および図２６に示すレジスタの単位
ビットレジスタの構成の一例を示す図である。

【図２８】 （Ａ）は、この発明の実施の形態６に従う
同期型メモリモジュールの構成を概略的に示し、（Ｂ）
は、（Ａ）に示す位相ロックドループの動作を示す波形
図である。

【図２９】 図２８（Ａ）に示す同期型メモリモジュー
ルの変更例の構成を示す図である。

【図３０】 従来のＳＤＲＡＭのデータ読出動作を示す
タイミングチャート図である。

【図３１】 （Ａ）は、ＳＤＲＡＭの内部読出データの
高速転送を行なうための可能なパイプラインステージの
構成を示し、（Ｂ）は、その動作を示すタイミングチャ
ート図である。

【図３２】 （Ａ）は、従来の同期型メモリモジュール
の構成を示し、（Ｂ）は、（Ａ）に示す同期型メモリモ
ジュールにおけるクロックサイクルとデータアクセスに
要する時間との関係を示す図である。

【図３３】 従来のＳＤＲＡＭの内部クロック発生部の
構成を示す図である。

【図３４】 一般のＳＤＲＡＭのクロックアクセス時間
およびデータホールド時間を説明するための図である。

【符号の説明】

１ 第１のクロック入力ノード、２ 第２のクロック入
力ノード、６ ＣＬＫＭバッファ、７ ＣＬＫＯバッフ
ァ、９ ＣＫＥバッファ回路、１０ メモリセルアレ
イ、１２ 行選択回路、１４ センスアンプ回路、１６
列選択回路、１８ 読出／転送回路、２０ 出力バッ
ファ回路、２２ 制御信号発生回路、２４アドレスバッ
ファ、１４ａ センスアンプ、１６ｂ 列センサゲー
ト、１８ａプリアンプ、１８ｂ，１８ｄ，１８ｆ ラッ
チ、１８ｃ，１８ｅ クロックドインバータ（転送ゲー
ト）、２０ａ クロックドインバータ（転送ゲート）、
２０ｂ ラッチ付出力バッファ、３０ａ 偶数ブロッ
ク、３０ｂ 奇数ブロック、３４ａ，３４ｂ センスア
ンプ回路、３６ａ，３６ｂ 列選択回路、３８ａ，３８
ｂ プリアンプ、４０ 選択転送回路、３４ａｅ，３４
ｂｏ センスアンプ、３６ａｅ，３６ｂｏ 列選択ゲー
ト、４０ａ，４０ｂ，４０ｄ ラッチ、４０ｃ選択回
路、４０ｃｅ，４０ｃｏ クロックドインバータ（転送
ゲート）、４５ラッチ、２０ｂａ 出力ラッチ、５０
レイテンシカウンタ、５８，６０ レジスタ回路、６２
インバータ回路、６４，６６ ＡＮＤ回路、７０ｅ，
７０ｏカウンタ、８８ レジスタ回路、ＦＦ♯１〜ＦＦ
♯４ レジスタ回路、８９バースト長カウンタ、９０ａ
レイテンシカウンタ、９０ｂ カウンタ出力段、９
１，９２，９４，９６ バースト長用のカウント回路、
９８ａ，９８ｂ，９８ｃ，９８ｄ 選択回路、ＦＦ♯ａ
〜ＦＦ♯ｃ レジスタ回路、９９ａ インバータ回路、
９９ｂ，９９ｃ ＮＡＮＤ回路、ＦＦ♯ｄ〜ＦＦ♯ｇ
レジスタ回路、１０２ａ，１０２ｂ，１０２ｃ クロッ
クドインバータ（転送ゲート）、ＦＦ♯ｈ，ＦＦ♯ｉ
レジスタ回路、１０５，１０６ クロックドインバータ
（転送ゲート）、１１０ａ ピン端子（第１のクロック
入力ノード）、１１２ａ ピン端子（第２のクロック入
力ノード）、１１０ｂ，１１２ｂ パッド、１１１ａ，
１１１ｂ，１１１ｃ ボンディングワイヤ、１１５，１
１６ スイッチング素子、１１４ パッド（内部ノー
ド）、１１７，１１８ インバータ回路、１２２ 制御
入力バッファ／ラッチ、１２４ アドレス入力バッファ
／ラッチ、１２３ 状態デコーダ、１２６ モードレジ
スタ、１３６ａ レイテンシデータレジスタ、１３６ｂ
バースト長データレジスタ、１５０ 同期型メモリモ
ジュール、１５０ａ〜１５０ｎ ＳＤＲＡＭチップ、１
６０ 位相ロックドループ、１６５ 外部クロック信号
入力ピン、１７０ａ，１７０ｂ データ入出力ピン、２
１０，２１２ 第１および第２のクロック入力ノード。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 荒木 岳史 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 村井 泰光 東京都千代田区大手町二丁目６番２号 三 菱電機エンジニアリング株式会社内 (72)発明者 澤田 誠二 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内

Claims (14)

【特許請求の範囲】
1. 【請求項１】 所定の周波数を有する外部からの第１の
   クロック信号を受ける第１のノードと、 前記第１のノードへ与えられる前記第１のクロック信号
   に同期して、装置外部から与えられる制御信号およびア
   ドレス信号を取込み、内部制御信号および内部アドレス
   信号を生成する入力バッファ手段、 外部からの、前記第１のクロック信号と位相の異なる第
   ２のクロック信号を受ける第２のノード、および前記第
   ２のノードに与えられる前記第２のクロック信号に同期
   して、内部読出データを受けてバッファ処理して外部読
   出データを生成して装置外部へ出力する出力バッファ手
   段を備える、同期型半導体記憶装置。
2. 【請求項２】 複数のメモリセルを有するメモリセルア
   レイ、 リードデータバス、 前記入力バッファ手段からの出力信号に従って、前記メ
   モリセルアレイのメモリセルを選択し、該選択メモリセ
   ルのデータのセンスアンプによる検知増幅を通して前記
   リードデータバスへ前記内部読出データとして伝達する
   内部読出手段、 前記リードデータバスと前記出力バッファ手段との間に
   設けられ、前記第２のクロック信号に応答して導通し、
   前記リードデータバス上の内部読出データを前記出力バ
   ッファ手段へ転送するための第１の転送ゲート手段をさ
   らに備える、請求項１記載の同期型半導体記憶装置。
3. 【請求項３】 前記第１の転送ゲート手段と前記出力バ
   ッファ手段との間に設けられ、前記第１の転送ゲート手
   段から転送されたデータをラッチしかつ前記出力バッフ
   ァ手段へ転送する第１のラッチ手段をさらに備える、請
   求項２記載の同期型半導体記憶装置。
4. 【請求項４】 前記内部読出手段と前記第１の転送ゲー
   ト手段の間に設けられ、前記内部読出手段により前記リ
   ードデータバスに読出された内部読出データをラッチし
   かつ前記第１の転送ゲート手段へ転送するための第２の
   ラッチ手段をさらに含む、請求項２または３に記載の同
   期型半導体記憶装置。
5. 【請求項５】 前記内部読出手段と前記第２のラッチ手
   段との間に設けられ、前記第１の転送ゲート手段の非導
   通後導通して前記内部読出手段により読出された内部読
   出データを第２のラッチ手段へ転送する第２の転送ゲー
   ト手段をさらに備える、請求項４記載の同期型半導体記
   憶装置。
6. 【請求項６】 前記内部読出手段は前記第１のクロック
   信号の第１のレベルのときに前記内部読出データを出力
   し、内部読出手段は前記第１のクロック信号の第１レベ
   ルのときにデータを読出し、 前記第１の転送ゲート手段の非導通と前記内部読出手段
   の内部読出データ出力状態とに応答して前記第２の転送
   ゲート手段を導通状態とする制御手段をさらに備える、
   請求項５記載の同期型半導体記憶装置。
7. 【請求項７】 前記第１のクロック信号に対応する第１
   の内部クロック信号と前記第２のクロック信号に対応す
   る第２の内部クロック信号の反転信号との論理積を取
   り、該論理積結果を示す信号に従って前記第２の転送ゲ
   ート手段を導通状態とする制御手段をさらに含む、請求
   項５記載の同期型半導体記憶装置。
8. 【請求項８】 前記第２のクロック信号に同期して出力
   イネーブル信号を活性化する手段をさらに備え、 前記出力バッファ手段は、前記出力イネーブル信号の活
   性化に応答して活性化され、与えられたデータを前記装
   置外部へ出力する手段を含む、請求項１記載の同期型半
   導体記憶装置。
9. 【請求項９】 前記第１のノードおよび前記第２のノー
   ドの一方に与えられたクロック信号を選択して前記第２
   のクロック信号に対応する内部クロック信号を出力する
   クロック選択手段をさらに含み、 前記出力バッファ手段は前記クロック選択手段により選
   択されて出力される内部クロック信号に同期してデータ
   出力動作を行なう、請求項１記載の同期型半導体記憶装
   置。
10. 【請求項１０】 前記第１および第２のノードはそれぞ
    れ装置外部の信号を受けるためのリードであり、 前記クロック選択手段は、 前記第２のノードに対応して設けられるパッドと、 前記第１および第２のノードの一方を択一的に前記パッ
    ドに電気的に接続する配線とを含む、請求項９記載の同
    期型半導体記憶装置。
11. 【請求項１１】 前記クロック選択手段は、 前記第１のノードからの前記第１のクロック信号を受け
    るように結合される第１のスイッチング素子と、 前記第２のノードからの前記第２のクロック信号を受け
    るように結合される第２のスイッチング素子と、 固定された電圧を受ける内部ノードに結合され、前記内
    部ノード上の固定電位に従って前記第１および第２のス
    イッチング素子の一方を択一的に導通状態とするスイッ
    チ制御手段とを備える、請求項９記載の同期型半導体記
    憶装置。
12. 【請求項１２】 前記クロック選択手段は、 前記第１のノードからの前記第１のクロック信号を受け
    るように結合される第１のスイッチング素子と、 前記第２のノードからの前記第２のクロック信号を受け
    るように結合される第２のスイッチング素子と、 外部からのモード指示信号に応答して、前記第１および
    第２のスイッチング素子の一方を択一的に導通状態とす
    る制御手段をさらに含む、請求項９記載の同期型半導体
    記憶装置。
13. 【請求項１３】 各々が、（ａ）第１のノードと、
    （ｂ）前記第１のノードへ与えられるクロック信号に同
    期して、外部から与えられる制御信号およびアドレス信
    号を取込み、内部制御信号および内部アドレス信号を生
    成する入力バッファ手段と、（ｃ）前記第１のノードと
    別に設けられる第２のノードと、（ｄ）前記第２のノー
    ドに与えられるクロック信号に同期して、前記内部読出
    データをバッファ処理して外部読出データを生成して出
    力する出力手段を含む複数の同期型半導体記憶素子、お
    よび所定の周波数を有する外部からのクロック信号を受
    け、前記外部からのクロック信号に同期して互いに位相
    の異なる第１および第２のクロック信号を生成し、前記
    第１のクロック信号を前記複数の同期型半導体記憶素子
    の前記第１のノードへ共通に与えかつ前記第１のクロッ
    ク信号より位相の早い第２のクロック信号を前記複数の
    同期型半導体記憶素子の前記第２のノードへ共通に印加
    する内部クロック発生手段を備える、同期型メモリモジ
    ュール。
14. 【請求項１４】 各々が、（ａ）第１のノードと、
    （ｂ）前記第１のノードへ与えられるクロック信号に同
    期して、外部から与えられる制御信号およびアドレス信
    号を取込み、内部制御信号および内部アドレス信号を生
    成する入力バッファ手段と、（ｃ）前記第１のノードと
    別に設けられる第２のノードと、（ｄ）前記第２のノー
    ドに与えられるクロック信号に同期して、前記内部読出
    データをバッファ処理して外部読出データを生成して出
    力する出力手段とを含む複数の同期型半導体記憶素子、
    および所定の周波数を有する外部からのクロック信号を
    受け、前記外部からのクロック信号に位相の同期した内
    部クロック信号を生成して前記複数の同期型半導体記憶
    素子の前記第１および第２のノードへ共通に与える内部
    クロック生成手段を備える、同期型メモリモジュール。