KR100295051B1

KR100295051B1 - 반도체메모리장치의입력버퍼및입력버퍼링방법

Info

Publication number: KR100295051B1
Application number: KR1019980033796A
Authority: KR
Inventors: 신상웅; 김규홍
Original assignee: 윤종용; 삼성전자 주식회사
Priority date: 1998-08-20
Filing date: 1998-08-20
Publication date: 2001-07-12
Also published as: US6708261B1; KR20000014392A

Abstract

전압 변환기와 스위칭 수단, 래치 수단, 다른 스위칭 수단 및 다른 래치 수단을 구비하는 입력 버퍼를 갖는 반도체 메모리 장치 및 입력 버퍼링 방법이 개시된다. 전압 변환기는 외부 신호를 입력하고 외부 신호의 전압 레벨을 상기 반도체 메모리 장치에 적합한 전압 레벨로 변환하여 내부 신호로써 발생한다. 스위칭 수단은 내부 신호를 입력하고 외부 클럭 신호에 응답하여 내부 신호를 출력한다. 래치 수단은 스위칭 수단으로부터 출력되는 내부 신호를 래치시킨다. 다른 스위칭 수단은 래치 수단으로부터 출력되는 내부 신호를 입력하고 내부 클럭 신호에 응답하여 내부 신호를 출력한다. 다른 래치 수단은 다른 스위칭 수단으로부터 출력되는 내부 신호를 래치시킨다.

Description

반도체 메모리 장치의 입력 버퍼 및 입력 버퍼링 방법{Input buffer for semiconductor memory device and input buffring method}

본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 입력 버퍼 및 입력 버퍼링 방법에 관한 것이다.

반도체 메모리 장치에는 외부로부터 입력되는 신호의 전압 레벨을 반도체 메모리 장치의 내부에 맞는 전압 레벨로 변환하기 위하여 입력 버퍼가 사용되고 있다. 일반적으로, 외부로부터 반도체 메모리 장치로 입력되는 신호는 TTL(Transistor Transistor Logic) 레벨이고, 반도체 메모리 장치의 내부에서 사용하는 신호는 CMOS(Complementary Metal Oxide Semiconductor) 레벨이다. 따라서, 외부로부터 반도체 메모리 장치로 입력되는 신호는 반도체 메모리 장치의 내부에서그대로 사용될 수 없기 때문에 입력 버퍼는 외부로부터 인가되는 신호의 전압 레벨을 반도체 메모리 장치의 내부에 맞는 전압 레벨로 변환해준다.

반도체 메모리 장치 중에 동기식 디램(DRAM) 반도체 장치가 있다. 동기식 디램 반도체 장치는 신호들이 클럭 신호에 동기되어 동작한다. 클럭 신호로는 외부로부터 입력되는 외부 클럭 신호가 있으며, 상기 외부 클럭 신호는 동기식 디램 반도체 장치의 내부 전압 레벨에 맞는 내부 클럭 신호로 변환되어 내부 신호들을 제어한다. 동기식 디램 반도체 장치에 신호를 인가할 때 상기 신호는 상기 외부 클럭 신호에 동기된다. 즉, 상기 신호는 상기 외부 클럭 신호보다 셋업(set-up) 시간 전에 상기 동기식 디램 반도체 장치에 인가되고 상기 외부 클럭 신호가 인가되고 나서 홀드(hold) 시간만큼 상기 신호를 유지시켜서 상기 외부 클럭 신호의 앞뒤로 마진(margin)을 주어 오류가 발생하지 않도록 한다. 그런데, 외부 클럭 신호가 내부 클럭 신호로 변환되는 과정에서 내부 클럭 신호는 외부 클럭 신호에 비해 소정 시간 지연된다. 상기 입력 버퍼는 상기 내부 클럭 신호에 의해 동작하기 때문에 셋업 및 홀드 시간이 외부에서 바라본 것과는 다르게 된다. 때문에 상기 입력 버퍼에 저항과 캐패시터로 이루어진 RC 지연 회로를 삽입하여 상기 입력 버퍼에 입력되는 신호를 지연시키면 상기 내부 클럭 신호가 지연된 효과를 보정할 수가 있다.

이와 같이 종래의 입력 버퍼는 RC 지연 회로를 사용하여 상기 내부 클럭 신호가 지연된 효과를 보정하는데, 상기 RC 지연 회로를 사용함으로 말이암아 여러 가지 문제점이 발생한다. 첫째, 신호가 상기 RC 지연 회로를 통과하면서 상기 입력 버퍼에 인가되는 신호의 전압 레벨이 변화할 때 그 변환 슬롭(slope)이 완만해진다. 그로 인하여 입력 버퍼에서 소모되는 전력이 증가한다. 둘째, 상기 신호의 동작 속도가 저하된다. 셋째, RC 지연 회로가 상기 동기식 디램 반도체 장치에서 차지하는 면적이 크기 때문에 동기식 디램 반도체 장치의 크기가 커진다.

따라서, 본 발명이 이루고하는 기술적 과제는 상기 문제점들을 해결하고 입력되는 신호의 셋업 시간과 홀드 시간의 마진을 충분히 확보할 수 있는 입력 버퍼를 구비하는 반도체 메모리 장치를 제공하는 것이다.

본 발명이 이루고자하는 다른 기술적 과제는 입력되는 신호의 셋업 시간과 홀드 시간의 마진을 충분히 확보하기 위한 반도체 메모리 장치의 입력 버퍼링 방법을 제공하는 것이다.

도 1은 일반적인 반도체 메모리 장치를 개략적으로 도시한 도면.

도 2는 상기 도 1에 도시된 입력 버퍼를 본 발명의 바람직한 실시예에 따라 도시한 회로도.

도 3은 상기 도 2에 도시된 신호들의 타이밍도.

상기 기술적 과제를 이루기 위하여 본 발명은, 외부 클럭 신호에 응답하여 내부 클럭 신호를 발생하는 내부 클럭 발생기와 외부 신호를 입력하여 내부 신호를 발생하는 입력 버퍼를 구비하는 반도체 메모리 장치에 있어서, 전압 변환기, 스위칭 수단, 래치 수단, 다른 스위칭 수단 및 다른 래치 수단을 구비하는 입력 버퍼를 제공한다.

전압 변환기는 상기 외부 신호를 입력하고 상기 외부 신호의 전압 레벨을 상기 반도체 메모리 장치에 적합한 전압 레벨로 변환하여 내부 신호로써 발생한다.

스위칭 수단은 상기 내부 신호를 입력하고 상기 외부 클럭 신호에 응답하여 상기 내부 신호를 출력한다.

래치 수단은 상기 스위칭 수단으로부터 출력되는 내부 신호를 래치시킨다.

다른 스위칭 수단은 상기 래치 수단으로부터 출력되는 내부 신호를 입력하고 상기 내부 클럭 신호에 응답하여 상기 내부 신호를 출력한다.

다른 래치 수단은 상기 다른 스위칭 수단으로부터 출력되는 내부 신호를 래치시킨다.

상기 다른 기술적 과제를 이루기 위하여 본 발명은, 외부 클럭 신호에 응답하여 내부 클럭 신호를 발생하는 내부 클럭 발생기와 외부 신호에 응답하여 내부 신호를 발생하는 입력 버퍼를 구비하는 반도체 메모리 장치의 입력 버퍼링 방법에 있어서, 상기 외부 클럭 신호와 상기 외부 신호를 상기 반도체 메모리 장치에 인가하는 단계, 상기 내부 클럭 신호와 상기 내부 신호를 발생하는 단계, 및 상기 내부 신호의 셋업 시간 및 홀드 시간동안 상기 내부 신호를 그대로 유지하는 내부 신호 유지 단계를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 입력 버퍼링 방법을 제공한다.

상기 본 발명에 의하여 입력 버퍼에 인가되는 신호의 셋업 시간과 홀드 시간의 마진이 충분히 확보된다.

이하, 첨부된 도면들을 참조하여 본 발명을 보다 상세히 설명하기로 한다.

도 1은 일반적인 반도체 메모리 장치를 개략적으로 도시한 도면이다. 도 1을 참조하면, 반도체 메모리 장치(101)는 내부 회로(111)와 입력 버퍼(121) 및 내부 클럭 발생기(131)를 포함한다. 내부 클럭 발생기(131)는 외부에서 생성되어 인가되는 외부 클럭 신호(ECLK)를 이용하여 내부 클럭 신호(PCLK)를 발생한다. 즉, 내부클럭 발생기(131)는 외부 클럭 신호(ECLK)의 전압 레벨을 변환하여 상기 반도체 메모리 장치(101)에 적합한 전압 레벨로 변환한다. 일반적으로, 반도체 메모리 장치의 전원 전압은 3.3볼트이다. 따라서, 상기 내부 클럭 신호(PCLK)의 논리 하이(high) 레벨은 3.3볼트이고, 논리 로우(low) 레벨은 0볼트이다.

도 2는 상기 도 1에 도시된 입력 버퍼(121)를 본 발명의 바람직한 실시예에 따라 도시한 회로도이다. 도 2를 참조하면, 본 발명에 따른 입력 버퍼(121)는 전압 변환기(211), 스위칭 수단들(221,222,223) 및 래치 수단들(231,232)을 구비한다. 입력 버퍼(121)는 외부 신호(Din)를 입력하고 외부 클럭 신호(ECLK)와 내부 클럭 신호(PCLK)에 응답하여 상기 외부 신호(Din)를 내부 신호(PDin)로써 출력한다.

전압 변환기(211)는 외부 신호(Din)를 반전시키는 인버터로 구성한다. 전압 변환기(211)는 외부 신호(Din)의 논리 상태를 반전시킬 뿐만 아니라 또한 외부 신호(Din)의 전압 레벨을 CMOS 레벨로 변환하여 내부 신호(PDin)로써 출력한다. 전압 변환기(211)는 NMOS 트랜지스터들(241,245)과 PMOS 트랜지스터(243)를 구비한다. PMOS 트랜지스터(241)은 제어 신호(P1)에 의해 제어되어 전압 변환기(211)의 동작을 제어한다. 즉, 제어 신호(P1)가 논리 로우이면 PMOS 트랜지스터(241)은 턴온(turn-on)되므로 전압 변환기(211)는 활성화되고, 제어 신호(P1)가 논리 하이이면 PMOS 트랜지스터(241)는 턴오프(turn-off)되므로 전압 변환기(211)는 비활성화된다. PMOS 트랜지스터(243)와 NMOS 트랜지스터(245)는 하나의 인버터를 구성하므로 외부 신호(Din)의 논리 상태를 반전시킨다.

스위칭 수단(221)은 전압 변환기(211)의 출력을 입력하고 외부 클럭신호(ECLK)와 외부 클럭 신호의 반전 신호(ECLKB)에 의해 제어되어 내부 신호(PDin)를 래치 수단(231)으로 전송하는 전송 게이트로 구성한다. 스위칭 수단(221)은 외부 클럭 신호(ECLK)가 논리 로우이면 턴온되어 내부 신호(PDin)를 래치 수단(231)으로 전송하고, 외부 클럭 신호(ECLK)가 논리 하이이면 턴오프되어 내부 신호(PDin)를 전송하지 않는다. 래치 수단(231)은 스위칭 수단(221)으로부터 출력되는 내부 신호(PDin)를 래치시키고 그 반전된 신호를 출력한다. 스위칭 수단(222)은 래치 수단(231)으로부터 출력되는 내부 신호(PDin)를 입력하고 내부 클럭 신호(PCLK)와 내부 클럭 신호의 반전 신호(PCLKB)에 의해 제어되어 입력된 내부 신호(PDin)를 래치 수단(232)으로 전송하는 전송 게이트로 구성한다. 스위칭 수단(222)은 내부 클럭 신호(PCLK)가 논리 로우이면 턴온되어 입력된 내부 신호(PDin)를 래치 수단(232)으로 전송하고, 내부 클럭 신호(PCLK)가 논리 하이이면 턴오프되어 입력된 내부 신호(PDin)를 전송하지 않는다.

래치 수단(232)은 스위칭 수단(222)으로부터 출력되는 내부 신호(PDin)를 래치시키고 그 반전된 신호를 출력한다. 스위칭 수단(223)은 래치 수단(232)으로부터 출력되는 내부 신호(PDin)를 입력하고 내부 클럭 신호(PCLK)와 내부 클럭 신호의 반전 신호(PCLKB)에 의해 제어되어 입력된 내부 신호(PDin)를 내부 회로(도 1의 111)로 전송하는 전송 게이트로 구성한다. 즉, 스위칭 수단(223)은 내부 클럭 신호(PCLK)가 논리 하이이면 턴온되어 입력된 내부 신호(PDin)를 내부 회로(도 1의 111)로 전송하고, 내부 클럭 신호(PCLK)가 논리 로우이면 턴오프되어 입력된 내부 신호(PDin)를 출력하지 않는다. 스위칭 수단(221)과 래치 수단(231)은 종래의 RC지연 회로에 비해 매우 적은 전력을 소모한다. 또한, 스위칭 수단(221)과 래치 수단(231)을 구성하는 소자들이 반도체 메모리 장치(도 1의 101) 내에서 차지하는 면적도 매우 적기 때문에 본 발명에 따른 입력 버퍼(121)는 공정 변수의 영향도 거의 받지 않는다.

도 3은 상기 도 2에 도시된 신호들의 타이밍도이다. 도 3을 참조하여 도 2에 도시된 입력 버퍼(121)의 동작을 설명하기로 한다. 내부 클럭 신호(PCLK)는 외부 클럭 신호(ECLK)에 비해 소정의 지연 시간(td)을 갖는다. 외부 신호(Din)를 외부 클럭 신호(ECLK)가 논리 로우인 동안에 전압 변환기(211)에 인가한다. 외부 클럭 신호(ECLK)가 논리 로우이면 스위칭 수단(221)이 턴온되므로 외부 신호(Din)는 스위칭 수단(221)을 통과하여 래치 수단(231)으로 전송되어 래치 수단(231)에 저장된다. 외부 클럭 신호(ECLK)가 논리 로우인 동안에 외부 신호(Din)가 전압 변환기(211)에 인가되고 나서 외부 클럭 신호(ECLK)가 논리 하이로 천이되면 스위칭 수단(221)이 턴오프되어 외부 신호(Din)를 차단한다.

만약 외부 신호(Din)의 홀드 시간이 영(0)이어서 외부 클럭 신호(ECLK)가 논리 로우에서 논리 하이로 천이될 때 외부 신호(Din)가 다른 외부 신호로 바뀐다고 할지라도 외부 클럭 신호(ECLK)가 논리 하이로 됨에 따라 스위칭 수단(221)이 턴오프되어서 래치 수단(231)은 처음 인가된 외부 신호(Din)에 의해 발생된 내부 신호(PDin)를 그대로 래치시킨다. 이처럼, 외부 신호(Din)의 홀드 시간이 영(0)이라고 해도 스위칭 수단(221)이 외부 클럭 신호(ECLK)가 논리 하이로 된 이후에는 외부 신호(Din)를 차단하므로 내부 신호(PDin)는 충분한 홀드 시간(tSH) 마진을 가질 수 있다. 이와 같이, 외부 신호(Din)의 홀드 시간을 적게 주어도 홀드 시간 마진을 충분히 크게 할 수 있기 때문에 셋업 시간을 길게 줄 수 있다. 따라서, 내부 신호(PDin)는 셋업 시간에 대해서도 충분한 마진을 확보할 수 있다.

외부 신호(Din)가 전압 변환기(211)에 인가된 후 외부 클럭 신호(ECLK)가 논리 하이로 천이되기 전까지 내부 클럭 신호(PCLK)도 논리 로우이다. 따라서, 스위칭 수단(222)이 턴온 상태이므로 래치 수단(231)에 저장된 신호는 스위칭 수단(222)을 통과하여 래치 수단(232)에 도달하여 래치 수단(232)에 저장된다. 그러다가 내부 클럭 신호(PCLK)가 논리 로우에서 논리 하이로 천이되면 스위칭 수단(223)이 턴온되므로 내부 신호(PDin)는 스위칭 수단(223)을 통과하여 내부 회로(도 1의 111)에 인가된다. 내부 신호(PDin)는 내부 클럭 신호(PCLK)가 논리 하이에서 논리 로우로 천이될 때까지 계속 발생한다.

도면과 명세서에서 최적 실시예들이 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

상술한 바와 같이 본 발명에 따르면, 반도체 메모리 장치(101)의 입력 버퍼(121)는 외부 신호(Din)를 지연시키기 위하여 외부 클럭 신호(ECLK)에 의해 제어되는 스위칭 수단과 래치 수단을 이용함으로써 전력 소모를 적게 하고, 반도체 메모리 장치(101) 내에서 차지하는 면적도 적다. 또한, 입력 버퍼(121)에 인가되는 외부 신호(Din)의 홀드 시간이 짧거나 영(0)일 경우에도 내부 회로(111)에 인가되는 내부 신호(PDin)의 홀드 시간(tSH)과 셋업 시간(tSS)의 마진은 충분히 확보될 수 있다.

Claims

외부 클럭 신호에 응답하여 내부 클럭 신호를 발생하는 내부 클럭 발생기와 외부 신호를 입력하여 내부 신호를 발생하는 입력 버퍼를 구비하는 반도체 메모리 장치에 있어서, 상기 입력 버퍼는

상기 외부 신호를 입력하고 상기 외부 신호의 전압 레벨을 상기 반도체 메모리 장치에 적합한 전압 레벨로 변환하여 내부 신호로써 발생하는 전압 변환기;

상기 내부 신호를 입력하고 상기 외부 클럭 신호에 응답하여 상기 내부 신호를 출력하는 스위칭 수단;

상기 스위칭 수단으로부터 출력되는 내부 신호를 래치시키는 래치 수단;

상기 래치 수단으로부터 출력되는 내부 신호를 입력하고 상기 내부 클럭 신호에 응답하여 상기 내부 신호를 출력하는 다른 스위칭 수단; 및

상기 다른 스위칭 수단으로부터 출력되는 내부 신호를 래치시키는 다른 래치 수단을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
제1항에 있어서, 상기 전압 변환기는 인버터인 것을 특징으로 하는 반도체 메모리 장치.
제1항에 있어서, 상기 스위칭 수단은 상기 외부 클럭 신호와 상기 외부 클럭 신호의 반전 신호에 의해 제어되는 전송 게이트인 것을 특징으로 하는 반도체 메모리 장치.
제3항에 있어서, 상기 전송 게이트는 상기 외부 클럭 신호가 논리 로우이면 턴온되는 것을 특징으로 하는 반도체 메모리 장치.
제1항에 있어서, 상기 다른 스위칭 수단은 상기 내부 클럭 신호와 상기 내부 클럭 신호의 반전 신호에 의해 제어되는 전송 게이트인 것을 특징으로 하는 반도체 메모리 장치.
제5항에 있어서, 상기 전송 게이트는 상기 내부 클럭 신호가 논리 로우이면 턴온되는 것을 특징으로 하는 반도체 메모리 장치.
제1항에 있어서, 상기 다른 래치 수단의 출력을 입력하고 상기 내부 클럭 신호에 응답하여 상기 다른 래치 수단의 출력을 출력하는 전송 게이트를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
제7항에 있어서, 상기 전송 게이트는 상기 내부 클럭 신호가 논리 하이이면 턴온되는 것을 특징으로 하는 반도체 메모리 장치.
제1항에 있어서, 상기 반도체 메모리 장치는 동기식 디램 반도체 장치인 것을 특징으로 하는 반도체 메모리 장치.
외부 클럭 신호에 응답하여 내부 클럭 신호를 발생하는 내부 클럭 발생기와 외부 신호에 응답하여 내부 신호를 발생하는 입력 버퍼를 구비하는 반도체 메모리 장치의 입력 버퍼링 방법에 있어서,

상기 외부 클럭 신호와 상기 외부 신호를 상기 반도체 메모리 장치에 인가하는 단계;

상기 내부 클럭 신호와 상기 내부 신호를 발생하는 단계; 및

상기 내부 신호의 셋업 시간 및 홀드 시간동안 상기 내부 신호를 그대로 유지하는 내부 신호 유지 단계를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 입력 버퍼링 방법.
제10항에 있어서, 상기 내부 신호 유지 단계는 상기 내부 신호가 발생되고 난 후부터 상기 외부 클럭 신호가 논리 하이에서 논리 로우로 천이될 때까지 상기 내부 신호를 계속 유지하는 것을 특징으로 하는 반도체 메모리 장치의 입력 버퍼링 방법.