KR100549931B1 - 반도체 메모리 장치의 데이터 출력회로 - Google Patents

반도체 메모리 장치의 데이터 출력회로 Download PDF

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Abstract

본 발명은 반도체 메모리 장치의 데이터 출력회로를 공개한다. 그 회로는 데이터 라인쌍으로 부터의 데이터를 래치하기 위한 데이터 래치, 데이터 라인쌍으로부터의 데이터가 제1상태인 경우에 데이터 라인 리셋신호를 발생하기 위한 데이터 라인 리셋 신호 발생부, 데이터 라인 리셋신호와 클럭신호의 제2상태를 검출하여 발생하는 제1펄스신호와 클럭신호의 제1상태를 검출하여 발생하는 제2펄스신호를 입력하고 제2펄스신호에 응답하여 제2상태로 천이하는 데이터 클럭신호를 발생하기 위한 데이터 클럭 신호 발생부, 및 데이터 클럭신호에 응답하여 데이터 래치에 래치된 데이터를 출력하기 위한 데이터 출력버퍼로 구성되어 있다. 따라서, 플로우_스루 방식과 레지스터_래치 방식에 의한 데이터 리드시의 속도 지연을 방지할 수 있다.

Description

반도체 메모리 장치의 데이터 출력회로
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 리드 동작 속도를 개선할 수 있는 반도체 메모리 장치의 데이터 출력회로에 관한 것이다.
초고속 동기식 반도체 메모리 장치에서의 리드 방법에 따라 레지스터_레지스터(register_register), 레지스터_래치(register_latch), 및 플로우_스루(flow_through)방식이 있다. 레지스터_레지스터 방식은 리드 명령 다음 사이클에서 클럭신호의 상승엣지에 응답하여 출력신호를 발생하고, 레지스터_래치 방식은 리드 명령시에 클럭신호의 하강엣지에 응답하여 출력신호를 발생하고, 플로우_스루 방식은 리드 명령시에 클럭신호의 상승엣지에 응답하여 출력신호를 발생하는 것을 말한다.
그런데, 종래의 반도체 메모리 장치가 레지스터_래치 방식과 플로우_스루 방식의 리드 동작을 모두 수행하도록 설계되어진 경우에 데이터 리드 타이밍이 지연된다는 문제점이 있었다.
본 발명의 목적은 레지스터_래치 방식과 플로우_스루 방식에 의한 리드 동작을 모두 수행할 수 있고, 데이터 리드 속도를 개선할 수 있는 반도체 메모리 장치의 데이터 출력회로를 제공하는데 있다.
이와같은 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 데이터 출력회로는 데이터 라인쌍으로 부터의 데이터를 래치하기 위한 데이터 래치수단, 상기 데이터 라인쌍으로 부터의 데이터가 제1상태인 경우에 데이터 라인 리셋신호를 발생하기 위한 데이터 라인 리셋 신호 발생수단, 상기 데이터 라인 리셋신호와 클럭신호의 제2상태를 검출하여 발생하는 제1펄스신호와 상기 클럭신호의 제1상태를 검출하여 발생하는 제2펄스신호를 입력하고 상기 제2펄스신호에 응답하여 제2상태로 천이하는 데이터 클럭신호를 발생하기 위한 데이터 클럭 신호 발생수단, 및 상기 데이터 클럭신호에 응답하여 상기 데이터 래치수단에 래치된 데이터를 출력하기 위한 데이터 출력버퍼를 구비한 것을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명의 반도체 메모리 장치의 데이터 출력회로를 설명하기 전에 종래의 반도체 메모리 장치의 데이터 출력회로를 먼저 설명하면 다음과 같다.
도1은 종래의 반도체 메모리 장치의 데이터 출력 동작을 설명하기 위한 블록도로서, 데이터 라인 리셋 신호 발생회로(200), 데이터 클럭 드라이버(210), 데이터 래치(220), 및 데이터 출력버퍼(230)로 구성되어 있다.
데이터 라인 리셋 신호 발생회로(200)는 데이터 라인쌍(DL, DLB)으로 부터의 데이터를 입력하여 데이터 라인쌍을 리셋하기 위한 리셋 신호(SDET)를 발생한다. 데이터 래치(220)는 데이터 라인쌍으로 부터의 데이터를 래치한다. 데이터 클럭 드라이버(210)는 리셋 신호(SDET)를 이용하여 데이터 클럭(KDATA)을 발생한다. 데이터 출력버퍼(230)는 데이터 클럭(KDATA)에 응답하여 데이터 래치(220)의 출력신호를 출력신호쌍(DOU, DOD)으로 발생한다.
도2는 도1에 나타낸 데이터 래치의 회로도로서, 인버터들(10, 12), PMOS트랜지스터들(14, 20), NMOS트랜지스터들(16, 18, 22, 24), 및 인버터들(26, 28)로 구성된 래치로 구성되어 있다.
상기 구성의 동작을 설명하면 다음과 같다.
먼저, 데이터 라인쌍(DL, DLB)이 모두 "하이"레벨인 경우에는 인버터들(10, 12)의 출력신호들이 모두 "로우"레벨이 된다. 그러면, PMOS트랜지스터들(14, 20) 및 NMOS트랜지스터들(16, 22)은 모두 오프되고, NMOS트랜지스터들(18, 24)이 온된다. 그래서, 출력 신호쌍(DLAT, DLATB)은 래치(28)에 저장된 데이터를 유지한다. 그리고, 데이터 라인쌍(DL, DLB)이 모두 "로우"레벨인 경우에도 래치(28)에 저장된 데이터를 유지한다.
다음으로, 데이터 라인(DL)의 데이터가 "하이"레벨이고, 반전 데이터 라인(DLB)의 데이터가 "로우"레벨인 경우에는 인버터(10)의 출력신호가 "로우"레벨이 되고, 인버터(12)의 출력신호가 "하이"레벨이 된다. 그러면, PMOS트랜지스터(14), NMOS트랜지스터들(22, 24)은 온되고, PMOS트랜지스터(20), 및 NMOS트랜지스터들(16, 18)은 오프된다. 그래서, 신호(DLAT)는 "하이"레벨이 되고, 반전 신호(DLATB)는 "로우"레벨이 된다. 반대로, 데이터 라인(DL)의 데이터가 "로우"레벨이고, 반전 데이터 라인(DLB)의 데이터가 "하이"레벨인 경우에는 신호(DLAT)는 "로우"레벨이 되고, 반전 신호(DLATB)는 "하이"레벨이 된다.
도3은 도1에 나타낸 데이터 라인 리셋 신호 발생회로의 실시예의 회로도로서, NAND게이트(30), PMOS트랜지스터들(32, 34, 36, 42, 48, 50), NMOS트랜지스터들(38, 46, 52), 및 인버터들(40, 54, 58, 60, 62, 64, 66, 68)로 구성되어 있다.
상기 구성을 가진 회로의 동작을 설명하면 다음과 같다.
출력신호(SDET)가 "로우"레벨인 경우에, 인버터들(62, 64, 66, 68)을 통과한 신호가 "로우"레벨이 되어 PMOS트랜지스터들(48, 50)이 온되고, 인버터(56)의 출력신호가 "로우"레벨이 되어 PMOS트랜지스터(34)가 온된다. 이 상태에서, 데이터 라인쌍(DL, DLB)을 통하여 각각 "하이"레벨과 "로우"레벨의 데이터가 인가되면 PMOS트랜지스터(36)가 온되고, NAND게이트(30)의 출력신호가 "하이"레벨이 되어 NMOS트랜지스터(52)가 온되어 인버터들(40, 56)의 입력단자로 각각 "하이"레벨과 "로우"레벨의 신호가 입력된다. 그래서, 신호(SDET)는 "하이"레벨로 천이하게 된다. 즉, 이 경우는 반전 데이터 라인(DLB)의 "로우"레벨을 검출하여 신호(SDET)가 "하이"레벨로 천이하게 된다. 마찬가지로, 데이터 라인(DL)이 "로우"레벨이고 반전 데이터 라인(DLB)이 "하이"레벨인 경우에도 신호(SDET)는 "하이"레벨로 천이하게 된다.
그리고, 출력신호(SDET)가 "하이"레벨인 경우에, 인버터들(62, 64, 66, 68)을 통과한 신호가 "하이"레벨이 되어, NMOS트랜지스터(52)가 온되고 PMOS트랜지스터들(48, 50)이 오프되어 인버터(56)의 입력단자로 "로우"레벨의 신호가 인가된다. 인버터(56)의 출력신호는 "하이"레벨이 되고 이 신호는 NMOS트랜지스터(38)를 온하여 인버터(40)의 입력단자로 "로우"레벨의 신호를 인가한다. 인버터들(40, 44)은 "로우"레벨의 신호를 입력하여 "로우"레벨의 신호(SDET)를 발생한다. 즉, 신호(SDET)가 "하이"레벨로 된 후 소정 시간 지연된 후 다시 "로우"레벨로 천이하게 된다.
즉, 도3에 나타낸 회로는 데이터 라인쌍(DL, DLB)의 데이터가 "로우"레벨이면 이 신호를 검출하여 "하이"레벨로 천이하는 신호(SDET)를 발생한다.
도4는 도1에 나타낸 데이터 출력버퍼의 실시예의 회로도로서, 인버터들(130, 160, 162), PMOS트랜지스터들(132, 134, 140, 142), NMOS트랜지스터들(136, 138, 144, 146), 및 인버터들(148, 150)로 구성된 래치로 구성되어 있다.
상기 구성의 동작을 설명하면 다음과 같다.
데이터 출력버퍼가 동작을 하기 위하여 데이터 클럭(KDATA)이 "하이"레벨이어야 한다. 그리고, 데이터 래치의 출력신호쌍(DLAT, DLATB)의 신호는 각각 "하이"레벨과 "로우"레벨이거나 각각 "로우"레벨과 "하이"레벨인 경우가 있을 수 있다. 먼저, 데이터 클럭(KDATA)이 "하이"레벨이 되면, PMOS트랜지스터들(134, 142) 및 NMOS트랜지스터들(136, 144)이 모두 온된다. 이때, 각각 "하이"레벨과 "로우"레벨인 출력신호쌍이 입력되면 NMOS트랜지스터(138)가 온되고, NMOS트랜지스터(136)의 드레인에는 "로우"레벨이 걸리게 되고, PMOS트랜지스터(144)의 드레인에는 "하이"레벨이 걸리게 된다. 그래서, 인버터들(160, 162)의 출력신호쌍(DOU, DOD)은 각각 "하이"레벨과 "로우"레벨이 된다. 그리고, 래치(150)는 출력신호를 래치하여 출력신호쌍을 유지한다.
반대로, "로우"레벨과 "하이"레벨의 출력신호쌍이 입력되면 데이터 출력버퍼의 출력신호쌍((DOU, DOD)은 각각 "로우"레벨과 "하이"레벨이 된다. 그리고, 래치(150)는 출력신호를 래치하여 출력신호쌍을 유지한다.
도5는 도1에 나타낸 데이터 클럭 드라이버의 실시예의 회로도로서, 인버터들(70, 98, 94, 122, 124, 126, 128), 인버터들(78, 80), 인버터들(106, 108), 및 인버터들(118, 120)로 구성된 래치들, PMOS트랜지스터들(72, 74, 82, 90, 92, 100, 102, 112), 및 NMOS트랜지스터들(76, 84, 86, 88, 96, 104, 114, 116)로 구성되어 있다.
상기 구성의 동작을 설명하면 다음과 같다.
먼저, 신호(KDATA)는 신호들(KPATH, DPATH, PFB)이 모두 "하이"레벨일 때 인에이블된다. 그리고, 인에이블된 후에 소정시간 지연 후에 디스에이블된다.
신호(KFB)가 "하이"레벨이면 PMOS트랜지스터(72)가 온되고, 신호(KCB)가 "로우"레벨이면 PMOS트랜지스터(74)가 온되어 신호(KPATH)가 "하이"레벨이 된다.
그리고, 신호(KFB)가 "하이"레벨이면 PMOS트랜지스터(100)가 온되고, 신호(SDET)가 "하이"레벨일 때 PMOS트랜지스터(102)가 온되어 신호(DPATH)가 "하이"레벨이 된다.
그리고, 데이터 클럭(KDATA)이 "로우"레벨로 천이하면 NMOS트랜지스터(116)가 온되고, 신호들(KPATH, DPATH)중의 하나가 "로우"레벨이면 NAND게이트(110)의 출력신호가 "하이"레벨이 되어 NMOS트랜지스터들(114, 116)이 온되어 신호(PFB)가 "하이"레벨이 된다.
그리고, 데이터 클럭(KDATA)이 "하이"레벨로 되면 인버터들(124, 126, 128)을 통하여 지연된 "로우"레벨의 신호가 PMOS트랜지스터(112)의 게이트로 인가되어 온된다. 그래서, 신호(PFB)가 "로우"레벨이 되고, 인버터(122)의 출력신호는 "하이"레벨이 되어 NMOS트랜지스터(96)를 온하여 신호(KDATA)를 "로우"레벨로 한다.
도6a는 도1에 나타낸 반도체 메모리 장치의 리드 방식이 플로우_스루인 경우의 데이터 출력 방법을 설명하기 위한 타이밍도로서, 플로우_스루 방식인 경우에는 "하이"레벨 구간이 "로우"레벨 구간에 비하여 짧은 클럭신호(XK)가 인가된다.
클럭신호(XK)가 인가되면, 이 신호를 이용하여 신호들(KFB, KCB)을 발생한다. 상술한 바와 같이, 신호들(KFB, KCB)은 각각 클럭신호(XK)의 상승엣지와 하강엣지를 검출하여 발생하는 네거티브 펄스신호이다. 도2에 나타낸 데이터 래치(220)는 데이터 라인쌍(DL, DLB)을 통하여 입력되는 데이터를 래치하여 래치된 신호쌍(DLAT, DLATB)을 발생한다. 도3에 나타낸 데이터 라인 리셋 신호 발생회로(200)는 데이터 라인쌍(DL, DLB)으로 전송되는 데이터중의 하나가 "로우"레벨의 신호이면 이 레벨을 검출하여 "하이"레벨로 천이하고 소정시간 후 "로우"레벨로 천이하는 포지티브 펄스 신호(SDET)를 발생한다. 도5에 나타낸 데이터 클럭 드라이버(210)는 신호(KCB)가 "로우"레벨로 천이할 때 "하이"레벨로 천이하고, 신호(KFB)가 "로우"레벨로 천이할 때 "로우"레벨로 천이하는 신호(KPATH)를 발생한다. 그리고, 신호(KFB)가 "하이"레벨이고, 신호(SDET)가 "하이"레벨로 천이할 때 "하이"레벨로 천이하고, 신호(KFB)가 "로우"레벨로 천이할 때 "로우"레벨로 천이하는 신호(DPATH)를 발생한다. 그리고, 또한, 도5에 나타낸 데이터 클럭 드라이버(210)는 신호(KPATH)가 "하이"레벨로 천이할 때 "하이"레벨로 천이하여 소정시간 지연 후에 "로우"레벨로 천이하는 포지티브 펄스(KDATA)를 발생한다. 도4에 나타낸 데이터 출력버퍼(230)는 신호(KDATA)에 응답하여 데이터 래치에 래치된 신호쌍을 신호쌍(DOU, DOD)으로 출력한다. 즉, 플로우_스루 방식에 의해서 데이터를 리드할 때에는 클럭신호(XK)의 상승엣지에 응답하여 신호쌍(DOU, DOD)을 발생한다.
즉, 종래의 반도체 메모리 장치의 플로우_스루 방식에 의한 데이터 리드 동작은 데이터 클럭(KDATA)이 인에이블시에 신호들(KPATH, DPATH, PFB)중 신호(DPATH)가 가장 늦게 인에이블된다. 이때, 신호(KDATA)의 발생은 신호(SDET)를 발생하고, 이 신호(SDET)의 발생에 응답하여 신호(DPATH)가 발생하고, 이 신호의 발생 후에 신호(KDATA)가 발생한다. 그래서, 신호(DL)에서 신호(KDATA)까지의 발생시간이 신호(DL)에서 신호(DLAT)의 발생시간보다 커지게 된다. 그래서, 도6a에 나타낸 바와 같이 시간(ΔTold)만큼의 속도 지연이 발생한다. 도6a에서, 시간(ΔTdob)은 데이터 출력버퍼의 데이터 전송 지연시간을 나타내는 것이다.
도6b는 도1에 나타낸 반도체 메모리 장치의 리드 방식이 레지스터_래치인 경우의 데이터 출력 방법을 설명하기 위한 타이밍도로서, 레지스터_래치 방식인 경우에는 "하이"레벨 구간이 "로우"레벨 구간에 비하여 긴 클럭신호(XK)가 인가된다.
레지스터_래치 방식의 경우에도 도6a에 나타낸 플로우_스루 방식인 경우의 신호들의 발생과 동일한 방법으로 신호들이 발생된다. 즉, 신호(DPATH)가 신호(KPATH)보다 먼저 인에이블되는 것이외에는 차이가 없다. 그래서, 늦게 발생하는 신호인 신호(KPATH)에 의해서 신호(KDATA)의 발생이 제어된다. 레지스터_래치 방식에 의해서 데이터를 리드할 때에는 클럭신호의 하강엣지에 응답하여 신호쌍(DOU, DOD)을 발생한다.
즉, 종래의 반도체 메모리 장치의 레지스터_래치 방식에 의한 데이터 리드 동작시에 신호(KDATA)의 발생은 신호(KCB)에 의해서 신호(KPATH)가 발생하고, 신호(KPATH)의 발생에 의해서 발생한다. 그리고, 신호(DLAT)의 발생은 신호(DL)의 발생에 의한다. 그래서, 도6b에 나타낸 바와 같이 시간(ΔTold)만큼의 속도 지연이 발생한다.
그런데, 종래의 반도체 메모리 장치의 데이터 리드 방법은 외부로 부터의 클럭신호를 변경함에 의해서 플로우_스루 방식과 레지스터_래치 방식의 데이터 리드 동작을 모두 수행하도록 구성한 경우에 데이터 리드 타이밍이 지연되게 된다는 문제점이 있었다.
도7은 본 발명의 반도체 메모리 장치의 데이터 클럭 드라이버의 실시예의 회로도로서, 인버터들(130, 138, 154, 158, 182, 184, 186, 188), PMOS트랜지스터들(132, 134, 144, 146, 160, 162, 172, 174), NMOS트랜지스터들(136, 148, 156, 164, 176), 인버터들((140, 142), (150, 152), (166, 168), (178, 180))로 구성된 래치로 구성되어 있다.
상기 구성의 동작을 설명하면 다음과 같다.
데이터 클럭(KDATA)의 인에이블은 신호(KCB)에 의해서 이루어지며, 디스에이블은 신호들(KPATH, DPATH, KDATA)이 각각 "하이"레벨인 경우에 "로우"레벨의 신호(PFB)와 "하이"레벨의 신호(KCB)에 의해서 이루어진다.
먼저, 클럭신호(XK)의 하강 천이에서 신호(KCB)가 "로우"레벨이 된다. 그러면, 인버터(138)의 출력신호는 "하이"레벨이 되어 NMOS트랜지스터(148)를 온한다. NMOS트랜지스터(148)가 온되면 인버터(154)의 출력신호(KDATA)가 "하이"레벨이 된다.
그리고, 신호(KCB)가 "로우"레벨이 되면 PMOS트랜지스터(134)가 온되고, 신호(KFB)가 "하이"레벨이 되면 PMOS트랜지스터(132)가 온되어 신호(KPATH)가 "하이"레벨이 된다.
그리고, 신호(SDET)가 "하이"레벨이면 PMOS트랜지스터(162)가 온되고 신호(KFB)가 "하이"레벨이면 PMOS트랜지스터(160)가 온되어 신호(DPATH)가 "하이"레벨이 된다.
그리고, 신호들(KPATH, DPATH)이 "하이"레벨인 경우에 NAND게이트(170)의 출력신호는 "로우"레벨이 되어 PMOS트랜지스터들(172, 174)을 온한다. 그래서, 신호(PFB)는 "로우"레벨이 된다. 이 "로우"레벨의 신호(PFB)에 의해서 PMOS트랜지스터(146)가 온되고, "하이"레벨의 신호(KCB)에 응답하여 PMOS트랜지스터(144)가 온되어 신호(KDATA)는 "로우"레벨로 천이한다.
도8a는 도7에 나타낸 데이터 출력버퍼를 도1에 사용하였을 경우의 반도체 메모리 장치의 리드 방식이 플로우_스루 방식인 경우의 데이터 출력 방법을 설명하기 위한 동작 타이밍도이다.
클럭신호(XK)가 인가되면, 이 신호를 이용하여 신호들(KFB, KCB)을 발생한다. 상술한 바와 같이, 신호들(KFB, KCB)은 각각 클럭신호(XK)의 상승엣지와 하강엣지를 검출하여 발생하는 네거티브 펄스신호이다. 도2에 나타낸 데이터 래치(220)는 데이터 라인쌍(DL, DLB)을 통하여 입력되는 데이터를 래치하여 래치된 신호쌍(DLAT, DLATB)을 발생한다. 도3에 나타낸 데이터 라인 리셋 신호 발생회로(200)는 데이터 라인쌍(DL, DLB)으로 전송되는 데이터중의 하나가 "로우"레벨의 신호이면 이 레벨을 검출하여 "하이"레벨로 천이하고 소정시간 후 "로우"레벨로 천이하는 포지티브 펄스 신호(SDET)를 발생한다.
도7에 나타낸 데이터 클럭 드라이버(210)는 상술한 바와 같이 신호(KFB)가 "하이"레벨이고, 신호(SDET)가 "하이"레벨로 천이할 때 "하이"레벨로 천이하고, 신호(KFB)가 "로우"레벨로 천이할 때 "로우"레벨로 천이한다. 그리고, 신호(KPATH)는 신호(KCB)가 "로우"레벨로 천이하고, 신호(KFB)가 "하이"레벨이면 신호(KPATH)가 "하이"레벨로 천이하고, 신호(KFB)가 "로우"레벨로 천이하고, 신호(KCB)가 "하이"레벨이면 신호(KPATH)가 "로우"레벨로 천이한다. 그리고, 신호(PFB)는 신호(DPATH)가 "하이"레벨로 천이할 때 "로우"레벨로 천이하고 데이터 클럭(KDATA)가 "로우"레벨로 천이할 때 "하이"레벨로 천이한다. 그래서, 데이터 래치에 래치된 신호쌍(DLAT, DLATB)은 데이터 클럭(KDATA)에 응답하여 출력신호쌍(DOU, DOD)을 출력한다.
그래서, 본 발명의 경우에 신호(KCB)에 응답하여 데이터 클럭(KDATA)이 발생하게 되어, 항상 데이터 래치 신호쌍의 발생 시점보다 먼저 인에이블된다. 따라서, 속도 지연 문제는 발생하지 않는다.
도8b는 도7에 나타낸 데이터 출력버퍼를 도1에 사용하였을 경우의 반도체 메모리 장치의 리드 방식이 레지스터_래치 방식인 경우의 데이터 출력 방법을 설명하기 위한 동작 타이밍도이다.
데이터 클럭(KDATA)의 인에이블은 신호(KCB)에 의해서 이루어지고, 디스에이블은 신호들(KPATH, DPATH, KDATA)이 각각 "하이"레벨인 경우에 신호(PFB)가 "로우"레벨, 신호(KCB)가 "하이"레벨로 되는 경우에 이루어진다. 즉, 플로우_스루 방식의 경우와 동작이 동일하다. 그러나, 신호(KDATA)가 "하이"레벨, 신호(DPATH)가 "하이"레벨로 되는 순서는 신호(KPATH)가 신호(DPATH)보다 늦으므로 신호(KPATH)에 의해 디스에이블 타이밍이 제한되는 차이가 있다.
즉, 본 발명에서는 데이터 클럭(KDATA)의 인에이블시점이 앞당겨짐으로써 ΔTold시간 만큼 빠른 동작을 수행할 수 있다. 따라서, 속도 지연 문제는 발생하지 않는다.
따라서, 본 발명의 반도체 메모리 장치의 데이터 출력회로는 플로우_스루 방식 및 레지스터_래치 방식에 의한 데이터 리드 동작시에 발생하는 속도 지연 문제를 제거할 수 있다.
도1은 종래의 반도체 메모리 장치의 데이터 출력 방법을 설명하기 위한 블록도이다.
도2는 도1에 나타낸 데이터 래치의 실시예의 회로도이다.
도3은 도1에 나타낸 데이터 라인 리셋 신호 발생회로의 실시예의 회로도이다.
도4는 도1에 나타낸 데이터 출력 버퍼의 실시예의 회로도이다.
도5는 도1에 나타낸 데이터 클럭 드라이버의 실시예의 회로도이다.
도6a는 종래의 반도체 메모리 장치의 리드 방식이 플로우_스루 방식인 경우의 데이터 출력 방법을 설명하기 위한 동작 타이밍도이다.
도6b는 종래의 반도체 메모리 장치의 리드 방식이 레지스터_래치 방식인 경우의 데이터 출력 방법을 설명하기 위한 동작 타이밍도이다.
도7은 본 발명의 반도체 메모리 장치의 데이터 클럭 드라이버의 실시예의 회로도이다.
도8a는 본 발명의 반도체 메모리 장치의 리드 방식이 플로우_스루 방식인 경우의 데이터 출력 방법을 설명하기 위한 동작 타이밍도이다.
도8b는 본 발명에 의한 반도체 메모리 장치의 리드 방식이 레지스터_래치 방식인 경우의 데이터 출력 방법을 설명하기 위한 동작 타이밍도이다.

Claims (9)

  1. 데이터 라인쌍으로부터의 데이터를 수신하여, 상기 데이터를 래치하기 위한 데이터 래치수단;
    상기 데이터가 제1상태인 경우에 데이터 라인 리셋신호를 발생하기 위한 데이터 라인 리셋 신호 발생수단;
    상기 데이터 라인 리셋신호와 클럭신호의 제2상태를 검출하여 발생하는 제1펄스신호와 상기 클럭신호의 제1상태를 검출하여 발생하는 제2펄스신호를 수신하고 상기 제2펄스신호에 응답하여 제2상태로 천이하는 데이터 클럭신호를 발생하기 위한 데이터 클럭 신호 발생수단; 및
    상기 데이터 클럭신호에 응답하여 상기 데이터 래치수단에 래치된 데이터를 출력하기 위한 데이터 출력버퍼를 구비한 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력회로.
  2. 제1항에 있어서, 상기 데이터 래치수단은
    상기 데이터 라인쌍의 데이터를 각각 반전하기 위한 제1, 2인버터;
    상기 제1인버터의 출력신호에 응답하여 상기 데이터 라인쌍의 데이터 중 반전 데이터 라인의 데이터를 반전하여 출력하기 위한 제1데이터 전송 수단;
    상기 제2인버터의 출력신호에 응답하여 상기 데이터 라인쌍의 데이터 중 데이터 라인의 데이터를 반전하여 출력하기 위한 제2데이터 전송수단; 및
    상기 제1 및 제2데이터 전송수단들의 출력 데이터를 래치하여 출력하기 위한 제1래치를 구비한 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력회로.
  3. 제1항에 있어서, 상기 데이터 라인 리셋 신호 발생수단은
    상기 데이터 라인쌍의 데이터를 비논리곱하기 위한 제1NAND게이트;
    제1상태의 상기 데이터 라인 리셋 신호에 응답하여 제2상태의 신호를 발생하고, 제2상태의 상기 제1NAND게이트의 출력신호에 응답하여 제1상태의 신호를 발생하는 인버팅 수단;
    상기 인버팅 수단의 출력신호를 래치하고 반전된 신호를 출력하는 제2래치;
    상기 제2래치의 출력신호에 응답하여 상기 데이터 라인 리셋신호를 제1상태로 하기 위한 풀다운 수단; 및
    제2상태의 상기 래치의 출력신호에 응답하여 상기 데이터 라인 리셋신호를 제1상태로 하고, 제1상태의 상기 래치의 출력신호에 응답하여 인에이블되고 제1상태의 상기 데이터 및 반전 데이터에 응답하여 상기 데이터 라인 리셋신호를 제2상태로 하기 위한 데이터 라인 리셋 신호 발생부를 구비한 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력회로.
  4. 제1항에 있어서, 상기 데이터 출력 버퍼는
    상기 데이터 클럭에 응답하여 제2상태의 래치된 데이터를 반전하여 출력하고, 상기 데이터 클럭의 반전 신호에 응답하여 제1상태의 래치된 데이터를 반전하여 출력하기 위한 제3데이터 전송수단;
    상기 데이터 클럭에 응답하여 제2상태의 래치된 반전 데이터를 반전하여 출력하고, 상기 데이터 클럭의 반전 신호에 응답하여 제1상태의 래치된 반전 데이터를 반전하여 출력하기 위한 제4데이터 전송수단; 및
    상기 제3 및 4데이터 전송수단들의 출력신호를 래치하고 반전하여 출력하기 위한 제3래치를 구비한 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력회로.
  5. 제1항에 있어서, 상기 데이터 클럭 신호 발생수단은
    제1상태의 상기 제1펄스신호에 응답하여 제1상태로 천이하고, 제1상태의 상기 제2펄스신호 및 제2상태의 상기 제1펄스신호에 응답하여 제2상태로 천이하는 제1신호를 발생하기 위한 제1신호 발생수단;
    제1상태의 상기 제1펄스신호에 응답하여 제1상태로 천이하고, 제2상태의 상기 데이터 라인 리셋신호 및 제2상태의 상기 제1펄스신호에 응답하여 제2상태로 천이하는 제2신호를 발생하기 위한 제2신호 발생수단;
    제2상태의 상기 데이터 클럭신호 또는 제1상태의 상기 제1신호 및 상기 제2신호를 비논리곱한 신호에 응답하여 제1상태로 천이하며 제1상태의 상기 데이터 클럭신호 또는 상기 비논리곱한 신호의 제2상태에 응답하여 제2상태로 천이하는 제3신호를 발생하고, 상기 제3신호의 반전된 신호에 응답하여 상기 데이터 클럭신호를 제1상태로 하기 위한 궤환수단; 및
    제1상태의 상기 제3신호 및 제2상태의 상기 제2펄스신호에 응답하여 제1상태로 천이하고, 제1상태의 상기 제2펄스신호에 응답하여 제2상태로 천이하는 상기 데이터 클럭신호를 발생하기 위한 데이터 클럭신호 발생부를 구비한 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력회로.
  6. 제5항에 있어서, 상기 제1신호 발생수단은
    상기 제1펄스신호(KFB)를 반전하기 위한 제3인버터(130);
    전원전압이 인가되는 소스와 상기 제3인버터(130)의 출력신호가 인가되는 게이트를 가진 제1PMOS트랜지스터(132);
    상기 제1PMOS트랜지스터(132)의 드레인에 연결된 소스와 상기 제2펄스신호(KCB)가 인가되는 게이트를 가진 제2PMOS트랜지스터(134);
    상기 제3인버터(130)의 출력신호가 인가되는 게이트와 상기 제2PMOS트랜지스터(134)의 드레인에 연결된 드레인과 접지전압에 연결된 소스를 가진 제1NMOS트랜지스터(136); 및
    상기 제1NMOS트랜지스터(136)의 드레인으로 부터의 제3신호(KPATH)를 래치하기 위한 제4래치를 구비한 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력회로.
  7. 제6항에 있어서, 상기 제2신호 발생수단은
    전원전압이 인가되는 소스와 상기 제3인버터(130)의 출력신호가 인가되는 게이트를 가진 제3PMOS트랜지스터(160);
    상기 데이터 라인 리셋신호(SDET)를 반전하기 위한 제4인버터(158);
    상기 제3PMOS트랜지스터(160)의 드레인에 연결된 소스와 상기 제4인버터(158)의 출력신호가 인가되는 게이트를 가진 제4PMOS트랜지스터(162);
    상기 제3인버터(130)의 출력신호가 인가되는 게이트와 상기 제4PMOS트랜지스터(162)의 드레인에 연결된 드레인과 접지전압에 연결된 소스를 가진 제2NMOS트랜지스터(164); 및
    상기 제2NMOS트랜지스터(164)의 드레인으로 부터의 제4신호(DPATH)를 래치하기 위한 제5래치를 구비한 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력회로.
  8. 제7항에 있어서, 상기 궤환수단은
    상기 제3 및 4신호(KPATH, DPATH)를 비논리곱하기 위한 제2NAND게이트(170);
    상기 데이터 클럭신호(KDATA)를 지연하고 버퍼하기 위한 지연 및 반전 수단(184, 186, 188);
    상기 제2NAND게이트(170)의 출력신호 및 상기 지연 및 반전수단(184, 186, 188)의 출력신호가 인가되는 게이트와 전원전압이 인가되는 소스를 가진 제5PMOS트랜지스터(172);
    상기 제2NAND게이트(170)의 출력신호 및 상기 지연 및 반전수단의 출력신호(184, 186, 188)가 인가되는 게이트와 상기 제5PMOS트랜지스터(172)의 드레인에 연결된 소스를 가진 제6PMOS트랜지스터(174);
    상기 제2NAND게이트(170)의 출력신호 및 상기 지연 및 반전수단의 출력신호(184, 186, 188)가 인가되는 게이트와 상기 제6PMOS트랜지스터(174)의 드레인에 연결된 드레인과 접지전압에 연결된 소스를 가진 제3NMOS트랜지스터(176);
    상기 제3NMOS트랜지스터(176)의 드레인으로 부터의 신호를 래치하고 반전하여 제5신호(PFB)를 발생하기 위한 제6래치;
    상기 제5신호(PFB)를 반전하기 위한 제5인버터; 및
    상기 제5인버터의 출력신호에 응답하여 상기 데이터 클럭신호(KDATA)를 제1상태로 하기 위한 제4NMOS트랜지스터(156)를 구비한 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력회로.
  9. 제8항에 있어서, 상기 데이터 클럭신호 발생부는
    상기 제2네거티브 펄스신호(KCB)를 반전하기 위한 제6인버터(138);
    상기 제6인버터(138)의 출력신호가 인가되는 게이트와 전원전압이 인가되는 소스를 가진 제7PMOS트랜지스터(144);
    상기 제5신호가 인가되는 게이트와 상기 제7PMOS트랜지스터(146)의 드레인에 연결된 소스를 가진 제8PMOS트랜지스터(146);
    상기 제6인버터(138)의 출력신호가 인가되는 게이트와 상기 제8PMOS트랜지스터(146)의 드레인에 연결된 드레인과 접지전압에 연결된 소스를 가진 제5NMOS트랜지스터(148);
    상기 제5NMOS트랜지스터(148)의 드레인으로 부터의 신호를 래치하기 위한 제7래치; 및
    상기 제5NMOS트랜지스터(148)의 드레인으로 부터의 신호를 반전하여 상기 데이터 클럭신호(KDATA)를 발생하는 제7인버터(154)를 구비한 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력회로.
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