KR100366137B1

KR100366137B1 - 내부클럭신호발생방법및장치

Info

Publication number: KR100366137B1
Application number: KR1019950040001A
Authority: KR
Inventors: 프래딥배너지; 패트릭티.추앙; 에툴브이.기아
Original assignee: 소니 일렉트로닉스 인코포레이티드
Priority date: 1994-11-04
Filing date: 1995-11-03
Publication date: 2003-04-11
Also published as: JP3563842B2; US5617563A; JPH08213885A; KR960018829A

Abstract

시스템 클럭으로부터 신호를 발생시키는 내부 클럭이 제공된다. 상기 내부 클럭에 의해 발생된 신호는 상기 시스템 클럭에 무관한 듀티 사이클을 갖는다. 상기 내부 클럭은 메모리로의 기입 동작에 필요한 기판에 대응하는 소정의 듀티 사이클을 제공하도록 동조될 수 있다. 상기 내부 클럭은 시스템 클럭보다 크거나 작은 듀티 사이클을 제공할 수 있다. 상기 내부 클럭에 의해 발생된 신호는 상기 시스템 클럭에 의해 발생된 신호와 동일한 주기를 가져, 시스템 동작의 동기화를 유지시킨다.

Description

내부 클럭 신호 발생 방법 및 장치

발명의 배경

1. 발명의 분야

본 발명은 디지탈 클럭 신호 발생에 관한 것으로, 특히 시스템 클럭 신호에 기초한 클럭 신호의 발생에 관한 것인데, 여기서, 발생된 클럭 신호의 듀티 사이클(duty cycle)은 시스템 클럭 신호에 동조될 수 있거나 무관하다.

2. 기술 배경

대부분의 컴퓨터를 구비한 많은 디지탈 시스템들은 다양한 시스템 동작을 동기화시키기 위해 시스템 클럭을 사용한다. 통상, 디지탈 시스템들은 수정(크리스탈)으로 구현된 발진기 회로로 시스템 클럭 신호를 발생시킨다. 이 시스템 클럭 신호는 일반적으로 구형파 펄스 트레인으로, 이 파의 진폭은 디지탈 시스템의 하이 상태와 로우 상태 사이의 전압차에 해당한다. 상기 클럭 신호는 클럭 신호가 최대값, 즉 시스템의 하이 상태에 해당하는 전압에 있을 때의 클럭 주기의 일부분 동안 동작을 행하는 다양한 회로내로 입력된다. 클럭의 듀티 사이클은 전체 클럭 주기에 대해, 신호가 최소값에 있는 동안의 시간량에 해당하는 펄스폭의 비로 정의된다.

서브 시스템으로 불릴 수 있는 어떤 시스템 동작은 시스템 클럭에 의해 제공된 듀티 사이클과는 다른 듀티 사이클을 필요로 할 수 있다. 메모리에 대한 판독기입은 시스템 동작의 예로서 다른 동작들보다 긴 듀티 사이클을 요한다. 하지만 시스템 동기화를 위해, 시스템 클럭에 기초하여 길거나 짧은 듀티 사이클을 요하는 동작을 포함한 모든 시스템의 동작을 실행시키는 것이 바람직하다. 다시 말해, 각 시스템 동작은 동일한 클럭 주기에서 행해져야 한다.

상기 시스템 클럭에 의해 제공되는 듀티 사이클과 다른 듀티 사이클을 요하는 각 서브 시스템에 대해 다른 발진기 회로를 사용하는 것은 효율적이지 못하다. 첫째, 전술한 바와 같이, 상기 시스템은 동기 되어져야 한다. 비록 어떤 동작들이 길거나 짧은 듀티 사이클을 필요로 한다할지라도 상기 시스템은 하나의 클럭 사이클이 경과한 후 각 시스템이 동작을 실행하도록 상기 다양한 동작들의 개시를 동기시켜야 한다. 다양한 발진기 회로를 사용하면 상기 시스템의 동기를 어긋나게 할 수 있는데 그 이유는 상기 다양한 발진기들의 주기가 시간상으로 일치하지 않을 수 있기 때문이다. 또한, 부가적인 발진기의 사용은 시스템의 코스트를 증가시킬 수 있다.

본 발명은 시스템 클럭에 의해 제공된 듀티 사이클과는 다른 길거나 짧은 듀티 사이클의 동일 주기를 갖는 클럭 신호를 발생시키는 방법 및 장치를 제공하므로써 종래 시스템의 한계를 극복한다. 또한, 하기에서 상세히 설명되는 바와 같이, 본 발명의 방법 및 장치는 시스템의 듀티 사이클을 원하는 값으로 정확히 확장시키거나 축소시킬 수 있다.

발명의 개요

본 발명의 내부 클럭 발생기는 시스템 클럭의 듀티 사이클을 원하는 퍼센티지(percentage)로 정확히 확장시키거나 또는 축소시킬 수 있다. 양호한 실시예에 있어서, 상시 시스템 클럭에 의해 발생된 신호의 상승 엣지는 플립플롭 회로의 상태를 로우 상태에서 하이 상태로 변화시킨다. 플립플롭 회로의 출력은 내부 클럭의 출력이다. 상기 플립플롭은 시스템 클럭에 의해 제공된 신호의 하강 엣지에 상관없이 소정의 시간동안 하이 상태로 유지된다. 상기 플립플롭회로는 지연 회로로부터 신호를 교대로 수신하는 동기화 회로로부터 타임아웃(timeout) 신호를 수신하므로써 소정 시간에 하이 상태에서 로우 상태로 변화된다. 상기 지연 회로는 소정의 듀티 사이클에 상응하는 기간동안 시스템 클럭 신호를 지연시킨다. 상기 지연 기간의 기한 시점에서, 상기 지연 회로는 상기 지연된 시스템 클럭 신호를 상기 동기화 회로에 제공하며, 상기 동기화 회로는 상기 지연된 시스템 클럭 신호의 상승 엣지를 감지하고 상기 플립플롭 회로에 타임 아웃 신호를 제공하여, 상기 내부 클럭을 하이 상태에서 로우 상태로 변화시킨다. 상기 시스템 클럭 신호가 로우 상태에서 하이 상태로 변화할 때마다 사이클이 반복된다. 상기 듀티 사이클을 줄이기 위해, 상기 플립플롭 회로의 출력은 반전될 수 있다.

발명의 상술

본 발명은 동조가능한 클럭에 무관한 듀티 사이클을 제공하기 위한 방법 및 장치를 개시하고 있다. 본 발명이 비록 특정 회로, 블럭도, 및 신호등을 참조하여 기술되었다 할지라도, 본 발명을 충분히 이해시키기 위해 상세한 구성이 간략히 개시되고 있음을 본 기술분야의 통상의 전문가는 이해할 것이다. 따라서, 본 기술분야의 숙련가는 특정의 상세 구성이 없이도 본 발명을 실시할 수 있음이 명백하다.다시 말해서, 본 발명을 불필요하게 애매모호하게 하지 않도록 공지된 회로들은 블럭도 형태로 도시된다.

제 1 도는 범용 컴퓨터, 디지탈 신호 프로세서 또는 임의의 다른 디지탈 장치를 구비하는 디지탈 시스템(9)의 블럭도이다. 제 1 도에 도시된 바와 같이, 상기 디지탈 시스템(9)은 시스템 클럭(11)과 디지탈 서브 시스템(13, 15 및 10)을 구비한다. 상기 디지탈 서브 시스템(13, 15 및 10)은 다양한 디지탈 동작을 나타내고 있다. 일예로서, 만약 상기 디지탈 시스템(9)이 범용 컴퓨터라면, 상기 디지털 서브 시스템(10)은 산술 논리 장치를 구비하는 반면 상기 디지탈 서브 시스템(15)은 서브 시스템(15)은 직접 메모리 접근 장치(DMA)를 구비하며 디지탈 서브 시스템(13)은 시프트 레지스터 메모리를 구비하고 있다. 상기 서브 시스템은 라인(16 과 18) 상에서 접속된다.

제 1 도에 도시된 바와 같이, 상기 시스템 클럭(11)은 서브 시스템(13, 15 및 10)에 의해 실행되는 다양한 동작을 동기화시킨다. 상기 서브 시스템(13, 15 및 10)의 동기화는 많은 디지탈 장치에서 중요하다. 가령, 상기 디지탈 서브 시스템(15)이 서브 시스템(13)에 의해 발생된 데이타를 메모리에 기입하는 서브 시스템을 구비한다면, 상기 서브 시스템은 동작을 순차적으로 행해야만 한다. 디지탈 서브 시스템(15)은 디지탈 서브 시스템(13)이 동작을 실행한 기간후에 동작을 행해야 하는 반면, 디지탈 서브 시스템(13)은 디지탈 서브 시스템(15)이 자신의 이전의 동작을 완료한 후에만 연이은 동작을 행해야 한다. 따라서, 본 실시예에서, 상기 서브 시스템(13 과 15)은 시스템 클럭(11)의 주기와 동일한 주기내에서 각각의 동작을 행하고 종료해야 한다. 통상, 서브 시스템(13, 15 및 10)은 시스템 클럭(11)에 의해 제공된 클럭 주기를 사용해야 한다.

상기 디지탈 서브 시스템(13, 15 및 10)은 제 1 도에 도시된 바와 같이, 시스템 클럭(11)에 의해 제공된 듀티 사이클과는 다른 듀티 사이클을 필요로 한다. 가령, 디지탈 서브 시스템(15)이 직접 메모리 접근 장치(DMA)를 구비한다면, 메모리에 대한 판독 또는 기입을 위해 시스템 클럭(11)에 의해 제공된 듀티 사이클보다 큰 듀티 사이클을 필요로 할 수 있다.

제 3 도는 동일한 주기이지만 듀티 사이클이 변화하는 클럭 신호를 도시하고 있다. 도 3에 도시된 바와 같이, 펄스 트레인(50)은 시스템 클럭(11)에 의해 제공된 신호를 도시하는 반면 펄스 트레인(52)은 시스템 클럭(11) 보다 큰 듀티 사이클을 필요로 하는 서브 시스템(13)에 제공된 신호를 도시하며, 펄스 트레인(54)은 시스템 클럭(11)보다 작은 듀티 사이클을 필요로 하는 서브 시스템(15)에 제공된 펄스 트레인을 도시하고 있다. 제 3 도에 도시된 바와 같이, 펄스 트레인(52 및 54)은 각각 시스템 클럭(11)의 펄스 트레인(50) 보다 크고 작은 듀티 사이클을 가진다. 그러나, 세 펄스 트레인(50, 52 및 54) 모두는 동일한 주기를 가지며, 각 서브 시스템은 각 주기내의 듀티 사이클동안 동작을 완료한다. 따라서, 상기 서브 시스템들이 그들의 각 동작을 실행하기 위해 변화하는 듀티 사이클을 필요로 하고 있다 할지라도 상기 시스템은 동기화된채로 유지된다.

본 발명은 각 서브 시스템용의 적절한 듀티 신호를 갖는 클럭 신호를 상기 디지탈 서브 시스템(13 과 15)에 제공한다. 제 1 도에 도시된 바와 같이, 본 발명의 내부 클럭 발생기는 서브 시스템(13 과 15) 사이에 각각 삽입된 블럭(12 와 14)으로 도시된다. 서브 시스템(10)은 시스템 클럭(11)에 의해 제공된 듀티 사이클과 동일한 듀티 사이클을 필요로 하며, 따라서 상기 시스템 클럭(11)의 신호가 직접 제공된다. 내부 클럭 발생기(12)는 서브 시스템(13)과 시스템 클럭(11)에 접속되며, 서브 시스템(13)에, 디지탈 서브 시스템(13)이 필요로 하는 듀티 사이클을 갖는 라인(20)상의 클럭 신호를 제공한다. 유사하게, 내부 클럭 발생기(14)는 서브 시스템(15)과 시스템 클럭(11)에 접속되며, 서브 시스템(15)이 필요로 하는 듀티 사이클을 갖는 라인(22)상의 클럭 신호를 서브 시스템(15)에 제공한다. 내부 클럭 발생기(12 와 14)가 상기 시스템 클럭(11)과 동일한 전체 주기를 갖는 클럭 신호를 서브 시스템(15 와 10)에 제공하기 때문에 상기 디지탈 시스템(9)은 동기화된 채로 유지된다.

제 2 도는 내부 클럭 발생기(12)의 블럭도이다. 제 2 도에 도시된 바와 같이, 상기 내부 클럭 발생기(12)는 TTL 변환기(26), 클럭 초기화 펄스 발생기(28), 지연 회로(32), 및 동기화 회로(33)에 접속된 제 2 클럭 발생기(24)를 구비한다. 내부 클럭 발생기(12)는 라인(34)상의 시스템 클럭(11)으로부터 신호를 수신하며, 라인(20)상의 내부 클럭 신호를 서브 시스템(13)에 제공한다.

여러 디지탈 시스템에 있어서, 시스템 클럭(11)은 트랜지스터-트랜지스터 논리(TTL) 회로와 양립되는 신호를 발생시킨다. 양호한 실시예에서, 본 발명의 시스템은 시스템 클럭(11)에 의해 제공된 신호를 메탈 옥사이드 반도체(MOS) 기술에 양립되는 내부 클럭 신호로 변환시킨다. 따라서, 상기 내부 클럭 발생기(12)는 라인(34)상에 제공된 TTL 양립 신호를 MOS 양립 신호로 변환시켜야 한다. 제 2 도에 도시된 바와 같이, TTL 변환기(26)는 라인(34)상의 시스템 클럭 신호를 수신하며 라인(36)상의 제 2 클럭 발생기(24)에 MOS 양립 신호를 제공한다.

제 2 도를 다시 참조하면, 내부 클럭 발생기(12)는 시스템 클럭(11)에 의해 제공된 듀티 사이클과는 다른 듀티 사이클이지만 동일한 주기를 갖는 펄스 트레인을 발생시킨다. 내부 클럭 발생기(12)는 시스템 클럭(11)이 로우 상태에서 하이 상태로 변화할 때 로우 상태에서 하이 상태로 변화하므로써 시스템 클럭(11)과 동일한 주기로 유지된다. 본 명세서에 사용된 바와 같이, "하이 전압 레벨"의 "하이 상태" 용어는 "1"을 나타내는 2 진 시스템의 전압에 해당하며, 반면 "로우 상태" 용어는 "0"를 나타내는 2 진 시스템의 전압에 해당한다. 다양한 시스템들은 다양한 전압을 사용하며, 본 기술분야의 숙련가가 용이하게 이해할 수 있는 바와 같이, 본 발명은 "1"과 "0" 값 용으로 임의의 전압을 사용하는 시스템들과 결합하여 사용될 수 있다.

제 3 도에 도시된 바와 같이, 내부 클럭 발생기(12)에 의해 서브 시스템(13)에 제공되는 펄스 트레인(52)은 시스템 클럭(11)에 의해 제공된 펄스 트레인(50)이 로우 상태에서 하이 상태로 변화할 때 로우 상태에서 하이 상태로 변화된다. 그러나, 제 3 도에 도시된 바와 같이 내부 클럭 발생기(12)에 의해 제공된 신호는 시스템 클럭(11)에 의해 제공된 신호(50)가 하이 상태에서 로우 상태로 변화할 때 하이 상태에서 로우 상태로 변화하지 않는다. 시스템 클럭(11)의 하강 엣지를 무시하고 상승 엣지상에서 새로운 사이클을 시작하므로써 상기 내부 클럭 발생기(12)는 시스템 클럭(11)과는 다른 듀티 사이클이지만 동일한 주기를 갖는 클럭 신호를 발생시킨다.

상기 내부 클럭 발생기(12)는 제 3 도에 도시된 바와 같이, 시스템 클럭(11)에 의해 제공된 신호의 상승 엣지를 감지하자마자 로우 상태에서 하이 상태로 변화시키지만 사전 선택된 지연이 경과할때 까지는 다시 로우 상태로 변화시키지 않으므로써 펄스 트레인(52)에 무관한 듀티 사이클을 발생시킨다. 제 2 도를 다시한번 참조하면, 제 2 클럭 발생기(24)는 시스템 클럭(11)에 의해 제공된 신호의 상승 엣지를 감지하자마자 하이 상태로 스위칭하며, 서브 시스템(13)에 라인(20)상의 대응 하이 신호를 제공한다. 라인(20)상에 제공된 신호는 제 2 클럭 발생기(24)가 동기화 회로(33)로부터 라인(60)상의 타임아웃 신호를 수신할때 까지는 하이로 유지된다. 동기화 회로(33)로부터 상기 타임 아웃 신호를 수신하자마자, 제 2 클럭 발생기(24)는 시스템 클럭(11)에 의해 제공된 신호가 새로운 클럭 주기의 개시 시점에서 로우 상태에서 하이 상태로 스위칭할때 까지는 라인(20)상의 서브 시스템(13)에 로우 신호를 제공한다.

따라서, 시스템 클럭(11)에 의해 제공된 신호의 상승과 동기화 회로(33)에 의해 제공된 타임아웃 신호의 상승 사이의 구간은 내부 클럭 발생기(12)의 듀티 사이클에 대응한다. 상기 타임아웃 신호는 상기 동기화 회로(33)에 의해 발생되며, 상기 동기화 회로(33)는 상기 시스템 클럭(11)에 의해 지연 회로(32)로부터 제공된 신호의 지연된 버전을 수신한다. 상기 지연 회로(32)는 라인(62)상의 MOS 변환된 시스템 클럭 신호를 수신한다. 지연 회로(32)에 의해 제공된 지연 기간은 나중에상세히 설명되는 바와 같이 서브 시스템(13)에 의해 요구되는 듀티 사이클을 위해 쉽게 동조될 수 있다. 상기 지연 기간후, 지연 회로(32)는 상승 엣지를 갖는 신호를, 제 2 클럭 발생기(24)에 타임아웃 신호를 제공하는 동기화 회로(33)에 제공하여 전술된 바와 같이 라인(20)상의 신호를 하이 상태에서 로우 상태로 변화시킨다.

다시 제 2 도를 참조하면, 상기 내부 클럭 발생기(12)는 라인(20)을 통해 서브 시스템(13)에 제공된 신호를 로우 상태에서 하이 상태로 급격히 변화시키기 위해 클럭 초기화 펄스 발생기(28)를 사용한다. 전술된 바와 같이, 제 2 클럭 발생기(24)는 라인(34)을 통해 시스템 클럭(11)에 의해 제공된 신호의 상승 엣지를 감지하자마자 라인(20)상에 하이 신호를 제공한다. 클럭 초기화 펄스 발생기(28)는 제 2 클럭 발생기(20)용으로 요구되는 시간을 감소시켜 로우 상태에서 하이 상태로 변화하는 신호를 제공한다. 클럭 초기화 펄스 발생기(28)는 상기 시스템 클럭(11)에 의해 제공된 신호의 버젼을 수신하여 라인(70)을 통해 제 2 클럭 발생기(24)에 프리세트 신호를 제공한다. 상기 프리세트 신호로 인해 상기 제 2 클럭 발생기(24)는 라인(20) 상에 하이 신호를 제공한다. 클럭 초기화 펄스 발생기(28)를 구비한 회로는 하기에서 상세히 설명된다.

듀티 사이클을 줄이기 위해 상기 제 2 클럭 발생기(24)는 라인(20)상에 제공된 신호를 반전시킨다. 제 3 도를 참조하면, 펄스 트레인(52)은 시스템 클럭(11)에 제공된 펄스 트레인(50)의 상승 엣지를 감지하자마자 하이 신호를 제공하고 제 2 도에 도시된 바와 같은 동기화 회로(33)로부터 타임아웃 신호를 수신하자마자 하이 상태에서 로우 상태로 스위칭하므로써 발생된 펄스 트레인에 대응한다. 제 3 도를참조하면 펄스 트레인(54)은 펄스 트레인(52)의 반전된 버젼을 나타낸다. 따라서, 서브 시스템이 시스템 클럭(11)에 의해 제공된 신호의 듀티 사이클 보다 작은 듀티 사이클을 필요로 한다면, 신호(52)는 전술된 바와 같이 발생되며 제 3 도에 도시된 신호(52)의 반전 신호는 신호(54)로서 서브 시스템에 제공된다. 만약 서브 시스템이 신호(52 와 54)와 같은 상보형 신호들을 필요로 한다면, 동일한 내부 클럭 발생기는 두 분리된 라인을 통해 서브 시스템에 제공되는 두 신호를 발생시킬 수 있다.

제 4 도에 도시된 양호한 실시예에서 내부 클럭 발생기(12)를 구현하기 위해 내부 클럭 발생기(12)는 MOS 게이트를 구비한다. 본 기술분야의 숙련가가 용이하게 인식할 수 있는 바와 같이 다른 디지탈 기술이 내부 클럭 발생기(12)를 실현하기 위해 사용될 수 있다.

제 4 도는 제 2 클럭 발생기(24)의 회로 구현을 도시한다. 상기 시스템 클럭(11)에 의해 제공된 신호가 로우 상태에서 하이 상태로 변화하기 전에, 라인(60)상의 타임아웃 신호는 로우이며 NAND 게이트(76)의 출력도 또한 하이이다. 따라서 인버터(82)의 출력은 인버터(84)의 출력이 하이인 동안 로우이다. 라인(60)이 로우이기 때문에 라인(88)상의 NAND 게이트(72)의 출력은 하이이다. 시스템 클럭(11)의 라인(36) 상에 로우 값을 제공하는 동안, 인버터(92)는 라인(36)상의 로우 값을 반전시키고 NAND 게이트(70)의 한 입력에 라인(86)상의 하이값을 제공한다. 따라서 NAND 게이트(70)에 대한 모든 입력이 하이이기 때문에, NAND 게이트(70 과 72)를 포함하며, 트리거 회로로서 알려진 플립플롭은 라인(90)상에 로우 출력을 제공한다.

상기 시스템 클럭(11)으로부터 TTL 변환된 펄스 트레인은 제 4 도에 도시된 바와 같이 라인(36)을 통해 인버터(92)에 제공된다. 펄스 트레인은 또한 클럭 초기화 펄스 발생기(28)에 제공된다. 풀업 트랜지스터(74)는 제 4 도에 도시된 바와 같이 클럭 초기화 펄스 발생기(28)로부터 프리세트 신호를 수신한다. 제 4 도를 참조하면, 상기 시스템 클럭(11)에 의해 제공된 펄스의 상승 엣지로 인해, 클럭 초기화 펄스 발생기(28)는 라인(90)상에 "하이" 전압 레벨을 재빨리 제공하는 p 형 풀업 트랜지스터(74)에 로우값을 갖는 신호를 제공한다. 제 2 도를 간단히 참조하면, 하기에서 상술되는 바와 같이 시스템 클럭(11)의 상승 엣지를 감지하자마자, 클럭 초기화 펄스 발생기(28)는 동기화 회로(33)에, 라인(60)상의 신호를 하이 상태로 변화시키는 프리세트 신호를 제공한다. 제 4 도를 참조하면, 라인(60 및 90)이 하이 전압 레벨에 있기 때문에 NAND 게이트(76)의 출력은 로우로 구동되며, 따라서 인버터(82)의 출력은 로우에서 하이로 변화한다. 인버터(82)는 서브 시스템(13)에 내부 클럭 신호를 제공한다.

인버터(82)는 상기 동기화 회로(33)가 라인(60)상에 타임아웃 신호를 제공할 때까지 하이 상태로 유지된다. NAND 게이트(76)의 출력은 로우로 유지되며 인버터(82)의 출력은 라인(36)상에 제공된 신호가 하이 상태에서 로우 상태로 변화한 후에도 하이로 유지된다. 다시 말해서, 상기 내부 클럭은 상기 시스템 클럭(11)이 그 출력을 하이 상태에서 로우 상태로 변화시킨 후에 하이 상태를 제공한다. 라인(36)상의 신호가 하이 상태에서 로우 상태로 변화할 때 인버터(92)는 NAND 게이트(70)에 하이 상태를 제공한다. 라인(88)이 로우 상태에 있기 때문에, NAND 게이트(70)의 출력은 하이로 유지되며 NAND 게이트(76)의 출력은 따라서 로우로 유지된다. 인버터(82)의 출력은 따라서 하이이다.

NAND 게이트(76)의 출력은 동기화 회로(33)가 라인(60) 상에 타임아웃 신호를 제공할때 까지는 변화하지 않는다. 상기 듀티 사이클용으로 요구되는 기간이 경과한 후, 상기 동기화 회로(33)는 라인(60)상의 전압을 하이 상태에서 로우 상태로 변화시키는 타임아웃 신호를 제공한다. 이러한 타임아웃 신호로 인해 NAND 게이트(76)의 출력은 하이상태로 변화되며, 결과적으로 인버터(82)의 출력은 로우 상태로 변화한다. 라인(60)상의 로우 상태로 인해, NAND 게이트(72)의 출력은 하이 상태로 변화된다. 이때, NAND 게이트(70)의 모든 입력은 하이이며 따라서 NAVD 게이트(70)의 출력은 로우로 된다. 상기 시스템은 라인(36)상에 제공된 신호가 로우 상태에서 하이 상태로 변화할때 시스템 클럭(11)의 다음 주기의 개시점까지 상기 상태를 유지한다. 이러한 방식으로, 내부 클럭 발생기(12)는 시스템 클럭(11) 보다 더 큰 듀티 사이클을 가지며 동일한 주기를 갖는 신호를 제공한다. 만약 더 작은 듀티 사이클이 필요해지면, 제 4 도에 도시된 바와 같은 인버터(84)에 의해 제공되는 NAND 게이트(82)의 반전 신호는 내부 클럭 발생기(12)의 출력 신호로서 사용될 수 있다.

라인(60)상의 타임아웃 신호가 발생되면, 동기화 회로(33)는 소정의 지연이 경과한 후 라인(60)상의 타임아웃 신호를 하이 상태에서 로우 상태로 변화시킨다. 제 2 도에 도시된 바와 같이, 지연 회로(32)는 라인(35)상의 신호를 동기화 회로(33)에 제공한다. 제 5 도는 라인(35)상의 지연된 클럭 신호를 수신하여라인(60)상의 타임아웃 신호를 하이 상태에서 로우 상태로 변화시키는 동기화 회로(33)를 도시하고 있다.

상기 동기화 회로(33)가 지연된 클럭 신호를 수신하기 전에, 라인(60)상의 타임아웃 신호는 하이 상태에 있다. 상기 지연된 클럭 신호가 라인(35)상에 제공되기 전에, 라인(35)은 인버터(102)의 출력을 하이 상태로, 인버터(104)의 출력을 로우 상태로 만드는 로우 상태에 있다. 트랜지스터(108, 110, 113, 114 및 115)는 3 상태 회로를 구비한다. p 형(108) 및 n 형 트랜지스터(110)의 게이트들은 라인(112)을 통해 인버터(104)의 출력에 접속되며 따라서 로우 상태에 있다. 클럭 초기화 펄스 발생기(28)에 의해 p 형 트랜지스터(113 과 115) 및 n 형 트랜지스터(114)의 게이트들에 제공된 프리세트 신호의 반전 신호는 동기화 회로(33)가 라인(35)상의 지연된 클럭 신호를 수신하기 전에 하이 상태에 있다. 인버터(116 과 118)를 구비한 래치와 결합한 트랜지스터(113, 115 및 114)의 게이트에서의 하이 값으로 인해 라인(60)상의 타임아웃 신호는 하이 상태로 유지된다.

라인(35)상의 지연된 클럭 신호의 상승 엣지를 감지하자마자, 인버터(104)의 출력은 로우 상태에서 하이 상태로 변화하며 따라서 라인(112)은 하이 상태에 있다. p 형 트랜지스터(103)는 라인(35)을 하이 상태로 만든다. 라인(112)상의 중간 신호의 하이 상태는 트랜지스터(108 과 110)의 게이트에 제공되며, 상기 트랜지스터(108 과 110)로 인해 라인(60)상의 타임아웃 신호는 로우로 되며 인버터(116 과 118)는 라인(60)상의 값을 래치시킨다. 시스템 클럭(11)의 다음 주기 동안 동기화 회로(33)를 재초기화 하기 위해, 트랜지스터(108 및 110)의 게이트들은 로우 값으로 리셋되어져야 한다. 동기화 회로(33)를 리셋하기 위해, 내부 클럭 신호는 라인(20)을 통해 인버터(100)에 제공된다. 상기 내부 클럭이 하이 상태에서 로우 상태로 변화할 때, 인버터(100)의 출력은 n 형 트랜지스터(120)의 게이트를 턴온시키는 하이로 된다. 게이트(120)에서의 하이 상태로 인해, 라인(35)은 로우 상태로 변화하며, 다음에 상기 로우 상태로 인해 라인(112)은 하이 상태에서 로우 상태로 변화된다. 따라서, 트랜지스터(108 과 110)의 게이트에는 로우 상태가 제공되며, 상기 동기화 회로가 시스템 클럭(11)에 의해 제공된 그 다음 지연된 상승 엣지를 수신할때 까지는 하이로 변화되지 않는다.

제 5 도에 도시된 바와 같이, 라인(60)상의 타임아웃 신호는 클럭 초기화 펄스 발생기(28)가 시스템 클럭(11)에 의해 제공된 신호의 다음의 상승 엣지를 감지할 때까지 로우 상태로 유지된다. 클럭 초기화 펄스 발생기(28)에 의해 제공된 프리세트 신호의 반전 신호는 트랜지스터(113, 114 및 115)의 게이트에 제공되며 트랜지스터(113, 114 및 115)의 게이트에서의 상태를 하이 상태에서 로우 상태로 변화시킨다. 게이트(113, 114 및 115)에서의 로우 상태로 인해 타임아웃 신호는 로우 상태에서 하이 상태로 변화된다. 인버터(116 과 118)는 라인(60)상의 상태를 래치시킨다. 전술된 바와 같이, 타임아웃 신호는 동기화 회로가 지연 회로(33)에 의해 제공된 신호의 상승 엣지를 검출한 후에만 하이 상태에서 로우 상태로 변화한다. 트랜지스터(108, 110, 113, 114 및 115)는 프리세트 신호의 반전 신호가 로우 상태에서 하이 상태로 변화한 후에 타임아웃 신호가 하이로 유지된다는 것을 보장한다 .

제 6 도는 동기화 회로의 타이밍도이다. 신호(130)는 TTL 변환기(26)에 의한 변환 후에 시스템 클럭(11)에 의해 제공된 신호를 나타낸다. 신호(132)는 클럭 초기화 펄스 발생기(28)에 의해 제공된 신호의 반전 신호이다. 클럭 초기화 펄스 발생기(28)에 의해 제공된 신호의 반전 신호는 시스템 클럭(11)에 의해 제공된 신호의 상승 엣지상에서 하이 상태에서 로우 상태로 변화한다. 하이 상태에서 로우 상태로의 신호 변화로 인해, 신호(134)로 도시된 타임아웃 신호는 하이로 된다. 타임아웃 신호(134)가 로우 상태에서 하이 상태로 변화할 때, 내부 클럭 신호(136)는 로우 상태에서 하이 상태로 변화한다.

제 6 도를 참조하면, 신호(138)는 제 5 도에 도시된 바와 같은 라인(112)상에 제공된 신호이다. 신호(138)는 상기 동기화 회로가 지연 회로(32)에 의해 제공된 신호의 상승 엣지를 감지할 때 로우 상태에서 하이 상태로 변화한다. 이로 인해, 타임아웃 신호(134)는 하이 상태에서 로우 상태로 변화하며, 이는 다시 내부 클럭 신호(136)를 하이 상태에서 로우 상태로 변화시킨다. 최종적으로, 다음의 시스템 클럭 주기동안 동기화 회로(33)를 재초기화 시키기 위해, 내부 클럭 신호(136)의 하강 엣지는 신호(138)를 하이 상태에서 로우 상태로 변화시킨다.

제 2 도에 도시된 바와 같은 지연 회로는 실행될 시스템 기능에 기초하여 적절한 지연을 발생시킨다. 가령, 상기 시스템 기능이 메모리 플래시 동작이라면, 지연 회로(32)는 기입될 메모리 영역 플러시(flush)하고 다시 그 영역에 실제로 기입하기 위해 서브 시스템이 필요로 하는 시간량 만큼 클럭 신호를 지연시킨다. 상기 시간량 만큼 경과한 후 상기 지연 회로(32)는 동기화 회로(33)에 시스템 클럭(11)의 지연된 신호를 제공한다.

본 기술분야의 숙련가가 용이하게 인식할 수 있듯이, 상기 지연 회로(32)는 널리 공지된 다양한 지연 회로를 구비할 수 있다. 제 8 도에 도시된 바와 같이, 양호한 실시예에 있어서, 상기 지연 회로(32)는 두 분리된 지연 회로와 직렬로 연결된 인버터 지연 회로(180) 및 스위치 지연 회로(182)를 구비한다. 인버터 지연 회로(180)는 라인(62)을 통해 시스템 클럭(11)에 의해 제공된 신호의 버전을 수신한다. 인버터 지연 회로(180)는 메모리에 대한 플러시 사이클의 지연을 에뮬레이트하는 반면 스위치 지연 회로(182)는 메모리 회로로의 기입 동작의 지연을 에뮬레이트한다. 상기 인버터 지연 회로(180)는 인버터 열(series)을 구비하는데, 이는 상기 인버터 지연 회로(180)내의 인버터 개수에 직 비례하는 지연을 제공한다. 상기 인버터 지연 회로(180)는 스위치 지연 회로(182)에 결합되며 스위치 지연 회로(182)에 시스템 클럭(11)에 의해 제공된 신호의 지연된 버전을 제공한다.

제 8 도에 도시된 바와 같이, 스위치 지연 회로(182)는 상기 동기화 회로(33)에 라인(35)상의 출력을 제공한다. 전술된 바와 같이, 라인(35)상의 출력을 제공한다. 전술된 바와 같이, 라인(35)상의 지연 회로(32)의 출력은 지연 회로(32)가 로우에서 하이로 변화하는 클럭 펄스를 수신한 후 로우에서 하이 상태로 변화되어야 한다. 제 8 도에 도시된 바와 같은 스위치 지연 회로(182)는 라인(184)을 통해 시스템 클럭(11)으로부터 지연된 신호를 수신하자마자 라인(35)상의 상태를 로우에서 하이로 변화시키는 두 스위치를 필수적으로 구비한다. 하나의 스위치는 n 형 트랜지스터(152, 154, 158 및 159)와 p 형 트랜지스터(150)를 구비하며, 다른 스위치는 p 형 트랜지스터(162, 164 및 166)와 n 형 트렌지스터(168 및 170)를 구비한다. 트랜지스터(154, 158, 159 및 168)의 게이트는 일정한 하이 전압(Vcc) 라인에 접속되는 반면 트랜지스터(162 와 166)의 게이트는 접지된다.

상기 스위치 지연 회로(182)가 라인(184)을 통해 시스템 클럭(11)에 의해 제공된 신호의 상승 엣지를 수신하기 전에, 라인(184)을 통해 인버터 지연 회로(180)에 접속된 트랜지스터(152)의 게이트는 로우 상태에 있다. 프리세트 신호의 반전 신호를 제공하는 라인(186)에 접속되는 트랜지스터(150)의 게이트는 하이 상태에 있으며, 라인(20)을 통해 내부 클럭에 접속되는 트랜지스터(160)의 게이트는 로우 상태에 있다. 따라서, 라인(172)은 하이 상태에 있다. 시스템 클럭(11)에 의해 제공된 신호의 상승 엣지가 트랜지스터(152)의 게이트에 제공될 때 라인(172)은 로우 상태로 변화한다.

라인(172)상의 하이에서 로우로의 전이는 소정의 출력, 즉 라인(35)상의 출력을 로우에서 하이로 변화시킨다. 라인(172)이 하이일때, 라인(35)상의 출력은 로우로 된다. 라인(172)상의 값이 하이에서 로우로 변화하고 전술된 바와 같이 상기 스위치 지연 회로(182)에 시스템 클럭(11) 신호의 상승 엣지가 제공될 때, 라인(35)의 상태는 p 형 트랜지스터(164)에 전류가 흐르지 못하도록 로우에서 하이로 변화되어야 한다. 라인(35)은 라인(35)이 로우에서 하이로 변화함에 따라 n 형 트랜지스터(173)와 결합하여 하이에서 로우로의 라인(172)상의 스위치 전이 속도를 증가시키는 n 형 트랜지스터(174)의 게이트에 다시 접속된다. 트랜지스터(173)의 게이트는 라인(187)을 통해 프리세트 신호의 반전 신호를 수신한다.

다음 클럭 사이클 전에 라인(35)상의 값을 하이 상태에서 로우 상태로 리셋하기 위해, 내부 클럭은 p 형 트랜지스터(160)의 게이트에 접속된다. 내부 클럭이 하이 상태에서 로우 상태로 변화할 때, p 형 트랜지스터(160)의 게이트에 접속된다. 내부 클럭이 하이 상태에서 로우 상태로 변화할 때 트랜지스터(160)는 라인(172)을 로우 상태에서 하이 상태로 끌어당긴다. 라인(172)상의 하이 상태로 인해, 라인(35)은 로우 상태로 변화된다.

따라서, 상기 스위치 지연 회로(182)는 트랜지스터(150, 152, 154, 158 및 159)를 구비한 스위치와 트랜지스터(162, 164, 166, 168, 170)를 구비한 스위치의 스위칭 시간에 따라 지연시킨다. 제 8 도에 도시된 바와 같이, 트랜지스터(159, 162 및 166)는 퓨즈(188, 190 및 192)를 통해 쇼트되며 따라서 상기 스위치 지연 회로(182)에 의해 제공되는 지연에 영향을 끼치지 않는다. 상기 퓨즈(188, 190 및 192)는 레이저 또는 다른 장치로 손상을 받아, 스위치 지연 회로(182)에 의해 제공된 지연 시간을 증가시킨다. 대안적으로, 끊어질 수 있는 링크(175, 185 및 191)를 갖는 캐패시터(177, 183 및 193)는 퓨즈 링크(175, 185 및 191)를 손상시키므로써 제거되어, 스위치 지연 회로(182)의 지연 시간을 감소시킨다.

제 7 도는 프리세트 신호와 이 신호의 반전 신호를 발생시키는 클럭 초기화 펄스 발생기(28)를 도시하고 있다. 이 발생기는 라인(62)을 통해 변환된 시스템 클럭 신호를 수신한다. 이로 인해, NAND 게이트(144)의 한 입력은 라인(62)상의 시스템 클럭 신호가 로우 값에서 하이값으로 변화하자마자 바로 하이로 된다. 상기 지연 회로(140)는 인버터(142)가 지연 기간이 경과되기 전에 로우 신호를 수신하도록인버터(142)에 제공된 신호를 지연시킨다. 따라서, NAND 게이트(144)의 출력은 로우이다. NAND 게이트(144)의 출력은 프리세트 신호의 반전 신호이며, 인버터(145)의 출력은 프리세트 신호이다. 따라서, 상기 프리세트 신호는 로우에서 하이로 변화하며, 상기 프리세트 신호의 반전 신호는 클럭 초기화 펄스 발생기(28)가 시스템 클럭(11)에 의해 제공된 신호의 상승 엣지를 감지할 때 하이에서 로우로 변화된다.

상기 지연 회로(140)가 인버터(142)의 입력에 상승 엣지를 제공할 때, NAND 게이트(144)에서의 한 입력은 하이에서 로우로 변화되며, 따라서, 프리세트 신호는 하이에서 로우로 변화되고, 이 프리세트 신호의 반전 신호는 로우에서 하이로 변화된다.

본 발명이 양호한 실시예로서 기술되었지만 본 기술 분야의 숙련가는 상술의 점에 비추어 다양한 변경, 대체, 수정이 이루어질 수 있음을 명백히 알 수 있다. 가령, 본 발명은 트랜지스터-트랜지스터 논리(TTL) 회로를 사용하는 시스템에 적용될 수 있으며 또한 아나롤그 시스템에 적용될 수도 있다. 시스템 클럭은 사인파 또는 다른 형태의 신호를 발생시킬 수 있다. 또한 지연 회로는 다양한 널리 공지된 장치를 구비할 수 있거나 또는 분리된 발진기는 상기 지연 회로를 대체할 수 있다. 시스템 클럭의 상승 엣지를 감지하는 대신 하강 엣지가 내부 클럭의 타이밍을 제어할 수 있다. 본 발명의 많은 다른 적용이 있을 수 있다.

제 1 도는 시스템 클럭을 구비한 디지탈 시스템의 블럭도.

제 2 도는 본 발명의 클럭 발생기의 블럭도.

제 3 도는 시스템 클럭과 동일한 주기를 가지지만 듀티 사이클이 다른 신호의 타이밍도.

제 4 도는 시스템 클럭에 무관한 듀티 사이클을 갖는 클럭 신호를 제공하는 제 2 클럭 발생기의 회로도.

제 5 도는 제 2 클럭 발생기의 출력을 변화시키도록 제 2 클럭 발생기에 신호를 제공하는 동기화 회로의 회로도.

제 6 도는 상기 동기화 회로의 타이밍도.

제 7 도는 시스템 클럭의 상승 엣지를 감지할 때 펄스를 제공하는 클럭 초기화 펄스 발생기의 회로도.

제 8 도는 지연 회로의 회로도.

♠ 도면의 주요부분에 대한 부호의 설명 ♠

11 : 시스템 클럭 12, 14 : 내부 클럭

13, 15, 10 : 서브 시스템 24 : 제 2 클럭 발생기

26 : TTL 변환기 28 : 클럭 초기화 펄스 발생기

32 : 지연 회로 33 : 동기화 회로

Claims

시스템 클럭으로부터 내부 클럭 신호를 발생시키는 방법에 있어서,

듀티 사이클 주기를 사전 선택하는 단계;

상기 시스템 클럭에 의해 발생된 신호의 진폭 변화를 감지하는 단계;

상기 시스템 클럭에 의해 상기 발생된 신호의 상기 진폭 변화를 감지한 후, 출력 신호의 진폭을 제 1 상태에서 제 2 상태로 변화시키는 단계와;

상기 듀티 사이클 주기에 의해 정의된 시간량이 제 1 상태에서 제 2 상태 로의 진폭 변화의 시간으로부터 경과한 후, 출력 신호의 진폭을 제 2 상태에서 다른 상태로 변화시키는 단계를 포함하는 내부 클럭 신호 발생 방법.
제 1 항에 있어서,

상기 출력 신호의 진폭을 제 2 상태에서 다른 상태로 변화시키는 단계는 상기 진폭을 제 2 상태에서 제 1 상태로 변화시키는 단계를 포함하는 내부 클럭 신호 발생 방법.
제 1 항에 있어서,

상기 시스템 클럭에 의해 제공된 신호의 진폭 변화를 감지하는 단계는 상기 시스템 클럭에 의해 제공된 상기 신호의 상승 엣지를 감지하는 단계를 포함하는 내부 클럭 신호 발생 방법.
제 1 항에 있어서,

상기 출력 신호의 진폭을 제 2 상태에서 다른 상태로 변화시키는 단계는

상기 시스템 클럭에 의해 제공된 상기 신호의 버젼을 상기 듀티 사이클 주기에 의해 정의된 시간량만큼 지연시키는 단계;

상기 시스템 클럭에 의해 제공된 상기 신호의 상기 지연된 버전을 트리거 장치에 인가하는 단계;

상기 시스템 클럭에 의해 제공된 상기 신호의 상기 지연된 버젼을 상기 트리거 장치에 인가한 후, 상기 출력 신호의 진폭을 상기 제 2 상태에서 다른 상태로 변화시키는 단계를 더 포함하는 내부 클럭 신호 발생 방법.
시스템 클럭으로부터 내부 클럭 신호를 발생시키는 장치에 있어서,

상기 장치는, 출력 신호의 진폭을 제 1 상태에서 제 2 상태로 변화시키는 트리거 회로로서, 상기 트리거 회로의 제 1 입력이 상기 시스템 클럭에 접속되는 트리거 회로와;

상기 트리거 회로의 제 2 입력에 접속되어, 상기 트리거 회로의 출력이 제 2 상태에서 다른 상태로 변화되도록 소정의 지연이 경과한 후, 상기 트리거 회로에 신호를 제공하는 지연 회로를 구비하는 내부 클럭 신호 발생 장치.
제 5 항에 있어서,

상기 시스템 클럭에 의해 발생된 신호의 진폭 변화를 감지하는 센서를 더 구비하는 내부 클럭 신호 발생 장치.
제 6 항에 있어서,

상기 센서는 상기 시스템 클럭에 의해 제공된 상기 신호의 상승 엣지의 감지에 따라 펄스를 발생시키는 펄스 발생기 수단을 더 구비하며, 상기 펄스 발생기 수단의 출력이 상기 트리거 회로의 제 3 입력에 접속되는 내부 클럭 신호 발생 장치.
제 5 항에 있어서,

상기 트리거 회로는 플립플롭을 구비하는 내부 클럭 신호 발생 장치.
제 8 항에 있어서,

상기 플립플롭은 두 상호접속된 NAND 게이트를 구비하며, 상기 시스템 클럭은 상기 두 상호 접속된 NAND 게이트의 제 1 NAND 게이트에 접속되며, 상기 지연 회로는 상기 두 상호 접속된 NAND 게이트의 제 2 NAND 게이트에 접속되는 내부 클럭 신호 발생 장치.
제 5 항에 있어서,

상기 지연 회로의 입력은 상기 시스템 클럭에 접속되는 내부 클럭 신호 발생 장치.
제 10 항에 있어서,

상기 지연 회로는 다수의 인버터를 구비하는 내부 클럭 신호 발생 장치.
제 11 항에 있어서,

상기 지연 회로는 제 1 스위치를 더 구비하며, 상기 제 1 스위치의 제 1 입력은 상기 다수의 인버터의 출력에 접속되는 내부 클럭 신호 발생 장치.
제 12 항에 있어서,

상기 제 1 스위치는 적어도 하나의 n 형 금속 산화물 반도체(MOS) 트랜지스터와 적어도 하나의 p 형 MOS 트랜지스터를 구비하는 내부 클럭 신호 발생 장치.
제 12 항에 있어서,

상기 제 1 스위치의 제 2 입력이 상기 트리거 회로의 출력에 접속되는 내부 클럭 신호 발생 장치.
제 14 항에 있어서,

상기 시스템 클럭에 의해 제공된 상기 신호의 상승 엣지의 감지에 따라 펄스를 발생시키는 펄스 발생기 수단을 더 구비하며, 상기 펄스 발생기 수단의 출력이 상기 제 1 스위치의 제 3 입력에 접속되는 내부 클럭 신호를 발생 장치.
제 12 항에 있어서,

제 2 스위치를 더 구비하며, 상기 제 2 스위치의 입력이 제 1 스위치의 출력에 접속되는 내부 클럭 신호 발생 장치.
제 16 항에 있어서,

3 상태 회로를 더 구비하며, 상기 3 상태 회로의 입력이 상기 제 2 스위치의 출력에 접속되며, 상기 제 2 스위치의 출력이 상기 트리거 회로의 제 2 입력에 접속되는 내부 클럭 신호 발생 장치.
시스템 클럭으로부터 내부 클럭 신호를 발생시키는 장치에 있어서,

상기 시스템 클럭에 접속되어, 출력 신호의 진폭을 제 1 상태에서 제 2 상태로 변화시키는 트리거 회로 수단;

상기 트리거 회로 수단에 접속되어, 상기 트리거 회로의 출력이 상기 제 2 상태에서 다른 상태로 변화되도록 소정의 지연이 경과한 후, 지연 신호를 제공하는 지연 회로 수단을 구비하는 내부 클럭 신호 발생 장치.
제 18 항에 있어서,

상기 지연 회로 수단에 접속된 동기화 회로 수단을 더 구비하며,

상기 동기화 회로 수단은, 상기 지연 회로 수단으로부터 상기 지연 신호를수신하는 수신 수단; 및

상기 트리거 회로 수단에 접속되어, 상기 수신 수단이 상기 지연 신호를 감지할 때 상기 트리거 회로 수단에 타임아웃 신호를 제공하는 상기 출력 수단을 구비하는 내부 클럭 신호 발생 장치.
제 19 항에 있어서,

상기 시스템 클럭에 의해 제공된 상기 신호의 상승 엣지의 감지에 따라 펄스를 발생시키는 펄스 발생기 수단을 더 구비하며, 상기 펄스 발생기 수단이 상기 동기화 회로 수단, 상기 트리거 회로 수단, 및 상기 지연 회로 수단에 접속되는 내부 클럭 신호 발생 장치.