KR19990086718A - 클럭 모니터 회로 및 이를 이용한 동기식 반도체 메모리 장치 - Google Patents

클럭 모니터 회로 및 이를 이용한 동기식 반도체 메모리 장치 Download PDF

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Abstract

본 발명은 클럭 모니터 회로 및 이를 이용한 동기식 반도체 메모리 장치를 공개한다. 그 회로는 스톱시에 "로우"레벨로 고정되는 클럭신호 및 반전 클럭신호를 각각 입력하고 소정시간 지연하여 "로우"레벨 구간이 겹쳐지지 않는 제1 및 제2신호들을 발생하기 위한 제1 및 제2 지연 및 클럭신호 발생수단들, 및 제1 및 제2신호들을 논리합하여 스톱 클럭신호를 발생하기 위한 논리합 게이트로 구성되어 있다. 그리고, 스톱시에 "하이"레벨로 고정되는 클럭신호 및 반전 클럭신호를 각각 입력하고 소정시간 지연하여 "하이"레벨 구간이 겹쳐지지 않는 제1 및 제2신호들을 발생하기 위한 제1 및 제2 지연 및 클럭신호 발생수단들, 및 제1 및 제2신호들을 비논리곱하여 스톱 클럭신호를 발생하기 위한 비논리곱 게이트로 구성되어 있다. 그리고, 본 발명의 클럭 모니터 회로를 반도체 메모리 장치의 클럭신호 입력단에 연결하여 구성함으로써 클럭신호가 입력될 때는 반도체 메모리 장치가 동작하도록 하고, 클럭신호가 입력되지 않을 때는 동기식 반도체 메모리 장치가 동작되지 않도록 하여 스탠바이 모드에서 동작 전류의 소모를 줄여 소비 전력을 감소할 수 있다.

Description

클럭 모니터 회로 및 이를 이용한 동기식 반도체 메모리 장치
본 발명은 클럭 모니터(monitor) 회로에 관한 것으로, 특히 클럭신호의 주기와 무관하게 클럭 신호가 존재하는지 않는지를 정확하게 모니터할 수 있는 클럭 모니터 회로 및 이를 이용한 동기식 반도체 메모리 장치에 관한 것이다.
클럭 모니터 회로란 입력 클럭신호에 동기되어 동작하는 장치에서 입력 클럭신호가 존재하는지 않는지를 정확하게 모니터하여, 입력 클럭신호가 존재하지 않을 때는 장치의 동작을 정지하여 쓸모없는 전류의 소모를 막기 위하여 사용되는 회로이다.
그런데, 종래의 미국 특허 번호 4,633, 097에 공개된 클럭 모니터 회로는 클럭신호가 존재할 때, 두 개의 충전 노드를 충전하고 클럭 모니터 회로의 출력을 "하이"레벨로 하고, 클럭신호가 존재하지 않을 때는 클럭 모니터 회로의 출력을 "로우"레벨로 한다. 즉, 이 특허에 공개된 회로는 CMOS트랜지스터로 구성되며 전하 충전 방식을 사용하여 클럭신호가 존재하는지, 않는지를 모니터하기 때문에 회로의 RC시정수만큼 지연되어 회로의 출력신호가 발생하고, 클럭신호의 주기가 회로의 RC시정수보다 큰 경우에는 사용할 수 없다는 단점이 있었다.
또한, 종래의 미국 특허 번호 5,619,643에 공개된 마이크로 프로세서를 위한 클럭 신호에서의 오류 상태를 검출하기 위한 회로는 캐패시터를 충전하고 방전함에 의해서 클럭신호가 존재하는지, 않는지를 모니터한다. 그래서, 미국 특허 번호 4,633, 097에 공개된 것과 마찬가지로 전하 충전 방식을 이용하여 클럭 신호를 모니터하기 때문에 클럭신호의 주기가 회로의 RC시정수보다 큰 경우에는 사용할 수 없다는 단점이 있었다.
상술한 바와 같이 종래의 클럭 모니터 회로는 전하 충전 방법을 사용하기 때문에 회로의 RC시정수만큼 지연되어 클럭신호가 발생되고, 클럭신호의 주기가 회로의 RC시정수보다 큰 경우에는 사용할 수 없다는 단점이 있었다.
그리고, 종래의 동기식 반도체 메모리 장치는 외부로부터 인가되는 클럭신호에 동기되어 동작이 수행되는 동작 모드와 외부 클럭신호가 없으면 동작을 정지하는 스탠바이(standby) 모드가 있으며, 스탠바이 모드에서 반도체 메모리 장치 내부의 모든 회로는 동작을 정지하여야 한다. 그런데, 장치 내부의 회로들 중에는 클럭신호와 무관하게 동작하는 회로들이 있으므로 이들 회로는 외부 클럭신호가 인가되지 않더라도 동작을 위하여 전류를 계속해서 소모하고 있게 된다. 따라서, 스탠바이 모드에서 조차도 전력이 소모된다는 문제점이 있었다.
이와같은 문제점을 해결하기 위하여 장치에 별도의 파워 다운 핀을 두어 외부 클럭 신호와 무관하게 장치를 스탠바이 모드로 가져가기를 원할 때는 파워 다운 핀을 통하여 파워 다운 신호를 인가하여 강제적으로 장치 내부의 모든 회로 동작을 정지하도록 하였다. 그러나. 이 방법은 파워 다운을 위한 별도의 핀을 두어야 함으로 제조시의 비용이 증가하게 된다는 문제점이 있었다.
본 발명의 목적은 클럭신호의 주기와 무관하게 클럭신호가 존재하는지 않는지를 모니터할 수 있는 클럭 모니터 회로를 제공하는데 있다.
본 발명의 다른 목적은 상기 목적을 달성하기 위한 클럭 모니터 회로를 이용하여 스탠바이 모드시에 동기식 반도체 메모리 장치 내부의 전류 소모를 제거할 수 있는 반도체 메모리 장치를 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 클럭 모니터 회로는 스톱시에 "로우"레벨로 고정되는 클럭신호 및 반전 클럭신호를 각각 입력하고 소정시간 지연하여 "로우"레벨 구간이 겹쳐지지 않는 제1 및 제2신호들을 발생하기 위한 제1 및 제2 지연 및 클럭신호 발생수단들, 및 상기 제1 및 제2신호들을 논리합하여 스톱 클럭신호를 발생하기 위한 논리합수단을 구비한 것을 특징으로 하는 것과,
스톱시에 "하이"레벨로 고정되는 클럭신호 및 반전 클럭신호를 각각 입력하고 소정시간 지연하여 "하이"레벨 구간이 겹쳐지지 않는 제1 및 제2신호들을 발생하기 위한 제1 및 제2 지연 및 클럭신호 발생수단들, 및 상기 제1 및 제2신호들을 비논리곱하여 스톱 클럭신호를 발생하기 위한 비논리곱수단을 구비한 것을 특징으로 하는 것과,
스톱시에 "하이"레벨 또는 "로우"레벨로 고정되고 스큐가 없는 클럭신호 및 반전 클럭신호를 입력하고 배타논리합하여 스톱 클럭신호를 발생하기 위한 배타논리합 수단을 구비한 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 반도체 메모리 장치는 상기 목적을 달성하기 위한 클럭 모니터 회로를 반도체 메모리 장치의 클럭 신호 입력단자에 연결하여 내부 클럭신호를 발생하는 것을 특징으로 한다.
도1은 본 발명의 클럭 모니터 회로의 일실시예의 회로도이다.
도2는 도1에 나타낸 지연 및 클럭 발생회로의 실시예의 구성이다.
도3은 도2에 나타낸 지연회로의 회로도이다.
도4 및 5는 도1에 나타낸 회로의 동작을 설명하기 위한 동작 타이밍도이다.
도6은 본 발명의 클럭 모니터 회로의 다른 실시예의 회로도이다.
도7은 도6에 나타낸 지연 및 클럭 발생회로의 실시예의 구성이다.
도8은 도7에 나타낸 지연회로의 회로도이다.
도9 및 도10은 도6에 나타낸 회로의 동작을 설명하기 위한 동작 타이밍도이다.
도11은 본 발명의 클럭 모니터 회로의 또 다른 실시예의 회로도이다.
이하, 첨부한 도면을 참조하여 본 발명의 클럭 모니터 회로 및 이를 이용한 동기식 반도체 메모리 장치를 설명하면 다음과 같다.
도1은 본 발명의 클럭 모니터 회로의 블록도로서, 지연 및 펄스 발생회로들(10, 20), 및 OR게이트(30)로 구성되어 있다.
지연 및 펄스 발생회로들(10, 20)은 외부로부터 입력되는 클럭신호(XCK) 및 반전 클럭신호(XCKB)를 입력하여 소정시간 지연하여 펄스를 발생한다. OR게이트(30)는 지연 및 펄스 발생회로들(10, 20)의 출력신호를 논리합하여 스톱 클럭신호(SCK)를 발생한다.
도2는 도1에 나타낸 지연 및 클럭 발생회로의 회로도로서, 지연회로(40), NOR게이트(50), 및 인버터(60)로 구성되어 있다.
지연회로(40)는 외부로 부터의 클럭신호(XCK)를 입력하여 클럭신호(XCK)가 "로우"레벨에서 "하이"레벨로 천이할 때 짧게 지연된 "로우"레벨에서 "하이"레벨로 천이하는 펄스(DXCK)를, "하이"레벨에서 "로우"레벨로 천이할 때 길게 지연된 "하이"레벨에서 "로우"레벨로 천이하는 펄스(DXCK)를 발생한다. NOR게이트(50)와 인버터(60)는 클럭신호(XCK)와 지연회로(40)의 출력신호(DXCK)를 논리합하여 신호(CK)를 발생한다.
도3은 도2에 나타낸 지연회로의 실시예의 회로도로서, n(n은 짝수)개의 PMOS트랜지스터들(mP1, MP2, ..., mPn-1, MPn)과 n(n은 짝수)개의 NMOS트랜지스터들(MN1, mN2, ..., MNn-1, mNn)로 각각 연결되어 구성된 n개의 인버터들을 직렬로 연결하여 구성되어 있다.
상기 구성에서, 소문자 m으로 표기한 트랜지스터는 크기가 작은 트랜지스터를, 대문자 M으로 표기한 트랜지스터는 크기가 큰 트랜지스터를 각각 나타낸다.
도3에 나타낸 회로는 클럭신호(XCK)가 "하이"레벨에서 "로우"레벨로 천이할 때, PMOS트랜지스터(mP1)와 NMOS트랜지스터(mN2)를 통과하고, 마지막 인버터를 구성하는 NMOS트랜지스터(mNn)를 통과하여 "로우"레벨의 신호를 발생하게 된다. 이때, 크기가 작은 트랜지스터들을 통과함으로 신호의 지연시간이 길어지게 된다.
클럭신호(XCK)가 "로우"레벨에서 "하이"레벨로 천이할 때, NMOS트랜지스터(MN1)와 PMOS트랜지스터(MP2)를 통과하고, 마지막 인버터를 구성하는 PMOS트랜지스터(MPn)를 통과하여 "하이"레벨의 신호를 발생하게 된다. 이때, 크기가 큰 트랜지스터들을 통과함으로써 신호의 지연시간이 짧아지게 된다.
따라서, 도1에 나타낸 클럭 모니터 회로는 클럭신호가 존재하는지 않는지를 모니터하여 클럭신호가 존재할 때는 "하이"레벨의 신호를 클럭신호가 존재하지 않을때는 "로우"레벨의 신호를 발생한다.
도4는 도1에 나타낸 클럭 모니터 회로의 동작을 설명하기 위한 동작 타이밍도로서, 스큐(skew)가 있는 클럭신호(XCK)와 반전 클럭신호(XCKB)가 입력되는 경우의 동작을 설명하기 위한 동작 타이밍도이다.
클럭신호(XCK) 및 반전 클럭신호(XCKB)는 도3에 나타낸 지연회로를 각각 통과하여 지연시간(t1)만큼 지연되어 "로우"레벨에서 "하이"레벨로 천이하고, 지연시간(t2)만큼 지연되어 "하이"레벨에서 "로우"레벨로 천이하는 펄스들(DXCK, DXCKB)을 각각 발생한다. 그리고, 이 펄스들(DXCK, DXCKB)은 도2에 나타낸 NOR게이트(50) 및 인버터(60)를 통과하여 각각 클럭신호들(CK, CKB)을 발생한다. 그리고, 마지막으로 도1에 나타낸 OR게이트(30)가 클럭신호들(CK, CKB)을 논리합하여 스톱 클럭신호(SCK)를 발생한다.
상술한 실시예에서는 외부로부터 입력되는 클럭신호(XCK)와 반전 클럭신호(XCKB)의 위상이 정확하게 일치하지 않는 경우의 내부 클럭 발생회로 및 동작을 설명하였다.
이제, 외부로부터 입력되는 클럭신호와 반전 클럭신호의 위상이 일치하는 경우의 내부 클럭 발생회로 및 동작을 설명하면 다음과 같다.
도5는 도1에 나타낸 클럭 모니터 회로의 동작을 설명하기 위한 동작 타이밍도로서, 180도의 위상차를 가지고 스큐가 없는 클럭신호(XCK)와 반전 클럭신호(XCKB)가 입력되는 경우의 동작을 설명하기 위한 동작 타이밍도이다.
클럭신호(XCK)와 반전 클럭신호(XCKB)의 위상이 일치하는 경우에도 도1에 나타낸 클럭 모니터 회로를 통과하여 정확한 스톱 클럭신호(SCK)를 발생한다. 즉, 지연회로가 클럭신호(XCK)가 "로우"레벨에서 "하이"레벨로 천이할 때 지연시간(t1)만큼 지연되어 천이하고, 반전 클럭신호(XCKB)가 "하이"레벨에서 "로우"레벨로 천이할 때 지연시간(t2)만큼 지연되어 천이하는 펄스를 발생한다. 그리고, 클럭신호(XCK)와 신호(DXCK)를 논리합하고, 반전 클럭신호(XCKB)와 신호(DXCKB)를 논리합하여 신호들(CK, CKB)를 각각 발생한다. 마지막으로, 도1에 나타낸 OR게이트(30)가 신호들(CK, CKB)을 논리합하여 정확한 스톱 클럭신호(SCK)를 발생한다.
만일, 지연시간들(t1, t2)의 설정이 잘못되었을 경우에는 잘못한 내부 클럭 신호를 발생할 수도 있으므로, 입력되는 클럭신호(XCK)와 반전 클럭신호(XCKB)의 위상차를 고려하여 정확한 스톱 클럭신호(SCK)를 발생할 수 있도록 클럭 모니터 회로를 설계하여야 한다.
도6은 본 발명의 내부 클럭 발생회로의 다른 실시예의 회로도로서, 클럭 발생회로들(70, 80), 및 NAND게이트(90)로 구성되어 있다. 즉, 도1에 나타낸 회로 구성에서 OR게이트(30)대신에 NAND게이트(90)를 이용하여 스톱 클럭신호(SCK)를 발생하도록 구성되어 있다.
도6에 나타낸 회로 구성은 클럭신호(XCK) 및 반전 클럭신호(XCKB)가 모두 "하이"레벨이 되는 경우에 스톱 클럭신호(SCK)의 발생을 나타내는 구성이다.
지연 및 클럭 발생회로들(70, 80)은 클럭신호(XCK)와 반전 클럭신호(XCKB)를 각각 입력하여 클럭신호가 입력중에 "하이"레벨로 겹쳐지지 않는 신호들(CK, CKB)을 각각 발생한다. NAND게이트(90)는 신호들(CK, CKB)이 모두 "하이"레벨로 가는 경우에 "로우"레벨의 스톱 클럭신호(SCK)를 발생한다.
도7은 도6에 나타낸 지연 및 클럭 발생회로의 구성을 나타내는 것으로, 지연회로(100), NAND게이트(110), 및 인버터(120)로 구성되어 있다.
지연회로(100)는 외부로 부터의 클럭신호(XCK)를 입력하여 클럭신호(XCK)가 "로우"레벨에서 "하이"레벨로 천이할 때 길게 지연된 "로우"레벨에서 "하이"레벨로 천이하는 펄스(DXCK)를, "하이"레벨에서 "로우"레벨로 천이할 때 짧게 지연된 "하이"레벨에서 "로우"레벨로 천이하는 펄스(DXCK)를 발생한다. NAND게이트(110)와 인버터(120)는 클럭신호(XCK)와 지연회로(80)의 출력신호(DXCK)를 논리곱하여 신호(CK)를 발생한다.
도8은 도6에 나타낸 지연회로의 실시예의 회로도로서, n(n은 짝수)개의 PMOS트랜지스터들(MP1, mP2, ..., MPn-1, mPn)과 n(n은 짝수)개의 NMOS트랜지스터들(mN1, MN2, ..., mNn-1, MNn)로 각각 연결되어 구성된 n개의 인버터들을 직렬로 연결하여 구성되어 있다.
상기 구성에서, 소문자 m으로 표기한 트랜지스터는 크기가 작은 트랜지스터를, 대문자 M으로 표기한 트랜지스터는 크기가 큰 트랜지스터를 각각 나타낸다.
도8에 나타낸 회로는 클럭신호(XCK)가 "하이"레벨에서 "로우"레벨로 천이할 때, PMOS트랜지스터(MP1)와 NMOS트랜지스터(MN2)를 통과하고, 마지막 인버터를 구성하는 NMOS트랜지스터(MNn)를 통과하여 "로우"레벨의 신호를 발생하게 된다. 이때, 크기가 큰 트랜지스터들을 통과함으로 신호의 지연시간이 짧어지게 된다.
클럭신호(XCK)가 "로우"레벨에서 "하이"레벨로 천이할 때, NMOS트랜지스터(mN1)와 PMOS트랜지스터(mP2)를 통과하고, 마지막 인버터를 구성하는 PMOS트랜지스터(mPn)를 통과하여 "하이"레벨의 신호를 발생하게 된다. 이때, 크기가 작은 트랜지스터들을 통과함으로 신호의 지연시간이 길어지게 된다.
따라서, 도6에 나타낸 클럭 모니터 회로는 클럭신호가 존재하는지 않는지를 모니터하여 클럭신호가 존재할 때는 "하이"레벨의 신호를 클럭신호가 존재하지 않을때는 "로우"레벨의 신호를 발생한다.
도9는 도6에 나타낸 클럭 모니터 회로의 동작을 설명하기 위한 동작 타이밍도로서, 스큐가 있는 클럭신호(XCK)와 반전 클럭신호(XCKB)가 입력되는 경우의 동작을 설명하기 위한 동작 타이밍도이다.
클럭신호(XCK) 및 반전 클럭신호(XCKB)는 도6에 나타낸 지연회로를 각각 통과하여 지연시간(t2)만큼 지연되어 "로우"레벨에서 "하이"레벨로 천이하고, 지연시간(t1)만큼 지연되어 "하이"레벨에서 "로우"레벨로 천이하는 펄스들(DXCK, DXCKB)을 각각 발생한다. 그리고, 이 펄스들(DXCK, DXCKB)은 도7에 나타낸 NAND게이트(110) 및 인버터(120)를 통과하여 각각 클럭신호들(CK, CKB)을 발생한다. 그리고, 마지막으로 도6에 나타낸 NAND(90)가 클럭신호들(CK, CKB)을 비논리곱하여 스톱 클럭신호(SCK)를 발생한다.
상술한 실시예에서는 외부로부터 입력되는 클럭신호(XCK)와 반전 클럭신호(XCKB)의 위상이 정확하게 일치하지 않는 경우의 내부 클럭 발생회로 및 동작을 설명하였다.
이제, 외부로부터 입력되는 클럭신호와 반전 클럭신호의 위상이 일치하는 경우의 내부 클럭 발생회로 및 동작을 설명하면 다음과 같다.
도10은 도6에 나타낸 클럭 모니터 회로의 동작을 설명하기 위한 동작 타이밍도로서, 180도의 위상차를 가지고 스큐가 없는 클럭신호(XCK)와 반전 클럭신호(XCKB)가 입력되는 경우의 동작을 설명하기 위한 동작 타이밍도이다.
클럭신호(XCK)와 반전 클럭신호(XCKB)의 위상이 일치하는 경우에도 도6에 나타낸 클럭 모니터 회로를 통과하여 정확한 스톱 클럭신호(SCK)를 발생한다. 즉, 지연회로는 클럭신호(XCK)가 "로우"레벨에서 "하이"레벨로 천이할 때 지연시간(t2)만큼 지연하여 천이하고, 반전 클럭신호(XCKB)가 "하이"레벨에서 "로우"레벨로 천이할 때 지연시간(t1)만큼 지연되어 천이하는 펄스를 발생한다. 그리고, 클럭신호(XCK)와 신호(DXCK)를 논리곱하고, 반전 클럭신호(XCKB)와 신호(DXCKB)를 논리곱하여 신호들(CK, CKB)을 각각 발생한다. 마지막으로, 도6에 나타낸 NAND게이트(90)가 신호들(CK, CKB)을 비논리곱하여 정확한 스톱 클럭신호(SCK)를 발생한다.
만일, 지연시간들(t1, t2)의 설정이 잘못되었을 경우에는 잘못한 내부 클럭 신호를 발생할 수도 있으므로, 입력되는 클럭신호(XCK)와 반전 클럭신호(XCKB)의 위상차를 고려하여 정확한 스톱 클럭신호(SCK)를 발생할 수 있도록 클럭 모니터 회로를 설계하여야 한다.
본 발명의 클럭 모니터 회로는 지연 및 클럭 발생회로를 이용하여 클럭신호(XCK) 및 반전 클럭신호(XCKB)들을 각각 입력하여 클럭신호 발생시에 "로우"레벨이 겹쳐지지 않는 출력신호들(CK, CKB)을 발생하고, 이 신호들을 논리합하여 스톱 클럭신호(SCK)를 발생하거나, 클럭신호(XCK) 및 반전 클럭신호(XCKB)들을 각각 입력하여 클럭신호 발생시에 "하이"레벨이 겹쳐지지 않는 출력신호들(CK, CKB)을 발생하고, 이 신호들을 비논리곱하여 스톱 클럭신호(SCK)를 발생한다.
도11은 본 발명의 클럭 모니터 회로의 또 다른 실시예의 회로도로서, XOR게이트(130)로 구성되어 있다.
도11에 나타낸 XOR게이트(130)는 스큐가 없는 클럭신호(XCK) 및 반전 클럭신호(XCKB)를 입력하여 스톱 클럭 신호(SCK)를 발생하는 회로 구성으로, 클럭신호 및 반전 클럭신호가 모두 "하이"레벨로 고정되는 경우와 모두 "로우"레벨로 고정되는 경우에 모두 적용가능하다.
스톱 클럭신호(SCK)는 외부로 부터의 클럭신호(XCK)가 발생되어 반도체 장치가 동작하는 동안에는 "하이"레벨을 유지하고, 클럭신호(XCK)가 발생되지 않아 반도체 장치가 스탠바이 상태로 있는 동안에는 "로우"레벨의 신호를 발생한다.
상술한 본 발명의 클럭 모니터 회로를 동기식 반도체 메모리 장치의 클럭신호 입력단자에 구성하여 내부 클럭신호를 발생하고, 이와같이 발생된 내부 클럭신호를 종래의 반도체 메모리 장치에서 외부의 클럭신호에 응답하여 동작하지는 않으나 스탠바이 모드시에 전류를 소모하는 내부의 블록들(예를 들면, 차동 입력단, 센스 증폭기, 내부 전원전압 발생회로 등)로 인가되게 하여, 이 내부 클럭신호에 응답하여 이들 내부 블록들이 동작 모드에는 전류를 소모하고, 스탠바이 모드에는 전류를 소모하지 않도록 함으로써 스탠바이 모드시의 동작 전류의 소모를 제거할 수 있다.
따라서, 본 발명의 클럭 모니터 회로는 클럭신호의 동작 주기에 무관하게 클럭신호가 존재하는지 않는지를 모니터할 수 있다.
또한, 본 발명의 클럭 모니터 회로를 이용한 동기식 반도체 메모리 장치는 클럭신호가 존재할 때는 장치가 전류를 소모하며 동작하도록 하고, 클럭신호가 존재하지 않을 때는 장치가 전류를 소모하지 않도록 하여 스탠바이 모드에서 동작 전류의 소모를 감소하여 소비 전력을 감소할 수 있다.

Claims (22)

  1. 스톱시에 "로우"레벨로 고정되는 클럭신호 및 반전 클럭신호를 각각 입력하고 소정시간 지연하여 "로우"레벨 구간이 겹쳐지지 않는 제1 및 제2신호들을 발생하기 위한 제1 및 제2 지연 및 클럭신호 발생수단들; 및
    상기 제1 및 제2신호들을 논리합하여 스톱 클럭신호를 발생하기 위한 논리합수단을 구비한 것을 특징으로 하는 클럭 모니터 회로.
  2. 제1항에 있어서, 상기 제1 지연 및 클럭신호 발생수단은
    상기 클럭신호가 "로우"레벨에서 "하이"레벨로 천이시에 제1소정시간 지연하고, 상기 클럭신호가 "하이"레벨에서 "로우"레벨로 천이시에 상기 제1소정시간보다 긴 제2소정시간 지연한 제1지연 펄스를 발생하기 위한 제1지연수단; 및
    상기 클럭신호와 상기 제2지연수단의 출력신호를 논리합하기 위한 제1논리합수단을 구비한 것을 특징으로 하는 클럭 모니터 회로.
  3. 제2항에 있어서, 상기 제1지연수단은
    상기 클럭신호를 입력하여 상기 제1지연 펄스를 발생하기 위한 복수개의 직렬 연결된 인버터들을 구비한 것을 특징으로 하는 클럭 모니터 회로.
  4. 제3항에 있어서, 상기 복수개의 인버터들은
    상기 "로우"레벨의 클럭신호에 응답하여 온되는 크기가 작은 제1 풀업 트랜지스터; 및
    상기 "하이"레벨의 클럭신호에 응답하여 온되는 크기가 큰 제2 풀다운 트랜지스터로 구성된 제1인버터; 및
    상기 "로우"레벨의 제1인버터의 출력신호에 응답하여 온되는 크기가 큰 제2풀업 트랜지스터; 및
    상기 "하이"레벨의 제2인버터의 출력신호에 응답하여 온되는 크기가 작은 제2 풀다운 트랜지스터로 구성된 제2인버터를 소정수 직렬 연결하여 구성된 것을 특징으로 하는 클럭 모니터 회로.
  5. 제1항에 있어서, 상기 제2 지연 및 클럭신호 발생수단은
    상기 반전 클럭신호가 "로우"레벨에서 "하이"레벨로 천이시에 제1소정시간 지연하고, 상기 반전 클럭신호가 "하이"레벨에서 "로우"레벨로 천이시에 제2소정시간 지연한 제1지연 펄스를 발생하기 위한 제2지연수단; 및
    상기 반전 클럭신호와 상기 제2지연수단의 출력신호를 논리합하기 위한 제2논리합수단을 구비한 것을 특징으로 하는 클럭 모니터 회로.
  6. 제5항에 있어서, 상기 제2지연수단은
    상기 반전 클럭신호를 입력하여 상기 제1지연 펄스를 발생하기 위한 복수개의 직렬 연결된 인버터들을 구비한 것을 특징으로 하는 클럭 모니터 회로.
  7. 제6항에 있어서, 상기 복수개의 인버터들은
    상기 "로우"레벨의 반전 클럭신호에 응답하여 온되는 크기가 작은 제3 풀업 트랜지스터; 및
    상기 "하이"레벨의 반전 클럭신호에 응답하여 온되는 크기가 큰 제3 풀다운 트랜지스터로 구성된 제3인버터; 및
    상기 "로우"레벨의 제3인버터의 출력신호에 응답하여 온되는 크기가 큰 제4풀업 트랜지스터; 및
    상기 "하이"레벨의 제3인버터의 출력신호에 응답하여 온되는 크기가 작은 제4 풀다운 트랜지스터로 구성된 제4인버터를 소정수 직렬 연결하여 구성된 것을 특징으로 하는 클럭 모니터 회로.
  8. 스톱시에 "하이"레벨로 고정되는 클럭신호 및 반전 클럭신호를 각각 입력하고 소정시간 지연하여 "하이"레벨 구간이 겹쳐지지 않는 제1 및 제2신호들을 발생하기 위한 제1 및 제2 지연 및 클럭신호 발생수단들; 및
    상기 제1 및 제2신호들을 비논리곱하여 스톱 클럭신호를 발생하기 위한 비논리곱수단을 구비한 것을 특징으로 하는 클럭 모니터 회로.
  9. 제8항에 있어서, 상기 제1 지연 및 클럭신호 발생수단은
    상기 클럭신호가 "로우"레벨에서 "하이"레벨로 천이시에 제1소정시간 지연하고, 상기 클럭신호가 "하이"레벨에서 "로우"레벨로 천이시에 상기 제1소정시간보다 짧은 제2소정시간 지연한 제1지연 펄스를 발생하기 위한 제1지연수단; 및
    상기 클럭신호와 상기 제2지연수단의 출력신호를 논리곱하기 위한 제1논리곱수단을 구비한 것을 특징으로 하는 클럭 모니터 회로.
  10. 제9항에 있어서, 상기 제1지연수단은
    상기 클럭신호를 입력하여 상기 제1지연 펄스를 발생하기 위한 복수개의 직렬 연결된 인버터들을 구비한 것을 특징으로 하는 클럭 모니터 회로.
  11. 제10항에 있어서, 상기 복수개의 인버터들은
    상기 "로우"레벨의 클럭신호에 응답하여 온되는 크기가 큰 제1 풀업 트랜지스터; 및
    상기 "하이"레벨의 클럭신호에 응답하여 온되는 크기가 작은 제2 풀다운 트랜지스터로 구성된 제1인버터; 및
    상기 "로우"레벨의 제1인버터의 출력신호에 응답하여 온되는 크기가 작은 제2풀업 트랜지스터; 및
    상기 "하이"레벨의 제2인버터의 출력신호에 응답하여 온되는 크기가 큰 제2 풀다운 트랜지스터로 구성된 제2인버터를 소정수 직렬 연결하여 구성된 것을 특징으로 하는 클럭 모니터 회로.
  12. 제8항에 있어서, 상기 제2 지연 및 클럭신호 발생수단은
    상기 반전 클럭신호가 "로우"레벨에서 "하이"레벨로 천이시에 상기 제1소정시간 지연하고, 상기 반전 클럭신호가 "하이"레벨에서 "로우"레벨로 천이시에 상기 제2소정시간 지연한 제1지연 펄스를 발생하기 위한 제2지연수단; 및
    상기 반전 클럭신호와 상기 제2지연수단의 출력신호를 논리곱하기 위한 제2논리곱수단을 구비한 것을 특징으로 하는 클럭 모니터 회로.
  13. 제12항에 있어서, 상기 제2지연수단은
    상기 반전 클럭신호를 입력하여 상기 제1지연 펄스를 발생하기 위한 복수개의 직렬 연결된 인버터들을 구비한 것을 특징으로 하는 클럭 모니터 회로.
  14. 제13항에 있어서, 상기 복수개의 인버터들은
    상기 "로우"레벨의 반전 클럭신호에 응답하여 온되는 크기가 큰 제3 풀업 트랜지스터; 및
    상기 "하이"레벨의 반전 클럭신호에 응답하여 온되는 크기가 작은 제3 풀다운 트랜지스터로 구성된 제3인버터; 및
    상기 "로우"레벨의 제3인버터의 출력신호에 응답하여 온되는 크기가 작은 제4풀업 트랜지스터; 및
    상기 "하이"레벨의 제3인버터의 출력신호에 응답하여 온되는 크기가 큰 제4 풀다운 트랜지스터로 구성된 제4인버터를 소정수 직렬 연결하여 구성된 것을 특징으로 하는 클럭 모니터 회로.
  15. 스톱시에 "하이"레벨 또는 "로우"레벨로 고정되고 스큐가 없는 클럭신호 및 반전 클럭신호를 입력하고 배타논리합하여 스톱 클럭신호를 발생하기 위한 배타논리합 수단을 구비한 것을 특징으로 하는 클럭 모니터 회로.
  16. 클럭신호에 동기되어 동작되는 동기식 반도체 메모리 장치에 있어서,
    스톱시에 "로우"레벨로 고정되는 상기 클럭신호 및 상기 클럭신호의 반전된 클럭신호를 각각 입력하고 소정시간 지연하여 "로우"레벨 구간이 겹쳐지지 않는 제1 및 제2신호들을 발생하기 위한 제1 및 제2 지연 및 클럭신호 발생수단들; 및
    상기 제1 및 제2신호들을 논리합하여 스톱 클럭신호를 발생하기 위한 논리합수단을 구비하여 상기 스톱 클럭신호를 스탠바이시의 전류 소모를 감소하기 위한 제어신호로 사용하는 것을 특징으로 하는 반도체 메모리 장치.
  17. 제16항에 있어서, 상기 제1 지연 및 클럭신호 발생수단은
    상기 클럭신호가 "로우"레벨에서 "하이"레벨로 천이시에 제1소정시간 지연하고, 상기 클럭신호가 "하이"레벨에서 "로우"레벨로 천이시에 상기 제1소정시간보다 긴 제2소정시간 지연한 제1지연 펄스를 발생하기 위한 제1지연수단; 및
    상기 클럭신호와 상기 제2지연수단의 출력신호를 논리합하기 위한 제1논리합수단을 구비한 것을 특징으로 하는 반도체 메모리 장치.
  18. 제16항에 있어서, 상기 제2 지연 및 클럭신호 발생수단은
    상기 반전 클럭신호가 "로우"레벨에서 "하이"레벨로 천이시에 제1소정시간 지연하고, 상기 반전 클럭신호가 "하이"레벨에서 "로우"레벨로 천이시에 제2소정시간 지연한 제1지연 펄스를 발생하기 위한 제2지연수단; 및
    상기 반전 클럭신호와 상기 제2지연수단의 출력신호를 논리합하기 위한 제2논리합수단을 구비한 것을 특징으로 하는 반도체 메모리 장치.
  19. 클럭신호에 동기되어 동작되는 동기식 반도체 메모리 장치에 있어서,
    스톱시에 "하이"레벨로 고정되는 상기 클럭신호 및 상기 클럭신호의 반전된 클럭신호를 각각 입력하고 소정시간 지연하여 "하이"레벨 구간이 겹쳐지지 않는 제1 및 제2신호들을 발생하기 위한 제1 및 제2 지연 및 클럭신호 발생수단들; 및
    상기 제1 및 제2신호들을 비논리곱하여 스톱 클럭신호를 발생하기 위한 비논리곱수단을 구비하여 상기 스톱 클럭신호를 스탠바이시의 전류 소모를 감소하기 위한 제어신호로 사용하는 것을 특징으로 하는 반도체 메모리 장치.
  20. 제19항에 있어서, 상기 제1 지연 및 클럭신호 발생수단은
    상기 클럭신호가 "로우"레벨에서 "하이"레벨로 천이시에 제1소정시간 지연하고, 상기 클럭신호가 "하이"레벨에서 "로우"레벨로 천이시에 상기 제1소정시간보다 짧은 제2소정시간 지연한 제1지연 펄스를 발생하기 위한 제1지연수단; 및
    상기 클럭신호와 상기 제2지연수단의 출력신호를 논리곱하기 위한 제1논리곱수단을 구비한 것을 특징으로 하는 반도체 메모리 장치.
  21. 제19항에 있어서, 상기 제2 지연 및 클럭신호 발생수단은
    상기 반전 클럭신호가 "로우"레벨에서 "하이"레벨로 천이시에 상기 제1소정시간 지연하고, 상기 반전 클럭신호가 "하이"레벨에서 "로우"레벨로 천이시에 상기 제2소정시간 지연한 제1지연 펄스를 발생하기 위한 제2지연수단; 및
    상기 반전 클럭신호와 상기 제2지연수단의 출력신호를 논리곱하기 위한 제2논리곱수단을 구비한 것을 특징으로 하는 반도체 메모리 장치.
  22. 클럭신호에 동기되어 동작되는 동기식 반도체 메모리 장치에 있어서,
    스톱시에 "하이"레벨 또는 "로우"레벨로 고정되고 스큐가 없는 상기 클럭신호 및 상기 클럭신호의 반전된 클럭신호를 입력하고 배타논리합하여 스톱 클럭신호를 발생하기 위한 배타논리합 수단을 구비하여 상기 스톱 클럭신호를 스탠바이시의 전류 소모를 감소하기 위한 제어신호로 사용하는 것을 특징으로 하는 반도체 메모리 장치.
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