KR100258418B1

KR100258418B1 - 동기식의 dram 반도체메모리의 플립플롭을 사용한 데이터래치회로장치

Info

Publication number: KR100258418B1
Application number: KR1019980005382A
Authority: KR
Inventors: 타케시 후쿠다
Original assignee: 가네꼬 히사시; 닛본 덴기 가부시끼가이샤
Priority date: 1997-02-27
Filing date: 1998-02-20
Publication date: 2000-06-01
Also published as: KR19980071570A; JPH10242807A; EP0862269A2; US5889709A; DE69809096T2; EP0862269B1; EP0862269A3; JP3062110B2; DE69809096D1

Abstract

개시된 내용은 동기식의 다이나믹 랜덤억세스메모리(DRAM)를 구성하는 데이터래치회로장치에 관한 것이다. 이 장치는 소자 수 및 버스라인배선을 삭감하여 작동을 위한 전원투여시의 스탠바이상태에서 DFF회로의 플로팅상태을 방지한다. 이 데이터래치회로장치는, 리세트신호(RP)의 공급에 응답하여 리세트신호의 활성기간내에, 클럭신호(CLK)대신에 펄스신호(PC)를 클럭신호(CK)에 공급하도록 절환하는 트랜스퍼게이트가 구비된다.

Description

동기식의 ＤＲＡＭ 반도체메모리의 플립플롭을 사용한 데이터래치회로장치

본 발명은 데이터래치회로장치에 관한 것이다. 더욱 상세하게는, 필드메모리등과 같은 동기식의 다이나믹 랜덤억세서메모리(DRAM)형의 반도체메모리의 플립플롭이 전원투여시에 스탠바이상태에 있는 D-플립플롭회로의 플로팅상태를 방지하기 위하여 사용된 데이터래치회로장치에 관한 것이다.

일반적으로, 동기식의 DRAM은 클럭신호로 동기시킨 데이터신호를 전송한다. 마스터/슬래이브 형의 D-플립플롭 회로(이하에서 DFF회로라 한다)가 사용된 데이터래치회로장치가 이러한 동기식의 DRAM을 위해 제공된다.

초기의 동기식의 DRAM은, 작동을 위한 전원투입후 디바이스의 입력-핀을 스탠바이상태로 해도, DFF회로에 게이트의 플로팅상태가 발생하기 때문에, 관통전류가 흐른다. 이러한 이유로, 초기상태의 전류값을 측정할 때, 클럭신호의 다소간의 펄스를 전하는 것에 의해 상기 플로팅상태를 해소하고나서 측정하는 방법을 취하지않으면, 전류의 분산이 발생한다. 그 때문에, 디바이스의 전류값을 측정하는 때에는, 상기 클럭신호를 공급할 수 있는 펄스제너레이터를 구비한 측정디바이스가 제공되지 않는한, 디바이스의 전류값을 정확하게 측정하는 것은 불가능하다. 또한, 상기 플로팅상태가 발생할 때는, 출력상태도 정의되지 않고 불안정하므로, 결과적으로, 정상적인 회로동작은 실행될 수 없다.

종래의 데이터래치회로장치에서는, 리세트기능을 가지는 데이터래치회로장치가 DFF회로로서 사용된다. 더욱이, 데이터래치회로장치에는 파워-온-리세트발생회로가 구비된다. 이 데이터래치회로장치는 전원공급의 발생과 동시에 발생하는 원샤트펄스의 리세트신호를 발생시키며, 이 리세트신호에 의해 DFF회로의 각 게이트를 고정전위로해서, 플로팅상태를 제거한다.

도 1은, 상술한 플로팅방지기능을 가진 DFF회로가 사용되는 일반적인 종래의 데이터래치회로장치를 나타내는 블록도이다. 이 데이터래치회로장치는 리세트입력(R)을 가지는 데이터래칭용의 리세트기능이 부착된 DFF(101)와, 그리고 작동을 위한 전원투입시에 원샤트펄스의 리세트신호(RP)를 발생하기 위한 파워-온-리세트발생회로(12)를 포함한다. 또한, 데이터래치회로장치는 관련회로로서 기판의 전위를 설정하기 위한 기판전위(SB)을 발생하는 백바이어스발생기(BBG)와, 그리고 백바이어스발생기(14)의 구동펄스(PC)을 발생하기 위한 링발진기회로(13)를 포함한다.

도 2는 DFF(101)의 구성을 나타내는 회로도이며, 도 2를 참조하면, 제 1DFF(101)은 마스터(FF)를 구성해서 데이터를 래치하는 NOR회로(011), 인버터(Ⅰ12), 및 클럭(CK)을 포함하며, CKB에 의해 제어되는 트랜스퍼게이트(TG11, TG12)를 포함하고, 그리고 이 DFF(101)은 클럭신호(CK)를 반전해서 반전클럭신호(CK)바(B)을 발생하기 위한 인버터(Ⅰ15)와, 데이터출력(Q)를 반전해서 반전데이터출력(QB)을 출력하기 위한 인버터(Ⅰ16)을 포함한다.

DFF(101)는 NOR회로(011, 012)로서, 마스터(FF)와 슬래이브(FF) 각각의 데이터래칭용의 인버터의 일방을 사용하며, 그래서 이러한 NOR회로(011, 012)의 각각의 일방의 입력을 리세트입력(R)으로 하고 있다.

도 3은 일본특허공개 평5-327422공보(문헌 1)에 기재되어 있는 리세트기능을 가진 제 2DFF회로(101A)을 나타내는 회로도이다. 도 3에서는, 도 2와 공통의 구성요소에는 공통의 참조문자/숫자를 붙였다. 도 3에서, DFF(101A)가 DFF(101)와 다른점은, NOR회로(011, 012)대신에 인버터(Ⅰ11, Ⅰ13)을 포함한다는 점과, 각각의 게이트쪽으로의 리세트신호(RP)의 공급에 응답해서 전도하는 인버터(Ⅰ11, Ⅰ13)의 각각의 입력을 접지전위(L레벨)에 접속하는 즉, 풀-다운하기 위한 N-채널트랜지스터(N11, N12)을 포함한다는 점이다.

다음으로는, 종래의 데이터래치회로장치의 동작을 도 1, 2, 3 및 동작파형을 나타내는 타임챠트인 도 4와 관련하여 설명한다. 파워-온-리세트발생회로(12)는, DFF(101) 또는 DFF(101A)중 어느 하나의 리세트입력(R)으로 리세트신호(RP)을 공급해서, 전체 DFF회로의 각 게이트의 전위를 H-레벨 또는 L-레벨이 되게한다.

도 4을 참조하면, 전원(VD)이 도 4와 같이 일어난다고 가정하면, 전원(VD)이 파워-온-리세트발생회로(12)의 전압검출용의 트랜지스터의 Vt이상으로 상승한 때, 파워-온-리세트신호(RP)의 1 펄스는, 도 4에 도시한 바와 같이, 전원(VD)이 발생하는 앞선을 따라서 발생한다. 클럭(CK)은 스탠바이시 고정전위로 되며, DFF(101)/DFF(101A)의 데이터입력(D)는 L-레벨로 고정되게 된다.

즉 DFF(101)의 경우는, NOR회로(011, 012)의 각각이 리세트신호(RP)의 파형의 제공을 받으며, 각각 출력이 L-레벨이 되어서, DFF(101)의 출력(Q)은, 도 4에 나타나는 것과 같이, L-레벨로 고정된다.

도 5는 동기식의 DRAM의 전형인 필드메모리의 구성의 일예를 나타내는 블록도이다. 도 5에서, 메모리셀배열(24)의 주변회로로서의 필드메모리는, 리세트기능을 가지는 DFF(R-DFF)을 주요구성요소로 하는 콘트롤러(31)와, 라이트어드레스카운트(write address counter)(32)와, 리드어드레스카운트(read address counter)(33)와, 리프레쉬어드레스카운트(refresh address counter)(34)와, 리드/라이트의 각각의 어드레스포인터(respective address pointers)(26, 21)와, 입력/출력의 각 버퍼(23, 28) 및 SRAM버퍼(27)를 포함한다.

이러한 각각의 구성요소는 어드레스버스 또는 데이터버스의 비트 수에 대응하는 수만으로 R-DFF회로를 위해 사용된다.

여기에서, 종래의 데이터래치회로장치는, 파워-온-리세트발생회로(12)로부터 각각의 구성회로의 DFF까지 파워-온-리세트신호(RP)를 전송시키기 위한 버스라인 배선을 요구한다는 문제가 있다. DFF(101)의 경우에, 종래의 데이터래치회로장치는 리세트기능용으로 마스터(FF)와 슬래이브(FF)의 양 경우의 데이터래치용의 인버터로서 많은 수의 소자를 가진 NOR회로(011, 012)를 요구한다. 반면에 DFF(101A)의 경우에, 종래의 데이터래치회로장치는 L-레벨 풀다운용 N-채널트랜지스터(N11, N12)를 요구한다. 그래서 소자 및 관련된 배선영역은 증가한다.

예를 들어, 버스의 모든 1비트에 해당하는 두 개의 R-DFF는 단지 입력버퍼(23)만을 사용하여, 즉, 약 100개가 약 2M의 필드메모리 전체에 사용된다. 이 때문에, 리세트신호(RP)의 전송용 버스라인도 칩전면으로 감기게 된다. 칩 크기에 대한 이것들의 영향은 대략적으로 다음과 같은 면적의 증가로서 표시된다.

만일 리세트기능을 가지지 않은 DFF회로의 영역과 리세트기능을 가진 DFF회로의 영역과의 차이가 500μ㎡라면, 전체 칩 면적의 증가는 500×100개 = 50000μ㎡이 된다.

파워-온-리세트신호(RP)의 버스라인배선을, 절단면이 6㎜(6000μm), 배선폭이 2.8μm가 되는 칩크기를 가지게 칩을 일주하면, 이러한 조건 때문에, 증가되는 면적은 24000×2.8μm = 67200μ㎡이 된다. 결과적으로, 칩면적을 전체적으로 117200μ㎡으로 증가시키게 된다.

상술한 종래의 데이터래치회로장치에서는, 작동을 위한 전원투입시의 스탠바이상태에서의 DFF회로의 플로팅상태를 방지하기위해, DFF로서 많은 수의 소자를 가진 리세트기능을 가진 DFF가 종래의 데이터래치회로장치에 사용된다. 그리고 파워-온-리세트신호의 공급에 응답하여 인버터의 입력을 L-레벨 또는 H-레벨로 풀-다운/풀-업하기 위해 스위칭소자가 필요하며, 파워-온-리세트발생회로로부터 각각의 구성회로의 DFF까지 파워-온-리세트신호를 전송하기 위한 배선이 요구된다. 결과적으로, 많은 수의 소자와 배선영역의 증가 때문에, 칩면적을 상당히 증가시키는 단점이 있다.

본 발명의 목적은, 상술한 단점을 해결하고 소자 및 버스라인 배선을 삭감하면서도, 작동을 위한 전원투여시 스탠바이상태에서의 DFF회로의 플로팅상태를 방지할 수 있는 데이터래치회로장치를 제공하는 것이다.

도 1은 종래의 데이터래치회로장치의 일예를 나타내는 블록도이며,

도 2는 도 1의 리세트기능을 가진 DFF의 제 1구성을 나타내는 회로도이며,

도 3은 도 1의 리세트기능을 가진 DFF의 제 2구성을 나타내는 회로도이며,

도 4는 종래의 데이터래치회로장치의 동작의 일예를 나타내는 타임챠트이며,

도 5는 필드메모리의 구성의 일예를 나타내는 블록도이며,

도 6은 본 발명에 따른 데이터래치회로장치의 제 1실시예를 나타내는 블록도이며,

도 7은 도 6의 DFF의 구성을 나타내는 회로도이며,

도 8은 본 실시예에 따른 데이터래치회로장치의 동작의 일예를 나타내는 타임차트이며,

도 9는 본 발명에 따른 데이터래치회로장치의 제 2실시예를 나타내는 블록도이다.

<도면에 대한 부호의 설명>

11, 101, 101A DFF

12 파워온리세트발생회로

13 링발진기회로

14 백바이어스발생회로

15 AND-NOR회로

Ⅰ1, Ⅰ11∼Ⅰ16 인버터

TG1, TG2, TG11∼TG14 트랜스퍼게이트

N1, N2, N11, N12, P1, P2 트랜지스터

상기의 목적을 달성하기 위한, 본 발명의 한 특징에 따라서, 작동을 위한 전원투입시에 원샤트펄스의 리세트신호를 발생하기 위한 파워-온-리세트발생회로와, 기판전압을 발생하기 위한 백바이어스발생회로 구동용의 펄스상의 백바이어스구동신호를 출력하기 위한 발진회로와, 데이터신호를 클럭신호로 동기해서 데이터신호를 래칭함과 함께 앞선 래치데이터를 출력하기 위한 D-플립플롭회로와, 데이터신호를 클럭신호로 동기해서 데이터신호를 전송하는 동기식의 다이나믹 랜덤억세스메모리 및 리세트신호의 공급에 응답하여 리세트신호의 활성기간내에, 클럭신호대신에 백바이어스구동신호를 D-플립플롭회로의 클럭입력말단으로 공급하도록 절환하기 위한 스위치수단을 포함하는 데이터래치회로장치를 제공한다.

바람직하게, 상기 스위치수단이, 리세트신호와 리세트신호의 반전된 신호인 반전리세트신호로 구성되는 한 쌍의 상보 리세트신호에 응답해서 백바이어스구동신호를 전도하기 위한 제 1트랜스퍼게이트회로와, 한 쌍의 상보 리세트신호에 응답해서 클럭신호를 차단하기 위한 제 2트랜스퍼게이트회로를 포함하는 데이터래치회로장치가 공급된다.

또한 바람직하게, 상기 스위치수단이, 상기 리세트신호와 백바이어스구동신호의 제 1AND와, 리세트신호를 반전한 반전리세트신호와 클럭신호의 제 2AND로 구성되는 NOT-OR을 상기 D-플립플롭회로의 클럭입력단으로 공급하기위한 AND-NOR회로를 포함하는 데이터래치회로장치가 공급된다.

본 발명의 상기와 같은 특징 및 또 다른 특징은 도면을 참고로 하여 설명되는 다음의 상세한 기술에 의해 충분히 이해될 것이다. 그러나 명백히 설명된다고는 하나, 이 도면들은 단지 설명을 위한 것일뿐이며, 본 발명을 제한하는 정의로서 간주되어서는 안된다.

본 발명의 바람직한 실시예를 첨부한 도면에 따라 상세히 설명하기로 한다.

도 6은 본 발명에 따른 데이터래치회로장치의 제 1실시예를 나타내는 블록도이다. 도 6에서, 도 1의 종래기술과 공통인 구성요소에는 공통의 참조문자/숫자를 붙였다. 도 6에 도시되는 제 1실시예의 데이터래치회로장치는, 종래의 것과 공통인 리세트신호(RP)를 출력하기 위한 파워-온-리세트발생회로(12)와, 펄스신호(PC)의 공급에 응답해서 기판전압(SB)을 발생하기위한 백바이어스발생(BBG)회로(14)와, 펄스신호(PC)를 출력하기위한 링발진기회로(13)와, 리세트기능을 가진 DFF 대신 리세트기능을 가지지 않은 DFF(11)와, 리세트신호(RP)을 반전해서 반전리세트신호(RPB)을 발생하기위한 인버터(Ⅰ1)와, 일단을 링발진기회로(13)에 접속하고, 타단을 DFF(11)의 클럭입력(CK)에 접속해서 상보의 리세트신호들(RP, RPB)의 공급에 응답하여 펄스신호(PC)를 통과시키는 트랜스퍼게이트(TG1) 및 일단에 클럭(CLK)의 공급을 받으며 타단을 DFF(11)의 클럭입력(CK)에 접속해서 상보의 리세트신호들(RPB, RP)의 공급에 응답하여 클럭신호(CLK)를 통과시키는 트랜스퍼게이트(TG2)를 포함한다.

이 트랜스퍼게이트(TG1)는 트랜스퍼게이트(TG2)와 동일한 구성을 가지므로, 편의상 트랜스퍼게이트(TG1)에 대해서만 설명하기로 한다. P-채널트랜지스터(P1)와 N-채널트랜지스터(N1)은 평행으로 접속되어있으며, 그래서 공통으로 접속한 소스를 링발진기회로(13)에 접속해서, 공통으로 접속한 각각의 드레인을 DFF(11)의 클럭입력(CK)에 접속한다. 이 리세트신호(RP)는 트랜지스터(N1)의 게이트에 공급되며 그리고 반전리세트신호(RPB)는 트랜지스터(P1)의 게이트에 공급된다. 또한, 트랜스퍼게이트(TG2)에서는, 반전리세트신호(RPB)가 트랜지스터(N2)의 게이트에 공급되며, 그리고 리세트신호(RP)가 트랜지스터(P2)의 게이트에 공급된다.

도 7은 도 6의 DFF의 구성을 나타내는 회로도이다. 도 7을 참조하면, DFF(11)는, 마스터(FF)를 구성하고 데이터를 래치하는 인버터(Ⅰ11, Ⅰ12)와, 클럭들(CK, CKB)에 의해 제어되는 트랜스퍼게이터들(TG11, TG12)과, 슬래이브(FF)를 구성하고 데이터를 래치하는 인버터들(Ⅰ13, Ⅰ14)과, 클럭들(CK, CKB)에 의해 제어되는 트랜스퍼게이트들(TG13, TG14)과, 클럭신호(CK)를 반전해서 반전클럭신호(CK)바(B)를 발생하기 위한 인버터(T15) 및 데이터출력(Q)을 반전해서 반전데이터출력(QB)을 출력하기위한 인버터(Ⅰ16)을 포함한다.

도 8은 상기 실시예에 따른 데이터래치회로장치의 동작의 일예를 나타내는 타임챠트이다. 도 6, 7 및 타임챠트로 동작파형을 나타내는 도 8을 참고로 해서 상기 실시예의 동작을 설명하기로 한다. 작동을 위한 전원투입후 전원(VD)이 발생한때는, 이 파워-온-리세트발생회로(12)는 종래의 것과 비슷하게 H-레벨을 가진 리세트신호(RP)을 출력한다. 이 인버터(Ⅰ1)는, 반전리세트신호(RPB)를 발생해서, 트랜스퍼게이트(TG1, TG2)로 상보의 리세트신호들(RP, RPB)을 공급한다. 이 리세트신호들(RP, RPB)의 공급에 응답해서 트랜스퍼게이트(TG1)가 전류를 전도해서, 전원(VD)과 동시에 자발적으로 발생하는 링발진기회로(13)의 펄스신호(PC)를 통과시키고, DFF(11)의 클럭단자(CK)에 공급한다. 또 다른 한편으로, 트랜스퍼게이트(TG2)는 차단(cut-off)상태가 되어서 클럭신호(CLK)를 방지한다. 이러한 작동으로, DFF는, 펄스신호(PC)에 의해 각각의 게이트의 전위가 소정의 초기상태로 설정된다.

다음으로, 일정 시간이 경과하면, 리세트신호(RP)는 H-레벨에서 L-레벨로 천이하며, 이것은 트랜스퍼게이트(TG1)를 차단상태로 절환하며, 트랜스퍼게이트(TG2)를 도전상태로 절환한다. 이러한 조건하에서, 펄스신호(PC)을 방지하고, 그리고 적절한 클럭신호(CLK)을 DFF(11)의 클럭단자(CK)에 공급한다. 이 후에, 정상적인 동작으로 이행한다.

상술한 동작을 도 8과 관련하여 더욱 상세히 설명하기로 한다. 파워-온-리세트발생회로(12)는, 전원(VD)이 발생하여서 전압검출용의 트랜지스터의 한계전압 Vt이상으로 전원(VD)의 전압이 상승할 때, H-레벨의 리세트신호(RP)를 출력하기 시작한다. 이 때, 데이터래치회로장치가 스탠바이상태이기 때문에, 데이터입력(D)은 H-레벨 또는 L-레벨의 고정전위이다. 이 시점에서, 링발진기회로(13)는 펄스신호(CP)를 출력하기 시작한다. DFF(11)회로가 마스터측과 슬래이브측인 두 측면으로 분리되기 때문에, 출력(Q)의 값은, 클럭입력에 공급되는 펄스신호(CP)가 H-레벨이고 그 다음으로 클럭입력에 공급되는 펄스신호(CP)가 L-레벨일 때, 결정된다.

링발진기(13)도, 전원(VD)이 회로의 트랜지스터의 한계전압 Vt보다 클 때, 자동적으로 작동하기 시작하며, 그렇게 해서, 리세트신호(RP)가 H-레벨일때의 기간내에, 펄스신호(CP)가 H-레벨에서 L-레벨로 반전하는지 또는 펄스신호(CP)가 L-레벨에서 H-레벨로 반전하는지가 결정되지않는다. 이러한 이유때문에, 리세트신호(RP)의 펄스폭을 펄스신호(PC)의 2사이클이상의 사이클 시간으로 설정할 필요가 있다.

예를 들어, 펄스신호(PC)의 1사이클을 2μs로 하면, 이것은 리세트신호의 H-기간을 4μs이상으로 설정한다.

작동을 위한 전원투입후의 스탠바이상태에서, DFF회로(11)의 각 게이트들은 플로팅이 없는 어떠한 전위로 확실하게 고정되며, 그렇게 해서, 관통전류가 사라지며, 정확한 스탠바이상태의 전류를 측정할 수 있다. 더욱이, 일정한 출력상태가 설정되기 때문에, 정상적인 회로동작이 보증되며, 칩크기를 줄이는 것이 가능하다.

도 9에서, 도 6과 공통인 구성요소에는 공통의 참조문자/숫자을 붙였다. 도 9에 도시되는 제 2실시예는, 트랜스퍼게이트들(TG1, TG2)대신 AND-NOR회로(15)가 제공된다는 점에서, 상기 제 1실시예와 다르다.

이 AND-NOR회로(15)는 리세트신호와 펄스신호의 AND와, 반전리세트신호(RPB)와 클럭(CLK)의 AND의 양경우에 동작하는 NOR-OR동작을 발생한다는 사실 때문에, 제 1실시예와 동일한 동작을 수행한다.

본 발명의 바람직한 실시예들은 특정용어를 사용하여 설명되며, 그러한 묘사는 본 발명의 목적만에 대한 것이며, 다음의 청구항의 정신 또는 범위에서 벗어나지 않는 범위내에서 만들어지는 변화 및 다양화를 설명할 수 있다.

상술한 바와 같이, 본 발명에 따른 데이터래치회로장치는, 리세트신호의 공급에 응답해서 이 리세트신호의 활성기간내에 본래의 클럭신호 대신 백바이어스발생회로(BBG)로 사용하는 링발진기회로의 펄스신호를 DFF회로의 클럭입력단으로 공급하도록 절환하는 스위치수단이 제공된다. 상기 펄스신호는, 작동을 위한 전원투입후에, DFF회로의 클럭신호로서 이용되며, 그렇게 해서 많은 수의 소자를 가진 리세트기능이 부착된 DFF를 통상의 DFF회로로 치환해서 많은 수의 소자를 줄이며, 리세트신호용 버스라인배선을 감을 필요가 없기 때문에, 칩크기를 감소시킬 수 있는효과가 있다.

Claims

작동을 위한 전원투입시에, 원샤트펄스의 리세트신호를 발생하기위한 파워-온-리세트발생회로;

기판전압을 발생하기위한 백바이어스발생회로를 구동하기위한 펄스상의 백바이어스구동신호를 출력하기위한 발진기회로;

상기 데이터신호를 클럭신호로 동기해서 데이터신호를 래칭하고 이전의 래치데이터를 출력하기위한 D-플립플롭회로;

상기 데이터신호를 상기 클럭신호로 동기해서, 상기 데이터신호를 전송시키기위한 동기식의 다이나믹 랜덤억세스메모리; 및

상기 리세트신호의 공급에 응답하여 상기 리세트신호의 활성기간내에, 상기 클럭신호대신에 상기 백바이어스구동신호를 D-플립플롭회로의 클럭입력단에 공급하도록 절환하기위한 스위치수단를 포함하는 데이터래치회로장치.
제 1항에 있어서, 상기 스위치수단은, 상기 리세트신호와 상기 리세트신호를 반전시킨 반전리세트신호로 구성되는 한 쌍의 상보리세트신호에 응답하여 상기 백바이어스구동신호를 전도하기위한 제 1트랜스퍼게이트회로와, 상기 한 쌍의 상보리세트신호의 공급에 응답하여 상기 클럭신호를 차단하기위한 제 2트랜스퍼게이트회로를 포함하는 것을 특징으로 하는 데이터래치회로장치.
제 1항에 있어서, 상기 스위치수단은, 상기 리세트신호와 백바이어스구동신호의 제 1AND와, 상기 리세트신호를 반전한 반전리세트신호와 클럭신호의 제 2AND로 구성되는 NOT-OR을 상기 D-플립플롭회로의 클럭입력단으로 공급하기위한 AND-NOR회로를 포함하는 것을 특징으로 하는 데이터래치회로장치.
작동을 위한 전원투입시에, 원샤트펄스의 리세트신호를 발생하는 단계;

기판전압을 발생하기위한 백바이어스발생회로를 구동하기위한 펄스상의 백바이어스구동신호를 출력하는 단계;

상기 데이터신호를 클럭신호로 동기해서 데이터신호를 래칭하고 이전의 래치데이터를 출력하는 단계;

상기 데이터신호를 상기 클럭신호로 동기해서, 상기 데이터신호를 전송시키기는 단계; 및

상기 리세트신호의 공급에 응답하여 상기 리세트신호의 활성기간내에, 상기 클럭신호대신에 상기 백바이어스구동신호를 D-플립플롭회로의 클럭입력단에 공급하도록 절환하는 단계를 포함하는 데이터래칭회로장치에 의한 데이터래칭방법.
제 4항에 있어서, 상기 데이터래칭방법이, 상기 리세트신호와 상기 리세트신호를 반전시킨 반전리세트신호로 구성되는 한 쌍의 상보리세트신호에 응답하여 상기 백바이어스구동신호를 전도하는 단계; 및

상기 한 쌍의 상보리세트신호의 공급에 응답하여 상기 클럭신호를 차단하는 단계를 더 포함하는 것을 특징으로 하는 데이터래치회로장치에 의한 데이터래칭방법.
제 4항에 있어서, 상기 데이터래칭방법이, 상기 리세트신호와 백바이어스구동신호의 제 1AND와, 상기 리세트신호를 반전한 반전리세트신호와 클럭신호의 제 2AND로 구성되는 NOT-OR을 상기 D-플립플롭회로의 클럭입력단으로 공급하는 단계를 더 포함하는 것을 특징으로 하는 데이터래치회로장치에 의한 데이터래칭방법.