KR100498438B1 - 반도체 메모리장치의 파우워 다운 제어회로 - Google Patents

반도체 메모리장치의 파우워 다운 제어회로 Download PDF

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Abstract

입력신호의 레벨이 LVTTL 레벨 또는 SSTL 레벨일 경우에 모두 정확하게 파우워 다운 모드의 진입 및 해제 동작을 수행하는 반도체 메모리장치의 파우워 다운 제어회로가 개시된다. 상기 파우워 다운 제어회로는, 파우워 다운 모드 진입신호에 응답하여, 기준전압 신호 및 외부에서 입력되는 클럭 제어신호를 입력으로 하여 버퍼링된 클럭 제어신호를 출력하는 차동증폭형 입력버퍼와, 상기 버퍼링된 클럭 제어신호를 지연시키는 제1지연기와, 상기 파우워 다운 모드 진입신호의 반전신호 및 지연된 파우워 다운 모드 진입신호에 응답하며, 상기 기준전압 신호 및 상기 클럭 제어신호를 입력으로 하여 파우워 다운 모드 해제신호를 출력하는 파우워 다운 해제회로와, 상기 파우워 다운 모드 해제신호를 지연시키는 제2지연기와, 상기 제1지연기의 출력신호 및 상기 제2지연기의 출력신호를 논리합하는 논리합 회로와, 상기 논리합 회로의 출력신호를 반전시켜 상기 파우워 다운 모드 진입신호를 출력하는 반전기, 및 상기 파우워 다운 모드 진입신호를 지연시켜 상기 지연된 파우워 다운 모드 진입신호를 출력하는 제3지연기를 구비하고, 상기 파우워 다운 해제회로는 래치형 입력버퍼를 포함하는 것을 특징으로 한다.

Description

반도체 메모리장치의 파우워 다운 제어회로
본 발명은 반도체 메모리장치에 관한 것으로, 특히 반도체 메모리장치의 파우워 다운(Power Down) 제어회로에 관한 것이다.
반도체 메모리장치에는 기입동작 및 독출동작과 같은 일반적인 동작을 필요로하지 않는 구간 동안에, 즉 반도체 메모리장치를 동작시키지 않는 구간 동안에 전류소모를 감소시키기 위한 파우워 다운 모드(Power Down Mode)가 있다. 파우워 다운 모드에서는 파우워 다운 모드로 진입하고 또한 파우워 다운 모드로부터 빠져나오기 위한 최소한의 회로만을 동작시키고 그 이외의 모든 회로들을 턴오프시킨다. 즉 파우워 다운 모드에서는 반도체 메모리장치 내부의 일반적인 입력버퍼들을 턴오프시킴으로써, 입력버퍼들의 출력들이 천이(Transition)가 없는 일정한 레벨을 유지하게 되며 이에 따라 내부회로들이 동작하지 않게 되어 전류소모가 감소된다.
종래의 반도체 메모리장치는 클럭 제어핀(CKE)에 입력되는 데이터에 따라 파우워 다운 모드로 진입하거나 또는 파우워 다운 모드로부터 빠져나오도록 구성되어 있다. 다시말해 종래의 반도체 메모리장치의 파우워 다운 모드에서는, 클럭 제어핀(CKE)에 연결된 입력버퍼(이하 CKE 입력버퍼라 함)만이 턴온된 상태에서, CKE 입력버퍼의 출력이 모든 일반적인 입력버퍼들을 턴오프시킨다. 그러나 이러한 경우에는 파우워 다운 모드 동안이라 할지라도 CKE 입력버퍼가 턴온되어 계속 동작하므로 통상 수백 uA의 전류소모가 항상 발생하는 문제점이 있다.
상기와 같은 문제점을 해결하기 위하여 근래에는 CKE 입력버퍼가 턴온된 상태에서 파우워 다운 모드로 진입하고, 이후 CKE 입력버퍼를 턴오프시킨 다음 파우워 다운 모드로부터 빠져나오도록 회로가 구성된다. 그러나 이 경우 반도체 메모리장치를 구동시키는 씨스템의 출력신호의 레벨, 즉 반도체 메모리장치로 입력되는 입력신호의 레벨이 LVTTL( ) 레벨일 경우에는 파우워 다운 모드의 진입 및 해제 동작이 적절히 이루어질 수 있으나, 반도체 메모리장치로 입력되는 입력신호의 레벨이 SSTL( ) 레벨일 경우에는 VIH(입력신호의 "하이" 전압레벨) 및 VIL(입력신호의 "로우" 전압레벨)이 전원전압에 따라 변하게 되므로 파우워 다운 모드의 진입 및 해제 동작이 적절히 이루어질 수 없는 문제점이 있다.
따라서 본 발명이 이루고자하는 기술적 과제는, 입력신호의 레벨이 LVTTL 레벨 또는 SSTL 레벨일 경우에 모두 정확하게 파우워 다운 모드의 진입 및 해제 동작을 수행하는 반도체 메모리장치의 파우워 다운 제어회로를 제공하는 데 있다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 메모리장치의 파우워 다운 제어회로는, 파우워 다운 모드 진입신호에 응답하여, 기준전압 신호 및 외부에서 입력되는 클럭 제어신호를 입력으로 하여 버퍼링된 클럭 제어신호를 출력하는 차동증폭형 입력버퍼; 상기 버퍼링된 클럭 제어신호를 지연시키는 제1지연기; 상기 파우워 다운 모드 진입신호의 반전신호 및 지연된 파우워 다운 모드 진입신호에 응답하며, 상기 기준전압 신호 및 상기 클럭 제어신호를 입력으로 하여 파우워 다운 모드 해제신호를 출력하는 파우워 다운 해제회로; 상기 파우워 다운 모드 해제신호를 지연시키는 제2지연기; 상기 제1지연기의 출력신호 및 상기 제2지연기의 출력신호를 논리합하는 논리합 회로; 상기 논리합 회로의 출력신호를 반전시켜 상기 파우워 다운 모드 진입신호를 출력하는 반전기; 및 상기 파우워 다운 모드 진입신호를 지연시켜 상기 지연된 파우워 다운 모드 진입신호를 출력하는 제3지연기를 구비하고, 상기 파우워 다운 해제회로는 래치형 입력버퍼를 포함하는 것을 특징으로 한다.
바람직한 실시예에 의하면, 상기 차동증폭형 입력버퍼는, 상기 파우워 다운 모드 진입신호에 응답하여, 상기 클럭 제어신호의 전압레벨과 상기 기준전압 신호의 전압레벨을 비교하여 그 결과에 따른 출력신호를 발생하는 차동증폭기; 및 상기 차동증폭기의 출력과 상기 파우워 다운 모드 진입신호를 받아 노아동작을 수행하여 상기 버퍼링된 클럭 제어신호를 출력하는 노아게이트를 구비하는 것을 특징으로 한다. 상기 파우워 다운 해제회로는, 상기 파우워 다운 모드 진입신호를 반전시키는 제1인버터; 상기 제1인버터의 출력신호에 응답하여, 상기 클럭 제어신호의 전압레벨과 상기 기준전압 신호의 전압레벨을 비교하여 그 결과에 따른 출력신호를 발생하는 래치형 입력버퍼; 상기 래치형 입력버퍼의 출력신호를 반전시키는 제2인버터; 상기 제2인버터의 출력신호와 상기 지연된 파우워 다운 모드 진입신호를 받아 낸드동작을 수행하는 낸드게이트; 및 상기 낸드게이트의 출력신호를 반전시켜 상기 파우워 다운 모드 해제신호를 출력하는 제3인버터를 구비하는 것을 특징으로 한다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명의 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예에 한정되는 것으로 해석되어져서는 안된다. 본 발명의 실시예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 도면상에서 동일한 부호 및 번호는 동일한 요소를 지칭한다.
도 1은 본 발명의 일실시예에 따른 반도체 메모리장치의 파우워 다운 제어회로의 회로도이다.
도 1을 참조하면, 상기 파우워 다운 제어회로는, 차동증폭형 입력버퍼(10), 제1지연기(11), 파우워 다운 해제회로(12), 제2지연기(13), 논리합 회로(14), 반전기(15), 및 제3지연기(16)를 구비한다.
상기 차동증폭형 입력버퍼(10)는, CKE 입력버퍼로서, 파우워 다운 모드 진입신호(POFF)에 응답하여 기준전압 신호(VREF) 및 반도체 메모리장치의 외부에서 클럭 제어핀을 통해 입력되는 클럭 제어신호(CKE)를 입력으로 하여 버퍼링된 클럭 제어신호(PCKE)를 출력한다. 상기 차동증폭형 입력버퍼(10)는, 상기 파우워 다운 모드 진입신호(POFF)에 응답하여 상기 클럭 제어신호(CKE)의 전압레벨과 상기 기준전압 신호(VREF)의 전압레벨을 비교하여 그 결과에 따른 출력신호를 발생하는 차동증폭기(10a), 및 상기 차동증폭기(10a)의 출력과 상기 파우워 다운 모드 진입신호(POFF)를 받아 노아동작을 수행하여 상기 버퍼링된 클럭 제어신호(PCKE)를 출력하는 노아게이트를 포함하여 구성된다. 상기 차동증폭기(10a)는 통상의 차동증폭기로서 피모스 트랜지스터들(10a1, 10a2, 10a3)과 엔모스 트랜지스터들(10a4, 10a5)을 포함하여 구성된다.
상기 제1지연기(11)는 4개의 인버터들(11a 내지 11d)을 포함하여 구성되며 상기 버퍼링된 클럭 제어신호(PCKE)를 지연시킨다.
특히 상기 파우워 다운 해제회로(12)는, 상기 파우워 다운 모드 진입신호(POFF)의 반전신호 및 지연된 파우워 다운 모드 진입신호(POFFD)에 응답하며, 상기 기준전압 신호(VREF) 및 상기 클럭 제어신호(CKE)를 입력으로 하여 파우워 다운 모드 해제신호(PSELFX)를 출력한다. 상기 파우워 다운 해제회로(12)는, 상기 파우워 다운 모드 진입신호(POFF)를 반전시키는 제1인버터(12b), 상기 제1인버터(12b)의 출력신호에 응답하여 상기 클럭 제어신호(CKE)의 전압레벨과 상기 기준전압 신호(VREF)의 전압레벨을 비교하여 그 결과에 따른 출력신호를 발생하는 래치형 입력버퍼(12a), 상기 래치형 입력버퍼(12a)의 출력신호를 반전시키는 제2인버터(12c), 상기 제2인버터(12c)의 출력신호와 상기 지연된 파우워 다운 모드 진입신호(POFFD)를 받아 낸드동작을 수행하는 낸드게이트(12d), 및 상기 낸드게이트(12d)의 출력신호를 반전시켜 상기 파우워 다운 모드 해제신호(PSELFX)를 출력하는 제3인버터(12e)를 포함하여 구성된다. 상기 래치형 입력버퍼(12a)는 피모스 트랜지스터들(12a1,12a2,12a3)과 엔모스 트랜지스터들(12a4,12a5)를 포함하여 구성된다. 여기에서는 상기 파우워 다운 해제회로(12)가 래치형 입력버퍼를 포함하는 경우가 도시되어 있지만, 상기 래치형 입력버퍼 대신에 여러 가지 다른 형태의 입력버퍼가 사용될 수 있다. 상기 제2지연기(13)는 4개의 인버터들(13a 내지 13d)을 포함하여 구성되고 상기 파우워 다운 모드 해제신호(PSELFX)를 지연시킨다.
또한 상기 논리합 회로(14)는, 노아게이트(14a)와 인버터(14b)를 포함하여 구성되며, 상기 제1지연기(11)의 출력신호(PCKED) 및 상기 제2지연기(13)의 출력신호(PSELFXD)를 논리합한다. 상기 반전기(15)는 상기 논리합 회로(14)의 출력신호(CKEBPU)를 반전시켜 상기 파우워 다운 모드 진입신호(POFF)를 출력한다. 상기 제3지연기(16)는 2개의 인버터(16a,16b)를 포함하여 구성되며 상기 파우워 다운 모드 진입신호(POFF)를 지연시켜 상기 지연된 파우워 다운 모드 진입신호(POFFD)를 출력한다.
도 2는 도 1에 도시된 파우워 다운 제어회로의 각 신호들의 타이밍도이다.
이하 도 1에 도시된 회로와 도 2에 도시된 타이밍도를 참조하여 본 발명에 따른 파우워 다운 제어회로의 동작을 상세히 설명하겠다.
외부에서 입력되는 CKE가 논리"하이"에서 논리"로우"로 되면, 즉 VIL(약 VREF-0.35) 레벨이 되면 파우워 다운 모드로 진입(Enter)하게 되는 데, 이때 도 1에 도시된 차동증폭형 입력버퍼(10)의 출력 PCKE는 논리"로우"가 된다. 이에 따라 CKEBPU가 논리"로우"가 되며 파우워 다운 모드 진입신호인 POFF가 논리"하이"가 됨으로써, 도 1에 도시된 차동증폭형 입력버퍼(10)가 턴오프되고 파우워 다운 해제회로(12)의 래치형 입력버퍼(12a)가 턴온되며 또한 모든 일반적인 입력버퍼들(도시되지 않음)이 턴오프된다. 즉 파우워 다운 모드가 된다.
한편 상기 래치형 입력버퍼(12a)가 턴온되어 동작된다고 할지라도 POFF가 지연되어 발생되는 POFFD에 의해 파우워 다운 모드 해제신호인 PSELFX는 여전히 논리"로우"를 유지하며, 또한 CKE가 논리"로우"인 경우에도 PSELFX는 초기값인 논리"로우"를 그대로 유지하게 된다.
파우워 다운 모드 동작이 끝난 후, CKE가 논리"로우"에서 논리"하이"로 되면, 즉 VIH(약 VREF+0.35) 레벨이 되면 도 1에 도시된 파우워 다운 해제회로(12)의 래치형 입력버퍼(12a)에 의해 파우워 다운 모드 해제신호인 PSELFX가 논리"하이"가 된다. 이에 따라 CKEBPU가 논리"하이"가 되며 파우워 다운 모드 진입신호인 POFF가 논리"로우"가 됨으로써, 도 1에 도시된 차동증폭형 입력버퍼(10)가 턴온되고 파우워 다운 해제회로(12)의 래치형 입력버퍼(12a)가 턴오프며 또한 모든 일반적인 입력버퍼들(도시되지 않음)이 턴온된다. 즉 정상 모드가 된다.
한편 상기 차동증폭형 입력버퍼(10)가 턴온되어 이전의 CKE의 논리"로우" 레벨, 즉 VIL 레벨을 받아들임으로써 PCKE가 논리"하이"가 되며 이에 따라 CKEBPU는 계속 논리"하이"를 유지하게 된다. 이와 동시에 상기 래치형 입력버퍼(12a)가 턴오프되어 파우워 다운 모드 해제신호인 PSELFX는 논리"로우" 상태의 POFFD에 의해 초기값인 논리"로우"를 유지한다. 특히 PSELFX가 논리"로우" 상태의 POFFD에 의해 논리"로우"가 되는 시간보다 논리"로우" 상태의 POFF에 의해 PCKE가 논리"하이"가 되는 시간이 우선이어야 한다. 즉 도 1에 도시된 제2지연기(13)의 지연시간이 제1지연기(11)의 지연시간보다 길어야 한다. 만일 제2지연기(13)의 지연시간이 제1지연기(11)의 지연시간보다 짧은 경우에는 도 1에 도시된 논리합 회로(14)의 노아게이트(14a)에서 논리"하이" 상태의 PCKE보다도 논리"로우" 상태의 PSELFX에 의해 CKEBPU가 논리"로우"로 되는 글리치(Glitch)가 순간적으로 발생된다.
상술한 본 발명에 따른 파우워 다운 제어회로에서는, 파우워 다운 모드시 상기 차동증폭형 입력버퍼(10)는 턴오프되고 단지 수십 uA의 전류를 소모하는 상기 파우워 다운 해제회로(12)의 래치형 입력버퍼(12a)가 턴온됨으로써 전류소모가 크게 감소된다. 또한 본 발명에 따른 파우워 다운 제어회로는, 입력신호인 상기 CKE 신호의 레벨이 LVTTL 레벨일 경우 뿐만 아니라 SSTL 레벨일 경우에도 상기 래치형 입력버퍼(12a)에 의해 정확하게 파우워 다운 모드의 진입 및 해제 동작을 수행하는 장점이 있다.
도 1은 본 발명의 일실시예에 따른 반도체 메모리장치의 파우워 다운 제어회로의 회로도
도 2는 도 1에 도시된 파우워 다운 제어회로의 각 신호들의 타이밍도

Claims (4)

  1. 파우워 다운 모드 진입신호에 응답하여, 기준전압 신호 및 외부에서 입력되는 클럭 제어신호를 입력으로 하여 버퍼링된 클럭 제어신호를 출력하는 차동증폭형 입력버퍼;
    상기 버퍼링된 클럭 제어신호를 지연시키는 제1지연기;
    상기 파우워 다운 모드 진입신호의 반전신호 및 지연된 파우워 다운 모드 진입신호에 응답하며, 상기 기준전압 신호 및 상기 클럭 제어신호를 입력으로 하여 파우워 다운 모드 해제신호를 출력하는 파우워 다운 해제회로;
    상기 파우워 다운 모드 해제신호를 지연시키는 제2지연기;
    상기 제1지연기의 출력신호 및 상기 제2지연기의 출력신호를 논리합하는 논리합 회로;
    상기 논리합 회로의 출력신호를 반전시켜 상기 파우워 다운 모드 진입신호를 출력하는 반전기; 및
    상기 파우워 다운 모드 진입신호를 지연시켜 상기 지연된 파우워 다운 모드 진입신호를 출력하는 제3지연기를 구비하고,
    상기 파우워 다운 해제회로는 입력버퍼를 포함하는 것을 특징으로 하는 반도체 메모리장치의 파우워 다운 제어회로.
  2. 제1항에 있어서, 상기 차동증폭형 입력버퍼는,
    상기 파우워 다운 모드 진입신호에 응답하여, 상기 클럭 제어신호의 전압레벨과 상기 기준전압 신호의 전압레벨을 비교하여 그 결과에 따른 출력신호를 발생하는 차동증폭기; 및
    상기 차동증폭기의 출력과 상기 파우워 다운 모드 진입신호를 받아 노아동작을 수행하여 상기 버퍼링된 클럭 제어신호를 출력하는 노아게이트를 구비하는 것을 특징으로 하는 반도체 메모리장치의 파우워 다운 제어회로.
  3. 제1항에 있어서, 상기 파우워 다운 해제회로는,
    상기 파우워 다운 모드 진입신호를 반전시키는 제1인버터;
    상기 제1인버터의 출력신호에 응답하여, 상기 클럭 제어신호의 전압레벨과 상기 기준전압 신호의 전압레벨을 비교하여 그 결과에 따른 출력신호를 발생하는 래치형 입력버퍼;
    상기 래치형 입력버퍼의 출력신호를 반전시키는 제2인버터;
    상기 제2인버터의 출력신호와 상기 지연된 파우워 다운 모드 진입신호를 받아 낸드동작을 수행하는 낸드게이트; 및
    상기 낸드게이트의 출력신호를 반전시켜 상기 파우워 다운 모드 해제신호를 출력하는 제3인버터를 구비하는 것을 특징으로 하는 반도체 메모리장치의 파우워 다운 제어회로.
  4. 제1항에 있어서, 상기 제2지연기의 지연시간은 상기 제1지연기의 지연시간보다 긴 것을 특징으로 하는 반도체장치의 파우워 다운 제어회로.
KR10-1998-0057691A 1998-12-23 1998-12-23 반도체 메모리장치의 파우워 다운 제어회로 KR100498438B1 (ko)

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