KR100596837B1 - 데이타 출력 제어장치 - Google Patents

데이타 출력 제어장치 Download PDF

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Abstract

본 발명은 데이타 출력 제어장치에 관한 것으로, 특히 내부 동작주파수의 변화를 외부입력 클럭신호의 주기변화에 의해 판별하는 동작주파수 판별수단 및 내부 동작주파수의 정보를 갖고 상기 동작주파수 판별수단으로부터 출력되는 신호에 따라 데이타 출력버퍼의 활성화여부를 제어하는 출력 인에이블신호의 활성화 타이밍을 제어하는 타이밍 조절수단을 구비하므로써, 내부 동작주파수의 변화를 감지하여 그 결과에 따라 서로다른 타이밍을 갖고 데이타 출력버퍼의 인에이블 제어신호를 발생시키게 되므로써 데이타 보유시간을 안정된 수준으로 확보하면서도 데이타 액세스시간을 대폭 줄일 수 있게되어 보다 안정된 고속동작을 실현한 데이타 출력 제어장치에 관한 것이다.

Description

데이타 출력 제어장치{Data output controller}
도 1은 본 발명에서 사용되는 제어 클럭신호들의 활성화 타이밍을 도시한 신호 파형도
도 2는 본 발명에서 사용되는 동작주파수 판별수단의 일 실시예에 따른 회로 구성도
도 3은 본 발명에 따른 데이타 출력 제어장치에서의 고주파수 동작을 도시한 신호 타이밍도
도 4은 본 발명에 따른 데이타 출력 제어장치에서의 저주파수 동작을 도시한 신호 타이밍도
< 도면의 주요부분에 대한 부호의 설명 >
10: 래치부 20: 버퍼링부
본 발명은 반도체 집적회로의 고속화 실현을 위해 액세스시간을 대폭 단축시키도록 한 데이타 출력 제어장치에 관한 것으로, 보다 상세하게는 동작주파수의 변화를 회로 내부적으로 감지하여 일정 주파수 이상의 고속 주파수에서는 데이타 출 력 인에이블신호의 활성화 타이밍을 상대적으로 고속화시키므로써 데이타 액세스시간을 크게 단축시키도록 한 데이타 출력 제어장치에 관한 것이다.
일반적으로, 디램(Dynamic Random Access Memory; DRAM) 및 에스램(Static Random Access Memory; SRAM) 등과 같은 통상의 반도체 메모리장치는 자체내의 메모리셀로부터 판독된 데이타 신호를 외부에 설치되는 주변회로와 정합시키기 위해 데이타 출력버퍼를 구비하며, 이렇게 구비한 데이타 출력버퍼는 상기 메모리셀로부터 판독된 데이타신호의 전압레벨을 외부의 주변회로가 요구하는 전압레벨로 조절하여 출력하게 된다.
그런데, 종래 기술에 따르면, 파이프 레지스터(pipe register)로부터 출력된 데이타가 상기 데이타 출력버퍼의 입력단에 일정하게 래치되어 있는 상태에서, 카스 레이턴시(CL: Cas Latency) 및 리드 명령신호의 제어하에 외부 클럭으로부터 일정시간 딜레이된 타이밍을 갖고 생성되는 출력 인에이블신호(doen)에 의해 상기 데이타 출력버퍼내 전달 트랜지스터가 활성화되어지는 관계로 인해, 반드시 일정 딜레이를 거친 후 데이타 출력버퍼를 거쳐 통과한 데이타신호가 데이타 입출력 패드(DQ pad)로 출력되어지게 된다.
즉, 상기 출력 인에이블신호(doen)는 내부회로로부터 전달받은 데이타신호를 외부 클럭의 인가 후 일정 시간동안은 래치시킨 다음 새로운 데이타신호를 받아들이게 되므로써, 안정된 데이타 출력동작을 위해 요구되는 파라미터인 tOH(데타 보유시간)를 확보할 수 있도록 하는 것이다.
그런데, 고속화 추세에 맞추어 고주파수로 동작하는 메모리칩이 개발되어지 면서, 액세스시간(이하, 'tAC'라 칭함)과 데이타 보유시간(이하, 'tOH'라 칭함)을 결정짓는 두 파라미터 특성을 모두 만족시키는 것이 어려워지고 있는 실정이다.
이는, 데이타 출력버퍼의 첫 입력단으로 데이타를 초고속으로 래치시킨다고 하더라도, 상기한 바와 같이 데이타 출력의 기준이 되는 외부 클럭신호(카스 레이턴시에 따라 결정됨)의 인가 후 일정시간 이후에나 상기 데이타 출력 인에이블신호(doen)가 생성되므로써 이후 데이타 출력버퍼를 거쳐 데이타를 출력시키게 되는 시간이 저주파수 동작이나 고주파수동작에서 모두 일정하기 때문에, 고주파수동작의 경우 상기 동작과정에서 요구되는 시간을 감소시키지 않을 경우 고주파수동작에 맞추어 고속화되는 tAC를 만족시키는 것이 어려워지게 된다.
상기한 바와 같이, 데이타 출력 인에이블신호(doen)를 고속으로 활성화시키는데에도 한계가 발생하며, 또한, 상기 데이타 출력 인에이블신호(doen)를 활성화시키는데에 요구되는 일정 딜레이시간을 제거하기 위해 데이타 출력버퍼가 상기 데이타 출력 인에이블신호(doen)의 제어를 받지않고 데이타신호를 외부로 출력하도록 제어하게 된다면, 일정 tOH의 확보가 어려워지게 되면서 또 다른 동작상의 문제를 일으켜 전체적으로 동작의 안정성을 저해하는 문제점이 발생한다.
본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명의 목적은 내부 동작주파수의 변화를 감지하여 데이타 출력 인에이블신호의 활성화 타이밍을 일정 주파수 이상의 고주파수와 일정 주파수 이하의 저주파수에 대해 차별화하여 적용하므로써, 안정된 tOH를 확보하면서도 고속의 tAC확보를 실현하도록 한 데 이타 출력 제어장치를 제공하는데 있다.
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상기 목적을 달성하기 위하여, 본 발명에 의한 데이타 출력 제어장치는, 내부 동작주파수의 변화를 외부입력 클럭신호의 주기변화에 의해 판별하는 동작주파수 판별수단과, 내부 동작주파수의 변화에 따른 로직 상태를 판별하여, 저주파수 동작을 판별한 제 1로직상태에서는 데이타 출력 인에이블신호를 외부 클록신호의 라이징 에지에 동기하여 활성화시키고, 고주파수 동작을 판별한 제 2로직상태에서는 라이징 에지의 이전 클록신호에 동기하여 데이타 출력 인에이블 신호를 활성화시키는 타이밍 조절수단을 구비하는 것을 특징으로 한다.
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 보다 분명해 질 것이다. 이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.
도 1 은 본 발명에서 사용되는 여러 제어 클럭신호들의 활성화타이밍을 도시한 신호 파형도로, (a)에 도시된 바와 같이 일정 주기를 갖고 인가되는 외부 클럭신호(ext_clk)의 한 클럭에서 로오 활성화 명령신호(rowatv6)가 (b)에 도시된 바와 같이 입력되면, 상기 로오 활성화 명령신호(rowatv6)로부터 2n시간 후 '로직하이' 레벨의 제1 내부 클럭신호(clk_2n)를 (c)의 파형과 같이 만들어 발생시키게 된다.
그런 다음, 4n시간 이후 '로직하이' 레벨의 제2 내부 클럭신호(clk_4n) 및 6n시간 이후 '로직하이' 레벨의 제3 내부 클럭신호(clk_6n)를 만들어 각각 (d)와 (e)의 파형과 같이 발생시키게 되는데, 이때 상기 제2 내부 클럭신호(clk_4n)는 상기 제3 내부 클럭신호(clk_6n)가 인에이블되는 순간 디스에이블되도록 제어된다.
또한, (f)에 도시된 또 하나의 내부 클럭신호(clk_p)는 상기한 로오 활성화 명령신호(rowatv6)가 인가된 바로 다음에 발생하는 외부 클럭신호의 라이징 에지부를 감지하여 발생하는 클럭신호로, 결국 이 클럭신호(clk_p)의 활성화 타이밍에 의해 내부 동작주파수의 주기변화를 판별할 수 있게 된다.
이하, 본 발명에 의한 내부 동작주파수 감지동작을 도면을 참조하며 자세히 살펴보기로 한다.
도 2 는 본 발명에서 사용되는 동작주파수 판별수단의 일 실시예에 따른 회로 구성도를 도시한 것으로, 전원전압(Vcc) 인가단과 접지단(Vss) 사이에 노드(N1)에 의해 상호 직렬연결되며, 로오 활성화 명령신호(rowatv6)가 인가된 다음 2n시간 이후 활성화되는 상기 도 1 의 (c)의 파형으로 도시된 내부 클럭신호(clk_2n)가 각각의 게이트단으로 인가되는 피모스 트랜지스터(MP1) 및 엔모스 트랜지스터(MN1)와; 상기 엔모스 트랜지스터(MN1)와 접지단(Vss) 사이에 상호 직렬연결되며, 상기 내부 클럭신호(clk_2n)에 2n시간의 딜레이를 추가하여 발생되는 도 1의 (d)에 도시된 내부 클럭신호(clk_2n)와, 상기 로오 활성화 명령신호(rowatv6)가 인가된 외부클럭 다음 클럭의 라이징 에지부에서 활성화되어 주기변화를 판별하는 내부 클럭신호(clk_p)가 각각의 게이트단으로 인가되는 두 엔모스 트랜지스터(MN2, MN3)와; 상기 피모스 트랜지스터(MP1)와 엔모스 트랜지스터(MN1)의 연결노드(N1) 전위를 일정하게 래치시키는 래치부(10)와; 상기 래치부(10)에 의해 일정하게 래치된 신호를 버퍼링하여 출력하는 버퍼링부(20)를 구비하여 구성된다.
상기 래치부(10)는 상기 노드(N1)의 전위를 반전시키는 인버터(IV1)와, 전원 전압(Vcc) 인가단과 접지단 사이에 접속되며 상기 인버터(IV1)의 출력신호가 게이트단으로 피드백되는 피모스 트랜지스터(MP2)를 구비하여 구성된다.
또한, 상기 버퍼링부는 상기 래치부(10)의 출력단(N2)에 상호 직렬접속된 두 인버터(IV2, IV3)로 구성된다.
상기 구성에 의해, 우선 로오 활성화 명령신호(rowatv6)가 입력되기 전에는 상기 내부 클럭신호(clk_2n)가 '로직로우'레벨이기 때문에, 상기 노드(N1)의 전위가 '로직하이'의 전위상태로 유지되어져 동작주파수 판별수단의 최종 출력신호(6n_en)는 '로직로우'의 상태를 유지하게 된다.
이후, 상기 로오 활성화 명령신호(rowatv6)가 입력된 다음 2n시간 이후에 상기 내부 클럭신호(clk_2n)이 '로직하이'로 활성화되어 인가되며, 4n 이후에는 다른 내부 클럭신호(clk_4n)가 '로직하이'로 인가되어지게 된다.
이 상태에서, 클럭주기 감지용 내부 클럭신호(clk_p)가 또 다른 지연시간을 갖고 발생되는 내부 클럭신호(clk_6n)가 활성화되어 이전에 이미 활성화된 상기 내부 클럭신호(clk_4n)를 디스에이블시키기 전에 활성화상태로 인가되어지게 되면, 상기 동작주파수 판별수단의 최종 출력신호(6n_en)는 상기 클럭주기 감지용 내부 클럭신호(int_p)의 활성화타이밍에 맞추어 '로직로우'에서 '로직하이'로 천이되어진다.
상기한 바와 같이, 동작주파수 판별수단의 최종 출력신호(6n_en)가 '로직하이'로 발생되는 것은 동작주파수의 주기가 상기한 일정 딜레이시간(6n)보다 짧은 즉, 고주파수동작을 의미한다.
한편, 상기 클럭주기 감지용 내부 클럭신호(clk_p)보다 상기 내부 클럭신호(clk_6n)가 먼저 활성화되어 이전에 이미 활성화된 상기 내부 클럭신호(clk_4n)를 디스에이블시키게 되면, 상기 동작주파수 판별수단의 최종 출력신호(6n_en)는 여전히 '로직로우'의 전위상태를 유지하게 된다.
이 상태는 내부 동작주파수의 주기가 상기한 일정 딜레이시간(6n)보다 긴 즉, 저주파수동작을 의미한다.
상기한 동작에 의해, 그 최종 출력신호(6n_en)를 동작주파수에 따라 각기 다른 전위상태로 출력하게 되므로써, 내부 동작주파수의 변화를 판별할 수 있게 되는 것이다.
상기한 바와 같이, 내부 동작주파수의 정보를 갖고 고주파수 및 저주파수동작별로 각기 다른 전위상태로 발생되는 상기 동작주파수 판별수단의 출력신호(6n_en)는 그 전위상태에 따라 데이타 출력버퍼의 활성화여부를 제어하는 출력 인에이블신호의 활성화 타이밍을 제어하도록 타이밍 조절수단으로 전달된다.
따라서, 상기 타이밍 조절수단은 상기 동작주파수 판별수단의 출력신호(6n_en)의 로직상태에 따라 상보적으로 활성화되며, 저주파수동작을 나타내는 상기 출력신호(6n_en)의 '로직로우' 상태에서는 데이타 출력제어용 외부 클럭신호(ext_clk)의 라이징 에지부에서 데이타 출력 인에이블신호(doen_6nu)를 활성화시켜 데이타 출력버퍼의 입력단으로 전달하는 제1 데이타 전달부와, 고주파수동작을 나타내는 상기 출력신호(6n_en)의 '로직하이' 상태에서는 상기 데이타 출력제어용 외부 클럭신호(ext_clk)의 바로 이전 클럭신호의 폴링 에지부에서 데이타 출력 인에이블신호(doen_6nd)를 활성화시켜 데이타 출력버퍼의 입력단으로 전달하는 제2 데이타 전달부를 구비하게 된다.
도 3 및 도 4 는 본 발명에 따른 데이타 출력 제어장치에서의 고주파수 동작 및 저주파수동작을 각각 도시한 신호 타이밍도로, 이하, 내부 동작주파수별 데이타 출력버퍼의 활성화 타이밍 제어동작을 동 도면들을 참조하며 자세히 살펴보기로 한다.
우선, 도 3 의 신호 타이밍도를 참조하면, 카스 레이턴시가 3이고, 내부 동작주파수가 200MHz인 고주파수동작으로 인해 외부 클럭신호(ext_clk)의 주기가 짧아지게 되면서, (f)에 도시된 바와 같이 클럭주기 감지용 내부 클럭신호(clk_p)가 (d)에 도시된 내부 클럭신호(clk_4n)의 디스에이블시점보다 빠르게 활성화되어지게 된다.
이에 따라, 컬럼 활성화 명령신호(casatv6)가 입력되어진 후 카스 레이턴시(CL)가 3인 관계로 3번째 클럭(동 도면에 'B'로 도시된 클럭)의 라이징 에지부에서 데이타 출력버퍼의 활성화를 제어하는 출력 인에이블 제어신호(doen)를 발생시키는 것이 보통의 동작이 되겠지만, 본 발명에 따른 데이타 출력 제어장치에서는 이 과정에서 동작상의 큰 차이점이 발생한다.
그 차이점은 상기 동작주파수 판별수단을 거쳐 고속동작으로 판별될 경우, 즉, 상기 동작주파수 판별수단의 최종 출력신호(6n_en)가 '로직하이'로 출력되어지는 경우에는 상기 타이밍 조절수단에 의해 제2 데이타 전달부만이 선택적으로 활성화되어지면서 데이타 출력 제어용 외부 클럭신호(동 도면에서 'B'로 도시된 클럭) 바로 이전 클럭(동 도면에서, 'A'로 도시된 클럭)의 폴링 에지부로부터 일정시간 딜레이된 후 출력 인에이블 제어신호(doen_6nd)를 (h)에 도시된 바와 같이 고속으로 생성시키게 된다.
한편, 도 4 의 신호 타이밍도를 참조하면, 카스 레이턴시가 3이고, 내부 동작주파수가 100MHz인 저주파수동작으로 인해 외부 클럭신호(ext_clk)의 주기가 도 3 에 도시된 고주파수동작의 경우보다 길어지게 되면서, (f)에 도시된 바와 같이 클럭주기 감지용 내부 클럭신호(clk_p)가 (d)에 도시된 내부 클럭신호(clk_4n)의 디스에이블시점보다 느리게 활성화되어지게 된다.
그 결과, 상기 동작주파수 판별수단은 이러한 저주파수의 동작주파수를 판별하여 그 최종 출력신호(6n_en)를 '로직로우'로 출력하게 되면서, 이를 전달받아 출력 인에이블 제어신호의 활성화 타이밍을 조절하는 타이밍 조절수단에서는 제1 데이타 전달부만을 선택적으로 활성화시켜 보통의 경우와 마찬가지로 데이타 출력용 외부 클럭신호(동 도면의 'B'로 도시된 클럭)의 라이징 에지부에서 일정주기 딜레이된 시점에서 데이타 출력버퍼를 활성화시키는 출력 인에이블 제어신호(doen_6nu)를 (h)에 도시된 바와 같이 느리게 발생시키게 된다.
결과적으로, 상기한 도 3 및 도 4 의 신호 타이밍도를 통해서도 분명히 알 수 있듯이, 동작주파수의 주기가 일정시간(본원에서는 이 시간을 '6n의 시간'으로 가정하여 설명하고 있슴)이하인 고주파수동작의 경우 데이타 출력 인에이블 제어신호(doen_6nd)를 출력 제어용 외부 클럭의 바로 이전 클럭의 폴링 에지에 맞추어 활성화시키게 되므로써 동작주파수의 주기가 상기 6n시간보다 긴 저주파수동작에 비 해 훨씬 빠른 타이밍을 갖고 활성화될 수 있어서, 안정된 데이타 보유시간(tOH)을 확보하면서도 데이타 액세스시간(tAC)을 크게 감소시킬 수 있게 된다.
이상에서 설명한 바와같이 본 발명에 따른 데이타 출력 제어장치에 의하면, 내부 동작주파수의 주기변화를 감지하여 그 결과에 따라 서로 다른 타이밍을 갖고 데이타 출력버퍼의 인에이블 제어신호를 발생시키게 되므로써, 데이타 보유시간을 안정된 수준으로 확보하면서도 고속동작을 위해 데이타 액세스시간을 대폭 줄일 수 있게 되는 매우 뛰어난 효과가 있다.
아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가 등이 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구의 범위에 속하는 것으로 보아야 할 것이다.

Claims (3)

  1. 내부 동작주파수의 변화를 외부입력 클럭신호의 주기변화에 의해 판별하는 동작주파수 판별수단과,
    상기 내부 동작주파수의 변화에 따른 로직 상태를 판별하여, 저주파수 동작을 판별한 제 1로직상태에서는 데이타 출력 인에이블신호를 외부 클록신호의 라이징 에지에 동기하여 활성화시키고, 고주파수 동작을 판별한 제 2로직상태에서는 상기 라이징 에지의 이전 클록신호에 동기하여 상기 데이타 출력 인에이블 신호를 활성화시키는 타이밍 조절수단을 구비하는 것을 특징으로 하는 데이타 출력 제어장치.
  2. 제 1 항에 있어서,
    상기 동작주파수 판별수단은 전원전압 인가단과 접지단 사이에 상호 직렬연결되며, 로오 활성화 명령신호의 인가 후 2n시간 후 활성화되는 제1 클럭신호가 각각의 게이트단으로 인가되는 제1 피모스 트랜지스터 및 제1 엔모스 트랜지스터와,
    상기 제1 엔모스 트랜지스터와 접지단 사이에 상호 직렬연결되며, 상기 제1 클럭신호에 2n시간의 딜레이를 추가시켜 발생하는 제2 클럭신호와 상기 로오 활성화 명령신호가 인가된 외부클럭 다음 클럭의 라이징 에지부에서 활성화되어 주기변화를 판별하는 제3 클럭신호가 각각의 게이트단으로 인가되는 제2 및 제3 엔모스 트랜지스터와,
    상기 제1 피모스 트랜지스터와 제1 엔모스 트랜지스터의 연결노드 전위를 일정하게 래치시키는 래치부와,
    상기 래치부에 의해 일정하게 래치된 신호를 버퍼링하여 출력하는 버퍼링부를 구비하는 것을 특징으로 하는 데이타 출력 제어장치.
  3. 제 1 항에 있어서,
    상기 타이밍 조절수단은 상기 동작주파수 판별수단의 출력신호의 로직상태에 따라 상보적으로 활성화되며;
    저주파수동작을 판별한 상기 제1 로직상태에서는 상기 데이타 출력제어용 외부 클럭신호의 라이징 에지부에서 상기 데이타 출력 인에이블신호를 활성화시켜 상기 데이타 출력버퍼의 입력단으로 전달하는 제1 데이타 전달부와,
    고주파수동작을 판별한 상기 제2 로직상태에서는 상기 데이타 출력제어용 외부 클럭신호의 바로 이전 클럭신호의 폴링 에지부에서 상기 데이타 출력 인에이블신호를 활성화시켜 상기 데이타 출력버퍼의 입력단으로 전달하는 제2 데이타 전달부를 구비하는 것을 특징으로 하는 데이타 출력 제어장치.
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Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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Non-Patent Citations (2)

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09288889
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