KR100477838B1 - 반도체 메모리 소자 - Google Patents

반도체 메모리 소자 Download PDF

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Abstract

본 발명은 반도체 메모리에 관한 것으로, 특히 반도체 메모리 소자의 파워업 시퀀스 제어에 관한 것이며, 파워업시 클럭 인에이블 버퍼의 원치 않는 클럭 인에이블 명령(CKE) 레벨 인식 오류를 방지할 수 있는 반도체 메모리 소자를 제공하는데 그 목적이 있다. 본 발명에서는 파워업시 생기는 원치 않는 클럭 인에이블 명령 레벨의 하이 인식 구간과 무관하게 클럭 인에이블 명령이 SSTL VIH 레벨로 올라가는 순간 내부 노드의 초기화 및 데이터 출력 버퍼의 초기화를 한번 더 해서 클럭인에에블 명령 레벨에 대한 의존성을 제거하였다.

Description

반도체 메모리 소자{Semiconductor memory device}
본 발명은 반도체 메모리에 관한 것으로, 특히 반도체 메모리 소자의 파워업 시퀀스 제어에 관한 것이다.
DDR SDRAM의 경우, 파워업시 외부 전원에 의한 내부 노드의 초기화를 이루고 클럭 인에이블 신호가 LVCMOS VIL(=0.7V) 레벨을 유지함으로써 데이터 출력 버퍼의 초기화를 이루고 클럭 버퍼 및 클럭 인에이블 버퍼를 제외한 모든 입력 버퍼의 디스에이블 동작이 이루어지게 된다. 클럭 인에이블 신호가 LVCMOS VIL 레벨에서 SSTL(stub-series terminated logic) VIH(vref+0.31V) 레벨로 올라가기 200㎲ 앞서 클럭이 토글링하기 시작한다. 이후의 200㎲ 동안 클럭이 안정화 된 이후 클럭 인에이블 신호가 SSTL VIH 레벨로 올라가게 된다. 이때, LVMOS VIL 레벨과 SSTL VIH 레벨 간의 차이가 LVCMOS의 노이즈 마진을 벗어난 영역에 있기 때문에 클럭 인에이블 버퍼를 LVCMOS 버퍼로 사용하기가 어렵다. 기준전압(Vref)은 외부에서 인가되는 정전압으로 데이터 출력 버퍼 전원전원인 VDDQ(vdd quiet)의 1/2의 레벨을 갖는다.
도 1은 종래기술에 따른 클럭 버퍼 및 클럭 인에이블 버퍼와 각종 제어신호 생성 회로의 구성도이다.
도 1에는 클럭 인에이블 버퍼(10) 및 클럭 버퍼(12)와, 그의 출력을 사용하여 각종 제어신호를 생성하는 회로가 개시되어 있다.
우선, 클럭 인에이블 버퍼(10)는 셀프 리프레시 신호(sref)에 응답하여 패드(PAD)를 통해 인가된 클럭 인에이블 명령(CKE)과 기준전압(Vref)을 비교 및 증폭하여 셀프 리프레시 모드 클럭 인에이블 신호(ckez_sref)를 출력하는 차동증폭기(D1)와, 인버터(INV2)를 통해 반전된 셀프 리프레시 신호(sref)에 응답하여 클럭 인에이블 명령(CKE)과 기준전압(Vref)을 비교 및 증폭하여 클럭 인에이블 신호(cke2z)를 출력하는 차동증폭기(D2)와, 차동증폭기(D2)의 출력을 반전시켜 클럭 인에이블 신호(cke2)를 출력하기 위한 인버터(INV1)를 구비한다.
다음으로, 클럭 버퍼(12)는 인버터(INV2)를 통해 반전된 셀프 리프레시 신호(sref)에 응답하여 정클럭(clk) 및 부클럭(/clk)을 비교 및 증폭하기 위한 차동증폭기(D3)를 구비한다.
한편, 클럭 인에이블 버퍼(10)로부터 출력된 클럭 인에이블 신호(cke2, ckez)를 입력으로 하여 ckez_com 신호와 ckez_clk 신호를 출력하는 래치(X0)와, 클럭 버퍼(12)의 출력을 입력으로 하여 clkp2_cke 펄스를 생성하는 펄스 생성기(P0)와, 클럭 버퍼(12)의 출력과 ckez_clk 신호를 입력으로 하여 클럭 펄스(clkp2)를 생성하는 펄스 생성기(P1)를 구비한다. 래치(X0)는 clkp2_cke 신호에 의해 제어되며, 파워업 신호(pwrup)에 의해 초기화된다.
여기서, ckez_com 신호는 클럭 버퍼(12)과 클럭 인에이블 버퍼(10), 데이터 입력 버퍼를 제외한 나머지 모든 버퍼의 인에이블을 결정하는 신호이며, ckez_clk 신호는 셀프 리프레시 엔트리 및 엑시트시 클럭 펄스(clkp2)를 제어하는 신호이다.
전술한 바와 같이 클럭 인에이블 버퍼(12)는 기준전압(Vref)과 입력값을 비교하는 차동증폭형 버퍼의 구조를 가진다. 그런데 클럭 인에이블 명령(CKE)은 파워업시 데이터 출력 버퍼의 초기화 뿐만아니라, 셀프 리프레시 및 파워다운 엔트리/엑시트의 판단 근거가 되므로 셀프 리프레시 동작 시에만 사용되는 전용 버퍼(D1)와 파워다운시 사용되는 버퍼(D2)로 나뉘어지게 된다. 또한, 차동증폭형 버퍼(D2)는 파워업시 클럭 인에이블 명령의 레벨을 검출하기 위해서도 사용된다. 셀프 리프레시 신호(sref)는 셀프 리프레시 구간 동안 하이 레벨로 인에이블 되는 신호로서, 셀프 리프레시에서는 차동증폭기(D1)를 인에이블 시키고, 그 이외의 노말 동작에서는 차동증폭기(D2)를 인에이블 시키게 된다. 셀프 리프레시 모드 클럭 인에이블 신호(ckez_sref)는 셀프 리프레시 엑시트시 클럭 인에이블 명령(CKE) 레벨을 검출하는 펄스 신호이다.
한편, 전술한 바와 같이 클럭 버퍼(12)는 정클럭(clk)과 부클럭(/clk)을 차동증폭형 버퍼(D3)의 입력으로 사용한다. 클럭 버퍼(12)의 출력은 펄스 생성기(P0, P1)를 통해 clkp2_cke 신호와 클럭 펄스(clkp2)를 만드는데, clkp2_cke 신호는 클럭 인에이블 버퍼 출력 이후 래치(X0)를 제어하는 신호이다.
도 2는 종래의 파워업 시퀀스 상에서 노이즈에 의해 발생할 수 있는 오동작 메커니즘을 예시한 타이밍 다이어그램이다.
도 2를 참조하면, 기준전압(Vref)과 터미네이션 전압(Vtt)은 모두 외부에서 인가되는 전압이다. DDR SDRAM의 파워업 시퀀스를 가정하면, 플로팅 상태이던 VDD/VDDQ가 인가된 이후 래치업 방지를 위해 터미네이션 전압(Vtt)이 인가된다. 기준전압(Vref)은 VDDQ 이후 어느 때라도 올 수 있게 되나, 보통은 터미네이션 전압(Vtt)과 동시에 인가된다. 클럭 인에이블 명령(CKE)은 VDD/VDDQ가 인가되면서 LVCMOS VIL 레벨로 시스템에 들어와 데이터 출력 버퍼의 초기화 작업을 진행한다. VDD/VDDQ가 인가되면 파워업 신호(pwrup)가 0V 레벨에 있다가 VDD/VDDQ 레벨을 검출하여 하이 레벨로 인에이블된다. 이때, 내부 회로들의 초기화가 이루어지게 된다. 그런데, 플로팅으로 표시된 부분의 실제 레벨은 거의 0V의 레벨을 보이고 있어서 기준전압(Vref)을 입력으로 하는 차동증폭형 클럭 인에이블 버퍼(10)가 원하지 않게 클럭 인에이블 명령(CKE)의 레벨을 하이로 인식하게 된다. 이후 클럭 버퍼(12)에서 정클럭(clk)과 부클럭(/clk) 레벨의 차이가 150mV 이상 차이가 나면 바로 clkp2_cke 신호가 펄스로 뜰 가능성이 존재하고 이로 인해 ckez_com 신호가 로우로 액티브된다. 이 경우, 모든 입력 버퍼가 열리게 되어서 오동작의 가능성이 생기게 된다. 클럭 인에이블 버퍼(10) 뒤단의 파워업 신호(pwrup)는 초기화 입장에서 본다면 무의미한 신호이다.
본 발명은 전술한 바와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 파워업시 클럭 인에이블 버퍼의 원치 않는 클럭 인에이블 명령(CKE) 레벨 인식 오류를 방지할 수 있는 반도체 메모리 소자를 제공하는데 그 목적이 있다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 클럭 인에이블 명령 및 기준전압을 입력 받아 클럭 인에이블 신호를 출력하기 위한 차동증폭형 클럭 인에이블 버퍼; 정외부클럭 및 부외부클럭을 입력 받아 버퍼링하기 위한 차동증폭형 클럭 버퍼; 상기 클럭 버퍼의 출력을 입력 받아 클럭 펄스를 생성하기 위한 펄스 생성 수단; 상기 클럭 펄스에 제어 받아 상기 클럭 인에이블 신호를 래치하기 위한 래칭 수단; 및 상기 클럭 인에이블 신호 및 파워업 신호에 응답하여 상기 래칭 수단을 초기화하기 위한 초기화 신호를 생성하기 위한 초기화 신호 생성 수단을 구비하는 반도체 메모리 소자가 제공된다.
본 발명에서는 파워업시 생기는 원치 않는 클럭 인에이블 명령 레벨의 하이 인식 구간과 무관하게 클럭 인에이블 명령이 SSTL VIH 레벨로 올라가는 순간 내부 노드의 초기화 및 데이터 출력 버퍼의 초기화를 한번 더 해서 클럭인에에블 명령 레벨에 대한 의존성을 제거하였다.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.
도 3은 본 발명의 일 실시예에 따른 클럭 버퍼 및 클럭 인에이블 버퍼와 각종 제어신호 생성 회로의 구성도이다.
도 3을 참조하면, 본 실시예에 따른 회로는 상기 도 1에 도시된 회로와 거의 동일한 구성을 가진다. 다만, 래치(X0)를 초기화시키기 위하여 기존의 파워업 신호(pwrup)를 사용하지 않고 pup2 신호를 사용하는 점이 다르다.
도 4는 상기 도 3의 래치 초기화 신호(pup2) 생성 회로의 예시도이다.
도 4를 참조하면, 래치 초기화 신호(pup2) 생성 회로는, 클럭 인에이블 버퍼(10)로부터 출력된 클럭 인에이블 신호(cke2z)을 입력으로 하는 에지 트리거드 펄스 발생기(X2)와, 에지 트리거드 펄스 발생기(X2)로부터 출력된 에지 트리거드 펄스(ckep)를 셋 신호로, 파워업 신호(pwrup)를 리셋 신호로 입력 받는 RS 래치(X1)를 구비한다.
RS 래치(X1)는 에지 트리거드 펄스(ckep)를 반전시키기 위한 인버터(INV13)와, 인버터(INV13)를 통해 반전된 에지 트리거드 펄스(ckep)를 일 입력으로 하는 낸드게이트(NAND0)와, 파워업 신호(pwrup)를 일 입력으로 하는 낸드게이트(NAND1)로 구성된다. 여기서, 2개의 낸드게이트(NAND0, NADN1) 각각의 타 입력은 다른 낸드레이트의 출력단에 크로스 접속되어 있다.
에지 트리거드 펄스 발생기(X2)는 클럭 인에이블 신호(cke2z)를 일정시간 동안 지연시키기 위한 지연부(40)와, 지연부(40)의 출력을 반전시키기 위한 인버터(INV12)와, 클럭 인에이블 신호(cke2z) 및 인버터(INV12)의 출력을 입력으로 하는 노아게이트(NOR0)로 구성된다.
클럭 인에이블 버퍼(10)로부터 클럭 인에이블 신호(cke2z)가 출력되면, 에지 트리거드 펄스 발생기(X2)는 클럭 인에이블 신호(cke2z)의 폴링 에지를 받아 펄스(ckep)를 생성한다. 클럭 인에이블 신호(cke2z)는 파워업 구간에서 로우 레벨을 유지하다 클럭 인에이블 명령(CKE)이 기준전압(Vref)에 비해 낮아질 경우 하이 레벨로 올라가게 된다. 이후 클럭 인에이블 명령이 Vref+0.3lV로 올라가는 순간 다시 로우 레벨로 떨어지게 된다. 한번 RS 래치(X1)에 저장된 정보는 파워업 신호(pwrup)가 다시 로우 레벨로 떨어지기 전까지는 풀리지 않게 된다.
도 5는 기존의 파워업 시퀀스 상에서 본 발명의 회로를 적용한 경우의 타이밍 다이어그램이다.
클럭 인에이블 명령(CKE)가 Vref+0.3lV로 올라가게 되면 클럭 인에이블 신호(cke2z)는 처음으로 폴링 에지를 나타낸다. 에지 트리거드 펄스 발생기(X2)는 이 폴링 에지를 검출하여 에지 트리거드 펄스(ckep)를 만들고, 이 신호의 라이징 에지에 RS 래치(X1)가 셋되어 래치 초기화 신호(pup2)가 하이 레벨로 올라가게 된다. 이 신호는 클럭 인에이블 버퍼(10)의 차동증폭기(D2) 뒷 단의 래치(X0)의 초기화를 담당하게 되며, 이로 인해 ckez_com 신호가 로우 레벨로 떨어져 어드레스 버퍼, 커맨드 버퍼를 인에이블시킨다.
도 6a 내지 도 6c는 여러 가지 파워업 시퀀스에 따른 타이밍 다이어그램이다.
먼저, 도 6a는 상기 도 5와 달리 클럭 인에이블 명령(CKE)의 레벨이 VDD/VDDQ가 인가되기 전부터 LVCMOS VIL를 유지하는 경우로, VDD가 인가되기 전에 클럭 인에이블 명령(CKE)의 레벨이 기준전압(Vref)보다 높은 레벨이고, VDD 인가시 클럭 인에이블 신호(cke2z)는 로우 레벨을 유지하게 된다.
다음으로, 도 6b는 VDD/VDDQ 인가 후 Vref/Vtt가 클럭 인에이블 명령(CKE)과 같은 시간에 VDDQ/2의 레벨로 올라가고, 클럭 인에이블 명령(CKE)은 VIH 레벨로 올라가는 경우를 나타낸 것으로, 이후 클럭 인에이블 명령(CKE)이 정클럭(clk)과 부클럭(/clk)이 토글링하기 전에 LVCMOS VIL 레벨로 떨어지고 200㎲s 이후 VIH 레벨로 올라간다. 이 경우에도 클럭 인에이블 신호(cke2z)는 클럭 인에이블 명령(CKE)이 200㎲p 이후 VIH로 올라갈 때 처음으로 로우 레벨로 떨어진다.
이어서, 도 6c는 파워업 시퀀스 상에서 클럭 인에이블 명령(CKE)이 VIH 레벨로 올라가기 전까지 클럭 인에이블 명령(CKE) 레벨이 기준전압(vref) 보다 큰 경우를 나타낸 것이다.
이상의 파워업 시퀀스에서 클럭 인에이블 신호(cke2z)는 클럭 인에이블 명령(CKE)이 클럭(clk, /clk)이 토글링한 후 200㎲ 이후 올라가게 되면, 처음으로 하이 레벨에서 로우 레벨로 천이하게 되고, 이 시점을 펄스화함으로써 RS 래치(X1)의 셋 신호로 사용하게 된다.
이상에서 살펴본 바와 같이 본 발명은 파워업시 내부 노드 전압의 초기화 시퀀스를 제어함에 있어서, 외부 전원을 검출해서 만드는 파워업 신호(pwrup)에 의한 내부 노드의 초기화에 이어, 클럭(CLK)이 안전된 이후 클럭 인에이블 명령(CKE)이 SSTL VIH로 올라가기 전의 외부 노이즈 면역성을 최대화하기 위하여 클럭 인에이블 명령(CKE)이 SSTL VIH로 올라간 직후 내부 노드 전압을 다시 한번 초기화시킨다. 이에 따라, 파워업시 200㎲ 동안 클럭(CLK)이 안정화된 이후 클럭 인에이블 명령(CKE)이 Vref+0.31V 레벨로 올라갈 때 클럭 인에이블 버퍼 래치를 초기화시킴으로써 그 전의 클럭 인에이블 명령(CKE) 레벨의 기준전압(Vref) 레벨 의존성을 제거하였다. 또한, 파워업시 출력 드라이버의 고임피던스(Hi-Z) 상태는 클럭 인에이블 버퍼 래치단에 의해 결정되는 데, 초기화가 클럭 인에이블 명령(CKE) 레벨이 Vref+0.31V 만큼 올라간 이후에 풀리기 때문에 신뢰성 측면에서 유리하다. 또한, 클럭 인에이블 명령(CKE) 레벨이 Vref+0.31V 만큼 올라간 이후에 클럭 인에이블 버퍼 래치의 초기화가 풀린다는 말은 어드레스 버퍼, 커맨드 버퍼가 클럭 인에이블 명령(CKE) 레벨이 Vref+0.31V 만큼 올라간 이후에 인에이블 된다는 것을 의미한다. 따라서, 종래의 방식에서 제기되었던 파워없시 클럭 인에이블 명령(CKE) LVCMOS VIL의 기준전압(Vref) 레벨 의존성에 따른 어드레스 버퍼, 커맨드 버퍼의 인에이블 현상을 방지하여 오동작의 가능성이 배제된다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
전술한 본 발명은 파워업시 클럭 인에이블 버퍼의 원치 않는 클럭 인에이블 명령(CKE) 레벨 인식 오류를 방지함으로써 소자의 오동작을 근본적으로 방지할 수 있다.
도 1은 종래기술에 따른 클럭 버퍼 및 클럭 인에이블 버퍼와 각종 제어신호 생성 회로의 구성도.
도 2는 종래의 파워업 시퀀스 상에서 노이즈에 의해 발생할 수 있는 오동작 메커니즘을 예시한 타이밍 다이어그램.
도 3은 본 발명의 일 실시예에 따른 클럭 버퍼 및 클럭 인에이블 버퍼와 각종 제어신호 생성 회로의 구성도.
도 4는 상기 도 3의 래치 초기화 신호(pup2) 생성 회로의 예시도.
도 5는 기존의 파워업 시퀀스 상에서 본 발명의 회로를 적용한 경우의 타이밍 다이어그램.
도 6a 내지 도 6c는 여러 가지 파워업 시퀀스에 따른 타이밍 다이어그램.
* 도면의 주요 부분에 대한 부호의 설명
10 : 클럭 인에이블 버퍼
12 : 클럭 버퍼
X0 : 래치

Claims (5)

  1. 클럭 인에이블 명령 및 기준전압을 입력 받아 클럭 인에이블 신호를 출력하기 위한 차동증폭형 클럭 인에이블 버퍼;
    정외부클럭 및 부외부클럭을 입력 받아 버퍼링하기 위한 차동증폭형 클럭 버퍼;
    상기 클럭 버퍼의 출력을 입력 받아 클럭 펄스를 생성하기 위한 펄스 생성 수단;
    상기 클럭 펄스에 제어 받아 상기 클럭 인에이블 신호를 래치하기 위한 래칭 수단; 및
    상기 클럭 인에이블 신호 및 파워업 신호에 응답하여 상기 래칭 수단을 초기화하기 위한 초기화 신호를 생성하기 위한 초기화 신호 생성 수단
    을 구비하는 반도체 메모리 소자.
  2. 제1항에 있어서,
    상기 초기화 신호 생성 수단은,
    상기 클럭 인에이블 신호의 특정 에지를 받아 펄스를 생성하기 위한 에지 트리거드 펄스 발생기와,
    상기 에지 트리거드 펄스 발생기로부터 출력된 에지 트리거드 펄스를 셋 신호로, 상기 파워업 신호를 리셋 신호로 입력 받는 RS 래치를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  3. 제2항에 있어서,
    상기 에지 트리거드 펄스 발생기는,
    상기 클럭 인에이블 신호의 폴링 에지를 받아 상기 에지 트리거드 펄스를 생성하는 것을 특징으로 하는 반도체 메모리 소자.
  4. 제3항에 있어서,
    상기 에지 트리거드 펄스 발생기는,
    상기 클럭 인에이블 신호를 일입력으로 하고, 반전 지연된 상기 클럭 인에이블 신호를 타입력으로 하는 노아 게이트를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  5. 제4항에 있어서,
    상기 RS 래치는,
    반전된 상기 에지 트리거드 펄스를 일입력으로 하고, 상기 파워업 신호를 타입력으로 하는 크로스 커플드 낸드 게이트를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
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