JP2000036192A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- Microelectronics & Electronic Packaging (AREA)
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- Logic Circuits (AREA)
Abstract
(57)【要約】
【課題】複数のラッチ回路を内部クロックに同期してス
イッチング動作を行うスイッチ回路を介して縦列接続し
てなるフリップフロップ回路を備える半導体集積回路
（例えば、ＳＤＲＡＭ）に関し、チップ面積の縮小化
と、消費電力の低減化とを図る。 【解決手段】ラッチ回路７０、７３、７６をそれぞれ２
個のインバータをクロス接続して構成し、電源投入直
後、パワーオンリセット信号ＰＯＲでラッチ回路６７を
初期化した後、モードレジスタセット・コマンド（ＭＲ
Ｓ）が入力されるまでの間、内部クロックＩnt−ＣＬＫ
を発生させてラッチ回路７０、７３、７６を順に初期化
することにより、フリップフロップ回路６５の内部電位
を確定する。
イッチング動作を行うスイッチ回路を介して縦列接続し
てなるフリップフロップ回路を備える半導体集積回路
（例えば、ＳＤＲＡＭ）に関し、チップ面積の縮小化
と、消費電力の低減化とを図る。 【解決手段】ラッチ回路７０、７３、７６をそれぞれ２
個のインバータをクロス接続して構成し、電源投入直
後、パワーオンリセット信号ＰＯＲでラッチ回路６７を
初期化した後、モードレジスタセット・コマンド（ＭＲ
Ｓ）が入力されるまでの間、内部クロックＩnt−ＣＬＫ
を発生させてラッチ回路７０、７３、７６を順に初期化
することにより、フリップフロップ回路６５の内部電位
を確定する。
Description
【０００１】
【発明の属する技術分野】本発明は、内部クロックを発
生する内部クロック発生回路と、複数のラッチ回路を内
部クロックに同期してスイッチング動作を行うスイッチ
回路を介して縦列接続してなるフリップフロップ回路を
備える半導体集積回路に関する。
生する内部クロック発生回路と、複数のラッチ回路を内
部クロックに同期してスイッチング動作を行うスイッチ
回路を介して縦列接続してなるフリップフロップ回路を
備える半導体集積回路に関する。
【０００２】このような半導体集積回路として、たとえ
ば、同期型ＤＲＡＭ（シンクロナス・ダイナミック・ラ
ンダム・アクセス・メモリ［以下、ＳＤＲＡＭとい
う］）がある。
ば、同期型ＤＲＡＭ（シンクロナス・ダイナミック・ラ
ンダム・アクセス・メモリ［以下、ＳＤＲＡＭとい
う］）がある。
【０００３】
【従来の技術】図８は従来のＳＤＲＡＭの一例の要部を
示す回路図である。図８中、１−１、１−２はＤＲＡＭ
コア、２は外部クロックＣＬＫ及びクロックイネーブル
信号ＣＫＥを入力するためのクロックバッファ、３は制
御信号／ＣＳ、／ＲＡＳ、／ＣＡＳ、／ＷＥ等からなる
コマンドをデコードするコマンドデコーダである。
示す回路図である。図８中、１−１、１−２はＤＲＡＭ
コア、２は外部クロックＣＬＫ及びクロックイネーブル
信号ＣＫＥを入力するためのクロックバッファ、３は制
御信号／ＣＳ、／ＲＡＳ、／ＣＡＳ、／ＷＥ等からなる
コマンドをデコードするコマンドデコーダである。
【０００４】また、４はロウアドレス信号及びコラムア
ドレス信号Ａ０〜Ａ１０及びバンクアドレス信号Ａ１１
を入力するためのアドレスバッファ、５はＩ／Ｏデータ
ＤＱ０〜ＤＱ３の入出力を行うためのＩ／Ｏデータバッ
ファ、ＤＱＭはＩ／ＯデータをマスクするＩ／Ｏデータ
マスク信号である。
ドレス信号Ａ０〜Ａ１０及びバンクアドレス信号Ａ１１
を入力するためのアドレスバッファ、５はＩ／Ｏデータ
ＤＱ０〜ＤＱ３の入出力を行うためのＩ／Ｏデータバッ
ファ、ＤＱＭはＩ／ＯデータをマスクするＩ／Ｏデータ
マスク信号である。
【０００５】また、６−１、６−２は制御信号ラッチ回
路、７はＣＡＳレイテンシやバースト長などの設定を行
うためのモードレジスタ、８−１、８−２はバースト長
に対応したコラムアドレスを出力するコラムアドレス・
カウンタである。
路、７はＣＡＳレイテンシやバースト長などの設定を行
うためのモードレジスタ、８−１、８−２はバースト長
に対応したコラムアドレスを出力するコラムアドレス・
カウンタである。
【０００６】図９は図８に示すクロックバッファ２、コ
マンドデコーダ３及び制御信号ラッチ回路６−１をピッ
クアップして示す回路図であり、クロックバッファ２に
おいて、１０は外部クロックＣＬＫを入力するための入
力バッファ、１１はクロックイネーブル信号ＣＫＥを入
力するための入力バッファである。
マンドデコーダ３及び制御信号ラッチ回路６−１をピッ
クアップして示す回路図であり、クロックバッファ２に
おいて、１０は外部クロックＣＬＫを入力するための入
力バッファ、１１はクロックイネーブル信号ＣＫＥを入
力するための入力バッファである。
【０００７】入力バッファ１０は、クロックイネーブル
信号ＣＫＥがＨレベルとなっているときのみ、外部クロ
ックＣＬＫを入力するように入力バッファ１１により制
御される。
信号ＣＫＥがＨレベルとなっているときのみ、外部クロ
ックＣＬＫを入力するように入力バッファ１１により制
御される。
【０００８】また、制御信号ラッチ回路６−１におい
て、１２は内部クロックを必要とする期間、入力された
外部クロックＣＬＫ１に同期した内部クロックＩnt−Ｃ
ＬＫを発生する内部クロック発生回路である。
て、１２は内部クロックを必要とする期間、入力された
外部クロックＣＬＫ１に同期した内部クロックＩnt−Ｃ
ＬＫを発生する内部クロック発生回路である。
【０００９】また、１３は内部クロックＩｎｔ−ＣＬＫ
に同期して内部信号をラッチしてＤＲＡＭコア１−１に
転送するフリップフロップ回路であり、電源投入時にＨ
レベルとされるパワーオンリセット信号ＰＯＲによって
初期化されるものである。
に同期して内部信号をラッチしてＤＲＡＭコア１−１に
転送するフリップフロップ回路であり、電源投入時にＨ
レベルとされるパワーオンリセット信号ＰＯＲによって
初期化されるものである。
【００１０】図１０はフリップフロップ回路１３の構成
を示す回路図である。図１０中、１５はＮＯＲ回路１６
及びインバータ１７からなるラッチ回路、１８はＮＡＮ
Ｄ回路１９及びインバータ２０からなるラッチ回路、２
１はＮＯＲ回路２２及びインバータ２３からなるラッチ
回路、２４はＮＡＮＤ回路２５及びインバータ２６から
なるラッチ回路である。
を示す回路図である。図１０中、１５はＮＯＲ回路１６
及びインバータ１７からなるラッチ回路、１８はＮＡＮ
Ｄ回路１９及びインバータ２０からなるラッチ回路、２
１はＮＯＲ回路２２及びインバータ２３からなるラッチ
回路、２４はＮＡＮＤ回路２５及びインバータ２６から
なるラッチ回路である。
【００１１】また、２７はｐＭＯＳトランジスタ２８及
びｎＭＯＳトランジスタ２９からなるスイッチ回路、３
０はｎＭＯＳトランジスタ３１及びｐＭＯＳトランジス
タ３２からなるスイッチ回路、３３はｐＭＯＳトランジ
スタ３４及びｎＭＯＳトランジスタ３５からなるスイッ
チ回路、３６はｎＭＯＳトランジスタ３７及びｐＭＯＳ
トランジスタ３８からなるスイッチ回路である。
びｎＭＯＳトランジスタ２９からなるスイッチ回路、３
０はｎＭＯＳトランジスタ３１及びｐＭＯＳトランジス
タ３２からなるスイッチ回路、３３はｐＭＯＳトランジ
スタ３４及びｎＭＯＳトランジスタ３５からなるスイッ
チ回路、３６はｎＭＯＳトランジスタ３７及びｐＭＯＳ
トランジスタ３８からなるスイッチ回路である。
【００１２】また、３９はパワーオンリセット信号ＰＯ
Ｒを反転するインバータ、４０は内部クロックＩnt−Ｃ
ＬＫを反転してｎＭＯＳトランジスタ２９、３５及びｐ
ＭＯＳトランジスタ３２、３８のオン、オフを制御する
インバータ、４１はインバータ４０の出力を反転してｐ
ＭＯＳトランジスタ２８、３４及びｎＭＯＳトランジス
タ３１、３７のオン、オフを制御するインバータであ
る。
Ｒを反転するインバータ、４０は内部クロックＩnt−Ｃ
ＬＫを反転してｎＭＯＳトランジスタ２９、３５及びｐ
ＭＯＳトランジスタ３２、３８のオン、オフを制御する
インバータ、４１はインバータ４０の出力を反転してｐ
ＭＯＳトランジスタ２８、３４及びｎＭＯＳトランジス
タ３１、３７のオン、オフを制御するインバータであ
る。
【００１３】このように構成されたＳＤＲＡＭにおいて
は、電源投入時、電源電圧ＶＣＣが立ち上がると、パワ
ーオンリセット信号ＰＯＲがＨレベルとなり、この結
果、フリップフロップ回路１３においては、ＮＯＲ回路
１６、２２の出力＝Ｌレベル、インバータ１７、２３の
出力＝Ｈレベルとなり、ラッチ回路１５、２１は初期化
されて、図１１に示すように、ノードＮ１、Ｎ３はＬレ
ベルに固定される。
は、電源投入時、電源電圧ＶＣＣが立ち上がると、パワ
ーオンリセット信号ＰＯＲがＨレベルとなり、この結
果、フリップフロップ回路１３においては、ＮＯＲ回路
１６、２２の出力＝Ｌレベル、インバータ１７、２３の
出力＝Ｈレベルとなり、ラッチ回路１５、２１は初期化
されて、図１１に示すように、ノードＮ１、Ｎ３はＬレ
ベルに固定される。
【００１４】また、インバータ３９の出力＝Ｌレベル、
ＮＡＮＤ回路１９、２５の出力＝Ｈレベル、インバータ
２０、２６の出力＝Ｌレベルとなり、ラッチ回路１８、
２４は初期化されて、図１１に示すように、ノードＮ
２、Ｎ４はＨレベルに固定される。
ＮＡＮＤ回路１９、２５の出力＝Ｈレベル、インバータ
２０、２６の出力＝Ｌレベルとなり、ラッチ回路１８、
２４は初期化されて、図１１に示すように、ノードＮ
２、Ｎ４はＨレベルに固定される。
【００１５】即ち、図８に示す従来のＳＤＲＡＭにおい
ては、電源投入時に電源電圧ＶＣＣが立ち上がった後、
内部クロックＩnt−ＣＬＫを必要とするまでは、消費電
力の低減化を図るため、内部クロック信号Ｉnt−ＣＬＫ
をＬレベル又はＨレベルに固定するとしているが、この
場合、フリップフロップ回路１３のノードＮ１〜Ｎ４の
レベルが固定されないと、フリップフロップ回路１３の
動作が不安定となり、誤データを出力することになるた
め、パワーオンリセット信号ＰＯＲによってノードＮ１
〜Ｎ４のレベルを確定するとしている。
ては、電源投入時に電源電圧ＶＣＣが立ち上がった後、
内部クロックＩnt−ＣＬＫを必要とするまでは、消費電
力の低減化を図るため、内部クロック信号Ｉnt−ＣＬＫ
をＬレベル又はＨレベルに固定するとしているが、この
場合、フリップフロップ回路１３のノードＮ１〜Ｎ４の
レベルが固定されないと、フリップフロップ回路１３の
動作が不安定となり、誤データを出力することになるた
め、パワーオンリセット信号ＰＯＲによってノードＮ１
〜Ｎ４のレベルを確定するとしている。
【００１６】
【発明が解決しようとする課題】このように、図８に示
す従来のＳＤＲＡＭにおいては、フリップフロップ回路
１３のノードＮ１〜Ｎ４のレベルを確定するためにパワ
ーオンリセット信号ＰＯＲを使用するとしているので、
ラッチ回路１５、２１を構成するためにＮＯＲ回路１
６、２２を必要とすると共に、ラッチ回路１８、２４を
構成するためにＮＡＮＤ回路１９、２５を必要とし、こ
のため、チップ面積の増大化と、消費電力の増大化を招
いてしまうという問題点があった。
す従来のＳＤＲＡＭにおいては、フリップフロップ回路
１３のノードＮ１〜Ｎ４のレベルを確定するためにパワ
ーオンリセット信号ＰＯＲを使用するとしているので、
ラッチ回路１５、２１を構成するためにＮＯＲ回路１
６、２２を必要とすると共に、ラッチ回路１８、２４を
構成するためにＮＡＮＤ回路１９、２５を必要とし、こ
のため、チップ面積の増大化と、消費電力の増大化を招
いてしまうという問題点があった。
【００１７】本発明は、かかる点に鑑み、内部クロック
を発生する内部クロック発生回路と、複数のラッチ回路
を内部クロックに同期してスイッチングするスイッチ回
路を介して縦列接続してなるフリップフロップ回路を備
える半導体集積回路であって、チップ面積の縮小化と、
消費電力の低減化とを図ることができるようにした半導
体集積回路を提供することを目的とする。
を発生する内部クロック発生回路と、複数のラッチ回路
を内部クロックに同期してスイッチングするスイッチ回
路を介して縦列接続してなるフリップフロップ回路を備
える半導体集積回路であって、チップ面積の縮小化と、
消費電力の低減化とを図ることができるようにした半導
体集積回路を提供することを目的とする。
【００１８】
【課題を解決するための手段】本発明は、内部クロック
を発生する内部クロック発生回路と、第１、第２、・・
・第ｎ（但し、ｎは２以上の整数）のラッチ回路を内部
クロックに同期してスイッチング動作を行うスイッチ回
路を介して縦列接続してなるフリップフロップ回路とを
備える半導体集積回路であって、電源投入直後、初期化
信号を与えて第１のラッチ回路を初期化し、続いて、一
定期間、内部クロック発生回路に内部クロックを発生さ
せて第２、・・・第ｎのラッチ回路を順に初期化させる
初期化制御回路を備えているというものである。
を発生する内部クロック発生回路と、第１、第２、・・
・第ｎ（但し、ｎは２以上の整数）のラッチ回路を内部
クロックに同期してスイッチング動作を行うスイッチ回
路を介して縦列接続してなるフリップフロップ回路とを
備える半導体集積回路であって、電源投入直後、初期化
信号を与えて第１のラッチ回路を初期化し、続いて、一
定期間、内部クロック発生回路に内部クロックを発生さ
せて第２、・・・第ｎのラッチ回路を順に初期化させる
初期化制御回路を備えているというものである。
【００１９】本発明によれば、初期化信号を与えて第１
のラッチ回路を初期化した後、内部クロックを発生させ
て第２、・・・第ｎのラッチ回路を順に初期化すること
により、電源投入直後におけるフリップフロップ回路の
内部電位を確定することができるので、第２、・・・第
ｎのラッチ回路をそれぞれインバータをクロス接続して
なるラッチ回路とすることができ、フリップフロップ回
路を構成するトランジスタの数を減らすことができる。
のラッチ回路を初期化した後、内部クロックを発生させ
て第２、・・・第ｎのラッチ回路を順に初期化すること
により、電源投入直後におけるフリップフロップ回路の
内部電位を確定することができるので、第２、・・・第
ｎのラッチ回路をそれぞれインバータをクロス接続して
なるラッチ回路とすることができ、フリップフロップ回
路を構成するトランジスタの数を減らすことができる。
【００２０】なお、第１のラッチ回路の初期化は、たと
えば、電源投入時に内部回路で発生させるリセット用信
号を初期化信号として与えることで行うことができ、初
期化のために内部クロックを発生させる一定期間は、た
とえば、外部から所定の信号が入力されるまでの間、又
は、所定の数の内部クロックが発生するまでの間とする
ことができる。
えば、電源投入時に内部回路で発生させるリセット用信
号を初期化信号として与えることで行うことができ、初
期化のために内部クロックを発生させる一定期間は、た
とえば、外部から所定の信号が入力されるまでの間、又
は、所定の数の内部クロックが発生するまでの間とする
ことができる。
【００２１】
【発明の実施の形態】図１〜図７を参照して、本発明の
第１実施形態及び第２実施形態について、本発明をＳＤ
ＡＲＭに適用した場合を例にして説明する。
第１実施形態及び第２実施形態について、本発明をＳＤ
ＡＲＭに適用した場合を例にして説明する。
【００２２】第１実施形態・・図１〜図５ 図１は本発明の第１実施形態の要部を示す回路図であ
り、図１中、４３−１、４３−２はＤＲＡＭコア、４４
は外部クロックＣＬＫ及びクロックイネーブル信号ＣＫ
Ｅを入力するためのクロックバッファである。
り、図１中、４３−１、４３−２はＤＲＡＭコア、４４
は外部クロックＣＬＫ及びクロックイネーブル信号ＣＫ
Ｅを入力するためのクロックバッファである。
【００２３】また、４５はモードレジスタセット・コマ
ンド信号ＭＲＳ及びパワーオンリセット信号ＰＯＲを入
力して内部クロック制御信号Ｓ１を出力する初期化用ク
ロック制御回路である。
ンド信号ＭＲＳ及びパワーオンリセット信号ＰＯＲを入
力して内部クロック制御信号Ｓ１を出力する初期化用ク
ロック制御回路である。
【００２４】また、４６は制御信号／ＣＳ、／ＲＡＳ、
／ＣＡＳ、／ＷＥ等からなるコマンドをデコードするコ
マンドデコーダ、４７はロウアドレス信号及びコラムア
ドレス信号Ａ０〜Ａ１０及びバンクアドレス信号Ａ１１
を入力するためのアドレスバッファ、４８はＩ／Ｏデー
タＤＱ０〜ＤＱ３の入出力を行うためのＩ／Ｏデータバ
ッファである。
／ＣＡＳ、／ＷＥ等からなるコマンドをデコードするコ
マンドデコーダ、４７はロウアドレス信号及びコラムア
ドレス信号Ａ０〜Ａ１０及びバンクアドレス信号Ａ１１
を入力するためのアドレスバッファ、４８はＩ／Ｏデー
タＤＱ０〜ＤＱ３の入出力を行うためのＩ／Ｏデータバ
ッファである。
【００２５】また、４９−１、４９−２は制御信号ラッ
チ回路、５０はＣＡＳレイテンシやバースト長などの設
定を行うためのモードレジスタ、５１−１、５１−２は
バースト長に対応したコラムアドレスを出力するコラム
アドレス・カウンタである。
チ回路、５０はＣＡＳレイテンシやバースト長などの設
定を行うためのモードレジスタ、５１−１、５１−２は
バースト長に対応したコラムアドレスを出力するコラム
アドレス・カウンタである。
【００２６】図２は初期化用クロック制御回路４５の構
成を示す回路図である。図２中、５３はパワーオンリセ
ット信号ＰＯＲを反転するインバータ、５４はモードレ
ジスタセット・コマンド信号ＭＲＳを反転するインバー
タ、５５、５６はフリップフロップ回路を構成するＮＡ
ＮＤ回路、５７、５８はＮＡＮＤ回路５５の出力を入力
して内部クロック制御信号Ｓ１を出力するバッファ回路
をなすインバータである。
成を示す回路図である。図２中、５３はパワーオンリセ
ット信号ＰＯＲを反転するインバータ、５４はモードレ
ジスタセット・コマンド信号ＭＲＳを反転するインバー
タ、５５、５６はフリップフロップ回路を構成するＮＡ
ＮＤ回路、５７、５８はＮＡＮＤ回路５５の出力を入力
して内部クロック制御信号Ｓ１を出力するバッファ回路
をなすインバータである。
【００２７】このように構成された初期化用クロック制
御回路４５においては、電源投入時に、パワーオンリセ
ット信号ＰＯＲ＝Ｈレベルとなると、インバータ５３の
出力＝Ｌレベル、ＮＡＮＤ回路５５の出力＝Ｈレベル、
内部クロック制御信号Ｓ１＝Ｈレベルとなる。
御回路４５においては、電源投入時に、パワーオンリセ
ット信号ＰＯＲ＝Ｈレベルとなると、インバータ５３の
出力＝Ｌレベル、ＮＡＮＤ回路５５の出力＝Ｈレベル、
内部クロック制御信号Ｓ１＝Ｈレベルとなる。
【００２８】そして、その後、モードレジスタセット・
コマンド信号ＭＲＳ＝Ｈレベルになると、インバータ５
４の出力＝Ｌレベル、ＮＡＮＤ回路５６の出力＝Ｈレベ
ル、ＮＡＮＤ回路５５の出力＝Ｌレベル、内部クロック
制御信号Ｓ１＝Ｌレベルとなる。
コマンド信号ＭＲＳ＝Ｈレベルになると、インバータ５
４の出力＝Ｌレベル、ＮＡＮＤ回路５６の出力＝Ｈレベ
ル、ＮＡＮＤ回路５５の出力＝Ｌレベル、内部クロック
制御信号Ｓ１＝Ｌレベルとなる。
【００２９】図３は図１に示すクロックバッファ４４、
初期化用クロック制御回路４５、コマンドデコーダ４６
及び制御信号ラッチ回路４９−１をピックアップして示
す回路図である。
初期化用クロック制御回路４５、コマンドデコーダ４６
及び制御信号ラッチ回路４９−１をピックアップして示
す回路図である。
【００３０】図３中、クロックバッファ４４において、
６０は外部クロックを入力するための入力バッファ、６
１はクロックイネーブル信号ＣＫＥを入力するための入
力バッファである。
６０は外部クロックを入力するための入力バッファ、６
１はクロックイネーブル信号ＣＫＥを入力するための入
力バッファである。
【００３１】入力バッファ６１は、クロックイネーブル
信号ＣＫＥ＝Ｌレベルの場合には、出力をＬレベルと
し、クロックイネーブル信号ＣＫＥ＝Ｈレベルの場合に
は、出力をＨレベルとするように構成されている。
信号ＣＫＥ＝Ｌレベルの場合には、出力をＬレベルと
し、クロックイネーブル信号ＣＫＥ＝Ｈレベルの場合に
は、出力をＨレベルとするように構成されている。
【００３２】また、入力バッファ６０は、クロックイネ
ーブル信号ＣＫＥ＝Ｌレベルの場合、即ち、入力バッフ
ァ６１の出力＝Ｌレベルの場合には、外部クロックＣＬ
Ｋを入力せず、クロックイネーブル信号ＣＫＥ＝Ｈレベ
ルの場合、即ち、入力バッファ６１の出力＝Ｈレベルの
場合に外部クロックＣＬＫを入力するように構成されて
いる。
ーブル信号ＣＫＥ＝Ｌレベルの場合、即ち、入力バッフ
ァ６１の出力＝Ｌレベルの場合には、外部クロックＣＬ
Ｋを入力せず、クロックイネーブル信号ＣＫＥ＝Ｈレベ
ルの場合、即ち、入力バッファ６１の出力＝Ｈレベルの
場合に外部クロックＣＬＫを入力するように構成されて
いる。
【００３３】また、制御信号ラッチ回路４９−１におい
て、６３は内部クロック制御信号Ｓ１とコマンドデコー
ダ４６から出力されるコマンド信号とをＯＲ処理するＯ
Ｒ回路であり、コマンド信号は、コマンド実行のために
内部クロックＩnt−ＣＬＫを必要とする期間、例えば、
アクティブ・コマンドが入力された後、プリチャージ・
コマンドが入力されるまでの間はＨレベルとされ、それ
以外の期間はＬレベルとされる信号である。
て、６３は内部クロック制御信号Ｓ１とコマンドデコー
ダ４６から出力されるコマンド信号とをＯＲ処理するＯ
Ｒ回路であり、コマンド信号は、コマンド実行のために
内部クロックＩnt−ＣＬＫを必要とする期間、例えば、
アクティブ・コマンドが入力された後、プリチャージ・
コマンドが入力されるまでの間はＨレベルとされ、それ
以外の期間はＬレベルとされる信号である。
【００３４】また、６４はＯＲ回路６３の出力がＨレベ
ルの間、即ち、内部クロック制御信号Ｓ１＝Ｈレベル又
はコマンドデコーダ４６から出力されるコマンド信号＝
Ｈレベルの場合のみ、入力された外部クロックＣＬＫ１
に同期した内部クロックＩnt−ＣＬＫを発生する内部ク
ロック発生回路である。
ルの間、即ち、内部クロック制御信号Ｓ１＝Ｈレベル又
はコマンドデコーダ４６から出力されるコマンド信号＝
Ｈレベルの場合のみ、入力された外部クロックＣＬＫ１
に同期した内部クロックＩnt−ＣＬＫを発生する内部ク
ロック発生回路である。
【００３５】また、６５は内部クロックＩnt−ＣＬＫに
同期して内部信号をラッチしてＤＲＡＭコア４３−１に
転送するフリップフロップ回路であり、パワーオンリセ
ット信号ＰＯＲ及び内部クロックＩnt−ＣＬＫにより初
期化されるものである。
同期して内部信号をラッチしてＤＲＡＭコア４３−１に
転送するフリップフロップ回路であり、パワーオンリセ
ット信号ＰＯＲ及び内部クロックＩnt−ＣＬＫにより初
期化されるものである。
【００３６】図４はフリップフロップ回路６５の構成を
示す回路図である。図４中、６７はＮＯＲ回路６８及び
インバータ６９からなるラッチ回路、７０はインバータ
７１、７２からなるラッチ回路、７３はインバータ７
４、７５からなるラッチ回路、７６はインバータ７７、
７８からなるラッチ回路である。
示す回路図である。図４中、６７はＮＯＲ回路６８及び
インバータ６９からなるラッチ回路、７０はインバータ
７１、７２からなるラッチ回路、７３はインバータ７
４、７５からなるラッチ回路、７６はインバータ７７、
７８からなるラッチ回路である。
【００３７】また、７９はｐＭＯＳトランジスタ８０及
びｎＭＯＳトランジスタ８１からなるスイッチ回路、８
２はｎＭＯＳトランジスタ８３及びｐＭＯＳトランジス
タ８４からなるスイッチ回路、８５はｐＭＯＳトランジ
スタ８６及びｎＭＯＳトランジスタ８７からなるスイッ
チ回路、８８はｎＭＯＳトランジスタ８９及びｐＭＯＳ
トランジスタ９０からなるスイッチ回路である。
びｎＭＯＳトランジスタ８１からなるスイッチ回路、８
２はｎＭＯＳトランジスタ８３及びｐＭＯＳトランジス
タ８４からなるスイッチ回路、８５はｐＭＯＳトランジ
スタ８６及びｎＭＯＳトランジスタ８７からなるスイッ
チ回路、８８はｎＭＯＳトランジスタ８９及びｐＭＯＳ
トランジスタ９０からなるスイッチ回路である。
【００３８】また、９１は内部クロックＩnt−ＣＬＫを
反転してｎＭＯＳトランジスタ８１、８７及びｐＭＯＳ
トランジスタ８４、９０のオン、オフを制御するインバ
ータ、９２はインバータ９１の出力を反転してｐＭＯＳ
トランジスタ８０、８６及びｎＭＯＳトランジスタ８
３、８９のオン、オフを制御するインバータである。
反転してｎＭＯＳトランジスタ８１、８７及びｐＭＯＳ
トランジスタ８４、９０のオン、オフを制御するインバ
ータ、９２はインバータ９１の出力を反転してｐＭＯＳ
トランジスタ８０、８６及びｎＭＯＳトランジスタ８
３、８９のオン、オフを制御するインバータである。
【００３９】図５は本発明の第１実施形態の動作を示す
波形図であり、本発明の第１実施形態においては、電源
投入時、パワーオンリセット信号ＰＯＲ＝Ｈレベルとな
ると、フリップフロップ回路６５においては、ＮＯＲ回
路６８の出力＝Ｌレベル、インバータ６９の出力＝Ｈレ
ベルとなり、ラッチ回路６７は初期化され、ノードＮ５
はＬレベルに固定されることになる。
波形図であり、本発明の第１実施形態においては、電源
投入時、パワーオンリセット信号ＰＯＲ＝Ｈレベルとな
ると、フリップフロップ回路６５においては、ＮＯＲ回
路６８の出力＝Ｌレベル、インバータ６９の出力＝Ｈレ
ベルとなり、ラッチ回路６７は初期化され、ノードＮ５
はＬレベルに固定されることになる。
【００４０】また、パワーオンリセット信号ＰＯＲ＝Ｈ
レベルとなると、内部クロック制御信号Ｓ１＝Ｈレベル
となり、制御信号ラッチ回路４９−１においては、ＯＲ
回路６３の出力＝Ｈレベルとなり、内部クロック発生回
路６４は、内部クロックＩnt−ＣＬＫを発生する状態と
なる。
レベルとなると、内部クロック制御信号Ｓ１＝Ｈレベル
となり、制御信号ラッチ回路４９−１においては、ＯＲ
回路６３の出力＝Ｈレベルとなり、内部クロック発生回
路６４は、内部クロックＩnt−ＣＬＫを発生する状態と
なる。
【００４１】そこで、電源投入後、クロックイネーブル
信号ＣＫＥ＝Ｈレベルになると、入力バッファ６０は、
外部クロックＣＬＫを入力し、内部クロック発生回路６
４は、入力された外部クロックＣＬＫ１に同期して内部
クロックＩnt−ＣＬＫを発生することになる。
信号ＣＫＥ＝Ｈレベルになると、入力バッファ６０は、
外部クロックＣＬＫを入力し、内部クロック発生回路６
４は、入力された外部クロックＣＬＫ１に同期して内部
クロックＩnt−ＣＬＫを発生することになる。
【００４２】ここに、内部クロックＩnt−ＣＬＫ＝Ｈレ
ベルとなると、フリップフロップ回路６５においては、
ｎＭＯＳトランジスタ８３＝オン、ｐＭＯＳトランジス
タ８４＝オン、インバータ７１の出力＝Ｈレベル、イン
バータ７２の出力＝Ｌレベルとなり、ラッチ回路７０は
初期化され、ノードＮ６はＨレベルに固定されることに
なる。
ベルとなると、フリップフロップ回路６５においては、
ｎＭＯＳトランジスタ８３＝オン、ｐＭＯＳトランジス
タ８４＝オン、インバータ７１の出力＝Ｈレベル、イン
バータ７２の出力＝Ｌレベルとなり、ラッチ回路７０は
初期化され、ノードＮ６はＨレベルに固定されることに
なる。
【００４３】その後、内部クロックＩnt−ＣＬＫ＝Ｌレ
ベルとなると、フリップフロップ回路６５においては、
ｐＭＯＳトランジスタ８６＝オン、ｎＭＯＳトランジス
タ８７＝オン、インバータ７４の出力＝Ｌレベル、イン
バータ７５の出力＝Ｈレベルとなり、ラッチ回路７３は
初期化され、ノードＮ７はＬレベルに固定されることに
なる。
ベルとなると、フリップフロップ回路６５においては、
ｐＭＯＳトランジスタ８６＝オン、ｎＭＯＳトランジス
タ８７＝オン、インバータ７４の出力＝Ｌレベル、イン
バータ７５の出力＝Ｈレベルとなり、ラッチ回路７３は
初期化され、ノードＮ７はＬレベルに固定されることに
なる。
【００４４】更に、その後、内部クロックＩnt−ＣＬＫ
＝Ｈレベルとなると、フリップフロップ回路６５におい
ては、ｎＭＯＳトランジスタ８９＝オン、ｐＭＯＳトラ
ンジスタ９０＝オン、インバータ７７の出力＝Ｈレベ
ル、インバータ７８の出力＝Ｌレベルとなり、ラッチ回
路７６は初期化され、ノードＮ８はＨレベルに固定され
ることになる。
＝Ｈレベルとなると、フリップフロップ回路６５におい
ては、ｎＭＯＳトランジスタ８９＝オン、ｐＭＯＳトラ
ンジスタ９０＝オン、インバータ７７の出力＝Ｈレベ
ル、インバータ７８の出力＝Ｌレベルとなり、ラッチ回
路７６は初期化され、ノードＮ８はＨレベルに固定され
ることになる。
【００４５】そして、その後、モードレジスタセット・
コマンドが入力され、モードレジスタセット・コマンド
信号ＭＲＳ＝Ｈレベルとなると、内部クロック制御信号
Ｓ１＝Ｌレベルとなり、制御信号ラッチ回路４９−１に
おいては、ＯＲ回路６３の出力＝Ｌレベルとなり、たと
えクロックイネーブル信号ＣＫＥ＝Ｈレベルとされてい
る場合であっても、内部クロック発生回路６４は内部ク
ロックＩnt−ＣＬＫの発生を停止することになり、余分
な電力を消費しない状態とされる。
コマンドが入力され、モードレジスタセット・コマンド
信号ＭＲＳ＝Ｈレベルとなると、内部クロック制御信号
Ｓ１＝Ｌレベルとなり、制御信号ラッチ回路４９−１に
おいては、ＯＲ回路６３の出力＝Ｌレベルとなり、たと
えクロックイネーブル信号ＣＫＥ＝Ｈレベルとされてい
る場合であっても、内部クロック発生回路６４は内部ク
ロックＩnt−ＣＬＫの発生を停止することになり、余分
な電力を消費しない状態とされる。
【００４６】このように、本発明の第１実施形態におい
ては、電源投入直後、パワーオンリセット信号ＰＯＲで
ラッチ回路６７を初期化した後、内部クロック発生回路
６４に内部クロックＩnt−ＣＬＫを発生させることによ
り、ラッチ回路７０、７３、７６を順に初期化し、電源
投入直後におけるフリップフロップ回路６５の内部電位
を確定することができるようにしている。
ては、電源投入直後、パワーオンリセット信号ＰＯＲで
ラッチ回路６７を初期化した後、内部クロック発生回路
６４に内部クロックＩnt−ＣＬＫを発生させることによ
り、ラッチ回路７０、７３、７６を順に初期化し、電源
投入直後におけるフリップフロップ回路６５の内部電位
を確定することができるようにしている。
【００４７】即ち、ラッチ回路７０、７３、７６をそれ
ぞれ２個のインバータをクロス接続して構成しても、電
源投入直後におけるフリップフロップ回路６５の内部電
位を確定することができるようにしているので、フリッ
プフロップ回路６５を構成するトランジスタの数を従来
例に比較して減らすことができると共に、ラッチ回路７
０、７３、７６にパワーオンリセット信号ＰＯＲを伝送
するための信号線を設ける必要もない。
ぞれ２個のインバータをクロス接続して構成しても、電
源投入直後におけるフリップフロップ回路６５の内部電
位を確定することができるようにしているので、フリッ
プフロップ回路６５を構成するトランジスタの数を従来
例に比較して減らすことができると共に、ラッチ回路７
０、７３、７６にパワーオンリセット信号ＰＯＲを伝送
するための信号線を設ける必要もない。
【００４８】したがって、本発明の第１実施形態によれ
ば、ＳＤＲＡＭに関し、フリップフロップ回路６５及び
他の同様なフリップフロップ回路の面積の縮小化と、消
費電力の低減化とを図ることにより、チップ面積の縮小
化と、消費電力の低減化とを図ることができる。
ば、ＳＤＲＡＭに関し、フリップフロップ回路６５及び
他の同様なフリップフロップ回路の面積の縮小化と、消
費電力の低減化とを図ることにより、チップ面積の縮小
化と、消費電力の低減化とを図ることができる。
【００４９】第２実施形態・・図６、図７ 図６は本発明の第２実施形態の要部を示す回路図であ
り、本発明の第２実施形態は、図１に示す本発明の第１
実施形態が備える初期化用クロック制御回路４５と回路
構成の異なる初期化用クロック制御回路９４を設け、そ
の他については、本発明の第１実施形態と同様に構成し
たものである。
り、本発明の第２実施形態は、図１に示す本発明の第１
実施形態が備える初期化用クロック制御回路４５と回路
構成の異なる初期化用クロック制御回路９４を設け、そ
の他については、本発明の第１実施形態と同様に構成し
たものである。
【００５０】図７は初期化用クロック制御回路９４の構
成を示す回路図である。図７中、９６は入力された外部
クロックＣＬＫ１の数をカウントするパルスカウンタで
あり、パワーオンリセット信号ＰＯＲ＝Ｈレベルになる
と、リセットされ、その出力をＬレベルとし、入力され
た外部クロックＣＬＫ１のカウント値が４になると、そ
の出力をＨレベルとするものである。
成を示す回路図である。図７中、９６は入力された外部
クロックＣＬＫ１の数をカウントするパルスカウンタで
あり、パワーオンリセット信号ＰＯＲ＝Ｈレベルになる
と、リセットされ、その出力をＬレベルとし、入力され
た外部クロックＣＬＫ１のカウント値が４になると、そ
の出力をＨレベルとするものである。
【００５１】また、９７はパルスカウンタ９６の出力を
反転するインバータ、９８は電源電圧ＶＣＣを供給する
ＶＣＣ電源線、９９はソースをＶＣＣ電源線９８に接続
され、インバータ９７の出力によりオン、オフが制御さ
れるｐＭＯＳトランジスタである。
反転するインバータ、９８は電源電圧ＶＣＣを供給する
ＶＣＣ電源線、９９はソースをＶＣＣ電源線９８に接続
され、インバータ９７の出力によりオン、オフが制御さ
れるｐＭＯＳトランジスタである。
【００５２】また、１００はドレインをｐＭＯＳトラン
ジスタ９９のドレインに接続され、ソースを接地線に接
続され、パワーオンリセット信号ＰＯＲによりオン、オ
フが制御されるｎＭＯＳトランジスタである。
ジスタ９９のドレインに接続され、ソースを接地線に接
続され、パワーオンリセット信号ＰＯＲによりオン、オ
フが制御されるｎＭＯＳトランジスタである。
【００５３】また、１０１はインバータ１０２、１０３
からなるラッチ回路であり、ｐＭＯＳトランジスタ９９
のドレインとｎＭＯＳトランジスタ１００のドレインと
の接続点であるノードＮ９のレベルを反転してラッチ
し、内部クロック制御信号Ｓ１を出力するものである。
からなるラッチ回路であり、ｐＭＯＳトランジスタ９９
のドレインとｎＭＯＳトランジスタ１００のドレインと
の接続点であるノードＮ９のレベルを反転してラッチ
し、内部クロック制御信号Ｓ１を出力するものである。
【００５４】このように構成された初期化用クロック制
御回路９４においては、電源起動時に、パワーオンリセ
ット信号ＰＯＲ＝Ｈレベルとなると、パルスカウンタ９
６の出力＝Ｌレベル、インバータ９７の出力＝Ｈレベ
ル、ｐＭＯＳトランジスタ９９＝オフとなると共に、ｎ
ＭＯＳトランジスタ１００＝オン、ノードＮ９のレベル
＝Ｌレベルとなり、内部クロック制御信号Ｓ１＝Ｈレベ
ルとなる。
御回路９４においては、電源起動時に、パワーオンリセ
ット信号ＰＯＲ＝Ｈレベルとなると、パルスカウンタ９
６の出力＝Ｌレベル、インバータ９７の出力＝Ｈレベ
ル、ｐＭＯＳトランジスタ９９＝オフとなると共に、ｎ
ＭＯＳトランジスタ１００＝オン、ノードＮ９のレベル
＝Ｌレベルとなり、内部クロック制御信号Ｓ１＝Ｈレベ
ルとなる。
【００５５】その後、パワーオンリセット信号ＰＯＲ＝
Ｌレベルとなり、ｎＭＯＳトランジスタ１００＝オフと
なるが、更に、その後、入力された外部クロックＣＬＫ
１のカウント値が４になると、パルスカウンタ９６の出
力＝Ｈレベル、インバータ９７の出力＝Ｌレベル、ｐＭ
ＯＳトランジスタ９９＝オン、ノードＮ９のレベル＝Ｈ
レベルになり、内部クロック制御信号Ｓ１＝Ｌレベルと
なる。
Ｌレベルとなり、ｎＭＯＳトランジスタ１００＝オフと
なるが、更に、その後、入力された外部クロックＣＬＫ
１のカウント値が４になると、パルスカウンタ９６の出
力＝Ｈレベル、インバータ９７の出力＝Ｌレベル、ｐＭ
ＯＳトランジスタ９９＝オン、ノードＮ９のレベル＝Ｈ
レベルになり、内部クロック制御信号Ｓ１＝Ｌレベルと
なる。
【００５６】したがって、本発明の第２実施形態におい
ても、本発明の第１実施形態と同様に、電源投入直後、
パワーオンリセット信号ＰＯＲでラッチ回路６７を初期
化した後、内部クロック発生回路６４に内部クロックＩ
nt−ＣＬＫを発生させることにより、ラッチ回路７０、
７３、７６を順に初期化して、電源投入直後におけるフ
リップフロップ回路６５の内部電位を確定することがで
きる。
ても、本発明の第１実施形態と同様に、電源投入直後、
パワーオンリセット信号ＰＯＲでラッチ回路６７を初期
化した後、内部クロック発生回路６４に内部クロックＩ
nt−ＣＬＫを発生させることにより、ラッチ回路７０、
７３、７６を順に初期化して、電源投入直後におけるフ
リップフロップ回路６５の内部電位を確定することがで
きる。
【００５７】即ち、本発明の第１実施形態と同様に、ラ
ッチ回路７０、７３、７６をそれぞれ２個のインバータ
をクロス接続して構成しても、電源投入直後におけるフ
リップフロップ回路６５の内部電位を確定することがで
きるようにしているので、フリップフロップ回路６５を
構成するトランジスタの数を従来例に比較して減らすこ
とができると共に、ラッチ回路７０、７３、７６にパワ
ーオンリセット信号ＰＯＲを伝送するための信号線を設
ける必要もない。
ッチ回路７０、７３、７６をそれぞれ２個のインバータ
をクロス接続して構成しても、電源投入直後におけるフ
リップフロップ回路６５の内部電位を確定することがで
きるようにしているので、フリップフロップ回路６５を
構成するトランジスタの数を従来例に比較して減らすこ
とができると共に、ラッチ回路７０、７３、７６にパワ
ーオンリセット信号ＰＯＲを伝送するための信号線を設
ける必要もない。
【００５８】したがって、本発明の第２実施形態によっ
ても、本発明の第１実施形態と同様に、ＳＤＲＡＭに関
し、フリップフロップ回路６５及び他の同様なフリップ
フロップ回路の面積の縮小化と、消費電力の低減化とを
図ることにより、チップ面積の縮小化と、消費電力の低
減化とを図ることができる。
ても、本発明の第１実施形態と同様に、ＳＤＲＡＭに関
し、フリップフロップ回路６５及び他の同様なフリップ
フロップ回路の面積の縮小化と、消費電力の低減化とを
図ることにより、チップ面積の縮小化と、消費電力の低
減化とを図ることができる。
【００５９】なお、本発明の第１実施形態及び第２実施
形態においては、本発明をＳＤＡＲＭに適用した場合に
ついて説明したが、本発明は、内部クロック発生回路
と、複数のラッチ回路を内部クロックに同期してスイッ
チング動作を行うスイッチ回路を介して縦列接続してな
るフリップフロップ回路とを備える半導体集積回路に広
く適用することができるものである。
形態においては、本発明をＳＤＡＲＭに適用した場合に
ついて説明したが、本発明は、内部クロック発生回路
と、複数のラッチ回路を内部クロックに同期してスイッ
チング動作を行うスイッチ回路を介して縦列接続してな
るフリップフロップ回路とを備える半導体集積回路に広
く適用することができるものである。
【００６０】
【発明の効果】以上のように、本発明によれば、内部ク
ロック発生回路と、第１、第２、・・・第ｎのラッチ回
路を内部クロックに同期してスイッチング動作を行うス
イッチ回路を介して縦列接続してなるフリップフロップ
回路と備える半導体集積回路に関し、初期化信号を与え
て第１のラッチ回路を初期化した後、一定期間、内部ク
ロックを発生させて第２、・・・第ｎのラッチ回路を順
に初期化することにより、電源投入直後におけるフリッ
プフロップ回路の内部電位を確定することができる構成
としたことにより、第２、・・・第ｎのラッチ回路をそ
れぞれインバータをクロス接続してなるラッチ回路とす
ることができるので、フリップフロップ回路を構成する
トランジスタの数を減らし、フリップフロップ回路の面
積の縮小化と、消費電力の低減化とを図ることができ、
この結果、チップ面積の縮小化と、消費電力の低減化と
を図ることができる。
ロック発生回路と、第１、第２、・・・第ｎのラッチ回
路を内部クロックに同期してスイッチング動作を行うス
イッチ回路を介して縦列接続してなるフリップフロップ
回路と備える半導体集積回路に関し、初期化信号を与え
て第１のラッチ回路を初期化した後、一定期間、内部ク
ロックを発生させて第２、・・・第ｎのラッチ回路を順
に初期化することにより、電源投入直後におけるフリッ
プフロップ回路の内部電位を確定することができる構成
としたことにより、第２、・・・第ｎのラッチ回路をそ
れぞれインバータをクロス接続してなるラッチ回路とす
ることができるので、フリップフロップ回路を構成する
トランジスタの数を減らし、フリップフロップ回路の面
積の縮小化と、消費電力の低減化とを図ることができ、
この結果、チップ面積の縮小化と、消費電力の低減化と
を図ることができる。
【図１】本発明の第１実施形態の要部を示す回路図であ
る。
る。
【図２】本発明の第１実施形態が備える初期化用クロッ
ク制御回路の構成を示す回路図である。
ク制御回路の構成を示す回路図である。
【図３】図１に示すクロックバッファ、初期化用クロッ
ク制御回路、コマンドデコーダ及び制御信号ラッチ回路
をピックアップして示す回路図である。
ク制御回路、コマンドデコーダ及び制御信号ラッチ回路
をピックアップして示す回路図である。
【図４】本発明の第１実施形態が備える制御信号ラッチ
回路が備えるフリップフロップ回路の構成を示す回路図
である。
回路が備えるフリップフロップ回路の構成を示す回路図
である。
【図５】本発明の第１実施形態の動作を示す波形図であ
る。
る。
【図６】本発明の第２実施形態の要部を示す回路図であ
る。
る。
【図７】本発明の第２実施形態が備える初期化用クロッ
ク制御回路の構成を示す回路図である。
ク制御回路の構成を示す回路図である。
【図８】従来のＳＤＲＡＭの一例の要部を示す回路図で
ある。
ある。
【図９】図８に示すクロックバッファ、コマンドデコー
ダ及び制御信号ラッチ回路をピックアップして示す回路
図である。
ダ及び制御信号ラッチ回路をピックアップして示す回路
図である。
【図１０】図８に示す従来のＳＤＲＡＭが備える制御信
号ラッチ回路が備えるフリップフロップ回路の構成を示
す回路図である。
号ラッチ回路が備えるフリップフロップ回路の構成を示
す回路図である。
【図１１】図８に示す従来のＳＤＲＡＭの動作を示す波
形図である。
形図である。
ＣＬＫ 外部クロック ＣＫＥ クロックイネーブル信号 ＭＲＳ モードレジスタセット・コマンド信号 ＰＯＲ パワーオンリセット信号 ＤＱＭ Ｉ／Ｏデータマスク信号
Claims (14)
- 【請求項１】内部クロックを発生する内部クロック発生
回路と、第１、第２、・・・第ｎ（但し、ｎは２以上の
整数）のラッチ回路を内部クロックに同期してスイッチ
ング動作を行うスイッチ回路を介して縦列接続してなる
フリップフロップ回路とを備える半導体集積回路であっ
て、 電源投入直後、初期化信号を与えて前記第１のラッチ回
路を初期化し、続いて、一定期間、前記内部クロック発
生回路に内部クロックを発生させて前記第２、・・・第
ｎのラッチ回路を順に初期化させる第１の初期化制御回
路を備えていることを特徴とする半導体集積回路。 - 【請求項２】前記第１のラッチ回路は、前記初期化信号
として、電源投入時に内部回路で発生されるリセット用
信号を与えられることを特徴とする請求項１記載の半導
体集積回路。 - 【請求項３】前記一定期間は、外部から所定の信号が入
力されるまでの間、又は、所定の数の内部クロックが発
生するまでの間であることを特徴とする請求項１又は２
記載の半導体集積回路。 - 【請求項４】前記半導体集積回路は、同期型ＤＲＡＭで
あることを特徴とする請求項１記載の半導体集積回路。 - 【請求項５】前記第１の初期化制御回路は、前記初期化
信号としてパワーオンリセット信号を前記第１のラッチ
回路に与える第２の初期化制御回路と、前記パワーオン
リセット信号が発生したときは、一定期間、内部クロッ
クを発生するように前記内部クロック発生回路を制御す
る第３の初期化制御回路とを備えて構成されていること
を特徴とする請求項４記載の半導体集積回路。 - 【請求項６】前記第３の初期化制御回路は、内部クロッ
ク制御信号を出力し、前記パワーオンリセット信号が発
生されたときは、前記内部クロック制御信号を活性レベ
ルとし、その後、モードレジスタセット・コマンド信号
が活性レベルとされたときは、前記内部クロック制御信
号を非活性レベルとする初期化用クロック制御回路と、
前記内部クロック制御信号が活性レベルにある間、前記
内部クロック発生回路に内部クロックを発生させる内部
クロック発生制御回路とを備えていることを特徴とする
請求項５記載の半導体集積回路。 - 【請求項７】前記初期化用クロック制御回路は、前記パ
ワーオンリセット信号及び前記モードレジスタセット・
コマンド信号を入力し、前記パワーオンリセット信号が
活性レベルとなったときは、前記内部クロック制御信号
を活性レベルとし、その後、前記モードレジスタセット
・コマンド信号が活性レベルとなったときは、前記内部
クロック制御信号を非活性レベルとするように構成され
ていることを特徴とする請求項６記載の半導体集積回
路。 - 【請求項８】前記初期化用クロック制御回路は、前記パ
ワーオンリセット信号を反転する第１のインバータと、
前記モードレジスタセット・コマンド信号を反転する第
２のインバータと、前記第１のインバータの出力が第１
の入力端子に入力される第１の２入力ＮＡＮＤ回路と、
前記第２のインバータの出力が第１の入力端子に入力さ
れ、前記第１の２入力ＮＡＮＤ回路の出力が第２の入力
端子に入力され、出力を前記第１の２入力ＮＡＮＤ回路
の第２の入力端子に入力する第２の２入力ＮＡＮＤ回路
とを備えていることを特徴とする請求項７記載の半導体
集積回路。 - 【請求項９】前記第３の初期化制御回路は、内部クロッ
ク制御信号を出力し、前記パワーオンリセット信号が発
生されたときは、前記内部クロック制御信号を活性レベ
ルとし、その後、所定数の内部クロックが発生されたと
きは、前記内部ロック制御信号を非活性レベルとする初
期化用クロック制御回路と、前記内部クロック制御信号
が活性レベルにある間、前記内部クロック発生回路に内
部クロックを発生させる内部クロック発生制御回路とを
備えていることを特徴とする請求項５記載の半導体集積
回路。 - 【請求項１０】前記初期化用クロック制御回路は、前記
パワーオンリセット信号が発生されたときは、前記内部
クロック制御信号を活性化レベルとすると共に、入力さ
れた外部クロックをカウントし、カウント値が所定値と
なったときは、前記内部クロック制御信号を非活性レベ
ルとするように構成されていることを特徴とする請求項
９記載の半導体集積回路。 - 【請求項１１】前記初期化用クロック制御回路は、前記
パワーオンリセット信号により出力が第１の論理レベル
となるように初期化され、入力された外部クロックをカ
ウントし、カウント値が所定値となったときは、出力を
第２の論理レベルとするカウンタと、前記内部クロック
を出力し、前記パワーオンリセット信号が発生したとき
は、前記内部クロック制御信号を活性レベルとし、前記
カウンタの出力が第２の論理レベルとなったときは、前
記内部クロック制御信号を非活性レベルとする内部クロ
ック制御信号発生回路とを備えていることを特徴とする
請求項１０記載の半導体集積回路。 - 【請求項１２】前記内部クロック制御信号発生回路は、
ソースを電源線に接続し、前記カウンタの出力が第１の
論理値のときはオフとなり、前記カウンタの出力が第２
の論理値のときはオンとなるＰチャネル絶縁ゲート型電
界効果トランジスタと、ドレインを前記Ｐチャネル絶縁
ゲート型電界効果トランジスタのドレインに接続し、ソ
ースを接地し、前記パワーオンリセット信号によりオ
ン、オフが制御されるＮチャネル絶縁ゲート型電界効果
トランジスタと、前記Ｐチャネル絶縁ゲート型電界効果
トランジスタのドレインと前記Ｎチャネル絶縁ゲート型
電界効果トランジスタのドレインとの接続点のレベルを
反転してラッチするラッチ回路とを備えていることを特
徴とする請求項１１記載の半導体集積回路。 - 【請求項１３】前記内部クロック発生制御回路は、前記
初期化用クロック制御信号が活性レベルにある間のほ
か、コマンド実行のために内部クロックを必要とする期
間、前記内部クロック発生回路に内部クロックを発生さ
せることを特徴とする請求項６、７、８、９、１０、１
１又は１２記載の半導体集積回路。 - 【請求項１４】前記内部クロック発生回路は、活性状態
にある場合、入力された外部クロックに同期して内部ク
ロックを生成するように構成されていることを特徴とす
る請求項１、２、３、４、５、６、７、８、９、１０、
１１、１２又は１３記載の半導体集積回路。
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