JP2011507140A - 電力削減機能を有する不揮発性半導体メモリデバイス - Google Patents
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Abstract
不揮発性半導体メモリデバイスは、(i)入力クロックを受信するための入力、および消去命令を含むコントローラ発行の命令を受信するための一組のデータラインを有するインターフェースと;(ii)フィードバックループ構造の回路構成要素を有し、かつ基準クロックによってドライブされるモジュールと;(iii)基準クロックが入力クロックをトラッキングする第1の状態と、基準クロックが入力クロックから切り離される第2の状態との間で制御可能に切り換えするクロック制御回路と;(iv)命令を認識し、かつ、消去命令を認識することに応答して、クロック制御回路を、基準クロックが入力クロックをトラッキングする第1の状態から、基準クロックが入力クロックから切り離された第2の状態に切り換える、命令処理ユニットと;を有する。基準クロックが入力クロックから切り離されている場合には、基準クロックが入力クロックをトラッキングしている場合より、モジュールは、より少ないパワーを消費する。
Description
本出願は、米国特許法(35USC)119条(e)の下で2007年12月21日に出願された米国仮出願の出願番号第61/015724号の利益を享受し、この引用をもって本願明細書に組み込まれたものとする。
[背景]
不揮発性メモリは、主に変更される可能性がある持続的なデータを記憶する様々な目的のために使用される。不揮発性の書き換え可能メモリの現実的応用としては、デジタル画像、コンピュータファイル、デジタル的に記録された音楽その他の記憶が含まれる。したがって、不揮発性の書換え可能メモリ素子は、電子機器(例えばコンピュータ、デジタル・カメラ、MP3プレーヤ、留守番電話、携帯電話、など)に日常的に利用される。
本発明の第1の態様は、不揮発性の半導体メモリデバイスを提供する。不揮発性半導体メモリデバイスであって、(i)インターフェースを有し、該インターフェースは、入力クロック信号を受信するための入力ポートと、コントローラから発行され、消去命令を含む、一組の命令を受信するためのデータラインとを有し、(ii)フィードバックループ構造をなす回路構成要素を有し、基準クロックによってドライブされるモジュールと、(iii)前記基準クロックが前記入力クロック信号をトラッキングする第1のオペレーション状態、および前記基準クロックが前記入力クロック信号から切り離される第2のオペレーション状態の間で制御可能に切り換えをすることが可能なクロック制御回路と、(iv)前記消去命令を認識することに応答して、前記コントローラ発行の前記命令を認識し、前記クロック制御回路を、前記オペレーション状態から前記第2のオペレーション状態に切り換えさせる命令処理ユニットとを有する。前記基準クロックが前記入力クロック信号をトラッキングする場合は、前記モジュールは第1の量のパワーを消費し、かつ前記基準クロックが前記入力クロック信号から切り離された場合は、前記モジュールは前記第1の量より小さいパワーの第2の量のパワーを消費する。
図1を参照する。これは、実施例に従って、メモリシステム80を例示している。メモリシステム80は、不揮発性メモリデバイス100に信号接続されたコントローラ90を有する。コントローラ90は、また、他のメモリ素子100Aに信号接続されてもよい。
− チップイネーブルポート(93B、あるいはCE#とラベル付けされる):
チップイネーブルポートCE#は、不揮発性メモリデバイス100がコントローラ90によってアクティベートされたかを知ることを可能とする入力ポートである。本願明細書の非限定的な実施例において、チップイネーブルポートCE#のデバイス−外部信号が付勢(アサート)されていない(LOW)場合、このことは、不揮発性メモリデバイス100が選択されたことを意味する。これに対して、チップイネーブルポートCE#のデバイス−外部信号が付勢される(HIGH)場合、不揮発性メモリデバイス100は、選択されていないことを意味する。
入力クロックポートCLKは、不揮発性メモリデバイス100のオペレーションに同期させるために使用されるクロック信号(システムクロック)を伝達する入力ポートである。したがって、不揮発性メモリデバイス100がシステムクロックに同期するということは、非同期のものや、独立同期(plesiochronous)なメモリ素子とは異なると理解すべきである。
データラインDQ[0:7]は、コントローラ90からアドレス、命令、および書込データを伝送し、同じく読込みデータをコントローラ90へ伝送する。例示の実施例においては、8つのデータラインがあるが、このことは限定と認識してはならない。例えば、他の実施例では、16個のような、異なる数のデータラインが提供されてもよい。さらに他の可能性も存在する。
命令ラッチ・イネーブルCLEおよびアドレスラッチイネーブルポートALEは、デバイス−外部信号を伝送する。そして、データラインDQ[0:7]と並列になっており、アドレス並びに命令および/または書込データのスタートおよび終了を表す。
データストローブ・ポートDQSは、データラインDQ[0:7]の有効データの存在を示すデバイス−外部信号を伝送する。データが不揮発性メモリデバイス100に書き込まれる場合(非制限的な倍データレートの実施例において)、データストローブ・ポートDQSのデバイス−外部信号がコントローラ90によって生成され、入力クロックポートCLKのデバイス−外部信号と同じ周波数を有し、90°−シフトされデータラインDQ[0:7]のデバイス−外部信号と中心が合わせられている。データが不揮発性メモリデバイス100から読み込まれる場合(非制限的な倍データレートの実施例において)、データストローブ・ポートDQSのデバイス−外部信号は、不揮発性メモリデバイス100によって生成され、入力クロックポートCLKのデバイス−外部信号と同じ周波数を有し、かつデータラインDQ[0:7]のデバイス−外部信号とエッジが合わせられている。もちろん、データラインDQ[0:7]に有効データがない場合、データストローブ・ポートDQSのデバイス−外部信号は、発振信号が出ていない状態となる。このように、データストローブ・ポートDQSのデバイス−外部信号に発振信号が乗っていない期間と、乗っている期間が存在する。
書込/読出ポートW/R#は、データラインDQ[0:7]が、コントローラ90からの書込データを伝送している(すなわち、デバイス−外部信号W/R#がHIGHである)か、メモリ素子100からの読込みデータを伝送している(すなわち、デバイス−外部信号W/R#がLOWである)か、を示すデバイス−外部信号を伝送する入力ポートである。
このレディ/ビジー・ポートR/B#は、不揮発性メモリデバイス100が、メモリ・セルアレイ115にアクセスするための命令を受信できるか(デバイス−外部信号がHIGHとなる)、または、メモリ・セルアレイ115にアクセスするための命令を処理することに対してビジーである(デバイス−外部信号がLOWとなる)かどうかを示すデバイス−外部信号を伝送する出力ポートである。
制御ロジック101がBLOCK ERASE命令を認識した場合(より正確には:BLOCK ERASE命令の第1の命令サイクルの指示)、制御ロジック101は、その後データラインDQ[0:7]においてアドレス情報を受信することを予定するように構成される。命令ラッチイネーブルポートCLEのデバイス−外部信号がLOWであり、かつアドレスラッチイネーブルポートALEのデバイス−外部信号がHIGHである場合、データラインDQ[0:7]にアドレス情報が存在すると考えられる。データラインDQ[0:7]に関する情報は、入力レシーバ106によって受信され、バッファリングされたクロック信号SBUF_CLKの立ち上がりエッジで、入力レジスタ112にラッチされ、かつアドレス・レジスタ108に転送される。アドレス情報は、複数アドレス・サイクルにわたっていてもよく、消去される所望のブロックのアドレスを特定する複数のバイトを含んでもよい。完全なアドレス情報は、列ラッチおよびデコーダ114へロードされてもよい。
制御ロジック101が、PAGE PROGRAM命令を認識(より正確には:PAGE PROGRAM命令の第1の命令サイクルの指示)した場合、制御ロジック101は、その後、データラインDQ[0:7]からアドレス情報の受信を予定するように構成される。命令ラッチイネーブルポートCLEのデバイス−外部信号がLOWで、かつアドレスラッチイネーブルポートALEのデバイス−外部信号がHIGHである場合、アドレス情報は、データラインDQ[0:7]に存在すると考えられる。したがって、データラインDQ[0:7]の情報が入力レシーバ106によって受信され、バッファリングされたクロック信号SBUF_CLKの立ち上がりエッジで入力レジスタ112にラッチされ、かつアドレス・レジスタ108に転送される。アドレス情報(これは複数アドレス・サイクルにわたってもよい)は、プログラムされる所望のページを特定する複数のバイトを含んでもよい。アドレス情報は、列ラッチおよびデコーダ114、および/または、行ラッチおよびデコーダ117にロードされてもよい。
制御ロジック101がPAGE READ命令を認識した場合(より正確には:PAGE READ命令の第1の命令サイクルの指示)、制御ロジック101はその後、データラインDQ[0:7]のアドレス情報の受信を予定するように構成される。命令ラッチイネーブルポートCLEのデバイス−外部信号がLOWで、かつアドレスラッチイネーブルポートALEのデバイス−外部信号がHIGHである場合、アドレス情報はデータラインDQ[0:7]に存在すると考えられる。したがって、データラインDQ[0:7]の情報は、入力レシーバ106によって受信され、バッファリングされたクロック信号SBUF_CLKの立ち上がりエッジにおいて、入力レジスタ112にラッチされ、そして、アドレス・レジスタ108に転送される。複数アドレス・サイクルにわたって転送され得るアドレス情報は、読み込む必要のある所望のページを特定する複数のバイトを有する。アドレス情報は、列ラッチおよびデコーダ114および/または行ラッチおよびデコーダ117へロードされてもよい。
制御ロジック101がSTATUS READ命令を認識した場合、制御ロジック101は、その後データラインDQ[0:7]にステータス情報を出力することを必要とすると予想される。この状況が起きるためには、コマンドラッチイネーブルポートCLEおよびアドレスラッチイネーブルポートALEの両方のデバイス−外部信号がHIGHでなければならず、かつ書込/読出ポートW/R#のデバイス−外部信号はLOWでなければならない。この場合、ステータスレジスタ107のコンテンツは、出力レジスタ111、および出力ドライバ105を介して、データラインにDQ[0:7]に出力される。このステータスの読込みオペレーションは、DQS信号に同期する形でなされる。
基準クロック信号SREF_CLKを生成するために、クロック制御回路210は、基準クロック信号SREF_CLKがバッファリングされたクロック信号SBUF_CLKをトラッキングする第1のオペレーション状態と、基準クロック信号SREF_CLKがバッファリングされたクロック信号SBUF_CLKから切り離された第2のオペレーション状態とを、制御できるように切り換える。特に、ERASEまたはPROGRAM信号が、基準クロック信号SREF_CLKが、バッファリングされたSBUF_CLKをトラッキングするか、この信号から切断されるかのいずれかにおける役割を果たす。詳細には、非制限的な例示において、ERASE信号もPROGRAM信号も命令処理ユニット109によって付勢されない場合、クロック制御回路210は、第1のオペレーション状態(すなわち、基準クロックSREF_CLKが、バッファリングされたクロック信号SBUF_CLKをトラッキングする状態)に入る/止まる。逆に、ERASE、およびPROGRAM信号のうちの少なくとも1つが命令処理ユニット109によって付勢された場合、クロック制御回路210は、第2のオペレーション状態(すなわち、基準クロックSREF_CLKが、バッファリングされたクロック信号SBUF_CLKから切り離された状態)に入る/止まる。
・クロック制御回路210のAND論理ゲート211;
・入力クロックポートCLKでバッファリングされたクロック信号SBUF_CLKをデバイス−外部信号から出力する入力バッファ(図示せず);および/または
・データラインDQ[0:7]およびデータストローブ・ポートDQSのデバイス−外部信号のための出力バッファ。
である。
時刻TlとT7との間で、不揮発性メモリデバイス100は、第1のサイクルのBLOCK ERASE命令(60h)、行アドレス情報(RAl、RA2及びRA3)、および第二サイクルのBLOCK ERASE命令(D0h)を受信する。不揮発性メモリデバイス100がBLOCK ERASE命令(D0h)の第二サイクルを受信しデコードした場合、ERASE信号が時刻T8において付勢され、SDLL_EN2信号が(NOR論理ゲート213の出力で)LOWとなる。それからAND論理ゲート211は、SDLL_EN2信号のLOW状態によって、ディスエーブルされる。したがって、基準クロックSREF_CLKは、時刻T8付近でLOW状態となる。その結果、同期クロック信号SDLL_CLKは、バッファリングされたコック信号SBUF_CLKが周期的動作(toggle)を保つ場合であっても、周期動作を停止する。加えて、レディ/ビジー・ポートR/B#信号のデバイス−外部信号は、LOWとなる。
Claims (74)
- 不揮発性半導体メモリデバイスであって、
− インターフェースを有し、該インターフェースは:
− 入力クロック信号を受信するための入力ポートと;
− コントローラから発行され、消去命令を含む、一組の命令を受信するためのデータラインとを有し、
更に、当該不揮発性半導体メモリデバイスは:
− フィードバックループ構造をなす回路構成要素を有し、基準クロックによってドライブされるモジュールと;
− 前記基準クロックが前記入力クロック信号をトラッキングする第1のオペレーション状態、および前記基準クロックが前記入力クロック信号から切り離される第2のオペレーション状態の間で制御可能に切り換えをすることが可能なクロック制御回路と;
− 前記コントローラ発行の前記命令を認識し、かつ前記消去命令を認識することに応答して、前記クロック制御回路を、前記第1のオペレーション状態から前記第2のオペレーション状態に切り換えさせる命令処理ユニットと;
を有し、
− 前記基準クロックが前記入力クロック信号をトラッキングする場合は、前記モジュールは第1の量のパワーを消費し、かつ前記基準クロックが前記入力クロック信号から切り離された場合は、前記モジュールは前記第1の量より小さいパワーの第2の量のパワーを消費する、
不揮発性半導体メモリデバイス。 - 前記消去命令を認識した前記命令処理ユニットに応答して、ビジーであることを示す信号を出力するための制御回路を更に有する、
請求項1記載の不揮発性半導体メモリデバイス。 - 前記制御回路は、前記命令処理ユニットが前記クロック制御回路を前記第1のオペレーション状態から前記第2のオペレーション状態に切り換えた後、前記デバイスがビジーであることを示す前記信号を出力する、
請求項2記載の不揮発性半導体メモリデバイス。 - 前記命令処理ユニットは、前記消去命令を認識することに応答して、消去動作を開始する、
請求項1記載の不揮発性半導体メモリデバイス。 - 前記消去動作が終了した後、前記命令処理ユニットは、前記クロック制御回路を前記第1のオペレーション状態に切換復帰させる、
請求項4記載の不揮発性半導体メモリデバイス。 - 前記消去動作が終了した後、前記デバイスの準備ができていることを示す信号を出す制御回路、を更に有する請求項5記載の不揮発性半導体メモリデバイス。
- 前記クロック同期回路は、
前記基準クロックが前記入力クロック信号から切り離された場合、同期を失う遅延ロックループを有し、
前記デバイスの準備ができていることを示す前記信号は、前記クロック制御回路が前記第1のオペレーション状態へ切り換わった後であって、前記遅延ロックループが同期を回復した後に出される、
請求項6記載の不揮発性半導体メモリデバイス。 - 前記消去動作が終了する前に、前記命令処理ユニットは、前記クロック制御回路を、前記第1のオペレーション状態に切換復帰させる、
請求項4記載の不揮発性半導体メモリデバイス。 - 前記デバイスの準備ができていることを示す信号を、前記命令処理ユニットが前記クロック制御回路を前記第1のオペレーション状態に切換復帰させた後に出す、制御回路、
を有する請求項8記載の不揮発性半導体メモリデバイス。 - 前記クロック同期回路は、
前記基準クロック信号が前記入力クロック信号から切り離された場合、同期を失う遅延ロックループ、を有し、
前記デバイスの準備ができていることを示す前記信号は、前記クロック制御回路が前記第1のオペレーション状態へ切り換わった後であって、前記遅延ロックループが同期を回復した後に出される、
請求項9記載の不揮発性半導体メモリデバイス。 - 複数の不揮発性メモリ・セルを更に有し、
前記命令処理ユニットは、少なくともいくつかの前記不揮発性メモリ・セルが消去された後、前記クロック制御回路を、前記第1のオペレーション状態に切換復帰させる、
請求項1記載の不揮発性半導体メモリデバイス。 - 前記モジュールは、
前記基準クロックに基づいて、同期クロック信号を生成するクロック同期回路、
を有する請求項1記載の不揮発性半導体メモリデバイス。 - 前記クロック同期回路は、遅延ロックループ、を有する請求項12記載の不揮発性半導体メモリデバイス。
- 前記クロック同期回路は、位相ロックループ、を有する請求項12記載の不揮発性半導体メモリデバイス。
- 前記データラインは、読込みデータを前記デバイスから出力する、請求項12記載の不揮発性半導体メモリデバイス。
- 前記同期クロック信号と同期して、データストローブ信号を変化させる出力ドライバ、を有する請求項15記載の不揮発性半導体メモリデバイス。
- 前記出力ドライバは、前記読込みデータの出力を、前記データストローブ信号と同期させる、
請求項16記載の不揮発性半導体メモリデバイス。 - 前記インターフェースは、前記データストローブ信号を前記デバイスから出力するためのポート、を有する請求項17記載の不揮発性半導体メモリデバイス。
- 前記クロック制御回路は、前記基準クロックに対応する出力を生成するANDロジック機能をインプリメントし、
前記ANDロジック機能は、前記入力クロック信号に対応する第1の入力と、前記消去命令が前記命令処理ユニットによって認識された場合に付勢される信号に対応する第2の入力とを有する、
請求項1記載の不揮発性半導体メモリデバイス。 - 前記命令は、更に異なる命令を有し、かつ
前記命令処理ユニットは、前記コントローラ発行の前記異なる命令を認識することに応答して、前記クロック制御回路を、前記第1のオペレーション状態から前記第2のオペレーション状態に切り換える、
請求項1記載の不揮発性半導体メモリデバイス。 - 当該不揮発性半導体メモリデバイスは、前記消去命令が前記命令処理ユニットによって認識された場合に付勢される信号に対応する第1の入力と、前記異なる命令が前記命令処理ユニットによって認識された場合に付勢される信号に対応する第2の入力を有するORロジック機能を更にインプリメントする、
請求項20記載の不揮発性半導体メモリデバイス。 - 複数の不揮発性メモリ・セルを更に有し
前記異なる命令は、少なくともいくつかの前記不揮発性メモリ・セルをプログラムする命令である、請求項20記載の不揮発性半導体メモリデバイス。 - 前記命令処理ユニットは、少なくともいくつかの前記不揮発性メモリ・セルがプログラムされた後、前記クロック制御回路を、前記第1のオペレーション状態に切換復帰させる、
請求項22記載の不揮発性半導体メモリデバイス。 - 前記異なる命令は、PAGE PROGRAM命令である、請求項22記載の不揮発性半導体メモリデバイス。
- 前記インターフェースは、前記コントローラからデバイス選択信号を受信するための入力ポートを有し、前記デバイス選択信号は、前記デバイスが選択されたかまた非選択とされたかどうかを示す、
請求項1記載の不揮発性半導体メモリデバイス。 - 前記命令処理ユニットは、前記デバイス選択信号が前記デバイスを選択したことを示すときでも、前記クロック制御回路を前記第2のオペレーション状態へ切り換えることを可能とする、
請求項25記載の不揮発性半導体メモリデバイス。 - 前記命令処理ユニットは、前記デバイスが非選択とされたことを、前記デバイス選択信号が示さない限り、前記クロック制御回路が前記第2のオペレーション状態へ切り換わるのを防止する、
請求項25記載の不揮発性半導体メモリデバイス。 - 前記基準クロックが前記入力クロック信号をトラッキングする場合、前記モジュールはユニット時間につき第1の平均数の信号遷移を遂行し、かつ、
前記基準クロックが前記入力クロック信号から切り離された場合、前記モジュールはユニット時間につき前記第1の平均数の信号遷移より少ない、ユニット時間につき第2の平均数の信号遷移を遂行する、
請求項1記載の不揮発性半導体メモリデバイス。 - 前記コントローラ発行の前記命令は、エンコードされ、
前記命令処理ユニットは、デコーダを含み、かつ、
前記コントローラ発行の特定の命令を認識するために、前記デコーダは、前記特定の命令をデコードする
請求項1記載の不揮発性半導体メモリデバイス。 - 前記消去命令は、BLOCK ERASE命令である、請求項1記載の不揮発性半導体メモリデバイス。
- 当該不揮発性半導体メモリデバイスが、NANDフラッシュメモリ・デバイスとしてインプリメントされる、請求項1記載の不揮発性半導体メモリデバイス。
- 前記コントローラ発行の前記命令を認識するために、前記命令処理ユニットは、少なくとも一つのレジスタに前記データラインを経て受信される情報をロードし、かつ前記情報を前記命令にデコードする、
請求項1記載の不揮発性半導体メモリデバイス。 - 不揮発性半導体メモリデバイスであって:
− 入力クロック信号を提供するための第1の手段と;
− フィードバックループ構造の回路構成要素を有し、かつ基準クロックによってドライブされる第2の手段と;
− 前記基準クロックが前記入力クロック信号をトラッキングする第1のオペレーション状態と、前記基準クロックが前記入力クロック信号から切り離された第2のオペレーション状態との間で制御可能に切り換えをするための第3の手段と;
− コントローラ発行の消去命令を含む命令を認識し、前記消去命令を認識することに応答して前記第3の手段の前記オペレーション状態を変化させるための第4の手段と;
を有し、
− 前記基準クロックが前記入力クロック信号をトラッキングする場合、前記第2の手段はパワーの第1の量を消費し、かつ、前記基準クロックが前記入力クロック信号から切り離された場合、前記第2の手段はパワーの前記第1の量より少ないパワーの第2の量を消費する、
不揮発性半導体メモリデバイス。 - 入力クロック信号が提供され、かつ、フィードバックループ構造の、基準クロックによってドライブされる回路構成要素を有するモジュールを含む不揮発性半導体メモリデバイスによってインプリメントされる方法であって:
− 前記デバイスの第1のオペレーション状態において前記入力クロック信号に追従するようにし、かつ、前記デバイスの第2のオペレーション状態において前記入力クロック信号から切り離されるようにする、前記基準クロックを生成するステップであって、前記基準クロックが前記入力クロック信号を追従する場合、前記モジュールはパワーの第1の量を消費し、かつ、前記基準クロックが前記入力クロック信号から切り離された場合、前記モジュールはパワーの前記第1の量が消費されるより、少ないパワーの第2の量を消費するところのステップと;
− コントローラから受信される消去命令を認識することに応答して、前記第1のオペレーション状態から前記第2のオペレーション状態に切り換えるために前記デバイスを作動させるステップと;
を有する方法。 - システムであって:
− マスタークロック信号を出し、かつ消去命令を含む命令を出すコントローラと;
− 不揮発性半導体メモリデバイスとを有し、
該不揮発性半導体メモリデバイスは:
− インターフェースを有し、
該インターフェースは:
− 前記マスタークロック信号に関連する入力クロック信号を受信するための入力ポートと;
− 前記コントローラ発行の前記命令を受信するための一組のデータラインと;
− フィードバックループ構造の回路構成要素を有する、基準クロックによってドライブされる、モジュールと;
− 前記基準クロックが前記入力クロック信号をトラッキングする第1のオペレーション状態と、前記基準クロックが前記入力クロック信号から切り離される第2のオペレーション状態との間で制御可能に切り換えすることが可能なクロック制御回路と;
− 前記コントローラ発行の前記命令を認識し、かつ前記消去命令を認識することに応答して、前記クロック制御回路を、前記第1のオペレーション状態から前記第2のオペレーション状態に切り換える命令処理ユニットと;
を有し、
− 前記基準クロックが前記入力クロック信号をトラッキングする場合、前記モジュールはパワーの第1の量を消費し、かつ、前記基準クロックが前記入力クロック信号から切り離された場合、前記モジュールはパワーの前記第1の量より少ないパワーの第2の量を消費する、
システム。 - コンピュータ可読の命令を有するコンピュータ可読の記憶媒体であって、命令が処理された場合:
前記デバイスの第1のオペレーション状態の場合に入力クロック信号に追従するように、かつ、前記デバイスの第2のオペレーション状態の場合に前記入力クロック信号から切り離されるように、基準クロックを生成するステップであって、前記基準クロックが前記入力クロック信号に追従する場合、パワーの第1の量が、前記基準クロックによってドライブされるフィードバックループ構造の回路構成要素を有するモジュールによって消費され、かつ、前記基準クロックが前記入力クロック信号から切り離された場合、前記モジュールはパワーの前記第1の量より少ないパワーの第2の量を消費するところのステップ;および、
− コントローラから受信される消去命令を認識することに応答して、前記デバイスを、前記第1のオペレーション状態から前記第2のオペレーション状態に切り換えるようにするステップ;
の機能を有する不揮発性半導体メモリデバイスを提供するために使用される、コンピュータ可読の命令を有するコンピュータ可読の記憶媒体。 - コントローラ発行の、消去命令を含む、命令を受信するためのインターフェースと;
回路コンポーネントを有し、かつターミナルを有する機能モジュールと;
ノードと;
ターミナルが前記ノードに電気的に接続される第1のオペレーション状態と、前記ターミナルが前記ノードに電気的に切り離される第2のオペレーション状態との間で制御可能に切り換えをすることが可能な、スイッチ切り換え可能な回路であって、前記ノードは、前記スイッチ切り換え可能な回路が前記第1のオペレーション状態の場合、前記機能モジュールのための信号が通信されるよう通過させるところのスイッチ切り換え可能な回路と;
前記コントローラ発行の前記命令を認識し、かつ前記消去命令を認識することに応答して、前記スイッチ切り換え可能な回路を、前記第1のオペレーション状態から前記第2のオペレーション状態に切り換える命令処理ユニットと;
を有する不揮発性半導体メモリデバイス。 - 前記回路コンポーネントがフィードバックループ構造であり、
前記機能モジュールのための前記信号は、ターミナルが前記ノードに電気的に接続されている場合、前記機能モジュールの同期オペレーションのための入力クロック信号を有する、
請求項37記載の不揮発性半導体メモリデバイス。 - 前記インターフェースは、一組のデータラインを有し、
前記命令は、前記一組のデータラインを通じて受信される、
請求項38記載の不揮発性半導体メモリデバイス。 - ターミナルが前記ノードに電気的に接続されている場合、前記モジュールはパワーの第1の量を消費し、かつ、ターミナルが前記ノードから電気的に切り離されている場合、前記モジュールはパワーの前記第1の量より少ないパワーの第2の量を消費する、
請求項38記載の不揮発性半導体メモリデバイス。 - 前記命令処理ユニットが前記消去命令を認識することに応答して、前記デバイスがビジーであることを示す信号を出力するための制御回路、を更に有する請求項38記載の不揮発性半導体メモリデバイス
- 前記制御回路は、前記命令処理ユニットが、スイッチ切り換え可能な回路を、前記第1のオペレーション状態から前記第2のオペレーション状態に切り換えた後、前記デバイスがビジーであることを示す前記信号を出力する、請求項41記載の不揮発性半導体メモリデバイス。
- 前記命令処理ユニットは、前記消去命令を認識することに応答して、消去動作を開始する、請求項38記載の不揮発性半導体メモリデバイス。
- 前記消去動作が終了した後、前記命令処理ユニットは、前記スイッチ切り換え可能な回路を、前記第1のオペレーション状態に切換復帰させる、請求項43記載の不揮発性半導体メモリデバイス。
- 前記消去動作が終了した後、前記デバイスの準備ができていることを示す信号を出す制御回路、を更に有する請求項44記載の不揮発性半導体メモリデバイス。
- 前記回路構成要素は、ターミナルが前記ノードから電気的に切り離された場合、同期を失う遅延ロックループをインプリメントし、
前記スイッチ切り換え可能な回路が第1のオペレーション状態へ切り換え復帰した後であって、前記遅延ロックループが同期を回復した後、前記デバイスの準備ができていることを示す前記信号が出される、
請求項45記載の不揮発性半導体メモリデバイス。 - 前記命令処理ユニットは、前記スイッチ切り換え可能な回路を、前記消去動作が終了する前に、前記第1のオペレーション状態に切換復帰させる、
請求項43記載の不揮発性半導体メモリデバイス。 - 前記命令処理ユニットが、前記スイッチ切り換え可能な回路を前記第1のオペレーション状態に切換復帰させた後、前記デバイスの準備ができていることを示す信号を出す制御回路、
を更に有する請求項47記載の不揮発性半導体メモリデバイス。 - 前記回路構成要素は、前記ターミナルが前記ノードから電気的に切り離された場合、同期を失う遅延ロックループをインプリメントし、前記スイッチ切り換え可能な回路が前記第1のオペレーション状態へ切換復帰した後であって、前記遅延ロックループが同期を回復した後、前記デバイスの準備ができていることを示す前記信号が出される、
請求項48記載の不揮発性半導体メモリデバイス。 - 複数の不揮発性メモリ・セルを有し、
前記命令処理ユニットは、少なくともいくつかの前記不揮発性メモリ・セルが消去された後、前記スイッチ切り換え可能な回路を前記第1のオペレーション状態に切換復帰させる、
請求項38記載の不揮発性半導体メモリデバイス。 - 前記機能モジュールの前記回路構成要素は、前記ターミナルでの信号に基づいて、同期クロック信号を生成するクロック同期回路をインプリメントする、
請求項38記載の不揮発性半導体メモリデバイス。 - 前記クロック同期回路は、遅延ロックループを有する、請求項51記載の不揮発性半導体メモリデバイス。
- 前記クロック同期回路は、位相ロックループを有する、請求項51記載の不揮発性半導体メモリデバイス。
- 前記インターフェースは、読込みデータを前記デバイスから出力するためのものでもある、請求項51記載の不揮発性半導体メモリデバイス。
- 前記同期クロック信号と同期して、データストローブ信号を変化させる出力ドライバを更に有する、請求項54記載の不揮発性半導体メモリデバイス。
- 前記出力ドライバは、前記データストローブ信号と前記読込みデータの出力を同期させる、請求項55記載の不揮発性半導体メモリデバイス。
- 前記インターフェースは、前記データストローブ信号を前記デバイスから出力するためのポート、を有する請求項56記載の不揮発性半導体メモリデバイス。
- 前記スイッチ切り換え可能な回路は、ターミナルのもので出力を生成するANDロジック機能をインプリメントし、
前記ANDロジック機能は、前記入力クロック信号に対応する第1の入力と、前記消去命令が前記命令処理ユニットによって認識された場合、付勢される信号に対応する第2の入力とを有する、
請求項38記載の不揮発性半導体メモリデバイス。 - 前記コントローラ発行の前記命令は、異なる命令を有し、かつ、処理ユニットは、更に前記スイッチ切り換え可能な回路を、前記コントローラによって出された前記異なる命令を認識することに応答して、前記オペレーション状態から前記第2のオペレーション状態へ切り換える、
請求項38記載の不揮発性半導体メモリデバイス。 - 前記不揮発性半導体メモリデバイスは、前記消去命令が前記命令処理ユニットによって認識された場合、付勢される信号に対応する第1の入力と、前記異なる命令が前記命令処理ユニットによって認識された場合、付勢される信号に対応する第2の入力とを有する、ORロジック機能を更にインプリメントする。
請求項59記載の不揮発性半導体メモリデバイス。 - 複数の不揮発性メモリ・セルを更に有し、
前記異なる命令は、少なくともいくつかの前記不揮発性メモリ・セルをプログラムすることに対する命令である、
請求項59記載の不揮発性半導体メモリデバイス。 - 少なくともいくつかの前記不揮発性メモリ・セルがプログラムされた後、前記命令処理ユニットは、前記スイッチ切り換え可能な回路を、前記第1のオペレーション状態に切換復帰させる、
請求項61記載の不揮発性半導体メモリデバイス。 - 前記異なる命令は、PAGE PROGRAM命令である、
請求項61記載の不揮発性半導体メモリデバイス。 - 前記インターフェースは、前記コントローラからデバイス選択信号を受信するための入力ポートを有し、前記デバイス選択信号は、前記デバイスが選択されたかまた非選択とされたかを示す、
請求項38記載の不揮発性半導体メモリデバイス。 - 前記デバイスが選択されたことを前記デバイス選択信号が示すときでも、前記命令処理ユニットは、前記スイッチ切り換え可能な回路が前記第2のオペレーション状態へ切り換わることを可能とする、
請求項64記載の不揮発性半導体メモリデバイス。 - 前記デバイスが非選択とされたことを前記デバイス選択信号が示さない限り、前記命令処理ユニットは、前記スイッチ切り換え可能な回路が前記第2のオペレーション状態へ切り換わるのを防止する、
請求項64記載の不揮発性半導体メモリデバイス。 - 前記ターミナルが前記ノードに電気的に接続された場合、前記機能モジュールの前記回路構成要素は、ユニット時間につき第1の平均数の信号遷移を遂行し、かつ、
前記ターミナルが前記ノードから電気的に切り離された場合、前記機能モジュールの前記回路構成要素はユニット時間につき前記第1の平均数の信号遷移より少ない、ユニット時間につき第2の平均数の信号遷移を遂行する、
請求項38記載の不揮発性半導体メモリデバイス。 - 前記コントローラ発行の前記命令は、符号化信号にエンコードされ、
前記命令処理ユニットは、特定の符号化信号が前記消去命令にエンコードされた場合、前記消去命令を前記特定の符号化信号から抽出するデコーダを有する、
請求項38記載の不揮発性半導体メモリデバイス。 - 前記消去命令は、BLOCK ERASE命令である、
請求項37記載の不揮発性半導体メモリデバイス。 - 当該不揮発性半導体メモリデバイスは、NANDフラッシュメモリ・デバイスとしてインプリメントされる、
請求項38記載の不揮発性半導体メモリデバイス。 - 前記コントローラ発行の前記命令を認識するために、前記命令処理ユニットは、前記インターフェースを経て受信される情報を少なくとも一つのレジスタにロードし、かつ、前記命令に前記情報をデコードする、
請求項38記載の不揮発性半導体メモリデバイス。 - ノード並びに回路構成要素およびターミナルを有する機能モジュールを含む不揮発性半導体メモリデバイスによってインプリメントされた方法であって:
− コントローラから受信された消去命令を認識することに応答して、第1のオペレーション状態から第2のオペレーション状態に前記デバイスを切り換えるステップと;
− 前記デバイスが前記第1のオペレーション状態にある場合、前記ノードにターミナルを電気的に接続するステップと;
− 前記デバイスが、前記第2のオペレーション状態の場合、前記ノードからターミナルを電気的に分離するステップと;
を有する方法。 - コンピュータ可読の命令を有するコンピュータ可読の記憶媒体であって、命令が処理された場合:
− コントローラから受信される消去命令を認識することに応答して、第1のオペレーション状態から第2のオペレーション状態へ切り換えるステップ;
− 前記デバイスが前記第1のオペレーション状態にある場合、前記ノードにターミナルを電気的に接続するステップ;および、
− 前記デバイスが前記第2のオペレーション状態にある場合、前記ノードからターミナルを電気的に分離するステップ;
の機能を有する、ノード並びに回路構成要素およびターミナルを含む機能モジュールを有する不揮発性半導体メモリデバイスを形成するために使用される、コンピュータ可読の命令を有するコンピュータ可読の記憶媒体。 - システムであって、
− 消去命令を含む命令を出すコントローラと;
− 不揮発性半導体メモリデバイスと;
を有し、前記不揮発性半導体メモリデバイスは、
− コントローラ発行の、消去命令を含む命令を受信するためのインターフェースと;
− 回路構成要素を有し、かつターミナルを有する機能モジュールと;
− ノードと;
− ターミナルが前記ノードに電気的に接続される第1のオペレーション状態と、前記ターミナルが前記ノードに電気的に切り離される第2のオペレーション状態との間で制御可能に切り換えをすることが可能な、スイッチ切り換え可能な回路であって、前記ノードは、前記スイッチ切り換え可能な回路が前記第1のオペレーション状態の場合、前記機能モジュールのための信号が通信されるよう通過させるところのスイッチ切り換え可能な回路と;
− 前記コントローラ発行の前記命令を認識し、かつ前記消去命令を認識することに応答して、前記スイッチ切り換え可能な回路を、前記第1のオペレーション状態から前記第2のオペレーション状態に切り換える命令処理ユニットと;
を有するシステム。
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