JP2002358795A - 不揮発性半導体記憶装置および製造方法 - Google Patents

不揮発性半導体記憶装置および製造方法

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JP2002358795A JP2001165175A JP2001165175A JP2002358795A JP 2002358795 A JP2002358795 A JP 2002358795A JP 2001165175 A JP2001165175 A JP 2001165175A JP 2001165175 A JP2001165175 A JP 2001165175A JP 2002358795 A JP2002358795 A JP 2002358795A
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Keiichi Yoshida
敬一 吉田
Atsushi Nozoe
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Abstract

(57)【要約】 【課題】 出荷前に行なうテストの所要時間を短縮する
とともに、出荷後においても冗長回路を用いた不良救済
が行なえ、コントローラによるアドレスの管理が不要な
不揮発性半導体記憶装置を実現する。 【解決手段】 記憶情報を電気的に書込み、消去可能な
複数の不揮発性記憶素子と予備の記憶素子とを含むメモ
リアレイ（１０）を備え、通常動作で書込み不良と判定
された記憶素子は上記予備の記憶素子（１０ａ）と置き
換えられるとともにその不良記憶素子に関する情報が上
記メモリアレイの所定の領域（１０ｂ）に記憶されるよ
うに構成された不揮発性半導体記憶装置の製造方法にお
いて、テストにより不良記憶素子が検出されてもその不
良記憶素子に関する情報は上記メモリアレイの所定の領
域には記憶せず、テストにより検出された不良記憶素子
の割合が所定値以下のものを良品として抽出するように
した。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、記憶情報を電気
的に書込み、消去可能な不揮発性メモリであって不良メ
モリセルの救済回路を備えたメモリおよびその製造方法
に適用して特に有効な技術に関し、例えばフラッシュメ
モリに利用して有効な技術に関するものである。
【０００２】
【従来の技術】フラッシュメモリは、コントロールゲー
トおよびフローティングゲートを有する２重ゲート構造
のＭＯＳＦＥＴからなる不揮発性記憶素子をメモリセル
に使用しており、フローティングゲートの蓄積電荷量を
変えることでＭＯＳＦＥＴのしきい値電圧を変化させ情
報を記憶することができる。
【０００３】かかるフラッシュメモリにおいては、メモ
リセルへの書込み・消去動作によるしきい値電圧の変化
がばらつきを有するとともに、使用により書込み・消去
特性に劣化を生じるようになる。そこで、フラッシュメ
モリでは一般に、内部にステータスレジスタを備え、書
込みや消去が正常に行なえなかった場合にステータスレ
ジスタの書込みエラービットや消去エラービットがセッ
トされることにより、このステータスレジスタを介して
書込みエラーや消去エラーの発生を外部へ知らせるよう
に構成される。
【０００４】そして、フラッシュメモリに対する書込み
や消去のコマンドを与えるコントローラ（以下、フラッ
シュコントローラと称する）の側で、ＣＰＵから与えら
れる論理アドレスをフラッシュメモリの物理アドレスに
変換する図９（Ａ）に示されているようにアドレス変換
テーブルＡＴＢを用意しておいて、書込みエラーや消去
エラーがあった場合には、エラーのあったメモリセルを
含む不良セクタをアクセスしないように、アドレス変換
テーブルを書き換えることで不良セクタを有効記憶領域
から除外するとともに、不良セクタのセクタ管理領域に
は正常でないことを示す情報を記憶させるような処理を
行なっていた。
【０００５】また、上記のようなフラッシュコントロー
ラによる不良セクタ管理とは別個に、ＤＲＡＭなどの揮
発性メモリと同様に予備のメモリセルとアドレス置換回
路とからなるいわゆる冗長回路を設けておいて、出荷前
のウェハ状態でのプローブテストで不良が検出された場
合には、図９（Ｂ）のようにアドレス置換回路ＡＲＣに
より不良メモリセクタを予備の冗長メモリセクタに置き
換える救済処理（以下、冗長救済処理と称する）も行な
われている。
【０００６】冗長救済のためのアドレス置換回路は、一
般には、フューズ素子を用いて不良セクタアドレスを記
憶しておいて、通常使用時に入力アドレスが不良アドレ
スと一致するか否か判定を行なって一致した場合には予
め設定された予備のセクタに切り替えてアクセスを行な
うように構成される。ただし、このような冗長救済は、
チップがパッケージに封入される前のウェハ状態で行な
われるのが一般的であり、出荷後に冗長回路を用いた救
済は行えなかった。
【０００７】なお、不揮発性メモリセルの一部に欠陥メ
モリセルの位置を記憶させておいて、電源投入時にその
情報を読み出して欠陥メモリセルを使用しないように制
御することで冗長メモリ行および置換回路を不要にした
発明が提案されている（特開平１０−１７７７９９号公
報）。また、通常の使用時において不揮発性メモリセル
の一部に欠陥メモリセルが生じた場合に、冗長メモリセ
ルに置き換えることができるようにした発明（特開平８
−７５９７号公報）も提案されているが、テスト方法に
ついて言及されていない。
【０００８】
【発明が解決しようとする課題】図８には、冗長回路を
備えた従来のフラッシュメモリにおける冗長救済手順が
示されている。図８に示されているように、前工程が終
了すると先ずウェハ状態でのプローブテストが行なわれ
る（ステップＳ１０１）。このテストで、救済可能な範
囲内の数の不良セクタが検出された場合には、不良セク
タを予備のセクタに置き換える冗長救済処理（フューズ
切断）が行なわれる（ステップＳ１０２）。救済可能な
範囲以上の数の不良が検出された場合には不良品として
後にチップに切断されたときに除去される。また、ウェ
ハテストの結果に基づく内部電圧の調整やタイミングの
調整のためのフューズ切断も冗長救済処理と同時に行な
われる。
【０００９】その後、ウェハを各チップごとに切断する
ダイシングおよび切断されたチップをパッケージに封止
する処理が行なわれる（ステップＳ１０３）。それか
ら、高温下で高電圧を印加してテストするエージング
（もしくはバーンイン）が行なわれる（ステップＳ１０
４）。そして、正常と判定されたものはテストボードに
搭載されてテスタによる最終テストが実行される（ステ
ップＳ１０５）。この最終テストで不良と判定されたセ
クタ以外のセクタ内のセクタ管理領域には、当該セクタ
が正常であることを示すＭＧＭコードと呼ばれる管理デ
ータが記憶される（ステップＳ１０６）。そして、良セ
クタが全体の９８％以上あるか否かの判定が行なわれ
て、良セクタが９８％以上のチップのみが製品として出
荷される（ステップＳ１０７，Ｓ１０８）。
【００１０】さらに、出荷されたフラッシュメモリはそ
の後ユーザーシステムにおいて、フラッシュコントロー
ラにより上記管理領域のＭＧＭコードが読み出されて、
このコードに基づくアドレス変換テーブルの作成が行な
われる（ステップＳ１０９）。さらに、ユーザシステム
において使用を繰り返しているうちに、新たに不良セク
タが検出されならば上記フラッシュコントローラにより
セクタ管理領域のＭＧＭコードの書き換えおよびアドレ
ス変換テーブルへの不良アドレスの登録とセクタの置き
換えが行なわれる（ステップＳ１１０，Ｓ１１１）。
【００１１】上記のような構成を有する従来のフラッシ
ュメモリおよびそのテスト方法にあっては、出荷後に冗
長回路を用いた不良セクタの救済は行なえないため、ウ
ェハテストで検出された不良セクタの数が少なく予備の
セクタが充分に残っていたとしてもそれをその後に有効
利用することができず、ハードウェアに無駄な部分が残
ってしまうという不具合があった。また、従来のフラッ
シュメモリの後工程では、ウェハテストとエージングと
パッケージ後の最終テストの３回ものテスト工程を経て
いるため、出荷までの時間が非常に長くなるとともにテ
ストに要する費用も高くなり、それがチップ単価を下げ
られない要因のひとつになっていた。
【００１２】この発明の目的は、フラッシュメモリのよ
うな電気的に書込み、消去可能な不揮発性半導体記憶装
置において、出荷前に行なうテストの所要時間を短縮
し、もってチップ単価を下げることができるような製造
方法を提供することにある。
【００１３】この発明の他の目的は、出荷後においても
冗長回路を用いた不良救済が行なえ、これによってコン
トローラによるアドレスの管理が不要な不揮発性半導体
記憶装置を提供することにある。
【００１４】この発明の前記ならびにほかの目的と新規
な特徴は、本明細書の記述及び添付図面から明らかにな
るであろう。
【００１５】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものを概要を簡単に説明すれば、下
記のとおりである。
【００１６】すなわち、記憶情報を電気的に書込み、消
去可能な複数の不揮発性記憶素子と予備の記憶素子とを
含むメモリアレイを備え、通常動作で書込み不良と判定
された記憶素子は上記予備の記憶素子と置き換えられる
とともにその不良記憶素子に関する情報が上記メモリア
レイの所定の領域に記憶されるように構成された不揮発
性半導体記憶装置の製造方法において、テストにより不
良記憶素子が検出されてもその不良記憶素子に関する情
報は上記メモリアレイの所定の領域には記憶せず、テス
トにより検出された不良記憶素子の割合が所定値以下の
ものを良品として抽出するようにしたものである。
【００１７】上記した手段によれば、製造工程で不良記
憶素子に関する情報の書込みを行なわなくてもよいの
で、テストプロセスの所要時間が大幅に短縮される。
【００１８】望ましくは、上記テストとして、チップに
切断される前のウェハ状態で行なわれるテストと、チッ
プに切断された後の製品状態で行なわれるテストを実行
する。これにより、エージング試験もしくはバーンイン
試験が不要となるため、さらにテストプロセスの所要時
間が短縮される。
【００１９】本願の他の発明は、記憶情報を電気的に書
込み、消去可能な複数の不揮発性記憶素子と予備の記憶
素子とを含むメモリアレイと、内部回路の特性を調整す
るためのトリミング回路とを備え、テスト結果に基づい
て前記トリミング回路の調整情報が上記メモリアレイの
所定の領域に記憶されるとともに、通常動作で書込み不
良と判定された記憶素子は上記予備の記憶素子と置き換
えられるとともにその不良記憶素子に関する情報が上記
メモリアレイの所定の領域に記憶されるように構成され
た不揮発性半導体記憶装置の製造方法において、テスト
により検出された上記トリミング回路の調整情報を上記
不揮発性記憶素子に記憶させ、テストにより検出された
不良記憶素子に関する情報は上記メモリアレイの所定の
領域に記憶せずに、不良記憶素子の割合が所定値以下の
ものを良品として抽出するようにしたものである。これ
により、製造工程で不良記憶素子に関する情報の書込み
を行なわなくてもよいので、プロセスの所要時間が大幅
に短縮される。
【００２０】望ましくは、上記テストとして、チップに
切断される前のウェハ状態で行なわれるテストと、チッ
プに切断された後の製品状態で行なわれるテストを実行
する。これにより、エージング試験もしくはバーンイン
試験が不要となるため、さらにテストプロセスの所要時
間が短縮される。
【００２１】本願の他の発明は、記憶情報を電気的に書
込み、消去可能な複数の不揮発性記憶素子と予備の記憶
素子とを含むメモリアレイと、内部回路の特性を調整す
るためのトリミング回路とを備え、テスト結果に基づい
て前記トリミング回路の調整情報が上記メモリアレイの
所定の領域に記憶されるとともに、通常動作で書込み不
良と判定された記憶素子は上記予備の記憶素子と置き換
えられるとともにその不良記憶素子に関する情報が上記
メモリアレイの所定の領域に記憶されるように構成され
た不揮発性半導体記憶装置の製造方法において、チップ
に切断される前のウェハ状態で行なわれるテストにより
検出された上記トリミング回路の調整情報および該テス
トにより検出された不良記憶素子に関する情報を上記メ
モリアレイの所定の領域に記憶するとともに、チップに
切断された後にエージング試験またはバーンイン試験を
行ない、しかる後再度テストを行なって、該テストによ
り検出された上記トリミング回路の調整情報および不良
記憶素子に関する情報を上記メモリアレイの所定の領域
に記憶するようにした。これにより、信頼性の極めて高
い不揮発性半導体記憶装置を出荷することができる。
【００２２】また、望ましくは、上記チップ切断後のテ
スト結果に基づいて不良記憶素子と置換された予備の記
憶素子を除いた未使用の予備記憶素子の割合が所定値以
上のものを良品として抽出するようにする。これによ
り、通常使用時に新たに生じた不良記憶素子も一定以上
救済することが可能になり、さらに信頼性の極めて高い
不揮発性半導体記憶装置を出荷することができる。
【００２３】本願のさらに他の発明は、記憶情報を電気
的に書込み、消去可能な複数の不揮発性記憶素子と予備
の記憶素子とを含むメモリアレイを備え、上記複数の不
揮発性記憶素子のうち不良記憶素子に関する情報が上記
メモリアレイの所定の領域に記憶されるように構成され
た不揮発性半導体記憶装置において、上記不揮発性記憶
素子のうち不良記憶素子に関する情報を動作中保持する
揮発性の記憶回路と、該記憶回路に保持されている情報
と入力されたアドレス情報とを比較するアドレス比較回
路と、該アドレス比較回路の出力に基づいて上記予備の
記憶素子を選択する選択回路とを設けるようにしたもの
である。
【００２４】上記のように構成された不揮発性半導体記
憶装置にあっては、不良記憶素子に関する情報を不揮発
性記憶素子に記憶することにより、電源を切ってもその
情報が保持されるため信頼性が高いとともに、動作中は
不良記憶素子に関する情報が揮発性の記憶回路に保持さ
れているため、不良記憶素子がアクセスされたときに予
備の記憶素子に切り替えるためのアドレスの比較をする
アドレス比較回路に対して不良記憶素子に関する情報が
速やかに供給されるようになり、これによって読出しお
よび書込みの速度が速くなる。
【００２５】また、内部回路の特性を調整するためのト
リミング回路を備え、上記トリミング回路の調整情報が
上記メモリアレイの所定の領域に不揮発的に記憶される
とともに、動作中上記トリミング回路の調整情報が上記
揮発性の記憶回路に保持されるように構成した。これに
より、トリミング回路の調整情報も速やかに読み出せる
ようになる。
【００２６】さらに、上記揮発性の記憶回路には入力さ
れたアドレス情報が保持され、動作中に上記不揮発性記
憶素子のうち正常に書込みが行えない不良記憶素子が生
じた場合には、該不良記憶素子を上記予備の不揮発性素
子に置き換えて書き込みを行なうとともに上記揮発性の
記憶回路に保持されている上記アドレス情報が上記メモ
リアレイの所定の領域に記憶されるように構成する。こ
れにより、不良記憶素子と置き換えられた予備の不揮発
性素子が不良に成った場合にも他の予備の不揮発性素子
で置き換えることができるように、さらに信頼性が向上
される。
【００２７】また、上記置き換えられた予備の不揮発性
記憶素子が不良記憶素子であった場合に、上記揮発性の
記憶回路に保持されている上記アドレス情報が無効にさ
れるように構成する。これにより、誤ったデータの読出
し、書込みを防止できるとともに、不良記憶素子と予備
の不揮発性素子とを置き換えるための回路を合理的に構
成することができる。
【００２８】
【発明の実施の形態】以下、本発明の実施例を、図面を
用いて説明する。
【００２９】図１は、本発明を適用して有効な不揮発性
半導体記憶装置の一例としてのフラッシュメモリの実施
例のブロック図を示す。フラッシュメモリには１つのメ
モリセルに２ビット以上のデータを記憶可能な多値メモ
リがあるが、この実施例のフラッシュメモリは１つのメ
モリセルに１ビットのデータを記憶可能な２値メモリと
して構成され、単結晶シリコンのような１個の半導体チ
ップ上に形成される。
【００３０】なお、本実施例では、メモリアレイが１つ
で構成されているものを示すが、同様な構成を有するメ
モリアレイを複数設けてバンク構成のメモリとして提供
することも可能である。
【００３１】図１において、符号１０は複数の不揮発性
記憶素子がマトリックス状に配置されたメモリアレイ
で、この実施例のメモリアレイ１０は、２つのメモリマ
ットＭＡＴ−Ｕ，ＭＡＴ−Ｄで構成され、それらのマッ
ト間には、各マット内のビット線に接続され書込みデー
タを保持したり読出し信号の増幅およびラッチを行なう
センスラッチＳＬおよびＹアドレスをデコードしてビッ
ト線を選択する信号を生成するカラムデコーダＹ−ＤＥ
ＣおよびカラムデコーダＹ−ＤＥＣで生成された選択信
号によりセンスラッチＳＬとメインアンプ（ＭＡ）１３
とを接続するカラムスイッチＣ−ＳＷが配置されてい
る。図１では、センスラッチＳＬとカラムデコーダ（Ｙ
デコーダ）Ｙ−ＤＥＣとカラムスイッチＣＳＷとが、１
つの機能ブロック１１で示されている。
【００３２】メモリアレイ１０には、各メモリマットＭ
ＡＴ−Ｕ，ＭＡＴ−Ｄに対応してそれぞれＸ系のアドレ
スデコーダ（Ｘデコーダ）１２ａ，１２ｂが設けられて
いる。該デコーダ１２ａ，１２ｂにはデコード結果に従
って各メモリマット内の１本のワード線を選択レベルに
駆動するワードドライブ回路が含まれる。
【００３３】また、メモリアレイ１０の２つのメモリマ
ットのうち、一方のメモリマットＭＡＴ−Ｕには、本来
のメモリ行とは別個に正規のメモリ行と代替可能な予備
のメモリ行（以下、冗長セクタと称する）１０ａと、不
良セクタアドレスおよびトリミング情報を記憶するセク
タ（以下、フューズセクタと称する）１０ｂとが設けら
れている。本明細書においては、１本のワード線に接続
されているメモリセルを総称して１セクタと称する。本
実施例のフラッシュメモリは、特に制限されるものでな
いが、データの書込みがこのセクタを単位として行なわ
れるように構成されている。
【００３４】さらに、この実施例のフラッシュメモリ
は、特に制限されないが、外部のマイクロプロセッサな
どから与えられるコマンド（命令）を解釈し当該コマン
ドに対応した処理を実行すべくメモリ内部の各回路に対
する制御信号を順次形成して出力する制御回路（コント
ローラ）１４と、チップ内部の状態を反映するステータ
スレジスタ１５とを備えている。
【００３５】上記制御回路１４は、例えばコマンドを実
行するのに必要な一連のマイクロ命令群が格納されたＲ
ＯＭ（リード・オンリ・メモリ）と読み出されたマイク
ロ命令をデコードしてチップ内部の各回路に対する制御
信号を形成する命令デコーダなどからなり、外部端子Ｉ
／Ｏ０〜７を介してコマンドが与えられるとそれを解読
して自動的に対応する処理を実行するように構成するこ
とができる。
【００３６】また、この実施例のフラッシュメモリに
は、書込みまたは消去に使用される昇圧電圧を発生する
内部電圧発生回路１６や、この内部電圧発生回路で所定
の電圧を発生させるのに必要な基準電源を発生する基準
電源回路１７が設けられている。１８ａは外部端子Ｉ／
Ｏ０〜７から入力される書込みデータ信号やコマンドを
取り込んだりメモリアレイから読み出されたデータ信号
を外部へ出力するための入出力バッファ回路、１８ｂは
外部端子Ｉ／Ｏ０〜７から入力されるロウアドレス信号
を取り込むアドレスバッファ回路である。特に制限され
るものでないが、ステータスレジスタ１５の内容は入出
力バッファ回路１８ａにより外部端子Ｉ／Ｏ０〜７から
出力される。
【００３７】さらに、１９は外部から供給されるクロッ
ク信号ＳＣによってカウント動作し連続したカラムアド
レス（Ｙアドレス）を発生するＹアドレスカウンタで、
発生されたＹアドレスはカラムデコーダＹ−ＤＥＣに供
給され、メモリアレイ１０内のカラムスイッチＣＳＷが
順次導通されることにより、ビット線が選択される。２
０はメモリアレイ１０内の不良セクタを管理する不良セ
クタ管理回路、３１〜３４はそれぞれデータを選択して
伝送するマルチプレクサ、４０は不良セクタアドレスお
よびトリミング情報などフラッシュメモリアレイ１０内
の冗長セクタ領域１０ａおよびフューズセクタ領域１０
ｂに記憶されているデータと同一のデータを保持するＳ
ＲＡＭからなるバッファメモリである。
【００３８】不良セクタ管理回路２０は、メモリアレイ
１０から読み出されたデータを保持する３個のラッチ回
路２１a〜２１ｃと、該ラッチ回路２１a〜２１ｃにラッ
チされたリードデータの多数決をとる多数決論理回路２
２と、上記フューズセクタ領域１０ｂに書き込むデータ
を保持するライトバッファ２３と、不良セクタ管理回路
２０の動作を制御する冗長コントローラ２４と、不良セ
クタ管理回路２０の動作に必要なタイミング信号を生成
するタイミングカウンタ２５などから構成されている。
【００３９】外部のＣＰＵ等からこの実施例のフラッシ
ュメモリに入力される制御信号としては、例えばリセッ
ト信号やチップ選択信号、書込み制御信号、出力制御信
号、コマンドもしくはデータ入力かアドレス入力かを示
すためのコマンドイネーブル信号、システムクロックＳ
Ｃ等がある。コマンドとアドレスは、例えばコマンドイ
ネーブル信号や書込み制御信号に従って、入出力バッフ
ァ回路１８ａとアドレスバッファ回路１８ｂにそれぞれ
取り込まれ、書込みデータは例えばコマンドイネーブル
信号がコマンドもしくはデータ入力を示しているとき
に、システムクロックＳＣが入力されることでこのクロ
ックに同期して入出力バッファ回路１８ａに取り込まれ
るように構成することができる。
【００４０】さらに、この実施例のフラッシュメモリに
おいては、上記バッファメモリ４０に付随して、ここに
保持されている不良セクタアドレスと外部から入力され
たロウアドレスとを比較して一致しているか判定するア
ドレス比較回路４１と、アドレス比較回路４１の出力を
エンコードして冗長セクタ領域１０ａ内のいずれかの冗
長セクタを指定する冗長セクタアドレスを生成するエン
コーダ４２とが設けられている。
【００４１】上記不良セクタ管理回路２０に多数決論理
回路２２が設けられているのは、フラッシュメモリアレ
イ１０のフューズセクタ領域１０ｂから読み出されたデ
ータの信頼性を確保するためである。予めフューズセク
タ領域１０ｂには同一のデータ（トリミング情報および
不良セクタアドレス）が３個ずつ格納しておいて、これ
らのデータを読み出す際には、３個の同一データを連続
して読み出してラッチ回路２１ａ〜２１ｃに取り込んで
から多数決論理回路２２で多数決をとって多い方のデー
タを正常データとしてマルチプレクサ３３を介してバッ
ファメモリ４０に転送して保持させるように構成され
る。そして、フューズセクタ領域１０ｂに格納されてい
るこれらのデータは、電源投入時にメモリアレイ１０か
ら読み出されて上記バッファメモリ４０に格納される。
【００４２】メモリアレイ１０は不揮発性記憶素子で構
成されているためのデータの読出しには時間がかかる
が、ＳＲＡＭで構成されるバッファメモリ４０に予め転
送して保持させておけば、これらの情報を必要とすると
きに速やかに参照することができる。特に、不良セクタ
アドレス情報は、書込みまたは読出しのために外部から
アドレス信号が入力されたときにアクセスしようとする
セクタが冗長セクタと置換すべき不良セクタであるかど
うかを判断するため必要なデータであり、この不良セク
タアドレスの読出しに時間がかかるとアクセスタイムが
長くなってしまう。この実施例のフラッシュメモリで
は、予め不良セクタアドレスをバッファメモリ４０にコ
ピーして保持させているため、外部からアドレスが入力
された際に直ちに不良セクタアドレスとの比較を行なう
ことができる。
【００４３】さらに、上記バッファメモリ４０は、外部
から入力されたアドレスが格納されることで、新たに不
良セクタが検出された場合にその不良セクタの位置を示
すアドレスを保持するアドレス保持回路としても機能す
る。このバッファメモリ４０に保持されているアドレス
は、不良セクタが検出された際にマルチプレクサ３２を
介してライトバッファ２３に転送される。このアドレス
の転送は不良セクタ管理回路２０の冗長コントローラ２
４によって行なわれる。
【００４４】バッファメモリ４０に設けられている不良
セクタアドレスを保持する領域は、メモリアレイ１０に
設けられている冗長セクタ領域１０ａの数に対応した数
のアドレスを保持できるように構成される。そして、こ
のバッファメモリ４０に設けられている不良セクタアド
レスを保持する領域は、冗長コントローラ２４が保有す
るポインタＰＴＲによって指定可能に構成される。な
お、このポインタＰＴＲは、直接的にはバッファメモリ
４０に設けられている不良セクタアドレスを保持する領
域のいずれかを指示するものであるが、各不良セクタア
ドレス保持領域は、メモリアレイ１０に設けられている
冗長セクタ領域１０ｂの各冗長セクタと１対１で対応さ
れているため、間接的に冗長セクタを指示するポインタ
でもある。
【００４５】冗長コントローラ２４は、不良セクタが検
出されたことをステータスレジスタ１５の内部状態から
知ると、バッファメモリ４０に保持されているアドレス
を不良セクタアドレスとして冗長セクタ管理回路２０内
のライトバッファ２３に転送してから、この不良セクタ
アドレスをメモリアレイ１０内のフューズセクタ領域１
０ｂ内の連続した３箇所に重複して書き込む。このと
き、バッファメモリ４０に保持されているアドレスをす
べてライトバッファ２３に転送して、バッファメモリ４
０のフューズセクタ領域１０ｂ内に書込むようにしても
良い。
【００４６】図２には、メモリアレイ１０内のフューズ
セクタ領域１０ｂから不良セクタアドレスを読み出して
バッファメモリ４０に格納する際のタイミングが示され
ている。図２に示されているように、不良セクタアドレ
スのバッファメモリ４０への転送は、電源投入時に行な
われる。
【００４７】電源電圧Ｖｃｃが立ち上がって図示しない
電源検出回路から制御回路１４に電源電圧検出信号ＩＮ
ＴＢが供給されると、制御回路１４は基準電源回路１７
に対して供給されるセットアップ信号ＳＴＶを所定期間
だけハイレベルにする。すると、基準電源回路１７が活
性化されて基準電源を発生し、この基準電源に従って内
部電源回路１７がチップ内部の所定の回路に対する内部
電源電圧を生成し供給を始める（図２のＴ１の期間）。
次に、冗長コントローラ２４からバッファメモリ（ＳＲ
ＡＭ）４０に対して供給される活性化信号ＢＥＮが一時
的にハイレベルに変化される。このとき、データ入力端
子がロウレベルにされていることによりバッファメモリ
４０はリセット状態にされる（図２のＴ２の期間）。
【００４８】続いて、メモリアレイ１０内のフューズセ
クタ領域１０ｂのワード線ＷＬｆｘがハイレベルに変化
されることによりフューズセクタ領域１０ｂに格納され
ているデータ（トリミング情報および不良セクタアドレ
ス）がセンスラッチＳＬに読み出されて増幅される（図
２のＴ３の期間）。
【００４９】次に、センスラッチＳＬに読み出されたデ
ータがタイミングカウンタ２５からのクロックＳＣｆに
同期してメインアンプ１３に転送されてさらに増幅され
て連続する３個のデータがラッチ回路２１ａ〜２１ｃに
順次ラッチされ、多数決論理回路２２で多数決が行なわ
れ、多数決データがバッファメモリ（ＳＲＡＭ）４０に
転送されて保持される（図２のＴ４の期間）。
【００５０】これ以後、バッファメモリ（ＳＲＡＭ）４
０の保持データが利用可能な状態になり、例えばステー
タスレジスタ１５のチップ状態を示すビット（レディ／
ビジィービット）Ｒ／Ｂが “１”にセットされること
により、チップがアクセス可能な状態になったことを外
部に知らせる。なお、冗長コントローラ２４は、フュー
ズセクタ領域１０ｂから読み出されてバッファメモリ
（ＳＲＡＭ）４０に転送される有効な不良セクタアドレ
スの数を計数することで、動作開始時のポインタＰＴＲ
の値を決定して設定することができる。
【００５１】次に、本実施例のフラッシュメモリにおけ
る不良セクタの救済処理の動作について、図３のフロー
チャートを用いて説明する。なお、このフローチャート
に従った制御は、不良セクタ管理回路２０内の冗長コン
トローラ２４によって実行される。そして、この不良セ
クタの救済処理は、フラッシュメモリのテスト時はもち
ろん通常動作時においても実行することができる。
【００５２】最初にチップ外部から書込みコマンドとラ
イトアドレスおよびライトデータが入力され、さらに書
込み開始コマンドが入力されると、図３の制御フローが
開始される。すると、チップ外部から入力されロウアド
レスバッファ１８ｂに取り込まれたライトアドレスが、
マルチプレクサ３４を介してメモリアレイ１０のロウア
ドレスデコーダ１２ａ，１２ｂに供給されるとともに、
マルチプレクサ３３を介して、ポインタＰＴＲが指示す
るバッファメモリ４０内の不良セクタアドレス保持領域
に格納される（ステップＳ１）。なお、書込みコマンド
は入出力バッファ１８ａより制御回路１４に、またライ
トデータは入出力バッファ１８ａよりメインアンプ１３
へ供給され、メモリアレイ１０ではライトアドレスで指
定されたセクタへのデータの書込みが行なわれる。
【００５３】次に、実行された書込みが正常か不良かの
判定がなされる（ステップＳ２）。書込み動作後にチッ
プの制御回路１４によって書込みデータのベリファイ動
作が行なわれ、その結果がステータスレジスタ１５に反
映されるので、このステータスレジスタ１５を参照する
ことで書込みが正常か不良か判定することができる。具
体的には、ベリファイの結果、読出しデータが書込みデ
ータと一致していないときはステータスレジスタ１５の
書込みチェックビットが例えば“１”（Ｆａｉｌ）にセ
ットされ、読出しデータが書込みデータと一致している
ときはそのビットが“０”（Ｐａｓｓ）にセットされる
ので、このエラーまたは成功を示すビットの状態により
書込みが正常か不良か判定することができる。
【００５４】ステップＳ２の判定で書込み不良でなけれ
ばステップＳ１１へ移行してポインタＰＴＲが示してい
るバッファメモリ４０内のアドレスデータをクリアして
書込みを終了する。ただし、上書きによって元のデータ
がなくなり、新しいデータが正しく格納されるようにバ
ッファメモリ４０が構成されている場合には、何もせず
に書込み動作を終了しても良い。
【００５５】ステップＳ２の判定で書込み不良であった
ときは、ステップＳ３へ進んでポインタＰＴＲの値が最
大値になっているか判定する。ポインタＰＴＲの最大値
は置換可能な冗長セクタの数と一致しており、ポインタ
ＰＴＲの値が最大値になっているときはそれ以上不良セ
クタが発生しても冗長セクタで置換救済することができ
ないためである。従って、ポインタＰＴＲの値が最大値
になっているときは、ステップＳ１２へ移行して書込み
不能と判定して例えばステータスレジスタ１５の異常終
了ビット(エラービット)に“１”をセットして書込み動
作を終了する。
【００５６】ステップＳ３の判定でポインタＰＴＲの値
が最大値でなかったときは、ステップＳ４へ進んでワー
ド線の選択レベルをベリファイレベルよりも緩くして読
出しを行なう。一般に、フラッシュメモリでは、書込み
動作によってしきい値電圧を変化させたいメモリセルの
しきい値電圧がベリファイレベル近くまで変化している
ので、ワード線の選択レベルを緩くして読出しを行なう
ことで正常書込みの場合と同じデータをセンスアンプに
読み出すことができるためである。
【００５７】ただし、例えば論理“０”をしきい値電圧
の高い消去状態に対応させ、 論理“１”の書込みデー
タに対応するメモリセルのしきい値電圧を低くさせるよ
うなフラッシュメモリにおいては、ベリファイ読出しデ
ータは書込みデータと論理が逆になる。そこで、次のス
テップＳ５で、センスラッチＳＬに保持されているリー
ドデータを反転することにより、元の書込みデータを復
元する書込みデータの再合成を行なう。
【００５８】次のステップＳ６では、ポインタＰＴＲで
示されるバッファメモリ４０の不良セクタアドレス保持
領域に対応するメモリアレイ１０内の冗長セクタ１０ａ
に、センスラッチＳＬに保持されている上記再合成ライ
トデータを書き込む。正規のセクタが不良と判定された
ので代わりに冗長セクタにデータを書き込むものであ
る。ポインタＰＴＲで示されるバッファメモリ４０の不
良セクタアドレス保持領域に対応する冗長セクタにデー
タを書き込むのは、ポインタＰＴＲの現在の指示値より
も前の値に対応する冗長セクタは、すでに使用済みすな
わち正規のセクタとの置換に供与されたセクタだからで
ある。
【００５９】そして、次のステップＳ７では、ステップ
Ｓ２で書込み不良と判定されたセクタのセクタ管理領域
に不良であることを示すコードもしくは正常であること
を示すＭＧＭコード以外のコードを書き込む。
【００６０】なお、以上の動作はフラッシュメモリの通
常動作時における不良セクタアドレスの記憶によるセク
タ置換処理の手順であり、この手順に従うと、検出され
た不良セクタアドレスはバッファメモリ４０からライト
バッファ２３に転送されてから、メインアンプ１３を介
してメモリアレイ１０に供給されて記憶されるが、ウェ
ハ状態でのテストにより検出された不良セクタアドレス
は、テスタ内の記憶装置に記憶しておいて通常のライト
データと同じルートすなわち入出力バッファ１８ａから
メインアンプ１３を介してメモリアレイ１０に供給して
記憶させるようにすることも可能である。
【００６１】次のステップＳ８では、ステップＳ２で書
込み不良と判定されたセクタが冗長セクタか否か判定す
る。すなわち、一度正規のセクタへの書込み動作におい
て不良セクタと判定されて冗長セクタに置換されて書込
みが行なわれ、その書込みにおいて再度書込み不良と判
定されたか否かを判定する。このような判定を行なうの
は、冗長セクタ自身が不良セクタとなった場合にも対応
できるようにするためである。
【００６２】そして、このステップＳ８で“イエス”つ
まり不良判定されたセクタが冗長セクタであると判定さ
れると、ステップＳ１３へ移行して当該不良セクタに対
応するアドレスデータをバッファメモリ４０からクリア
する。このアドレスデータをそのままバッファメモリ４
０に残しておくと、後のステップでメモリアレイ１０の
フューズセクタ領域１０ｂに不良セクタアドレスとして
記憶されて、電源再投入時に再びバッファメモリ４０に
コピーされて対応する冗長セクタ（ステップＳ８で不良
セクタと判定された冗長セクタ）が選択されてしまうこ
とになるので、それを回避するためである。なお、バッ
ファメモリ４０からクリアされたアドレスデータは、書
込みエラーとなって再度当該アドレスへの書込みが実行
された際にバッファメモリ４０の別の領域に保持される
こととなる。
【００６３】上記ステップＳ１３で不良セクタに対応す
るアドレスデータがバッファメモリ４０からクリアされ
た後、あるいはステップＳ８で不良セクタが冗長セクタ
でないと判定されたときは、ステップＳ９へ移行してバ
ッファメモリ４０内のすべてのアドレスデータがライト
バッファ２３を介してメモリアレイ１０内のフューズセ
クタ領域１０ｂに書き込まれる。
【００６４】これにより、新たに冗長セクタと置換され
たセクタのアドレスまたはステップＳ１３でクリアされ
た値がフューズセクタ領域１０ｂに書き込まれる。つま
り、フューズセクタ領域１０ｂに不良セクタアドレスが
追加されるか、または冗長セクタが不良セクタであった
ときにはフューズセクタ領域１０ｂに書き込まれていた
不良セクタアドレスがクリアされる。その後、ステップ
Ｓ１０へ移行して冗長セクタポインタＰＴＲを更新（＋
１）して書込み処理を終了する。
【００６５】上記手順で不良セクタ救済処理が終了する
と、チップの制御回路１４はベリファイにより書込みが
正常に終了したか判定し、判定結果に応じてステータス
レジスタの所定のビット（例えば書込みチェックビッ
ト）を設定するので、外部のＣＰＵはステータスレジス
タからの書込みが正常に終了したか否か知ることができ
る。そして、ステップＳ８で不良セクタが冗長セクタで
あると判定されて書込みが終了したときは、ステータス
レジスタの書込みチェックビットが失敗“Ｆａｉｌ”を
示す状態にセットされる。そのため、ＣＰＵは書込みチ
ェックビットを参照することで書込み未終了と判定する
が、このときステータスレジスタの書込みエラービット
が“ERROR”状態になっていなければ、再度同一アドレ
スに対するリトライ書込みを実行することができる。こ
のとき、冗長セクタ管理回路２０では、コントローラ２
４内の冗長セクタポインタＰＴＲが更新されている、つ
まり別の冗長セクタを指示しているため再度同一アドレ
スに対する書込みが実行されて不良セクタと判定された
としても、図３の不良セクタ救済処理によって別の冗長
セクタへの置換が行なわれることとなる。
【００６６】図４は、上記メモリアレイ１０の概略構成
を示す。メモリアレイ１０内には複数のメモリセルＭＣ
がマトリックス状に配置され、同一行のメモリセルのコ
ントロールゲートが接続されたワード線ＷＬと、同一列
のメモリセルのドレインが接続されたビット線ＢＬとは
交差する方向に配設され、各メモリセルのソースは、接
地電位を与える共通ソース線ＣＳＬに接続されている。
共通ソース線ＣＳＬにはスイッチＳＷが設けられてお
り、書込み時にメモリセルのソースをオープン状態にで
きるようにされている。
【００６７】各ビット線ＢＬの一端にはビット線の電位
を増幅するセンスアンプ機能とデータの保持機能を有す
るセンスラッチ回路ＳＬがビット線毎に接続されてい
る。また、センスラッチ回路ＳＬは、対応するビット線
と電気的に接続したり切り離すためのスイッチ素子やビ
ット線をディスチャージする手段を備える。さらに、セ
ンスラッチ回路ＳＬには、ビット線上のデータの論理を
反転するための反転回路が設けられている。かかる反転
回路を備えることにより、書込みデータの論理と、メモ
リセルから読出しデータの論理とが逆になる場合におい
てもビット線上でデータの反転を行なうことができる。
【００６８】特に制限されないが、この実施例のフラッ
シュメモリにおいては、書込み時にワード線ＷＬ（コン
トロールゲート）に正の高電圧（例えば＋１６Ｖ）を印
加してＦＮトンネル現象を利用してメモリセルのフロー
ティングゲートに負の電荷を注入してそのしきい値電圧
を高くする。そのため、ビット線ＢＬには書込みデータ
に応じて、しきい値電圧を高くしたいメモリセル（例え
ばデータ“１”）が接続されたビット線はプリチャージ
されない、つまり０Ｖにされる。一方、しきい値電圧を
高くしたくないメモリセル（例えばデータ“０”）が接
続されたビット線ＢＬは５．５Ｖにプリチャージされ
る。なお、書込みの際、各選択メモリセルのソースはフ
ローティング（オープン）にされる。データ消去時に
は、ワード線ＷＬ（コントロールゲート）に負の高電圧
（例えば−１６Ｖ）を印加するとともにビット線ＢＬお
よびソース線ＳＬに０Ｖを印加してＦＮトンネル現象に
よりメモリセルのフローティングゲートから負の電荷を
引き抜いてそのしきい値電圧を低くするように構成する
ことができる。
【００６９】表１に本発明の実施例におけるステータス
レジスタ１５の構成例を示す。
【００７０】
【表１】
【００７１】この実施例のステータスレジスタ１５はビ
ットＢ７〜ビットＢ０の８ビットで構成されており、こ
のうちビットＢ７はチップの内部制御状態を示すビット
（以下、Ｒ／Ｂビットと記す）、ビットＢ６は書込みが
異常に終了したか否かを示すビット（エラービット）、
ビットＢ５は消去結果を示すビット（消去チェックビッ
ト）、ビットＢ４は書込み結果を示すビット（書込みチ
ェックビット）、ビットＢ３〜ビットＢ０は予備のビッ
トである。
【００７２】具体的には、ビットＢ７が論理“０”のと
きはチップが動作状態にあり外部からのアクセスが不能
であることを、またビットＢ７が“１”のときは、チッ
プ内部は待機状態にあって外部からのアクセスが可能で
あることを表わしている。また、ビットＢ６が論理
“０”のときは再度書込みコマンドを入力することで書
込みが成功する可能性があることを、ビットＢ６が
“１”のときは書込みが不能なことを意味させることが
できる。さらに、ビットＢ５が論理“０”のときは正常
に消去が終了したことを、ビットＢ５が“１”のときは
正常に消去が終了しなかったことを表わしている。ま
た、ビットＢ４が論理“０”のときは正常に書込みが終
了したことを、ビットＢ４が“１”のときは正常に書込
みが終了しなかったことを表わしている。
【００７３】上記ステータスレジスタ１５のビットＢ７
〜Ｂ０のうちＲ／ＢビットＢ７の状態は常時外部端子よ
り出力されるとともに、例えば外部から供給されるチッ
プイネーブル信号とアウトイネーブル信号がロウレベル
にアサートされるとビットＢ７〜Ｂ０のすべての状態が
入出力端子Ｉ／Ｏ７〜Ｉ／Ｏ０より出力されるように構
成されている。また、ステータスレジスタ１５の各ビッ
トＢ７〜Ｂ０の設定は、チップの制御回路１４によって
各制御状況に応じて逐次設定される。
【００７４】図５には、バッファメモリ４０とコンパレ
ータ４１の具体的な回路例が示されている。図５に示さ
れているように、バッファメモリ４０は公知のＳＲＡＭ
セルと同一の構成のメモリセルにより構成されており、
１本のワード線ＦＷＬにそれぞれ１５個のメモリセルＦ
ＭＣ０〜ＦＭＣ１４が接続され、１５ビットのアドレス
データやトリミングデータを記憶可能に構成されてい
る。
【００７５】なお、図５には、１つのデータ分のメモリ
列のみが代表として示されているが、バッファメモリ４
０全体には、このようなメモリセル列が記憶したいデー
タの数だけ設けられている。Ｆ−ＢＵＳはバッファメモ
リ４０と不良セクタ管理回路２０とを接続する内部バス
で、特に制限されるものでないが、この実施例では内部
バスＦ−ＢＵＳは８本の信号線ＦＢ０Ｔ，ＦＢ０Ｂ〜Ｆ
Ｂ３Ｔ，ＦＢ３Ｂで構成され、差動信号で４ビット分の
データが並列に伝送可能に構成されている。
【００７６】上記内部バスＦ−ＢＵＳとバッファメモリ
４０のメモリアレイとの間にはカラムスイッチに相当す
るＹゲートＹ−ＧＴが設けられているとともに、冗長コ
ントローラ２４内のポインタＰＴＲの値をデコードして
上記ＹゲートＹ−ＧＴを選択的に開閉させるデコーダＦ
−ＤＥＣが設けられている。このデコーダＦ−ＤＥＣ
は、ＹゲートＹ−ＧＴを制御する他、ポインタＰＴＲの
値をデコードして上記バッファメモリ４０内の１本のワ
ード線ＦＷＬを選択レベルにする機能も有する。そし
て、デコーダＦ−ＤＥＣは、ＹゲートＹ−ＧＴを制御す
ることにより、４ビットずつ４回に分けて時分割でデー
タを内部バスＦ−ＢＵＳからバッファメモリ４０の選択
ワード線に接続されているメモリセルＦＭＣ０〜ＦＭＣ
１４に格納させるように構成されている。バッファメモ
リ４０から不良セクタ管理回路２０内のライトバッファ
２３へデータを転送する場合も、上記と同様にデコーダ
Ｆ−ＤＥＣが、ポインタＰＴＲの値をデコードしてＹゲ
ートＹ−ＧＴを制御し、かつバッファメモリ４０内の１
本のワード線ＦＷＬを選択レベルにして、時分割でデー
タを内部バスＦ−ＢＵＳへ読み出す。
【００７７】コンパレータ４１は、上記１５個のメモリ
セルＦＭＣ０〜ＦＭＣ１４にそれぞれに対応して設けら
れた１５個の単位比較器ＣＭＰ０〜ＣＭＰ１４と、これ
らの単位比較器ＣＭＰ０〜ＣＭＰ１４の出力を入力とす
る多入力論理積ゲートＡＮＤとから構成されている。こ
のような構成を有するコンパレータがバッファメモリ４
０に記憶可能な不良セクタアドレスの数だけ設けられ
る。そして、上記多入力論理積ゲートＡＮＤの出力が、
図１のエンコーダ４２に供給されてエンコードされる。
具体的には、例えばバッファメモリ４０に記憶可能な不
良セクタアドレスの数が８個の場合、８個の多入力論理
積ゲートＡＮＤの出力がエンコーダ４２によってエンコ
ードされて３ビットの冗長セクタアドレス信号が生成さ
れ、フラッシュメモリメモリアレイ１０のＸデコーダ１
２ａに供給される。
【００７８】バッファメモリ４０に保持されているトリ
ミング情報は、コンパレータを介さずに図示しないトリ
ミング回路に供給されて、内部電圧発生回路１６などに
おける電圧の調整やタイミングカウンタ２５などにおけ
る制御信号のタイミングの調整などに供される。
【００７９】図６には、本発明を適用したフラッシュメ
モリにおける冗長救済方法のうち高信頼性の製品に適用
される冗長救済の手順が、また図７には、廉価品に適用
される冗長救済の手順が示されている。
【００８０】高信頼性の製品の冗長救済においては、図
６に示されているように、前工程が終了すると先ずウェ
ハ状態でのプローブテストが行なわれる（ステップＳ１
０１）。このテストで、救済可能な範囲内の数の不良セ
クタが検出された場合には、不良セクタを予備のセクタ
に置き換えるために不良セクタアドレスをフューズセク
タ１０ｂに書き込む冗長救済処理が行なわれる（ステッ
プＳ１０２）。救済可能な範囲以上の数の不良が検出さ
れた場合には、不良品として後にチップに切断されたと
きに除去される。また、ウェハテストの結果に基づくト
リミング情報の設定のためのフューズセクタ１０ｂへの
書込みも冗長救済処理と同時に行なわれる。
【００８１】その後、ウェハを各チップごとに切断する
ダイシングおよび切断されたチップをパッケージに封止
する処理が行なわれる（ステップＳ１０３）。それか
ら、高温下で高電圧を印加してテストするエージング
（もしくはバーンイン）が行なわれる（ステップＳ１０
４）。そして、正常と判定されたものはテストボードに
搭載されてテスタによる最終テストが実行される（ステ
ップＳ１０５）。
【００８２】この最終テストで救済可能な不良セクタが
検出された場合には、不良セクタを予備のセクタに置き
換えるために不良セクタアドレスをフューズセクタ１０
ｂに書き込む冗長救済処理が行なわれる（ステップＳ１
０６）。また、最終テストの結果、トリミング情報の変
更が必要であれば、このトリミング情報のフューズセク
タ１０ｂへの書込みも冗長救済処理と同時に行なう。そ
して、未使用の冗長セクタ領域１０ａが２％以上残って
いるか否かの判定が行なわれて、冗長セクタ領域１０ａ
が２％以上残っているチップのみが製品として出荷され
る（ステップＳ１０７，Ｓ１０８）。
【００８３】さらに、本発明が適用されたフラッシュメ
モリは、出荷後に、ユーザシステムにおいて書き込み、
消去が行なわれて、使用中に新たに不良セクタが検出さ
れた場合にもフラッシュメモリ内の不良セクタ管理回路
２０によりフューズセクタ領域１０ｂの書き換えによる
追加冗長救済が行なわれる（ステップＳ１１０，Ｓ１１
１）。
【００８４】図８に示されている従来のフラッシュメモ
リの冗長救済方法と比較すると明らかなように、本発明
を適用したフラッシュメモリでは、ステップＳ１０９に
おけるアドレス変換テーブルの作成と、このアドレス変
換テーブルを用いたセクタ管理が不要となる。従来、こ
のようなアドレス変換テーブルの作成およびセクタ管理
はフラッシュコントローラにより行なわれていたが、本
発明が適用されたフラッシュメモリでは、フラッシュメ
モリ内の不良セクタ管理回路２０によりフューズセクタ
領域１０ｂの書き換えによる追加冗長救済が行なわれる
ため、フラッシュコントローラが不要なシステムを構成
することができる。その結果、システムのコストを下げ
ることができるようになる。
【００８５】一方、廉価品のテストおよび冗長救済にお
いては、図７に示されているように、前工程が終了する
と先ずウェハ状態でのプローブテストが行なわれる（ス
テップＳ２０１）。このテストで不良セクタが検出され
た場合でも冗長救済は行なわずに、ウェハテストの結果
に基づくトリミング情報の設定のためのフューズセクタ
１０ｂへの書込みのみを行なう（ステップＳ２０２）。
【００８６】その後、ウェハを各チップごとに切断する
ダイシングおよび切断されたチップをパッケージに封止
する処理が行なわれる（ステップＳ２０３）。それか
ら、エージング試験を飛ばしてテスタによる最終テスト
が実行される（ステップＳ２０４）。この最終テストで
不良セクタが検出された場合にも冗長救済は行なわない
で、最終テスト結果に基づいてメモリアレイ１０内に良
セクタが９８％以上あるか否かの判定を行ない、良セク
タが９８％以上あるチップのみが製品として出荷される
（ステップＳ２０５，Ｓ２０６）。
【００８７】そして、出荷後に、ユーザシステムにおい
て書き込み、消去が行なわれて、使用中に不良セクタが
検出されたときにフラッシュメモリ内の不良セクタ管理
回路２０によりフューズセクタ領域１０ｂの書き換えに
よる冗長救済が行なわれる（ステップＳ２０７，Ｓ２０
８）。
【００８８】図６に示されている高信頼性の製品の冗長
救済方法と比較すると明らかなように、廉価品のフラッ
シュメモリの冗長救済方法では、ステップＳ１０１にお
ける不良セクタアドレスの書込みによる冗長救済処理
と、ステップＳ１０４のエージング試験と、ステップＳ
１０６における不良セクタアドレスの書込みによる冗長
救済処理とが不要となる。その結果、テストおよび冗長
救済処理に要する時間を大幅に短縮することができるよ
うになる。
【００８９】なお、ステップＳ１０４のエージング試験
をしなくても良いのは、実施例のような不良セクタ管理
回路や不良セクタアドレスを保持するバッファメモリを
有するフラッシュメモリは、使用中に不良セクタが発生
してもそれを予備の冗長セクタと置き換える冗長救済が
実使用中に可能となるためである。
【００９０】図１０に本発明を適用したフラッシュメモ
リを使用したメモリカード、図１１にその動作を示す。
【００９１】図１０のフラッシュコントローラＦ−ＣＮ
Ｔは、外部のホストシステムＨＳから供給されるアドレ
スに応じて、アクセス対象のフラッシュメモリＦＬＡＳ
Ｈを選択し（ステップＳ２０１）、選択されたフラッシ
ュメモリに書込動作のコマンドとアクセスアドレス及び
書込データを供給する（ステップＳ２０２）。選択され
たフラッシュメモリは図３に示す書込動作を行い、書込
不良が発生した場合は冗長救済処理が行われるが、ステ
ップＳ３においてポインタＰＴＲの値が最大値になって
いる場合は、フラッシュメモリからフラッシュコントロ
ーラへステータスレジスタの異常終了ビットに”１”が
設定されて書込動作の終了が通知される（ステップＳ２
０３）。
【００９２】フラッシュコントローラは、フラッシュメ
モリからの書込動作の終了の通知に応じて、フラッシュ
メモリのステータスレジスタを読み出し異常終了ビット
が”１”か否かを判定する（ステップＳ２０４）。異常
終了ビットが”１”である場合、フラッシュコントロー
ラはホストシステムに書込不良が発生したことを通知
し、ホストシステムにおいて書込不良に対する対処を行
う（ステップＳ２０５）。又はフラッシュコントローラ
にアドレス変換テーブルＡＴＢを有し、書込不良が発生
したアクセスアドレスと別のアクセスアドレスを指定し
て書込動作を指示しても良い（ステップＳ２０６）。更
には書込不良が発生したフラッシュメモリとは異なるフ
ラッシュメモリを選択して、書込不良が発生した書込デ
ータの書込動作を指示するようにしても良い（ステップ
Ｓ２０７）。
【００９３】このようにフラッシュコントローラの制御
を行うことにより、メモリカードにおいて無駄になるセ
クタを減らすことができると共に、高信頼性をも実現す
ることが可能となる。
【００９４】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば、実
施例においては、不良セクタの救済すなわちロウアドレ
スに関してのみ冗長救済を行なうように構成されている
が、ビット線方向すなわちカラムアドレスに関しても冗
長救済を行なうように構成してもよい。
【００９５】また、実施例では、書込みデータと読出し
データの論理が逆になるフラッシュメモリについて説明
したが、本発明は書込みデータの論理と読出しデータの
論理が同じになるフラッシュメモリに対しても適用する
ことができる。そして、その場合には、図３のフローチ
ャートにおけるステップＳ５の処理は不要となる。
【００９６】また、実施例においては、外部からフラッ
シュメモリに入力される制御信号のうちチップイネーブ
ル信号とアウトイネーブル信号との状態によってステー
タスレジスタ１５の内容を入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ
７より出力するように構成されていると説明したが、他
の制御信号の組合せによって出力させたり、レディー／
ビィジー信号Ｒ／Ｂがレディー状態を示すハイレベルの
ときは常時ステータスレジスタ１５の内容を入出力端子
Ｉ／Ｏ０〜Ｉ／Ｏ７より出力させたり、ステータスレジ
スタ１５にアドレスを割り付けるとともにデコーダを設
け外部からアドレスを与えることでステータスレジスタ
の内容を読み出せるように構成されていても良い。
【００９７】また、上記実施例においては、フローティ
ングゲートを有する記憶素子への書込みと消去をそれぞ
れＦＮトンネル現象を利用して行なうようにしている
が、書込みはドレイン電流を流して発生したホットエレ
クトロンで行ない、消去はＦＮトンネル現象を利用して
行なうように構成されたフラッシュメモリに対しても適
用することができる。さらに、本発明は、１つの記憶素
子に２ビット以上のデータを記憶する多値のフラッシュ
メモリに対しても適用することができる。
【００９８】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるフラッ
シュメモリに適用した場合について説明したが、この発
明はそれに限定されるものでなく、本発明は、電圧を印
加してしきい値電圧を変化させて情報の記憶を行なう不
揮発性記憶素子を有する半導体メモリに広く利用するこ
とができる。
【００９９】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。
【０１００】すなわち、本発明に従うと、フラッシュメ
モリのような電気的に書込み、消去可能な不揮発性半導
体記憶装置において、出荷前に行なうテストの所要時間
を短縮し、もってチップ単価を下げることができるよう
になる。また、出荷後においても冗長回路を用いた不良
救済が行なえ、これによってコントローラによるアドレ
スの管理が不要な不揮発性半導体記憶装置を実現し、シ
ステム価格を低減することができる。
【図面の簡単な説明】
【図１】本発明を適用して有効な半導体記憶装置の一例
としてのフラッシュメモリの実施例を示すブロック図で
ある。
【図２】実施例のフラッシュメモリにおけるメモリアレ
イ内のフューズセクタからバッファメモリへのデータの
転送のタイミングを示すタイミングチャートである。
【図３】実施例のフラッシュメモリのデータ書込み時に
おけるセクタ管理コントローラによるセクタ管理の手順
の一例を示すフローチャートである。
【図４】メモリアレイの概略構成を示す回路構成図であ
る。
【図５】実施例のフラッシュメモリにおけるバッファメ
モリとアドレスコンパレータの具体的な回路例を示す回
路図である。
【図６】本発明を適用したフラッシュメモリにおける冗
長救済方法のうち高信頼性の製品に適用される冗長救済
の手順を示すフローチャートである。
【図７】本発明を適用したフラッシュメモリにおける冗
長救済方法のうち廉価品に適用される冗長救済の手順を
示すフローチャートである。
【図８】従来のフラッシュメモリにおける不良セクタの
救済手順を示すフローチャートである。
【図９】従来のフラッシュメモリのコントローラによる
不良セクタの救済方式と、冗長回路による不良セクタの
救済方式を示す説明図である。
【図１０】本発明を適用したフラッシュメモリを使用し
たメモリカードの構成例を示すブロック図である。
【図１１】本発明を適用したフラッシュメモリを使用し
たメモリカードにおけるフラッシュコントローラによる
書込み処理の手順を示すフローチャートである。
【符号の説明】
１０ メモリアレイ １０ａ 冗長セクタ（予備の記憶素子領域） １０ｂ フューズセクタ（メモリアレイの所定の領域） １１ センスラッチ，Ｙデコーダ，カラムスイッチ １２ａ，１２ｂ Ｘデコーダ １３ メインアンプ １４ 制御回路 １５ ステータスレジスタ １６ 内部電圧発生回路 １７ 基準電源回路 １８ａ 入出力バッファ回路 １８ｂ アドレスバッファ回路 １９ Ｙアドレスカウンタ ２０ 不良セクタ管理回路 ２１ａ〜２１ｃ ラッチ回路 ２２ 多数決論理回路 ２３ ライトバッファ ２４ 冗長コントローラ ２５ タイミングカウンタ ３１〜３４ マルチプレクサ ４０ バッファメモリ ４１ アドレス比較回路 ４２ エンコーダ回路
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ１１Ｃ 17/00 Ｇ０１Ｒ 31/28 Ｂ Ｆターム(参考） 2G132 AA09 AC03 AH07 AK07 AL09 5B003 AA05 AB05 AE04 5B025 AA03 AB01 AC01 AD04 AD13 AD16 AE05 AE09 5L106 AA10 CC01 CC05 CC14 DD00 EE02

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 記憶情報を電気的に書込み、消去可能な
    複数の不揮発性記憶素子と予備の記憶素子とを含むメモ
    リアレイを備え、通常動作で書込み不良と判定された記
    憶素子は上記予備の記憶素子と置き換えられるとともに
    その不良記憶素子に関する情報が上記メモリアレイの所
    定の領域に記憶されるように構成された不揮発性半導体
    記憶装置の製造方法であって、 テストにより不良記憶素子が検出されてもその不良記憶
    素子に関する情報は上記メモリアレイの所定の領域には
    記憶せず、テストにより検出された不良記憶素子の割合
    が所定値以下のものを良品として抽出することを特徴と
    する不揮発性半導体記憶装置の製造方法。
  2. 【請求項２】 上記テストとして、チップに切断される
    前のウェハ状態で行なわれるテストと、チップに切断さ
    れた後の製品状態で行なわれるテストを実行することを
    特徴とする請求項１に記載の不揮発性半導体記憶装置の
    製造方法。
  3. 【請求項３】 記憶情報を電気的に書込み、消去可能な
    複数の不揮発性記憶素子と予備の記憶素子とを含むメモ
    リアレイと、内部回路の特性を調整するためのトリミン
    グ回路とを備え、テスト結果に基づいて前記トリミング
    回路の調整情報が上記メモリアレイの所定の領域に記憶
    されるとともに、通常動作で書込み不良と判定された記
    憶素子は上記予備の記憶素子と置き換えられるとともに
    その不良記憶素子に関する情報が上記メモリアレイの所
    定の領域に記憶されるように構成された不揮発性半導体
    記憶装置の製造方法であって、 テストにより検出された上記トリミング回路の調整情報
    を上記メモリアレイの所定の領域に記憶させ、テストに
    より検出された不良記憶素子に関する情報は上記メモリ
    アレイの所定の領域に記憶せずに、不良記憶素子の割合
    が所定値以下のものを良品として抽出することを特徴と
    する不揮発性半導体記憶装置の製造方法。
  4. 【請求項４】 上記テストとして、チップに切断される
    前のウェハ状態で行なわれるテストと、チップに切断さ
    れた後の製品状態で行なわれるテストを実行することを
    特徴とする請求項３に記載の不揮発性半導体記憶装置の
    製造方法。
  5. 【請求項５】 記憶情報を電気的に書込み、消去可能な
    複数の不揮発性記憶素子と予備の記憶素子とを含むメモ
    リアレイと、内部回路の特性を調整するためのトリミン
    グ回路とを備え、上記複数の不揮発性記憶素子のうち不
    良記憶素子に関する情報および上記トリミング回路の調
    整情報が上記メモリアレイの所定の領域に記憶されるよ
    うに構成された不揮発性半導体記憶装置の製造方法であ
    って、 チップに切断される前のウェハ状態で行なわれるテスト
    により検出された上記トリミング回路の調整情報および
    該テストにより検出された不良記憶素子に関する情報を
    上記メモリアレイの所定の領域に記憶するとともに、チ
    ップに切断された後にエージング試験またはバーンイン
    試験を行ない、しかる後再度テストを行なって、該テス
    トにより検出された上記トリミング回路の調整情報およ
    び不良記憶素子に関する情報を上記メモリアレイの所定
    の領域に記憶することを特徴とする不揮発性半導体記憶
    装置の製造方法。
  6. 【請求項６】 上記チップ切断後のテスト結果に基づい
    て不良記憶素子と置換された予備の記憶素子を除いた未
    使用の予備記憶素子の割合が所定値以上のものを良品と
    して抽出することを特徴とする請求項５に記載の不揮発
    性半導体記憶装置の製造方法。
  7. 【請求項７】 記憶情報を電気的に書込み、消去可能な
    複数の不揮発性記憶素子と予備の記憶素子とを含むメモ
    リアレイを備え、上記複数の不揮発性記憶素子のうち不
    良記憶素子に関する情報が上記メモリアレイの所定の領
    域に記憶されるように構成された不揮発性半導体記憶装
    置であって、 上記不揮発性記憶素子のうち不良記憶素子に関する情報
    を動作中保持する揮発性の記憶回路と、該記憶回路に保
    持されている情報と入力されたアドレス情報とを比較す
    るアドレス比較回路と、該アドレス比較回路の出力に基
    づいて上記予備の記憶素子を選択する選択回路とを備え
    てなることを特徴とする不揮発性半導体記憶装置。
  8. 【請求項８】 内部回路の特性を調整するためのトリミ
    ング回路を備え、上記トリミング回路の調整情報が上記
    メモリアレイの所定の領域に不揮発的に記憶されるとと
    もに、動作中上記トリミング回路の調整情報が上記揮発
    性の記憶回路に保持されるように構成されていることを
    特徴とする請求項７に記載の不揮発性半導体記憶装置。
  9. 【請求項９】 上記揮発性の記憶回路には入力されたア
    ドレス情報が保持され、動作中に上記不揮発性記憶素子
    のうち正常に書込みが行えない不良記憶素子が生じた場
    合には、該不良記憶素子を上記予備の不揮発性素子に置
    き換えて書き込みを行なうとともに上記揮発性の記憶回
    路に保持されている上記アドレス情報が上記メモリアレ
    イの所定の領域に記憶されるように構成されていること
    を特徴とする請求項７に記載の不揮発性半導体記憶装
    置。
  10. 【請求項１０】 上記置き換えられた予備の不揮発性記
    憶素子が不良記憶素子であった場合に、上記揮発性の記
    憶回路に保持されている上記アドレス情報が無効にされ
    るように構成されていることを特徴とする請求項９に記
    載の不揮発性半導体記憶装置。
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