JP2007310915A - メモリカード及びメモリコントローラ - Google Patents
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Abstract
【解決手段】メモリカード(1)は、複数の不揮発性メモリ(2,3)、及び前記不揮発性メモリの動作を制御するメモリコントローラ(5)を有する。メモリコントローラは、外部からのアクセス指示に応答する前記不揮発性メモリのアクセス制御、及びアクセスエラーに係る不揮発性メモリの記憶領域を別の記憶領域に代替させる代替制御を行う。このとき、前記アクセス制御では前記複数の不揮発性メモリを並列アクセス動作させ、フラッシュメモリ間のデータ転送速度の高速化を実現する。前記代替制御ではアクセスエラーを生じた不揮発性メモリ毎に記憶領域を代替可能にするから、不良アドレスに対する代替領域を効率良く利用でき、代替に際して記憶領域の無駄を低減できる。
【選択図】図1
Description
2、3 フラッシュメモリ
4 データバッファ
5 メモリコントローラ
10 バッファバス
12 フラッシュバス上位
13 フラッシュバス下位
40 ホストインタフェース回路
41 マイクロプロセッサ
42 フラッシュインタフェース回路
43 バッファコントローラ
44 ECC回路
49 ECCバス
Claims (5)
- 複数の不揮発性メモリ、及び前記不揮発性メモリの動作を制御するメモリコントローラを有するメモリカードであって、
前記メモリコントローラは、外部からの書き込み指示に応答する前記不揮発性メモリの書き込み制御、及び書き込みエラーに係る不揮発性メモリの記憶領域を別の記憶領域に代替させる代替制御を行ない、前記書き込み制御では前記複数の不揮発性メモリを並列書き込み動作させ、前記代替制御では書込みエラーを生じた不揮発性メモリの記憶領域を当該不揮発性メモリの別の記憶領域に代替可能にすることを特徴とするメモリカード。 - 第1の不揮発性メモリ、第2の不揮発性メモリ、及び前記不揮発性メモリの動作を制御するメモリコントローラを有するメモリカードであって、
前記メモリコントローラは、セクタデータの偶数番目のデータの記憶領域として第1の不揮発性メモリを割り当て、セクタデータの奇数番目のデータの記憶領域として第2の不揮発性メモリを割り当て、外部からの書き込み指示に応答する前記不揮発性メモリの書き込み制御では前記第1及び第2の不揮発性メモリを並列書き込み動作させ、書き込みエラーに係る不揮発性メモリの記憶領域を別の記憶領域に代替させる代替制御では書込みエラーを生じた不揮発性メモリの記憶領域を当該不揮発性メモリの別の記憶領域に代替可能にすることを特徴とするメモリカード。 - 前記夫々の不揮発性メモリを別々に書き込み制御可能に前記メモリコントローラに接続するバスを有して成ることを特徴とする請求項1又は2記載のメモリカード。
- 所定のプロトコルにしたがって入出力動作可能なホストインタフェース回路と、複数の不揮発性メモリに並列接続可能なメモリインタフェース回路と、前記ホストインタフェース回路及びメモリインタフェース回路に接続された制御回路とを有し、
前記制御回路は、前記ホストインタフェース回路を介する外部インタフェース制御、外部からの書き込み指示に応答する前記メモリインタフェース回路を介する前記不揮発性メモリの書き込み制御、及び書き込みエラーに係る不揮発性メモリの記憶領域を別の記憶領域に代替させる代替制御を行ない、前記書き込み制御では前記複数の不揮発性メモリを並列書き込み動作させ、前記代替制御では書込みエラーを生じた不揮発性メモリの記憶領域を当該不揮発性メモリの別の記憶領域に代替可能にすることを特徴とするメモリコントローラ。 - 所定のプロトコルにしたがって入出力動作可能なホストインタフェース回路と、第1及び第2の不揮発性メモリに並列接続可能なメモリインタフェース回路と、前記ホストインタフェース回路及びメモリインタフェース回路に接続された制御回路とを有し、
前記制御回路は、セクタデータの偶数番目のデータの記憶領域として第1の不揮発性メモリを割り当て、セクタデータの奇数番目のデータの記憶領域として第2の不揮発性メモリを割り当て、外部からの書き込み指示に応答する前記不揮発性メモリの書き込み制御では前記第1及び第2の不揮発性メモリを並列書き込み動作させ、書き込みエラーに係る不揮発性メモリの記憶領域を別の記憶領域に代替させる代替制御では書込みエラーを生じた不揮発性メモリの記憶領域を当該不揮発性メモリの別の記憶領域に代替可能にすることを特徴とするメモリコントローラ。
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