JP2001134496A - 不揮発性半導体メモリを用いた記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 フラッシュメモリなどの不揮発性半導体メモ
リを用いた外部記憶装置において、不良セクタの管理の
ために用いられるセクタ管理テーブルの読み出しを高速
化し、かつ読み出したセクタ管理テーブルを一時的に格
納するＲＡＭの容量の増大を抑止する。 【解決手段】 各フラッシュメモリ１７，１８は、セク
タデータを格納するとともに、セクタ管理テーブル０，
１，２，３を格納する。セクタ管理テーブルは、不良フ
ラグと代替先アドレスとを１つのエントリとし、複数の
エントリを格納する。エントリは連続する論理アドレス
の順に配列されている。従ってホストコンピュータとフ
ラッシュメモリ１７，１８との間で連続して読み出し／
書き込みされるセクタ数分のエントリを一度にＲＡＭに
読み出せばよく、セクタ管理テーブルを読み出す時間を
短縮できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、不揮発性半導体メ
モリを用いた記憶装置に関するもので、特に不揮発性半
導体メモリに格納するセクタデータに対するセクタ管理
方式に係わる。

【０００２】

【従来の技術】不揮発性半導体メモリを用いた外部記憶
装置として、フラッシュメモリを用いた外部記憶装置が
ある。フラッシュメモリを用いた外部記憶装置の従来例
として、特開平５−２７９２４号公報に示される「半導
体メモリを用いた外部記憶システム及びその制御方法」
がある。従来のフラッシュメモリを用いた外部記憶装置
では、ホストコンピュータが書き込むセクタアドレス
（論理アドレス）からフラッシュメモリの物理アドレス
に変換し、さらにホストコンピュータが発行したコマン
ドによってフラッシュメモリに対するセクタデータの読
み出しや書き込みを行う。フラッシュメモリには初期不
良セクタや使用中に使用不可になる不良セクタが存在す
る。この不良セクタのためにホストコンピュータの論理
アドレスを代替セクタの物理アドレスに変換する処理が
必要になる。

【０００３】ここで物理アドレスへの変換は、各フラッ
シュメモリに格納されているセクタ管理テーブルを用い
て行われる。各フラッシュメモリはそれ自身のセクタ管
理テーブルを格納している。

【０００４】またホストコンピュータが書き込む論理ア
ドレスとフラッシュメモリの物理アドレスを一対一の関
係でアクセスするような外部記憶装置では、各セクタに
不良フラグを設け、当該セクタが不良ならば、セクタ管
理テーブルを参照してその不良セクタの代替先アドレス
を得、正常なセクタデータのアクセスを行っている。

【０００５】

【発明が解決しようとする課題】上記従来技術では、ホ
ストコンピュータの論理アドレスをフラッシュメモリの
物理アドレスに変換するために、フラッシュメモリに格
納されているセクタ管理テーブルを全てＲＡＭに読み出
す。あるいはセクタ管理テーブルが複数のフラッシュメ
モリに格納されている場合には、必要に応じてセクタ管
理テーブルのＲＡＭへの読み出しを行う。前者の場合に
は、セクタデータ容量の増加に伴ってＲＡＭ容量が増大
し、フラッシュメモリカードのコスト増を引き起こす。
後者の場合には、ホストコンピュータが連続して複数の
セクタデータを読み出す場合にセクタ管理データを読み
出す頻度が増え、セクタ管理テーブルの読み出しに必要
な時間はオーバヘッドとなり、セクタデータの読み出し
および書き込みの性能向上を図る上で問題となる。

【０００６】さらに各セクタに不良フラグを持つ従来の
外部記憶装置においては、セクタデータへのアクセスの
たびに毎回各セクタに対する不良フラグを読み出し、こ
れをチェックする必要がある。さらに不良セクタが連続
して存在した場合には、不良セクタが存在するごとにセ
クタ管理テーブルを読み出さなければならない。

【０００７】この場合、セクタ管理テーブルを読み出す
処理の回数が多くなり、セクタデータの読み出しおよび
書き込みの性能向上を図る上で問題となる。

【０００８】本発明の目的は、上記従来使用していたセ
クタ管理テーブルの読み出し回数を減少させ、ホストコ
ンピュータによるセクタデータの高速読み出しおよび高
速書き込みを図ることである。

【０００９】本発明の他の目的は、セクタ管理テーブル
を読み出すために必要な揮発性メモリの容量を小さく
し、低コストかつホストコンピュータによるセクタデー
タの高速読み出しおよび高速書き込みを図ることであ
る。

【００１０】

【課題を解決するための手段】上記目的を達成するため
に、本発明は、セクタデータとセクタ管理テーブルとを
格納する少なくとも１つの不揮発性半導体メモリと、外
部とのインタフェース制御手段と、この不揮発性半導体
メモリに対するデータ読み書きを制御する手段と、外部
と不揮発性半導体メモリとの間で読み出しおよび書き込
みされるセクタデータとセクタ管理テーブルとを一時的
に格納する揮発性半導体メモリを有する記憶装置であっ
て、セクタ管理テーブルは、外部から送られるセクタの
論理アドレスを不揮発性半導体メモリの物理アドレスに
変換するときにその物理アドレスに対応するセクタが不
良セクタであるか否かのフラグと、不良セクタである場
合の代替先アドレスとを格納し、さらにそのフラグと対
応する代替先アドレスとの組は連続する論理アドレスの
順に配列されている記憶装置を特徴とする。

【００１１】

【発明の実施の形態】以下、本発明に係る不揮発性半導
体メモリを用いた外部記憶装置の実施形態について説明
する。

【００１２】図１は、本発明の一実施形態であり、コン
ピュータの外部記憶装置に適用される外部記憶装置の構
成例を示す。

【００１３】図１において、１は不揮発性半導体メモリ
を用いた外部記憶装置であり、ホストコンピュータ２の
外部記憶装置であるフラッシュメモリカードである。ホ
ストコンピュータ２は、フラッシュメモリカード１に対
してセクタデータの書き込みや読み出しを行う。ホスト
コンピュータ２の例として、パーソナルコンピュータ
（ＰＣ）や、デジタルスチルカメラなどがある。

【００１４】図１に示す外部記憶装置は、不揮発性半導
体メモリとしてフラッシュメモリを用いていることから
フラッシュメモリカードと呼ばれる。以下、この外部記
憶装置をフラッシュメモリカード１と称する。

【００１５】フラッシュメモリカード１は、ＰＣＭＣＩ
Ａバス２１を介してホストコンピュータ２からのコマン
ドの受付やセクタデータの読み出し／書き込みを行う。
図１では、ＰＣＭＣＩＡインタフェースに準拠したＰＣ
ＭＣＩＡバス２１を例に説明する。ＰＣＭＣＩＡバスの
他に、ＩＤＥ（ＡＴＡ）インタフェースやＳＣＳＩイン
タフェースなど様々なインタフェースがあり、外部記憶
装置を必要とするホストコンピュータ２との間のプロト
コルの取り決めを有するものであれば特に限定はない。

【００１６】フラッシュメモリカード１において、１１
はホストコンピュータ２とのインタフェースを司るホス
トインタフェース部である。ホストインタフェース部１
１は、ＰＣＭＣＩＡインタフェースに準拠した動作を行
う。またホストコンピュータ２が設定するセクタデータ
の論理アドレス、アクセスするセクタ数を記憶するレジ
スタを内蔵する。さらにホストコンピュータ２が発行す
るコマンドによってマイクロコンピュータ１６に対する
割り込みを生成する。

【００１７】１２はホストコンピュータ２とデータバッ
ファ１３間およびデータバッファ１３とフラッシュメモ
リ１７，１８間におけるセクタデータ転送を制御するデ
ータ転送制御部である。データ転送制御部１２はマイク
ロコンピュータ１６の指示に従って動作する。

【００１８】１３はフラッシュメモリカード１とホスト
コンピュータ２との間でセクタデータの読み出し／書き
込みを行うとき、セクタデータを一時格納するためのデ
ータバッファである。またセクタ管理テーブルを一時的
に記憶するためのバッファメモリとしても使用される。
すなわちデータバッファ１３は、少なくとも１セクタ分
のユーザデータ格納用領域と、後述するセクタ管理テー
ブル格納用領域とから構成される。

【００１９】１５はフラッシュメモリ１７，１８とのイ
ンタフェースを司るフラッシュインタフェース部であ
る。フラッシュインタフェース部１５は、マイクロコン
ピュータ１６の指示に従って動作する。

【００２０】１６はマイクロコンピュータ（以下、マイ
コンと略す）であり、内蔵するＲＯＭの制御プログラム
により、ホストコンピュータ２が書き込むコマンドの解
析やコマンド処理を制御する。またホストコンピュータ
２が書き込むセクタデータの管理と、セクタ管理テーブ
ルを使用してフラッシュメモリ１７，１８の管理を行
う。マイクロコンピュータ１６とホストインタフェース
部１１、データ転送制御部１２及びフラッシュインタフ
ェース部１５との間はマイコンバス１０３によって接続
されている。

【００２１】１７および１８は、ホストコンピュータ２
が書き込むセクタデータを格納するためのフラッシュメ
モリであり、各々１つのチップを構成する。またフラッ
シュメモリ１７およびフラッシュメモリ１８は、ホスト
コンピュータ２が書き込みセクタデータを管理するため
のセクタ管理テーブル、フラッシュメモリ内の不良セク
タを代替するための代替領域、そしてフラッシュメモリ
カード１の各種情報を格納するカード管理データ領域で
構成される。フラッシュメモリ１７およびフラッシュメ
モリ１８は、１セクタ単位に消去および書き込みが可能
である。フラッシュメモリの各セクタは、５１２バイト
のデータ領域およびエラー検出のための冗長バイトから
構成される。

【００２２】図１の実施形態ではフラッシュメモリが２
個搭載されている場合を例に説明するが、フラッシュメ
モリの搭載数は２つ以上であれば特に限定はない。

【００２３】フラッシュメモリ１７およびフラッシュメ
モリ１８は、フラッシュバス１０５によってフラッシュ
インタフェース部１５に接続されている。

【００２４】図２は、フラッシュメモリ１７およびフラ
ッシュメモリ１８の内部構成を示す図である。フラッシ
ュメモリは、上記したように、ホストコンピュータ２が
書き込むセクタデータを格納するためのユーザデータ領
域、フラッシュメモリ内の不良セクタを代替するための
代替領域、ホストコンピュータ２が書き込みセクタデー
タを管理するためのセクタ管理テーブル、そしてフラッ
シュメモリカード１の各種情報を格納するカード管理デ
ータ領域で構成される。

【００２５】ここでセクタ管理テーブルの各エントリ
は、図３に示すようにホストコンピュータ２が特定のセ
クタにアクセスするための論理アドレスに対応して不良
フラグと代替先オフセット（又は代替セクタの物理アド
レス）の組で構成されている。各エントリのサイズは２
バイトである。フラッシュメモリ１７およびフラッシュ
メモリ１８は、消去および書き込み単位が１セクタであ
るので、１つのセクタ管理テーブルは、フラッシュメモ
リ１７またはフラッシュメモリ１８の２５６セクタ分の
論理セクタに対する不良フラグと代替先オフセットのエ
ントリを格納できる。不良フラグは、”１”のとき当該
論理アドレスに対するフラッシュメモリの物理アドレス
のセクタが不良であることを示し、”０”（ゼロ）のと
き当該論理アドレスに対するフラッシュメモリの物理ア
ドレスのセクタは不良でないことを示している。不良フ
ラグが”０”のとき、つまり不良セクタでないとき、フ
ラッシュメモリは、論理アドレスから一対一に決定され
るフラッシュメモリの物理アドレスのセクタにアクセス
される。また不良フラグが”１”のとき、つまり不良セ
クタである場合には、フラッシュメモリは、代替先オフ
セットから決まる不良セクタが代替されたセクタの物理
アドレスのセクタデータにアクセスされる。セクタ管理
テーブル中のエントリが代替先オフセットの代わりに直
接代替セクタの物理アドレスを設定してもよい。

【００２６】以下、図４、図５および図６を例に、本発
明のセクタ管理テーブルを用いたホストコンピュータ２
によるフラッシュメモリカード１に対するセクタデータ
の読み出しおよび書き込み処理について説明する。

【００２７】フラッシュメモリ１７およびフラッシュメ
モリ１８の構成を図４に示す。

【００２８】図４において、フラッシュメモリ１７およ
びフラッシュメモリ１８は、物理アドレス”０”から物
理アドレス”４９９”までがユーザデータ領域、物理ア
ドレス”５００”から物理アドレス”５０８”までが代
替領域、物理アドレス”５０９”がカード管理データ領
域、そして、物理アドレス”５１０”から物理アドレ
ス”５１１”までがセクタ管理テーブル領域として構成
されている。ただし図４では、フラッシュメモリ１７の
物理アドレス”５０９”にカード管理データが格納され
ているので、フラッシュメモリ１８の物理アドレス”５
０９”にはカード管理データは格納されていないが、フ
ラッシュメモリ１８の物理アドレス”５０９”にカード
管理データを格納しても問題ない。

【００２９】ユーザデータ領域は、フラッシュメモリ１
７およびフラッシュメモリ１８のそれぞれにおいて、物
理アドレス”０”から物理アドレス”４９９”までなの
で、ホストコンピュータ２がフラッシュメモリカード１
に書き込むことができるセクタ数は、論理アドレス”Ｌ
ＢＡ（０）”から”ＬＢＡ（９９９）”までの１０００
セクタである。ここでＬＢＡ（Logical Block Addres
s）は論理ブロックアドレスである。

【００３０】ユーザデータ領域において、フラッシュメ
モリ１７の物理アドレス”０”には、ホストコンピュー
タ２の論理アドレス”ＬＢＡ（０）”のセクタデータが
格納され、フラッシュメモリ１８の物理アドレス”０”
には、ホストコンピュータ２の論理アドレス”ＬＢＡ
（１）”のセクタデータが格納される。以下同様にフラ
ッシュメモリ１７の各物理アドレスには”ＬＢＡ（２
ｎ）”が、フラッシュメモリ１８の各物理アドレスに
は”ＬＢＡ（２ｎ＋１）”が格納される。つまり論理ア
ドレスが偶数ならばフラッシュメモリ１７、奇数ならば
フラッシュメモリ１８に格納される。ｎは、”０”、”
１”、…、”４９９”の整数であり、フラッシュメモリ
１７またはフラッシュメモリ１８の物理アドレスを示し
ている。フラッシュメモリのチップが３個あるときに
は、第１のフラッシュメモリの各物理アドレスにはＬＢ
Ａ（３ｎ）が、第２のフラッシュメモリの各物理アドレ
スにはＬＢＡ（３ｎ＋１）が、第３のフラッシュメモリ
の各物理アドレスにはＬＢＡ（３ｎ＋２）が格納され
る。このようにフラッシュメモリのチップが何個あって
も各フラッシュメモリの物理アドレスが一意に決定され
る。

【００３１】ここで図４のユーザデータ領域において、
フラッシュメモリ１７の物理アドレス”４９９”および
フラッシュメモリ１８の物理アドレス”０”は不良セク
タとなっている。

【００３２】不良セクタはそれぞれのフラッシュメモリ
の代替領域に代替される。フラッシュメモリ１７では、
物理アドレス”１２８”（＝論理アドレス”ＬＢＡ（２
５６）”）および物理アドレス”４９９”（＝論理アド
レス”ＬＢＡ（９９８）”）がそれぞれ代替領域の物理
アドレス”５００”および物理アドレス”５０１”に代
替されている。またフラッシュメモリ１８では、物理ア
ドレス”０”（＝論理アドレス”ＬＢＡ（１）”）およ
び物理アドレス”１２７”（＝論理アドレス”ＬＢＡ
（２５５）”）がそれぞれ代替領域の物理アドレス”５
００”および物理アドレス”５０１”に代替されてい
る。

【００３３】図４におけるフラッシュメモリ１７および
フラッシュメモリ１８のセクタ管理テーブル領域のセク
タ管理テーブル０、１、２そして３の内容を図５に示
す。それぞれセクタ管理テーブルのエントリは、ホスト
コンピュータ２からの論理アドレス（”ＬＢＡ（０）”
から”ＬＢＡ（９９９）”）に対応する２バイトで構成
される。１つの５１２バイトのセクタ管理テーブルに
は、２５６個の論理アドレスに関するエントリが格納さ
れる。またそれぞれのセクタ管理テーブル内のそれぞれ
のエントリは、不良フラグと代替先オフセットから成
る。

【００３４】セクタ管理テーブル０は、論理アドレス”
ＬＢＡ（０）”から論理アドレス”ＬＢＡ（２５５）”
に対応する不良フラグと代替先オフセットを連続する論
理アドレスの順番に格納する。セクタ管理テーブル１
は、論理アドレス”ＬＢＡ（２５６）”から論理アドレ
ス”ＬＢＡ（５１１）”に対応する不良フラグと代替先
オフセットを格納する。セクタ管理テーブル２は、論理
アドレス”ＬＢＡ（５１２）”から論理アドレス”ＬＢ
Ａ（７６７）”に対応する不良フラグと代替先オフセッ
トを格納する。セクタ管理テーブル３は、論理アドレ
ス”ＬＢＡ（７６８）”から論理アドレス”ＬＢＡ（９
９９）”に対応する不良フラグと代替先オフセットを格
納する。

【００３５】図４で説明したように、フラッシュメモリ
１７のユーザデータ領域において、物理アドレス”１２
８”（＝論理アドレス”ＬＢＡ（２５６）”）と物理ア
ドレス”４９９”（＝論理アドレス”ＬＢＡ（９９
８）”）が不良セクタであり、フラッシュメモリ１８の
ユーザデータ領域において、物理アドレス”０”（＝論
理アドレス”ＬＢＡ（１）”）と物理アドレス”１２
７”（＝論理アドレス”ＬＢＡ（２５５）”）が不良セ
クタである。したがって論理アドレス”ＬＢＡ
（１）”、論理アドレス”ＬＢＡ（２５５）”、論理ア
ドレス”ＬＢＡ（２５６）”、論理アドレス”ＬＢＡ
（９９８）”に対応するセクタ管理テーブルの不良フラ
グは”１”となり、各論理アドレスに対応する物理アド
レスは不良セクタであるこを示している。

【００３６】図５にはＬＢＡ（１）、ＬＢＡ（２５
５）、ＬＢＡ（２５６）そしてＬＢＡ（９９８）に対応
するエントリの不良フラグが”１”となって示されてい
る。

【００３７】図５において、セクタ管理テーブル０のＬ
ＢＡ（１）に対する代替先オフセットは”０”となって
いる。この場合、論理アドレスは奇数であり、代替先の
先頭物理アドレスが”５００”なので、論理アドレス”
ＬＢＡ（１）”にフラッシュメモリ１８の物理アドレ
ス”５００”が割り当てられていることになる。

【００３８】同様に図５におけるセクタ管理テーブル０
の”ＬＢＡ（２５５）”に対する代替先オフセットは”
１”、セクタ管理テーブル１の”ＬＢＡ（２５６）”に
対する代替先オフセットは”０”、セクタ管理テーブル
３の”ＬＢＡ（９９８）”に対する代替先オフセット
は”１”となっているので、フラッシュメモリ１８の物
理アドレス”５０１”には”ＬＢＡ（２５５）”が、フ
ラッシュメモリ１７の物理アドレス”５００”には”Ｌ
ＢＡ（２５６）”が、フラッシュメモリ１７の物理アド
レス”５０１”には”ＬＢＡ（９９８）”が割り当てら
れる。

【００３９】次に図６のマイクロコンピュータ１６の処
理・制御の手順を示すフローチャートを用いて、本発明
のセクタ管理テーブルを使用したフラッシュメモリ１７
およびフラッシュメモリ１８に対する読み出しおよび書
き込みの手順について説明する。

【００４０】まずマイクロコンピュータ１６は、割込み
の発生に伴ってホストインタフェース部１１のレジスタ
を参照し、ホストコンピュータ２がコマンドを発行した
ことをステップＳ１０１で確認する。Ｓ１０２でホスト
コンピュータ２が発行したコマンドがセクタデータの読
み出しまたは書き込みのコマンドの場合、ステップＳ１
０４に進み、これ以外のコマンドの場合にはステップＳ
１０３を実行し、コマンド処理を終了する。

【００４１】ステップＳ１０４では、マイクロコンピュ
ータ１６は、ホストインタフェース部１１のレジスタを
参照し、ホストコンピュータ２がセクタデータの読み出
しまたは書き込みコマンドと同時に設定した論理アドレ
スおよび読み出しまたは書き込むセクタ数を読み出す。
次にステップＳ１０５において、マイクロコンピュータ
１６は、ホストコンピュータ２が読み出すまたは書き込
むセクタデータの論理アドレスに対するセクタ管理テー
ブルがデータバッファ１３に読み出されているかチェッ
クする。マイクロコンピュータ１６は、ホストコンピュ
ータ２からセクタデータの読み出しまたは書き込みコマ
ンドを受け取り、最初のセクタデータを処理するとき、
データバッファ１３のセクタ管理テーブル格納用領域に
はセクタ管理テーブルが格納されていないものとみな
し、セクタ管理テーブルの読み出しが必要と判定する。
２番目以後のセクタデータを処理するとき、データバッ
ファ１３のセクタ管理テーブル格納用領域にはセクタ管
理テーブル上の必要なエントリが格納されているので、
セクタ管理テーブルの読み出し不要と判定する。セクタ
管理テーブルがデータバッファ１３に読み出されていな
ければ、セクタ管理テーブルの読み出しを実行する（ス
テップＳ１０６）。既に目的のセクタ管理テーブルの要
求のあったセクタ数分のエントリがデータバッファ１３
に存在すれば、ステップＳ１０７に進む。

【００４２】ステップＳ１０６において、マイクロコン
ピュータ１６は、フラッシュインタフェース部１５に目
的のセクタ管理テーブルの要求のあったセクタ数分のエ
ントリの読み出しを要求し、フラッシュインタフェース
部１５及びデータ転送制御部１２を介して読み出したエ
ントリをデータバッファ１３のセクタ管理テーブル格納
用領域に格納する。本実施形態の場合には論理アドレス
の第９ビット目と第８ビット目の２ビットがセクタ管理
テーブルの番号（０〜３）を示しているので、このセク
タ管理テーブル番号からフラッシュメモリ１７または１
８のチップ選択信号と目的のセクタ管理テーブルの物理
アドレス（５１０または５１１）に変換する。セクタ管
理テーブルの目的とする先頭エントリのバイトアドレス
は、論理アドレスを基にしてアドレス計算によって得ら
れる。

【００４３】このようにマイクロコンピュータ１６は、
特定のセクタ管理テーブルのうち要求されたセクタ数分
のエントリを読み出せばよいので、データバッファ１３
のセクタ管理テーブル格納用領域は、ホストコンピュー
タ２が読み出し／書き込みするセクタ数×エントリサイ
ズ（ここでは２バイト）の記憶容量で足りる。ただしフ
ラッシュメモリ１７，１８にセクタ管理テーブルのエン
トリを書き込むか消去するときにはセクタ単位となるの
で、書き込み／消去を考慮してデータバッファ１３のセ
クタ管理テーブル格納用領域を１セクタ分用意するか、
または書き込み／消去の場合にはユーザデータ格納用領
域を利用する。

【００４４】ステップＳ１０７では、データ転送制御部
１２を介してデータバッファ１３のセクタ管理テーブル
の当該データセクタに対応する不良フラグを読み込みチ
ェックする。不良フラグが”０”のとき、つまり正常で
あるとき、論理アドレスを論理アドレスから一意に決ま
るフラッシュメモリの物理アドレスに変換する（ステッ
プＳ１１０）。すなわち本実施形態では論理アドレスの
最下位ビットがフラッシュメモリ１７，１８のチップ選
択番号を示し、論理アドレスの最下位を除く上位ビット
列がフラッシュメモリ１７または１８内セクタの物理ア
ドレスを示している。不良フラグが”１”のとき、つま
り不良セクタの場合には、データバッファ１３のセクタ
管理テーブルの当該データセクタに対応する代替先オフ
セットを読み出し（ステップＳ１０８）、代替先の物理
アドレスに変換する（ステップＳ１０９）。代替先の物
理アドレスは、選択されたフラッシュメモリ１７又は１
８の５００＋代替先オフセットである。代替先オフセッ
トの代わりに物理アドレスが設定されていれば、その物
理アドレスそのものである。

【００４５】フラッシュメモリの物理アドレスへの変換
が終わった後（ステップＳ１０９またはステップＳ１１
０）、ホストコンピュータ２が発行したコマンドに従っ
てセクタデータの読み出しまたは書き込み処理を実行す
る（ステップＳ１１１）。すなわちセクタデータの読み
出しの場合には、マイクロコンピュータ１６はフラッシ
ュインタフェース部１５に物理アドレスを伴う読み出し
要求を送る。フラッシュメモリ１７又は１８から読み出
されたセクタデータは、フラッシュインタフェース部１
５及びデータ転送制御部１２を介して一旦データバッフ
ァ１３のユーザデータ格納用領域に格納された後に、ホ
ストインタフェース部１１からの要求に応じてデータバ
ッファ１３から読み出され、データ転送制御部１２、ホ
ストインタフェース部１１を介してホストコンピュータ
２へ送られる。セクタデータの書き込みの場合には、ホ
ストコンピュータ２から送られ一旦データバッファ１３
のユーザデータ格納用領域に格納されたセクタデータが
マイクロコンピュータ１６の指令によって読み出され、
データ転送制御部１２及びフラッシュインタフェース部
１５を介してフラッシュメモリ１７又は１８に書き込ま
れる。

【００４６】ステップＳ１１１の後、要求されたセクタ
数のセクタデータの読み出しまたは書き込みを終了した
かをチェックする（ステップＳ１１２）。読み出すまた
は書き込むセクタデータが残っている（終了していな
い）場合には、ステップＳ１０５から上記処理を繰り返
す。要求されたセクタ数のセクタデータの読み出しまた
は書き込みが終了した場合にはコマンド処理を終了す
る。

【００４７】図７は、フラッシュメモリカード１に内蔵
されているフラッシュメモリ１７の物理アドレス”５１
１”が不良セクタである場合を示している。フラッシュ
メモリ１７の物理アドレス”５１１”はセクタ管理テー
ブルの領域であり、このセクタが不良のときにはセクタ
管理テーブルで代替先の物理アドレスを変換することが
できない。そこでフラッシュメモリ１７の代替領域の最
後の物理アドレス（図７では、物理アドレス”５０
８”）から、セクタ管理テーブルの代替先セクタとして
割り当てることにする。フラッシュメモリ１７，１８の
各セクタは図示しない管理フラグを備えており、正常セ
クタのとき管理フラグを０、不良セクタのとき管理フラ
グを１に設定する。マイクロコンピュータ１６は、セク
タ管理テーブル０にアクセスするとき、物理アドレス”
５１１”の管理フラグが不良を示していれば物理アドレ
ス”５１１”の代わりに物理アドレス”５０８”に変換
し、同テーブルにアクセスする。

【００４８】また図８は、フラッシュメモリカード１に
内蔵されているフラッシュメモリ１７の物理アドレス”
５０９”および物理アドレス”５１１”が不良セクタで
ある場合を示している。フラッシュメモリ１７の物理ア
ドレス”５０９”はカード管理データであり、物理アド
レス”５１１”はセクタ管理テーブルの領域である。こ
の場合には、まずカード管理データに対する代替先セク
タをフラッシュメモリ１７の代替領域の最後の物理アド
レス（図７では、物理アドレス”５０８”）から割り当
てる。次いでセクタ管理テーブルの代替先セクタとして
割り当てることにする。この場合にはマイクロコンピュ
ータ１６は、セクタ管理テーブル０を物理アドレス”５
１１”の代わりに物理アドレス”５０７”に変換する。

【００４９】以上図７および図８により、本発明のセク
タ管理テーブルを用いたセクタデータの読み出しおよび
書き込み手法は、不良セクタの位置に係わらず、すべて
のフラッシュメモリ１７，１８に対して有効に動作可能
である。

【００５０】図９に本発明の他の実施例である外部記憶
装置の構成をコンピュータの外部記憶装置への適用を例
にとり示す。

【００５１】図９において、３はフラッシュメモリを用
いた外部記憶装置であるフラッシュメモリカード、２は
ホストコンピュータ、２１はＰＣＭＣＩＡバス、１１は
ホストインタフェース部、１２はデータ転送制御部、１
３はデータバッファ、１５はフラッシュインタフェース
部、１６はマイコン、１７はフラッシュメモリ、１８は
フラッシュメモリ、そして１９はＥＣＣ（Error Correc
tion Code）回路である。図１の同一番号の構成要素は
同一の機能を有する。

【００５２】ここで図９におけるＥＣＣ１９は、フラッ
シュメモリ１７およびフラッシュメモリ１８に格納する
セクタデータに対するエラー検出のための冗長バイトを
生成し、またこの冗長バイトとセクタデータからエラー
の検出を行う。またセクタ管理テーブル領域に格納する
不良フラグと代替先アドレスに対する冗長バイトを生成
し、不良フラグと代替先アドレスについてエラー検出も
行う。

【００５３】図１０は、図９のフラッシュメモリカード
３におけるフラッシュメモリ１７およびフラッシュメモ
リ１８に格納されているセクタ管理テーブル０、セクタ
管理テーブル１、セクタ管理テーブル２及びセクタ管理
テーブル３の内容を示している。図１０のセクタ管理テ
ーブルは、図５のセクタ管理テーブルと同様にホストコ
ンピュータ２が論理アドレスに対応する不良フラグと代
替先オフセットで構成される。さらに図１０のセクタ管
理テーブルは、不良フラグと代替オフセットに対するエ
ラー検出を行うために冗長データ（ＥＣＣ）を付加して
いる。ＥＣＣと不良フラグを合わせたサイズが１バイト
である。冗長データは、データバッファ１３中のデータ
をフラッシュメモリ１７またはフラッシュメモリ１８に
書き込む時にＥＣＣ回路１９で生成されデータに付加さ
れる。またフラッシュメモリ１７またはフラッシュメモ
リ１８からデータをデータバッファ１３に読み出す時に
は、ＥＣＣ回路１９でエラー検出が行われる。ＥＣＣエ
ラーが検出されたとき、マイクロコンピュータ１６に報
告され、マイクロコンピュータ１６がエラーの検出され
たセクタを不良セクタに設定し代替セクタを割り当て
る。

【００５４】図１０のフラッシュメモリカード３では、
セクタ管理テーブルを構成する不良フラグと代替先オフ
セットに対して、エラー検出のための冗長データ（ＥＣ
Ｃ）を付加することによって、セクタ管理テーブルの信
頼性向上を図っている。

【００５５】

【発明の効果】以上説明したように本発明によれば、不
揮発性半導体メモリ上のセクタ管理テーブルのエントリ
を連続する論理アドレス順に配列したので、外部と不揮
発性半導体メモリとの間で連続して読み出し又は書き込
みされるセクタ数分のエントリを一度に揮発性半導体メ
モリに読み込めばよく、各セクタごとに読み込む必要が
ない。従って不揮発性半導体メモリからセクタ管理テー
ブルを読み出す時間を短縮することができる。また揮発
性半導体メモリ上のセクタ管理テーブルの格納領域は、
外部との間で連続して読み出し又は書き込みされる最大
セクタ数に対応するエントリ分の容量でよく、揮発性半
導体メモリの容量の増大を抑止することができ、低コス
トの記憶装置を実現できる。

【図面の簡単な説明】

【図１】実施形態のフラッシュメモリカードのブロック
図である。

【図２】実施形態のフラッシュメモリカードに内蔵され
るフラッシュメモリ内部の構成図である。

【図３】実施形態のフラッシュメモリ内部に書き込まれ
ているセクタ管理テーブルの構成図である。

【図４】フラッシュメモリ１７およびフラッシュメモリ
１８内部の一構成例を示す図である。

【図５】セクタ管理テーブルの一構成例を示す図であ
る。

【図６】実施形態のマイクロコンピュータ１６の処理・
制御の手順を示す図である。

【図７】フラッシュメモリ１７およびフラッシュメモリ
１８内部の他の構成例を示す図である。

【図８】フラッシュメモリ１７およびフラッシュメモリ
１８内部の他の構成例を示す図である。

【図９】本発明の他の実施形態であるフラッシュメモリ
カードのブロック図である。

【図１０】セクタ管理テーブルの他の構成例を示す図で
ある。

【符号の説明】

１，１３…フラッシュメモリカード、２…ホストコンピ
ュータ、１１…ホストインタフェース部、１２…データ
転送制御部、１３…データバッファ、１５…フラッシュ
インタフェース部、１６…マイクロコンピュータ、１７
…フラッシュメモリ、１８…フラッシュメモリ、１９…
ＥＣＣ回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者 片山 国弘 神奈川県川崎市麻生区王禅寺1099番地 株 式会社日立製作所システム開発研究所内 Ｆターム(参考） 5B018 GA02 GA06 GA10 HA14 HA21 HA24 KA14 KA17 KA18 MA24 NA06 PA01 QA16 RA11 5B025 AD04 AD05 AD13 AE05

Claims (5)

【特許請求の範囲】
1. 【請求項１】セクタデータとセクタ管理テーブルとを格
   納する少なくとも１つの不揮発性半導体メモリと、外部
   とのインタフェース制御手段と、該不揮発性半導体メモ
   リに対するデータ読み書きを制御する手段と、外部と該
   不揮発性半導体メモリとの間で読み出しおよび書き込み
   されるセクタデータと該セクタ管理テーブルとを一時的
   に格納する揮発性半導体メモリとを有する記憶装置であ
   って、 該セクタ管理テーブルは、外部から送られるセクタの論
   理アドレスを該不揮発性半導体メモリの物理アドレスに
   変換するときに該物理アドレスに対応するセクタが不良
   セクタであるか否かのフラグと、不良セクタである場合
   の代替先アドレスとを格納し、さらに該フラグと対応す
   る代替先アドレスとの組は連続する論理アドレスの順に
   配列されていることを特徴とする記憶装置。
2. 【請求項２】請求項１に記載の記憶装置において、該不
   揮発性半導体メモリは、外部との間で連続して読み出し
   又は書き込みされるセクタ数分の該フラグと代替先アド
   レスとの組を格納することを特徴とする記憶装置。
3. 【請求項３】請求項１に記載の記憶装置において、該不
   揮発性半導体メモリの該セクタ管理テーブルの格納領域
   は、外部との間で連続して読み出し又は書き込みされる
   最大セクタ数に対応する該フラグと代替先アドレスとの
   組を格納することを特徴とする記憶装置。
4. 【請求項４】請求項１に記載の記憶装置において、該記
   憶装置は、さらに該不揮発性半導体メモリに格納したセ
   クタデータおよびセクタ管理テーブルのエラー検出を行
   うＥＣＣ回路を有し、該セクタ管理テーブルは、該フラ
   グと代替先アドレスとの組ごとにエラー検出用冗長デー
   タを格納することを特徴とする記憶装置。
5. 【請求項５】セクタデータを格納するとともに、不良セ
   クタであるか否かのフラグと不良セクタである場合の代
   替先アドレスとを１つのエントリとして複数エントリを
   格納する少なくとも１つの不揮発性半導体メモリと、外
   部と該不揮発性半導体メモリとの間で読み出しおよび書
   き込みされるセクタデータと該セクタ管理テーブルとを
   一時的に格納する揮発性半導体メモリと、該セクタデー
   タの読み出しおよび書き込みに係わる処理を制御するコ
   ンピュータ手段とを有する記憶装置であって、 該不揮発性半導体メモリ上の該エントリは連続する論理
   アドレスの順に配列されており、該コンピュータ手段は
   該不揮発性半導体メモリと外部との間で連続して読み出
   し又は書き込みされるセクタ数分の該エントリを読み出
   して該揮発性半導体メモリに格納するよう制御すること
   を特徴とする記憶装置。