JP4499982B2 - メモリシステム - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、ダイナミックランダムアクセスメモリ（DRAM）を含むメモリシステムおよびメモリシステムの制御方法に関する。
【０００２】
【従来の技術】
従来、フラッシュメモリ(32M bit容量)とスタティックランダムアクセスメモリ(SRAM(4M bit容量))とがスタックチップでＦＢＧＡ（Fine pitch Ball Grid Array）型パッケージに一体封止された複合型半導体メモリがある。フラッシュメモリとSRAMとは、ＦＢＧＡ型パッケージの入出力電極に対してアドレス入力端子とデータ入出力端子が共通化されている。但し各々の制御端子はそれぞれ独立とされている（例えば、非特許文献１参照。）。
【０００３】
また、フラッシュメモリチップとDRAMチップとがリードフレーム型パッケージに一体封止された複合型半導体メモリもある。この複合型半導体メモリはフラッシュメモリとDRAMとはパッケージの入出力電極に対してアドレス入力端子、データ入出力端子、及び制御端子が共通化されて入出力される（例えば、特許文献１の図１及び図１７、特許文献２参照。）。
【０００４】
また、主記憶装置として扱われるフラッシュメモリとキャッシュメモリとコントローラとCPUから構成されるシステムもある（例えば、特許文献３の図１参照。）。
【０００５】
また、フラッシュメモリとＤＲＡＭと転送制御回路からなる半導体メモリもある（例えば、特許文献４の図２参照。）。
【０００６】
また、フラッシュメモリとSRAMとが同一半導体チップ上に集積されたメモリもある（例えば、特許文献５の図１参照。）。
【０００７】
また、フラッシュメモリとSRAMとが集積されているフラッシュＩ／Ｏカードもある（例えば、特許文献６の図１参照。）。
【０００８】
また、フラッシュメモリとキャッシュメモリとコントローラとCPUから構成されるシステムもある（例えば、特許文献７の図１参照。）。
【０００９】
【非特許文献１】
“複合メモリ（スタックドCSP）フラッシュメモリ＋RAM データシート”、形名LRS1380、［online］、平成１３年１２月１０日、シャープ株式会社、［平成１４年８月２１日検索］、インターネット＜URL:http://www.sharp.co.jp/products/device/flash/cmlist.html＞
【特許文献１】
特開平０５−２９９６１６号公報
【特許文献２】
欧州特許出願公開第０５６６３０６号明細書
【特許文献３】
特開平０７−１４６８２０号公報
【特許文献４】
特開２００１−５７２３号公報
【特許文献５】
特開２００１−３５７６８４号公報
【特許文献６】
特開平０８−１３７７３６号公報
【特許文献７】
特開２００１−５１０６１２号公報
【００１０】
【発明が解決しようとする課題】
本願発明者等は、本願に先立って携帯電話及びそれに使用されるフラッシュメモリとSRAMとが１パッケージに実装されたメモリモジュールについて検討を行った。
【００１１】
携帯電話が取り扱うアプリケーション、データ、ワークエリアは携帯電話に付加される機能（音楽やゲーム等配信等）が増えるにつれて大きくなり、より大きな記憶容量のフラッシュメモリやSRAMが必要と予想される。さらに最近の携帯電話は高機能化が目覚しく、大容量メモリのニーズが高まっている。
【００１２】
現在、携帯電話に用いられているフラッシュメモリは、NOR構成と呼ばれるメモリアレイ方式を用いたNOR型フラッシュメモリである。NOR型は、メモリセルアレイの寄生抵抗を小さく抑えたアレイ構成であり、並列接続したメモリセル２個につき１個の割合でメタルビット線コンタクトを設けることで低抵抗化を図っている。このため、読み出し時間は約８０ｎｓとSRAMの読み出し時間とほぼ同等にすることができる。しかし、その反面、セル２個につき１個のコンタクトを設ける必要があるため、コンタクト部のチップ面積に占める割合が高く、１ビットのメモリセル当たりの面積が大きくなり、大容量化には対応仕切れないという課題がある。
【００１３】
また、代表的な大容量フラッシュメモリには、メモリアレイにAND構成を用いているAND型フラッシュメモリとNAND構成を用いているNAND型フラッシュメモリがある。これらのフラッシュメモリは、１６〜１２８個のセルに対し１個のビット線コンタクトを設けるため、高密度のメモリアレイを実現できる。したがって、１ビットのメモリセル当たりの面積をNOR型フラッシュメモリより小さくでき、大容量化に対応できる。しかし、その反面、最初のデータを出力するまでの読み出し時間が、約２５μｓから５０μｓと遅く、SRAMとの整合性が取れないことが判明した。
【００１４】
そこで本発明の目的の一つは、記憶容量が大きくかつ高速読み出し、書き込みが可能なROMとRAMを含むメモリシステムを提供することである。
【００１５】
【課題を解決するための手段】
本発明の代表的な手段を示せば以下の通りである。フラッシュメモリと、転送データバッファ（TDBUF）と、複数のメモリバンクから構成され、クロックに同期したコマンドにより読出し／書込みを行う２つのDRAMを一つの封止体に実装し、封止体に半導体チップとの配線を行うための電極と、封止体と封止体外部との接続を行うための電極を設ける。
【００１６】
この際に、半導体装置外からのフラッシュメモリ内のデータの読み出し要求に対する読み出し時間を高速化するため、DRAMとフラッシュメモリにメモリコントローラを接続し、メモリコントローラによりフラッシュメモリからDRAMへ、あるいはDRAMからフラッシュメモリへのデータ転送を行う。電源投入後及び転送命令が生じた際には、DRAMにフラッシュメモリのデータの少なくとも一部をメモリコントローラにより転送する制御を行うとよい。
【００１７】
また、前記半導体装置内部でフラッシュメモリとDRAM間のデータ転送を行っている間でも、前記半導体装置外よりDRAMへ読出し及び書きこみのアクセスを受付け、高速にデータの読出し及び書きこみが行われるように制御しても良い。前記半導体装置内部でフラッシュメモリとDRAM間のデータ転送はバックグランドで行えるようにすると良い。
【００１８】
さらに、前記メモリコントローラは、電源投入後のフラッシュメモリからDRAMへのデータ転送の際にDRAMのリフレッシュ制御もおこなう。フラッシュメモリからDRAMへのデータ転送の際には、DRAMに対してオートリフレッシュを行い、データ転送が終了したら、セルフリフレッシュ状態にし、その後、半導体装置外からのセルフリフレッシュ解除命令でセルフリフレッシュ状態を解除するように制御すると良い。
【００１９】
【発明の実施の形態】
以下、本発明の実施の形態例につき添付図面を参照しながら詳細に説明する。
実施の形態例において各ブロックを構成する回路素子は、特に制限されないが、公知のCMOS（相補型ＭＯＳトランジスタ）等の集積回路技術によって、単結晶シリコンのような１個の半導体基板上に形成される。
【００２０】
＜実施の形態例１＞
図１は本発明に係るメモリシステムを適用した一例であるメモリモジュールの第１の実施の形態例を示したものである。本メモリモジュールは、４つのチップによって構成されている。以下に、夫々のチップについて説明する。
【００２１】
まず、CHIP1(フラッシュメモリ：以下、FLASHと表記する)は不揮発性メモリである。不揮発性メモリにはROM(リードオンリーメモリ)、EEPROM(エレクトリカリイレーサブルアンドプログラマブルROM)、フラッシュメモリ等を用いることができる。本実施の形態例では、フラッシュメモリを例に説明する。CHIP2(CTL_LOGIC)には、CHIP1、CHIP3、及びCHIP４の制御を行う制御回路が含まれている。CHIP3およびCHIP4は、ダイナミックランダムアクセスメモリ(DRAM)である。DRAMは内部構成やインターフェースの違いから、EDO（Extended Data Out）、SDRAM（Synchronous DRAM）、DDR（Double Data Rate）等様々な種類がある。本メモリモジュールにはいずれのDRAMでも用いることができるが、本実施の形態例ではSDRAMを例に説明する。
【００２２】
このメモリモジュールには、アドレス(A0〜A15)とクロック信号(CLK)とコマンド信号(CKE, /CS, /RAS, /CAS, /WE)が入力される。電源はS-VCC, S-VSS, L-VCC,L-VSS,F-VCC, F-VSS, D-VCC, D-VSSを通して供給され、データの入出力にはIO0〜IO31が用いられる。いわゆるSDRAMインターフェースによって、このメモリモジュールは動作する。
【００２３】
CHIP2は、CHIP1，CHIP3およびCHIP4の動作に必要となる信号を供給する。CHIP2は、CHIP1に対して、アドレスおよびFLASH用データ(F-IO0〜F-IO7)、コマンド(F-CE, F-/CLE, F-/ALE, F-/WE,F-/RE,F-WP, F-R/B)を供給する。さらに、CHIP2は、CHIP3及びCHIP4に対してクロック(D-CLK)、アドレス(D-A0〜D-A14)、コマンド(D-CKE, D-/CS, D-/RAS, D-/CAS, D-/WE, D1-DQMU/DQML、D2-DQMU/DQML)、DRAM用データ(D1-DQ0〜D1-DQ15、D2-DQ0〜D2-DQ15)を供給する。
【００２４】
ここで各コマンド信号について簡単に説明する。CHIP2に入力されるCLKはクロック信号、CKEはクロックイネーブル信号、/CSはチップセレクト信号、/RASはロウアドレスストローブ信号、/CASはカラムアドレスストローブ信号、/WEはライトイネーブル信号、DQMB0、DQMB1、DQMB2、DQMB3は入出力マスク信号である。
【００２５】
CHIP3及びCHIP4に入力されるD-CLKはクロック信号、D-CKEはクロックイネーブル信号、D-/CSはチップセレクト信号、D-/RASはロウアドレスストローブ信号、D-/CASはカラムアドレスストローブ信号、D-/WEはライトイネーブル信号、D1-DQMU/DQML、D2-DQMU/DQMLは入出力マスク信号である。
【００２６】
CHIP1に入力されるF-/CEはチップイネーブル信号、F-/CLEはコマンドラッチイネーブル信号、F‐ALEはアドレスラッチイネーブル信号、F-/WEはライトイネーブル信号、F-/REはリードイネーブル信号、F-WPはライトプロテクト信号、F-R/Bはレディ/ビジィ信号、F-IO0〜F-IO7は入出力信号でありアドレスの入力や、データの入出力に使用する。
【００２７】
CHIP2の制御回路（CTL_LOGIC）は、外部から入力されたアドレスの値によって、CHIP2の制御回路（CTL_LOGIC）に設けられたコントロールレジスタか、CHIP3およびCHIP4のDRAMか、CHIP1のFLASHかを選択する。
制御回路(CTL_LOGIC)に設けられたコントロールレジスタに値を設定しておくことによって、外部からのアクセスがコントロールレジスタへのアクセスか、DRAMへのアクセスか、FLASHへのアクセスかを区別することができる。いずれのアクセスもSDRAMインターフェース方式によって行われる。
【００２８】
FLASHは、特に限定しないが、初期プログラム領域、メインデータ領域、代替領域に分かれている。初期プログラム領域内の一部には、初期プログラム領域の範囲を示す初期プログラム領域指定データが格納されている。
【００２９】
この初期プログラム領域指定データは、本メモリモジュール外部からアドレス(A0〜A15)とコマンド信号(CKE, /CS, /RAS, /CAS, /WE)を通して、書きかえることができる。
【００３０】
DRAMは、特に制限はないが、ワーク領域とFLASHデータコピー領域とに分かれており、ワーク用はプログラム実行時のワークメモリとして、FLASHデータコピー領域はFLASHからのデータをコピーするためのメモリとして利用される。
【００３１】
FLASHのアドレスとDRAMのFLASHデータコピー領域のアドレスとの対応付けは、制御回路CHIP2に設けられたメモリマネージメント回路によって決めることができる。例えば、一般的にSDRAMは４つのメモリバンク（バンク０〜３）から構成されており、特に限定はしないが、メモリマネージメント回路でDRAMのFLASHデータコピー領域をバンク３及びバンク２に割り当て、ワーク領域はバンク１及びバンク０に割り当てることも可能である。
【００３２】
電源投入時の動作シーケンスを説明する。本メモリモジュールへ電源投入を行うと、制御回路CHIP2は、DRAMの初期化を行ない、次にFLASHの初期プログラム領域指定データを読み出す。そして、このFLASHの初期プログラム領域指定データに示されている範囲のFALSHのデータを、DRAMのFLASHデータコピー領域へ転送する。
【００３３】
このように、電源投入時に必要最小限のデータをFLASHからDRAMへ自動転送することにより、携帯機器が立ちあがった時点ですぐに本メモリモジュールへアクセスすることができるため高性能化が図れる。
さらに、初期プログラム領域指定データを書きかえて、電源投入時のデータ転送サイズを変えることができるため、携帯機器の要求に応じて柔軟に対応でき、高機能化が図れる。
【００３４】
電源投入時の動作シーケンスが終了した後のFLASH−DRAM間のデータ転送は、制御回路CHIP2内のコントロールレジスタにアクセスし、ロード命令やストア命令コードを書きこむことで、FLASHのデータをDRAMのFLASHデータコピー領域にコピー（ロード）したり、DRAMのFLASHデータコピー領域のデータをFLASHに書き戻したり（ストア）できる。
【００３５】
アドレス信号(A0〜A15)からコントロールレジスタにアクセスするためのアドレスと、コマンド信号（CKE, /CS, /RAS, /CAS, /WE）からライト命令、入出力データ信号(D-IO0〜D-IO15)から、ロード命令コード、ロード開始アドレス、ロード終了アドレスが入力されると、コントロールレジスタにはロード命令コードとロード開始アドレスと転送データサイズが書きこまれる。その後、FLASHのロード開始アドレスから転送データサイズ分のデータが読み出され、DRAMのFLASHデータコピー領域へ転送される。これによって、FLASHのデータはDRAMへ保持されることになる。
【００３６】
ロード命令によるFLASH−DRAM間のデータ転送と同様にコマンド信号（CKE,/CS,/RAS,/CAS,/WE）およびアドレス信号(A0〜A15)からコントロールレジスタにストア命令コードとストア開始アドレスと転送データサイズが書きこまれると、DRAMのストア開始アドレスから転送データサイズ分のデータが、FLASHへ書きこまれる。
【００３７】
FLASHは、書き換えを繰り返すことによって、信頼性が低下し、書き込み時に書いたデータが、読み出し時には異なるデータとなったり、書き換え時にデータが書き込まれなかったりすることが稀にある。
【００３８】
制御回路Chip2はFLASHからデータを読み出す時、読出しデータのエラーを検出し、訂正後、DRAMへ転送する。FLASHへのデータの書き込み時には、制御回路CHIP2は正しく書き込まれたかをチェックし、正しく書き込まれなかった場合は、現在のアドレスとは異なるアドレスに書きこみを行う。いわゆる、代替え処理を行う。不良アドレスと、不良アドレスに対して、どのアドレスに代替え処理を行ったというアドレス管理も行う。
【００３９】
DRAMのFLASHデータコピー領域へアクセスする場合は、アドレス信号(A0〜A15)から、FLASHのデータコピー領域を選択するアドレスと、コマンド信号（CKE, /CS, /RAS, /CAS, /WE）から、読み出し命令や書き込み命令を入力すると、これらの命令やアドレスを解読し、DRAMのFLASHデータコピー領域へアクセスし、データの読み出しや書きこみを行う。
これによって、DRAMに保持されているFLASH領域のデータの読み出し及び書きこみ時間は、DRAMと同等となる。
【００４０】
DRAMのワーク領域へアクセスする場合は、アドレス信号(A0〜A15)から、ワーク領域を選択するアドレスと、コマンド信号（CKE, /CS, /RAS, /CAS, /WE）から、読み出し命令や書き込み命令を入力すると、これらの命令やアドレスを解読し、DRAMのワーク領域へアクセスし、データの読み出しや書きこみを行う。
【００４１】
一般的にSDRAMは、バンク０〜バンク３の４つのメモリバンクから構成されており、あるバンクへのアクセス後、他のバンクへアクセスが行えるまでの最小時間間隔Tint-minが定められている。
【００４２】
メモリマネージメント回路で、DRAMのFLASHデータコピー領域をバンク３及びバンク２に割り当て、ワーク領域はバンク１及びバンク０に割り当てたとし、本メモリモジュールでロード命令やストア命令によるDRAMのバンク３アクセスが生じている時、本メモリモジュール外部から、アドレス信号(A0〜A15)及びコマンド信号（CKE, /CS, /RAS, /CAS, /WE）を通してDRAMのバンク０へアクセスが生じた場合、制御回路CHIP2は、前記最小時間間隔Tint-minを利用してロード命令やストア命令によるDRAMへのアクセスを一時、停止し、アドレス信号(A0〜A15)及びコマンド信号（CKE, /CS, /RAS, /CAS, /WE）からのアクセスを行い、このアクセスが終了したら、ロード命令やストア命令によるアクセスを再開する。
【００４３】
リードアクセスの場合には、DRAMからの読み出しデータはDRAM用データI/O(D1-DQ0〜D1-DQ15)を通り、データ入出力線(I/O0〜I/O31)へ出力される。ライトアクセスの場合は、書込みデータはメモリモジュールのデータ入出力線(I/O0〜I/O31)から入力され、その後DRAM用データI/O(D1-DQ0〜D1-DQ15,D2-DQ0〜D2-DQ15)を通してDRAMへ入力される。
【００４４】
図２は、制御回路CHIP2(CTL_LOGIC)の構成図である。CHIP2(CTL_LOGIC)は、外部からSDRAMインターフェースで動作し、CHIP3(DRAM1)とCHIP1（FLASH）を制御する制御回路である。以下で各回路ブロックの動作を説明する。
【００４５】
DRAM制御回路SDCONは、メモリマネージメント回路MU、コマンド発生回路CGEN、アドレス発生回路AGEN、アクセス調停回路FAR、初期化回路INT、カウンター回路CT、リフレッシュ制御回路REFから構成される。初期化回路INTは、DRAMへの電源供給開始時にDRAMの初期化を行う。
【００４６】
メモリマネージメント回路MUは、外部より入力されたアドレスを変換し、コントロールレジスタやDRAMのFLASHデータコピー領域、DRAMのワーク領域及びFLASHを選択する。アクセス調停回路FARは、FLASH‐DRAM間のアクセスを調停する。
【００４７】
カウンター回路CTは、アドレス信号(A0〜A15)やコマンド信号COM（CKE, /CS, /RAS, /CAS, /WE）によって設定されたバースト長にしたがってアドレス信号（A0〜A15）を１つずつインクリメントする。コマンド発生回路CGENは、DRAMに対してデータの読出しや書きこみ等の命令を発行する。アドレス発生回路AGENは、DRAMに対してアドレスを発行する。
【００４８】
IOデータコントロール回路IOCONは、DRAMのデータの読み出し及び書き込みのタイミングを制御する。バッファ回路BUFは、クロックCLKから、DRAM制御回路SDCON、IOデータコントロール回路IOCONへ内部制御用のクロック及びDRAM用クロックD-CLKを生成する。
【００４９】
アクセス要求回路REQは、FLASHに格納されている、電源投入時にFLASHからDRAMへ自動転送する初期プログラムの範囲を示す初期プログラム領域指定データを読み出すための初期アドレスAdautoを保持しており、電源投入時、前記初期アドレスADautoにより、FLASHから初期プログラム領域指定データを読出し、この初期プログラム領域指定データに示されている範囲のデータをFLASHからDRAMへ転送するために、転送要求をフラッシュ制御回路FCON及びDRAM制御回路SDCONに発行する。さらに、ロード命令やストア命令によるDRAM−FLASH間のデータ転送時の転送要求を発行する。
【００５０】
FLASHは、特に限定しないが、初期プログラム領域、メインデータ領域、代替領域に分かれている。初期プログラム領域内の一部には、初期プログラム領域の範囲を示す初期プログラム領域指定データが格納されている。この初期プログラム領域指定データは、本メモリモジュール外部からアドレス(A0〜A15)とコマンド信号(CKE, /CS, /RAS, /CAS, /WE)を通して、書きかえることができる。
【００５１】
DRAMは、定期的にリフレッシュ動作を行わないとメモリセルに保持されていつかデータが失われるという特性を持つ。このため、リフレッシュ制御回路REFは、電源投入直後の初期データをFLASHからDRAMへ転送する間、DRAMに対してオート・リフレッシュ動作を行う。さらに、初期データの転送が完了した時、DRAMに対してセルフリフレッシュ動作を行いDRAMのデータを保持する。セルフリフレッシュ状態では、通常のオート・リフレッシュ動作より低電力でデータを保持することができる。リフレッシュ制御回路によるセルフリフレッシュ状態は、アドレス信号(A0〜A15)やコマンド信号COM(CKE, /CS, /RAS, /CAS, /WE)から、セルフリフレッシュ解除命令が入力されると、解除され、それと同時に、リフレッシュの制御がリフレッシュ制御回路REFから、アドレス信号(A0〜A15)やコマンド信号(CKE, /CS, /RAS, /CAS, /WE)からの制御に移る。
【００５２】
コントロールレジスタREGには、特に制限はないが、ロード命令、ストア命令、サイクル時間変更命令、電源遮断命令、電源投入命令などの命令コードや、転送開始アドレス、転送データサイズ等が書き込まれ保持される。
転送データバッファTDBUFは、DRAM−FLASH間データ転送時のデータを一時的に保存する。
【００５３】
フラッシュ制御回路FCONは、フラッシュ制御信号生成回路FGENとクロック発生回路CKGENとエラー訂正回路ECCと代替処理回路REPから構成される。
クロック発生回路CKGENは、電源供給後、RESET信号が解除されるとフラッシュ制御信号生成回路FGEN用のクロックを発生する。
【００５４】
エラー訂正回路ECCは、FLASHから読み出したデータにエラーがあるかどうかをチェックし、エラーがあれば訂正を行う。代替処理回路REPは、FLASHへの書き込みが正しく行われたかをチェックし、正しく行われなかった場合は、FLASHにあらかじめ用意されている代替用の新たなアドレスに対して書き込みを行う。フラッシュ制御信号生成回路FGENは、FLASHに対しデータの読出し、書きこみの制御を行う。
パワー制御回路PCONは、DRAMへの電源供給及び電源の制御を行う。
【００５５】
次に、本メモリモジュールの動作を説明する。
電源L-VCC、L-VSS、S-VCC、S-VSSが投入され、リセット信号RESETによってCHIP2は初期設定される。リセットが解除されると、DRAMへ電源供給が開始され、初期化回路INTはDRAMの初期化を行う。
【００５６】
この後、実行されるFLASHからDRAMへの初期プログラムの自動転送について説明する。
アクセス要求回路REQは、FLASHに格納されている、電源投入時にFLASHからDRAMへ自動転送する初期プログラムの範囲を示す初期プログラム領域指定データを読み出すための初期アドレスAdautoを保持している。
【００５７】
電源投入後、アクセス要求回路REQは、前記初期アドレスADautoのデータを読み出すための要求をフラッシュ制御信号発生回路FGENに対して発行する。フラッシュ制御信号発生回路FGENは、アクセス要求回路REQの指示にしたがって、FLASHに格納されている初期プログラム領域指定データを読み出す。その後、制御回路CHIP2は、この初期プログラム領域指定データに示されている範囲のプログラムをFLASHからDRAMへ転送する。
【００５８】
最初に、フラッシュ制御信号発生回路FGENは、FLASHに対して読み出し動作を行う。FLASHから読み出されたデータに誤りが無ければ、直接、データを転送データバッファTDBUFへ転送し、誤りがあれば、エラー訂正回路ECCで訂正し、転送データバッファTDBUFへ転送する。
【００５９】
その次に、アクセス要求回路REQは、アクセス調停回路FARへDRAMへのデータ転送要求を発行し、転送要求を許可され、アドレス・コマンド発生回路ACGENからライト命令とアドレス信号、IOデータコントロール回路IOCONより初期プログラムがDRAMに対して書き込まれる。
【００６０】
アドレス信号(A0〜A15)やコマンド信号COM(CKE, /CS, /RAS, /CAS, /WE)によってコントロールレジスタREGが選択され、ロード命令がコントロールレジスタREGに書き込まれると、FLASHからDRAMへデータ転送を開始する。最初に、フラッシュ制御信号発生回路FGENは、FLASHに対して読み出し動作を行う。FLASHから読み出されたデータに誤りが無ければ、直接、データを転送データバッファTDBUFへ転送し、誤りがあれば、エラー訂正回路ECCで訂正し、転送データバッファTDBUFへ転送する。
【００６１】
その次に、アクセス要求回路REQは、アクセス調停回路FARへDRAMへのデータ転送要求を発行し、転送要求を許可され、アドレス・コマンド発生回路ACGENからライト命令とアドレス信号、IOデータコントロール回路IOCONよりデータがDRAMに対して入力され、所望のデータがDRAMへ書き込まれる。
【００６２】
なお、図２ではエラー訂正回路ECCと代替処理回路REPは、制御回路CHIP2（CTL_LOGIC）に設けたが、もちろんCHIP1（FLASH）に設けて、FLASH側でエラー訂正を行って、そのデータを制御回路CHIP2（CTL_LOGIC）を介してDRAM側に転送したり、また、DRAM側からFLASH側へ転送するデータをFLASH側で代替処理を行い、書き込む構成としても良い。
【００６３】
アドレス信号(A0〜A15)やコマンド信号COM(CKE, /CS, /RAS, /CAS, /WE)によってコントロールレジスタREGが選択され、ストア命令がコントロールレジスタに書き込まれると、DRAMからFLASHへデータ転送が開始される。最初に、アクセス要求回路REQは、アクセス調停回路FARへDRAMへのデータ転送要求を発行し、転送要求を許可され、アドレス・コマンド発生回路ACGENからリード命令とアドレス信号をDRAMに送りデータを読み出す。
【００６４】
DRAMから読み出されたデータは、IOデータコントロール回路IOCONを通って転送データバッファTDBUFへ転送される。フラッシュ制御信号発生回路FGENは、転送データバッファTDBUFへ転送されたデータを読出し、FLASHに対して書き込みを行う。
【００６５】
アドレス代替処理回路REPは、書き込みが成功したかどうかをチェックし、成功すれば処理を終了する。書き込みが失敗した時には、FLASHにあらかじめ用意されている代替用の新たなアドレスに対して書き込みを行う。代替え処理を行った際は、不良アドレスと、不良アドレスに対して、どのアドレスに代替え処理を行ったかというアドレス情報を保持し管理する。
【００６６】
DRAMのFLASHデータコピー領域やワーク領域へアクセスする場合は、アドレス信号(A0〜A15)からそれぞれの領域を選択するアドレスと、コマンド信号COM（CKE, /CS, /RAS, /CAS, /WE）から読み出し命令や書き込み命令とを入力する。制御回路CHIP2は、これらの命令やアドレスを解読し、DRAMに対して、アドレス信号(D-A0〜D-A14)とコマンド信号D-COM（D-CKE, D-/CS, D-/RAS, D-/CAS, /D-WE）からアドレス及び読出しや書きこみ命令を発行し、データの読み出しや書きこみを行う。
【００６７】
一般的にSDRAMは、バンク０〜バンク３の４つのメモリバンクから構成されており、あるバンクへのアクセス後、他のバンクへアクセスが行えるまでの最小時間間隔Tint-minが定められている。
【００６８】
メモリマネージメント回路でSDRAMのFLASHデータコピー領域をバンク３及びバンク２に割り当て、ワーク領域はバンク１及びバンク０に割り当てたとし、本メモリモジュールでロード命令やストア命令によるDRAMのバンク３アクセスが生じている時、本メモリモジュール外部から、アドレス信号(A0〜A15)及びコマンド信号（CKE, /CS, /RAS, /CAS, /WE）を通してDRAMのバンク０へアクセスが生じた場合、制御回路CHIP2は、前記最小時間間隔Tint-minを利用してロード命令やストア命令によるDRAMへのアクセスを一時、停止させ、その後、アドレス信号(A0〜A15)及びコマンド信号（CKE, /CS, /RAS, /CAS, /WE）からのアクセスを処理するために、アドレス信号(D-A0〜D-A14)とコマンド信号D-COM（D-CKE, D-/CS, D-/RAS, D-/CAS, /D-WE）からDRAMへアドレスや、読出し／書きこみ命令を発行し、データの読み出しや書きこみを行う。このアクセスが終了したら、ロード命令やストア命令によるアクセスを再開する。
【００６９】
このように、メモリモジュール内部でのロード命令やストア命令によるFLASH‐DRAM間のデータ転送中であっても、これらのデータ転送を意識することなく、メモリモジュール外部からDRAMへアクセスでき、携帯機器の高性能化、高機能化に対応できる。
【００７０】
云いかえれば、ロード命令やストア命令によるFLASH‐DRAM間のデータ転送をバックグランドで実行できるため、メモリモジュール外部からのアクセスを意識することなく、必要なデータを必要な時間までに前もってDRAMへ転送したり、FLASHへ転送することができ、携帯機器の高性能化、高機能化に対応することができる。
【００７１】
DRAMの電源を遮断する時は、アドレス信号(A0〜A15)やコマンド信号COM(CKE, /CS, /RAS, /CAS, /WE）から、電源遮断命令をコントロールレジスタREGに書きこむ。その後、パワー制御回路PCONは、DRAMへの電源供給を停止する。
【００７２】
一旦、DRAMの電源供給を停止した後に、再度DRAMを動作させるためには、アドレス信号(A0〜A15)やコマンド信号COM(CKE, /CS, /RAS, /CAS, /WE）から、電源投入命令をコントロールレジスタREGに書きこむ。
その後、パワー制御回路PCONは、DRAMへの電源供給を開始し、初期化回路INTがDRAMを初期化し、アクセス要求回路REQによって初期データの転送要求が発行され、FLASHからDRAMへ初期データの転送が行われる。
【００７３】
図３は、メモリマネージメント回路MUによるメモリマップの一例を示したものである。本実施の形態例では、特に限定されないが、不揮発メモリの記憶領域が128Mb＋4Mb、DRAMの記憶領域が256Mb、コントロールレジスタREGが8kbであるメモリモジュールを例に代表的なメモリマップを説明する。
【００７４】
図３では、アドレス信号A0〜A15を通じて入力したアドレスを元に、メモリマネージメント回路MUがコントロールレジスタREG(8kb)、DRAMのWork領域WK-Area（128Mbit）、DRAMのFLASHデータコピー領域CP-Area（128Mbit）、FLASH(128Mbit＋4Mb)にアドレスを変換したメモリマップを示す。
【００７５】
特に制限はないが、メモリマップのアドレス空間の下部から、コントロールレジスタREG、DRAMのバンク０（BANK0）、バンク１（BANK１）、バンク２（BANK2）、バンク３（BANK3）、がマッピングされている。
【００７６】
DRAMのバンク３（BANK3）及びバンク２（BANK2）はFLASHのデータコピー領域CP−Areaに、バンク１（BANK１）及びバンク０（BANK0）はワーク領域WK-Areaにマッピングされている。データコピー領域CP−Areaは、FLASHのデータが転送され保持される領域である。ワーク領域WK-Areaは、ワークメモリとして利用される領域である。
DRAMのバンク３（BANK3）の中の初期プログラム領域D-IPRには、電源投入後の初期化時に、FLASHの初期プログラム領域F-IPRのプログラムが転送される。
【００７７】
FLASHは、初期プログラム領域F-IPR、メインデータ領域F-MD,代替領域F-REPとに分かれている。また、FLASHの初期プログラム領域F-IPRには、電源投入時にDRAMへ転送される初期プログラムが格納されている。
【００７８】
メインデータ領域F-MDには、プログラムやデータが格納されている。また、FLASHは書き換えを繰り返すことによって、信頼性が低下し、書き込み時に書いたデータが、読み出し時には異なるデータとなったり、書き換え時にデータが書き込まれなかったりすることが稀にある。代替領域F-REPはこのように不良となった初期プログラム領域F-IPRやメインデータ領域F-MDのデータを、新たな領域へ置き換えるために設けられている。代替領域の大きさは、特に限定しないが、FLASHが保証する信頼性が確保できるように決めると良い。
FLASHのページサイズは特に限定しないが、528バイト（Byte）で、そのうち、512Byteはデータ領域、残りの16Byteが冗長領域である。
【００７９】
FLASHのメインデータ領域F-MDおよび代替領域F-REP内のデータは、必要に応じて、アドレス信号(A0〜A15)やコマンド信号COM（CKE, /CS, /RAS, /CAS, /WE）からのロード命令により、バンク３（BANK3）の中の初期プログラム領域D-IPR以外のFLASHデータコピー領域CP-Areaへ転送される。
【００８０】
電源投入時のFLASHからDRAMへのデータ転送について説明する。
FLASHのデータ領域pADautoには、電源投入時に、FLASHからDRAMへ自動転送する初期プログラムの範囲を示す初期プログラム領域指定データLareaが格納されている。
【００８１】
電源投入後、先ず、FLASHのデータpADautoを読み出す。FLASHからデータを読み出す際は、FLASHのデータ領域pADautoにあるデータと冗長領域rADauotにあるECCパリティデータを読み出し、エラー訂正回路ECCによって、エラーが有れば修正される。修正されたデータ領域pADauotのデータだけを読み出す。
【００８２】
次に、データ領域pADautoに格納されている初期プログラム領域指定データLareaに示されている範囲（初期プログラム領域F-IPR）のプログラムをDRAMの初期プログラム領域D-IPRへ転送する。
【００８３】
ロード命令によるFLASHからDRAMへのデータ転送を説明する。
FALSHのp24575のデータをDRAMへ転送するため、アドレス信号(A0〜A15)やコマンド信号(CKE, /CS, /RAS, /CAS, /WE)からコントロールレジスタREGにロード命令と、転送開始のアドレスと転送データサイズ（１ページ分）を書きこむ。そうすると、制御回路CHIP2（CTL_LOGIC）はFLASHの転送元のアドレス24575のデータを読出し、メモリマネージメント回路MUが設定したメモリマップに従い、DRAMのバンク３（BANK3）へ１ページ分（512Byte）のデータp24575を転送する。FLASHからデータを読み出す際は、FLASHのデータ領域p24575にあるデータと冗長領域r24575にあるECCパリティデータを読み出し、エラー訂正回路ECCによって、エラーが有れば修正される。修正されたデータp24575だけをDRAMへ転送する。
【００８４】
ストア命令によるDRAMからFLASHへのデータ転送を説明する。
DRAMのバンク２（BANK2）のデータをFALSHへデータ転送するため、コントロールレジスタREGにストア命令と転送開始のアドレスと転送データサイズ（１ページ分）を書きこむ。そうすると、制御回路CHIP2（CTL_LOGIC）はDRAMのバンク２（BANK2）のデータを読出し、メモリマネージメント回路MUが設定したメモリマップに従い、FLASHの転送先アドレス10240のデータ領域p10240へ１ページ分（512Byte）のデータを転送する。
【００８５】
FLASHへデータを書きこむ際、エラー訂正回路ECCはECCパリティデータを生成する。フラッシュ制御信号発生回路FGENによって、DRAMより読み出されたデータはFLASHのp10240へ、生成されたECCパリティデータは冗長領域r10240へ書きこまれる。アドレス代替処理回路REPは、書き込みが成功したかどうかをチェックし、成功すれば処理を終了する。書き込みが失敗した時には、FLASHの代替領域F-REP内のアドレスを選択し、例えば、DRAMより読み出されたデータはFLASHの代替領域F-REP内の代替データp0へ、生成されたECCパリティデータは代替冗長領域r0へ書きこまれる。
【００８６】
次に、DRAMからのデータの読み出しについて説明する。
アドレス信号(A0〜A15)やコマンド信号COM（CKE, /CS, /RAS, /CAS, /WE）から、DRAMのバンク３（BANK3）内のアドレスとリード命令が入力されると、DRAMのバンク３（BANK3）内のアドレスを選択し、データを読み出すことができる。つまり、FLASHのデータをDRAMと同じ速度で読み出すことができる。他のバンク（バンク２、バンク１、バンク０）についても同様にデータを読み出すことができる。
【００８７】
次に、DRAMへのデータの書きこみについて説明する。
アドレス信号(A0〜A15)やコマンド信号COM（CKE, /CS, /RAS, /CAS, /WE）から、DRAMのバンク２（BANK2）内のアドレスと書き込み命令が入力されると、DRAMのバンク２（BANK2）内のアドレスを選択し、データを書きこむことができる。つまり、FLASHのデータをDRAMと同じ速度で書きこむことができる。他のバンク（バンク２、バンク１、バンク０）についても同様にデータを書きこむことができる。
【００８８】
図４は、制御回路CHIP2の電源投入時の初期シーケンスを示す。
T1の期間（PON）で電源投入を行い、T2の期間（RST）でリセットを行う。リセットが解除された次のT3の期間（DINIT）でDRAMに対して初期化を行い、T4の期間（ALD）でFLSAHからDRAMへ初期プログラムを転送する。初期プログラム転送中は、リフレッシュ制御回路REFがオート・リフレッシュを行う。初期プログラムの転送が終了した後は、DRAMに転送されたデータを保持するためT5の期間（SREN）で、リフレッシュ制御回路REFはDRAMをセルフリフレッシュ状態にする。これ以降のT6の期間（SREF）では、セルフリフレッシュ状態となる。
【００８９】
T7の期間（SREX）でセルフリフレッシュ状態を解除するためアドレス信号（A0〜A15）やコマンド信号COM（CKE, /CS, /RAS, /CAS, /WE）からセルフリフレッシュ解除コマンドがされると、T8の期間（IDLE）以降はDRAMはアイドル状態となりアクセスを受け付けることができる。
【００９０】
図５は、図４に示すT3の期間（DINT）で、汎用のSDRAMに対して行う初期化の一例を示すフローチャートである。
リセット（RST）を行った後、DRAMへ初期化（DINIT）を行う。このDRAMの初期化では、DRAMに対し全バンクプリチャージ（STEP1：ABP）を行い、次に、オートリフレッシュ（STEP2：AREF）、最後にモードレジスタセット（STEP3:MRSET）を行う。モードレジスタセット（STEP3:MRSET）では、バースト長（BL）を１に、キャスレイテンシ（CL）を２に設定する。
DRAMの初期化が終了すると、FLSAHからDRAMへ初期プログラムの転送が開始される（ALD）。
【００９１】
図６は、従来より用いられている汎用SDRAMに、拡張モードレジスタEMREGを追加し、セルフリフレッシュ時のデータ保持領域の変更や最大保証温度の変更、出力バッファのドライブ能力の変更等を可能としたSDRAMに対して、T3の期間（DINT）で行う初期化の一例を示すフローチャートである。
【００９２】
リセット（RST）を行った後、DRAMへ初期化（DINIT）を行う。このDRAMの初期化では、DRAMに対し全バンクプリチャージ（STEP1:ABP）を行い、次に、オートリフレッシュ（STEP2:AREF）を行う。そしてモードレジスタセット（STEP3:MRSET）を行い、最後に拡張モードレジスタセット（STEP4:EMRSET）を行う。モードレジスタセット（STEP3：MRSET）では、バースト長（BL）を１に、キャスレイテンシ（CL）を２に設定する。拡張モードレジスタセット（STEP4:EMRSET）では、セルフリフレッシュ時のDRAMのデータ保持領域を全バンクに（Ret=All banks）、最大保証温度を85℃に(Temp=85℃)、出力バッファのドライブ能力をノーマルに(Drv=Normal)設定する。DRAMの初期化が終了すると、FLSAHからDRAMへ初期プログラムの転送が開始される（ALD）。
【００９３】
図７は、電源投入後の図４のT4の期間（ALD）で行うFLSAHからDRAMへの初期プログラムのデータ転送についての一例を示すフローチャートである。電源投入後、制御回路CHIP2は、FLASHから初期プログラム領域指定データLareaを読み出す（STEP1）。読み出したデータにエラーがあるかをチェック（STEP2）し、エラーがあればエラーを訂正し（STEP3）、エラーがなければ直接、アクセス要求回路REQへ転送する。
【００９４】
アクセス要求回路REQは、初期プログラム領域指定データLareaで示されている範囲である初期プログラム領域F-IPRからデータとECCパリティデータを読み出す（STEP4）。読み出したデータにエラーがあるかをチェック（STEP5）し、エラーがあればエラーを訂正し（STEP6）、エラーがなければ直接、転送データバッファTDBUFへ書きこむ（STEP7）。
【００９５】
転送データバッファTDBUFへ書きこまれたデータをDRAMへ書きこむ際、DRAMに対してリフレッシュ要求が発生しているかをチェックし（STEP8）、リフレッシュ要求があれば、リフレッシュ動作を行い（STEP9）、その後、データをDRAMに書きこむ（STEP10）。リフレッシュ要求がなければ、すぐにデータをDRAMに書きこむ（STEP10）。TDBUFの内のデータがすべてDRAMへ書きこまれたかをチェックし（STEP11）、すべて書きこまれていなければ、STEP７からSTEP10を繰り返す。すべて書きこまれていれば、FLASHの初期プログラム領域F-IPRのデータがすべてDRAMへ書きこまれたかをチェックする（STEP12）。FLASHの初期プログラム領域F-IPRのデータが、すべて書きこまれていなければSTEP4からSTEP11を繰り返す。FLASHの初期プログラム領域F-IPRのデータが、すべて書きこまれていれば、コントロールレジスタREGへ、初期プログラムの転送が終了したことを示す値を書きこむ（STEP13）。
【００９６】
リフレッシュ制御回路REFは、DRAMのデータを保持するために、初期プログラム転送中は、オート・リフレッシュを行い、初期プログラムの転送が終了した後は、DRAMへセルフリフレッシュ・コマンドを発行し、セルフリフレッシュ状態にする（STEP14）。
【００９７】
図８は、リフレッシュの動作を制御回路CHIP2のリフレッシュ制御回路REFで行っているリフレッシュ動作を、アドレス信号（A0〜A15）やコマンド信号COM（CKE, /CS, /RAS, /CAS, /WE）から行うための切り替え動作の一例を示すフローチャートである。
【００９８】
先ず、初期プログラムのデータ転送転送中は、制御回路CHIP2のリフレッシュ制御回路REFがDRAM（CHIP3及びCHIP4）に対してオート・リフレッシュを行い（STEP1）、初期プログラムの転送が終了した後は、DRAM（CHIP3及びCHIP4）へセルフリフレッシュ・コマンドを発行し、セルフリフレッシュ状態にする（STEP2）。その後、アドレス信号（A0〜A15）やコマンド信号COMからセルフリフレッシュ状態を解除する命令が入力する（STEP3）と、DRAM（CHIP1及びCHIP2）はセルフリフレッシュ状態が解除（STEP4）され、その後のリフレッシュ制御はアドレス信号（A0〜A15）やコマンド信号COM（CKE, /CS, /RAS, /CAS, /WE）から行えるようになる（STEP5）。
【００９９】
このように、初期プログラムの転送が終了した後にDRAMをセルフリフレッシュ状態にすることで、アドレス信号（A0〜A15）やコマンド信号COMからセルフリフレッシュ状態を解除する命令が入力されるまで、低電力でDRAMのデータを保持することができ、リフレッシュ制御の切り替えを速やかに正確におこなうことができる。
【０１００】
図９は、ロード命令によって実行されるFLASHからDRAMへのデータ転送を示すフローチャートである。
アドレス信号（A0〜A15）やコマンド信号COMからロード命令とアドレスがCHIP2へ入力すると（STEP1）、FLASHから入力アドレスに対応したデータとECCパリティデータを読み出す（STEP２）。読み出したデータにエラーがあるかをチェック（STEP３）し、エラーがあればエラーを訂正し（STEP４）、転送データバッファTDBUFへ書きこむ（STEP５）。エラーがなければ直接、転送データバッファTDBUFへ書きこむ（STEP５）。
【０１０１】
転送データバッファTDBUFへ書きこまれたデータをDRAMへ書きこむ際、アドレス信号（A0〜A15）やコマンド信号COMからDRAMに対して読出し、書き込み、リフレッシュ等の命令が発生しているかをチェックし（STEP６）、命令があれば、その命令を実行し（STEP７）、その後、DRAMへデータの書きこみを開始する（STEP8）。命令がなければ、すぐにDRAMへデータの書き込みを開始する（STEP8）。
【０１０２】
次に、転送データバッファTDBUFからDRAMへデータをがすべて書きこまれたかをチェックする（STEP9）。データがすべて書きこまれていない場合、つまり、まだ書き込み中の際に、アドレス信号（A0〜A15）やコマンド信号COM（CKE, /CS, /RAS, /CAS, /WE）からDRAMに対して読出し、書き込み、リフレッシュ等の命令が発生したかどうかをチェックし（STEP10）、これら命令が発生した場合は、転送データバッファTDBUFからDRAMへの書き込み動作を一時的に停止し（STEP11）、これら命令を実行する（STEP12）。これら命令が終了したかをチェックし（STEP13）、終了していなければSTEP11とSTEP12を繰り返す。終了していれば、転送データバッファTDBUFからDRAMへの書き込み動作を再開する（STEP8）。転送データバッファTDBUFからDRAMへデータがすべて書きこまれたら、コントロールレジスタREGに、データ転送が終了したことを示す値を書きこむ（STEP14）。
【０１０３】
図１０は、ストア命令によって実行されるDRAMからFLASHへのデータ転送を示すフローチャートである。
アドレス信号（A0〜A15）やコマンド信号COMからストア命令とアドレスが制御回路CHIP2へ入力し（STEP1）、その際に、読出し、書き込み、リフレッシュ等の命令が実行されているかをチェック（STEP2）する。実行されていなければ、ストア命令による、SDRAMからのデータ読出しを開始する（STEP5）。
【０１０４】
実行されていれば、ストア命令の実行を一時、停止し（STEP3）、現在、実行している命令が、完了したかチェックする（STEP4）。完了していなければストア命令の実行を停止しておく（STEP3）。完了していれば、ストア命令によるSDRAMからのデータ読出しを開始する（STEP5）。
【０１０５】
ストア命令によるDRAMからデータを読出している際に、アドレス信号（A0〜A15）やコマンド信号COM（CKE, /CS, /RAS, /CAS, /WE）から読出し、書き込み、リフレッシュ等の命令が発生したかをチェックし（STEP6）、これらの命令が発生した場合、DRAMからのデータの読出し動作を一時的に停止し（STEP7）、前記命令を実行する（STEP8）。前記命令が終了したかをチェックし（STEP9）、終了していればDRAMから読み出したデータを転送データバッファTDBUFへ書き込む（STEP10）。終了していなければSTEP7とSTEP8を繰り返し、終了すれば、DRAMから読み出したデータを転送データバッファTDBUFへ書き込む（STEP10）。
【０１０６】
転送データバッファTDBUFのデータのFLASHへの書き込み（STEP11）の際は、DRAMから読み出され転送データバッファTDBUFへ転送されたデータとエラー訂正回路ECCが生成したECCパリティデータをFLASHへ書きこむ。
【０１０７】
FLASHへの書き込みが成功したかをチェックし（STEP12）、失敗した場合は代替用の他のアドレスを選択し（STEP13）、再度、FLASHへ書き込み（STEP11）を行う。成功した場合は、ストア命令による全データの転送が完了したかをチェックし（STEP11）、完了していなければFLASHへの書き込み（STEP11）を継続し、完了していれば、コントロールレジスタREGへデータ転送が終了したことを示す値を書きこむ（STEP15）。
【０１０８】
一般的にSDRAMは、バンク０〜バンク３の４つのメモリバンクから構成されており、あるバンクへのアクセス後、他のバンクへアクセスが行えるまでの最小時間間隔Tint-minが定められている。
【０１０９】
コマンド信号COM（CKE, /CS, /RAS, /CAS, /WE）やアドレス信号（A0〜A15）から入力されたコマンドやアドレスを、制御回路CHIP2が実際にDRAM（CHIP3及びCHIP4)へ発行する最小時間間隔Tint-cycle[Cycle]は、前記最小時間間隔Tint-minとクロック周期Tによって決めることができる。
【０１１０】
高速動作のためには、最小時間間隔Tint-minとクロック周期Tに応じた最適な前記最小時間間隔Tint-cycleを設定する必要がある。例えば、最小時間間隔Tint-minが20nsで、クロック周期Tが10nsの場合、最適な前記最小時間間隔Tint-cycleは２クロックサイクルとなる。また、最小時間間隔Tint-min30nsでクロック周期Tが10nsの場合、最適な前記最小時間間隔Tint-cycleは３クロックサイクルとなる。
【０１１１】
例えば、本メモリモジュールでロード命令やストア命令によるDRAMのバンク３アクセスが生じている時、本メモリモジュール外部から、アドレス信号（A0〜A15）及びコマンド信号（CKE, /CS, /RAS, /CAS, /WE）を通してDRAMのバンク０へアクセスが生じた場合、制御回路CHIP2は、前記最小時間間隔Tint-cycleを利用してロード命令やストア命令によるDRAMへのアクセスを一時、停止させ、その後、アドレス信号（A0〜A15）及びコマンド信号（CKE, /CS, /RAS, /CAS, /WE）からのアクセスを処理するために、アドレス信号（D-A0〜D-A14）とコマンド信号D-COM（D-CKE, D-/CS, D-/RAS, D-/CAS, /D-WE）からDRAMへアドレスや、読出し／書きこみ命令を発行し、データの読み出しや書きこみを行う。このアクセスが終了したら、ロード命令やストア命令によるアクセスを再開することができる。
【０１１２】
つまり、最小時間間隔Tint-cycleを利用することによって、本メモリモジュール内部でのロード命令やストア命令によるFLASH‐DRAM間のデータ転送中であっても、これらのデータ転送を意識することなく、メモリモジュール外部からDRAMへアクセスでき、携帯機器の高性能化、高機能化に対応できる。
【０１１３】
云いかえれば、ロード命令やストア命令によるFLASH‐DRAM間のデータ転送をバックグランドで実行できるため、メモリモジュール外部からのアクセスを意識することなく、必要なデータを必要な時間までに前もってDRAMへ転送したり、FLASHへ転送することができ、携帯機器の高性能化、高機能化に対応することができる。
【０１１４】
図１１に、前記最小時間間隔Tintが２クロックサイクルに設定された場合のデータの読出し及び書きこみの動作の一例を示す。
DRAMがアイドル状態（STEP1）において、コマンド信号COMやアドレス信号（A0〜A15）からSDRAMインターフェースで、バンクアクテイブ命令とロウアドレスが入力される（STEP2）と制御回路CHIP2は２クロックサイクル後に、コマンド信号D-COMとアドレス信号（D-A0〜D-A14）からDRAM（CHIP3及びCHIP4）へバンクアクテイブ命令とロウアドレスを発行する（STEP5）。
【０１１５】
その後、リード命令（READ）あるいはライト命令（WRITE）とカラムアドレスが入力されると（STEP4）と、制御回路CHIP2は２クロックサイクル後に、コマンド信号D-COMとアドレス信号（D-A0〜D-A14）からDRAM（CHIP3及びCHIP4）へ、リードあるいはライト命令とロウアドレスを発行する（STEP5）。
【０１１６】
最後にプリチャージ命令とバンクアドレスが入力されると（STEP6）、制御回路CHIP2は２クロックサイクル後に、コマンド信号D-COMとアドレス信号（D-A0〜D-A14）からDRAM（CHIP3及びCHIP4）へプリチャージ命令とバンクアドレスを発行する（STEP7）。
【０１１７】
図１２（ａ）に、コマンド信号COM（CKE, /CS, /RAS, /CAS, /WE）やアドレス信号（A0〜A15）から入力されたコマンドやアドレスを、実際にDRAM（CHIP3及びCHIP4）へ発行する際の最小時間間隔Tint-cycleを変更するための手順の一例を示す。
【０１１８】
図１２（ａ）を説明する。DRAMがアイドル状態（STEP1）で、コマンド信号COMやアドレス信号（A0〜A15）からサイクル時間変更命令とアドレスが入力される（STEP2）と、このアドレスによってコントロールレジスタREGが選択され、サイクル時間変更命令がコントロールレジスタに書き込まれる。その後は、サイクル時間変更命令にしたがってコマンド信号COMやアドレス信号（A0〜A15）から入力されたコマンドやアドレスを実際にDRAM（CHIP3及びCHIP4）へ発行するタイミングの変更がなされる（STEP3）。
【０１１９】
図１２（ｂ）に、コマンド信号COMやアドレス信号（A0〜A15）から入力されたコマンドやアドレスを実際にDRAM（CHIP3及びCHIP4）へ発行する最小時間間隔Tint-cycleを、３クロックサイクルに設定した場合のデータの読出し及び書きこみの動作の一例を示す。なお、図１２(ｂ)において、“EXTERNAL”の表記はモジュール外部から、すなわち制御回路CHIP2の入出力端子から入力されることを示している。以下、同様のタイミング図においても同じである。
【０１２０】
先ず、コマンド信号COMからバンクアクティブ命令Aと、アドレス信号A0〜A15からアドレスR4を入力する。次にコマンド信号COMから書き込み命令W、アドレス信号A0〜A15からアドレスC0、入出力信号IO0〜IO15からサイクル時間変更命令CYと、設定サイクル時間cy0が入力される。アドレス信号A0〜A15により、コントロールレジスタREGが選択され、サイクル時間変更命令CYと設定サイクル時間cy0が、このレジスタREGに書きこまれる。
【０１２１】
その後、サイクル時間変更命令CYにしたがってCHIP2はコマンド信号COMやアドレス信号（A0〜A15）から入力されたコマンドやアドレスを実際にDRAM（CHIP3及びCHIP4）へ発行するタイミングの変更を行う。
【０１２２】
その後、設定されたタイミングにしたがって命令やアドレスがDRAMに対して発行される。サイクル時間変更命令CYにより、バンクアクティブ命令、ロウアドレス、リード命令及びカラムアドレス、プリチャージ命令及びバンクアドレスに関する前記最小時間間隔Tintを３クロックサイクルに変更すると、DRAMのバンク３（BANK3）のデータを読み出すために、コマンド信号COMとアドレス信号A0〜A15から入力したバンクアクティブ命令AとアドレスR3、リード命令RとアドレスC0及びプリチャージ命令とアドレスR3は３クロックサイクル後に、コマンド信号D-COMとアドレス信号D-A0〜D-A15よりDRAMに対して発行される。
【０１２３】
図１３は、ロード命令によるDRAMのバンク２へのデータ転送が生じているときに、アドレス信号A0〜A15、コマンド信号COMからのDRAMのバンク１へのデータ読出しのアクセスが生じた場合の動作について示している。この場合の前記最小時間間隔Tint-cycleは２クロックサイクルに設定されている。
【０１２４】
先ず、コマンド信号COMからバンクアクティブ命令Aと、アドレス信号A0〜A15からアドレスR4を入力する。次にコマンド信号COMから書き込み命令W、アドレス信号A0〜A15からアドレスC4、入出力信号IO0〜IO31からロード命令Ld、転送開始アドレスSa、転送データサイズDaが入力する。アドレス信号A0〜A15により、コントロールレジスタREGが選択され、ロード命令Ld、転送開始アドレスSa、転送データサイズDaが、このレジスタREGに書きこまれる。
【０１２５】
その後、ロード命令にしたがってFLASHからデータを読出し、DRAMのバンク２へ書きこみが行われる。ロード命令によるDRAMへのデータ書きこみでは、先ず、コマンド発生回路CGENからバンクアクティブ命令BAとアドレス発生回路AGENからアドレスR2がDRAMに対して発行される。その際に、DRAMのバンク１からデータを読み出すためにコマンド信号COMからバンクアクティブ命令A、アドレス信号A0〜A15からアドレスR１が入力されると、コマンド発生回路CGEN及びアドレス発生回路AGENは、これらバンクアクティブ命令AとアドレスR１を２クロックサイクル遅らせて、DRAMに対して発行する。さらに、この２クロックサイクルの期間でコマンド発生回路CGEN及びアドレス発生回路AGENは、ロード命令によるDRAMへのデータ書きこみのための、命令発行を一時、停止する。
【０１２６】
次に、コマンド信号COMからリード命令R、アドレス信号A0〜A15からアドレスC0が入力されると、コマンド発生回路CGEN及びアドレス発生回路AGENは、これらリード命令RとアドレスC0を２クロックサイクル遅らせて、DRAMに対して発行する。
【０１２７】
さらに、バースト長が４の場合、カウンターCTによってアドレスC0は、＋１ずつカウントアップされ、アドレス発生回路AGENからアドレスC1,C2,C3を、コマンド発生回路CGENからリード命令Rを連続してDRAMに対して発行する。これによって、入出力信号D1-DQ0〜DQ15、D2-DQ0〜DQ15より、アドレスC0,C1,C2,C3に対応したデータが読み出される。そして、これらのデータは、IO0〜IO31から最終的に読み出される。
【０１２８】
次に、コマンド信号COMからプリチャージ命令Pとアドレス信号A0〜A15からアドレスB1が入力されると、DRAMのバンク１はアイドル状態となる。
【０１２９】
DRAMのバンク１からのデータ読出しが終了したら、コマンド発生回路CGEN及びアドレス発生回路AGENはロード命令によるDRAMへのデータ書きこみのためのライト命令BW、アドレスC0,C1,C2,C3をDRAMに対して発行し、IOデータコントロール回路IOCONから出力されたデータ（I0,I1,I2,I3）をDRAMへ書きこむ。
【０１３０】
書きこみが終了すると、コマンド発生回路CGEN及びアドレス発生回路AGENはプリチャージ命令PとアドレスB2をDRAMに対して発行し、DRAMのバンク２はアイドル状態となる。
データ転送信号TEは、ロード命令によるDRAMへのデータの転送が行われている期間はハイ（High）となり、データ転送が行われていない時はロー（Low）となる。
【０１３１】
このように、ロード命令によるDRAMへの書きこみが生じている際も、いつでもアドレス信号A0〜A15及びコマンド信号COMからの読出しアクセスを受け付け、DRAMと同等の時間でデータを出力をできる。また、ロード命令によるDRAMのバンク２へのデータ転送が生じているときに、アドレス信号A0〜A15及びコマンド信号COMからDRAMのバンク１へのデータ書きこみのアクセスが生じた場合の動作についても同様の動作が行われ、ロード命令によってDRAMへの書きこみが生じている際も、アドレス信号A0〜A15及びコマンド信号COMからの書きこみのアクセスを受け付け、DRAMと同等の時間でデータをDRAMへ書きこむことができる。
【０１３２】
図１４は、ストア命令によるDRAMのバンク２（BANK2）からのデータ転送が生じているときに、アドレス信号A0〜A15及びコマンド信号COMからのDRAMのバンク１へのデータ読出しのアクセスが生じた場合の動作について示している。この場合の前記最小時間間隔Tint-cylceは、２クロックサイクルに設定されている。
【０１３３】
先ず、コマンド信号COMからバンクアクティブ命令Aと、アドレス信号A0〜A15からアドレスR4を入力する。
次に、コマンド信号COMから書き込み命令W、アドレス信号A0〜A15からアドレスC4、入出力信号IO0〜IO31からストア命令St、転送開始アドレスSa、転送データサイズDaが入力する。アドレス信号A0〜A15により、コントロールレジスタREGが選択され、ストア命令St、転送開始アドレスSa、転送データサイズDaが、このレジスタREGに書きこまれる。
【０１３４】
その後、ストア命令にしたがってDRAMのバンク２からデータを読出し、FLASHへ書きこみが行われる。ストア命令によるDRAMからのデータの読出しでは、先ず、コマンド発生回路CGENからバンクアクティブ命令BAとアドレス発生回路AGENからアドレスR2がDRAMに対して発行される。その際に、DRAMのバンク１からデータを読み出すためにコマンド信号COMからバンクアクティブ命令A、アドレス信号A0〜A15からアドレスR１が入力されると、コマンド発生回路CGEN及びアドレス発生回路AGENは、これらバンクアクティブ命令AとアドレスR１を２クロックサイクル遅らせて、DRAMに対して発行する。この２クロックサイクルの期間でコマンド発生回路CGEN及びアドレス発生回路AGENは、ストア命令によるDRAMからデータ読み出しのための、命令発行を一時、停止する。
【０１３５】
次に、コマンド信号COMからリード命令R、アドレス信号A0〜A15からアドレスC0が入力されると、コマンド発生回路CGEN及びアドレス発生回路AGENは、これらリード命令RとアドレスC0を２クロックサイクル遅らせて、DRAMに対して発行する。
【０１３６】
バースト長が４の場合、カウンターCTによってアドレスC0は、＋１ずつカウントアップされ、アドレス発生回路AGENからアドレスC1,C2,C3を、コマンド発生回路CGENからリード命令Rを連続してDRAMに対して発行する。これによって、入出力信号D1-DQ0〜DQ15、D2-DQ0〜DQ15より、アドレスC0,C1,C2,C3に対応したデータ（O0,O1,O2,O3）が読み出される。そして、これらのデータは、入出力信号IO0〜IO31から最終的に出力される。
【０１３７】
次に、コマンド信号COMからプリチャージ命令Pとアドレス信号A0〜A15からアドレスB1が入力されると、DRAMのバンク１はアイドル状態となる。
DRAMのバンク１からのデータ読出しが終了したら、コマンド発生回路CGEN及びアドレス発生回路AGENはストア命令によるDRAMからのデータ読出しのためのリード命令BR、アドレスC0,C1,C2,C3をDRAMに対して発行する。これによって、入出力信号D1-DQ0〜DQ15、D2-DQ0〜DQ15より、アドレスC0,C1,C2,C3に対応したデータ（S0,S1,S2,S3）が読み出される。このデータ読出しが終了するとコマンド発生回路CGEN及びアドレス発生回路AGENはプリチャージ命令PとアドレスB2をDRAMに対し発行し、DRAMのバンク２はアイドル状態となる。また、データ転送信号TEは、ストア命令によるDRAMからのデータの転送が行われている期間はHighとなり、データ転送が行われていない時はLowとなる。
【０１３８】
このように、ストア命令によるDRAMのバンク２からのデータ読出が生じている際も、いつでもアドレス信号A0〜A15及びコマンド信号COMからの読出しアクセスを受け付け、DRAMと同等の時間でデータを出力できる。
【０１３９】
また、ストア命令によるDRAMのバンク２からのデータ読出しが生じているときに、アドレス信号A0〜A15及びコマンド信号COMからDRAMのバンク１へのデータ書きこみのアクセスが生じた場合の動作についても同様の動作が行われ、ストア命令によってDRAMからのデータ読出しが生じている際も、アドレス信号A0〜A15及びコマンド信号COMからの書きこみのアクセスを受け付け、DRAMと同等の時間でデータをDRAMへ書きこむことができる。
【０１４０】
図１５は、ロード命令によるDRAMのバンク２へのデータ転送が発生する前に、アドレス信号A0〜A15及びコマンド信号COMからのDRAMのバンク１へのデータ読出しのアクセスが生じた場合の動作について示している。この場合の前記最小時間間隔Tint-cycleは、２クロックサイクルに設定されている。
【０１４１】
先ず、コマンド信号COMからバンクアクティブ命令Aを、アドレス信号A0〜A15からアドレスR4を入力する。
次に、コマンド信号COMから書き込み命令Wを、アドレス信号A0〜A15からアドレスC4を入力し、入出力信号IO0〜IO31からロード命令Ldと、転送開始アドレスSaと、転送データサイズDaを入力する。アドレス信号A0〜A15により、コントロールレジスタREGが選択され、ロード命令Ld、転送開始アドレスSa、転送データサイズDaが、このレジスタREGに書きこまれる。
【０１４２】
その後、ロード命令にしたがってFLASHからデータを読出し、DRAMのバンク２へ書きこみが行われる。実際にロード命令によるDRAMのバンク２への書きこみが行われる前に、コマンド信号COMから、DRAMのバンク１からのデータ読出しアクセスが発生すると、DRAMのバンク１からのデータ読出しが終了した後に、ロード命令によるDRAMのバンク２への書きこみ動作が行われる。
【０１４３】
DRAMのバンク１のデータを読み出すために、コマンド信号COMからバンクアクティブ命令Aが、アドレス信号A0〜A15からアドレスR１が入力されると、コマンド発生回路CGEN及びアドレス発生回路AGENは、これらバンクアクティブ命令AとアドレスR１を２クロックサイクル遅らせて、DRAMに対して発行する。
【０１４４】
次に、コマンド信号COMからリード命令Rが、アドレス信号A0〜A15からアドレスC0が入力されると、コマンド発生回路CGEN及びアドレス発生回路AGENは、これらリード命令RとアドレスC0を２クロックサイクル遅らせて、DRAMに対して発行する。
【０１４５】
バースト長が４の場合、カウンターCTによってアドレスC0は、＋１ずつカウントアップされ、アドレス発生回路AGENからアドレスC1,C2,C3を、コマンド発生回路CGENからリード命令Rを連続してDRAMに対して発行する。これによって、入出力信号D1-DQ0〜DQ15、D2-DQ0〜DQ15より、アドレスC0,C1,C2,C3に対応したデータが読み出される。そして、これらのデータは、入出力信号IO0〜IO31から最終的に読み出される。
【０１４６】
次に、コマンド信号COMからプリチャージ命令Pが、アドレス信号A0〜A15からアドレスB1が入力されると、DRAMのバンク１はアイドル状態となる。
【０１４７】
DRAMのバンク１からのデータ読出しが終了したら、コマンド発生回路CGEN及びアドレス発生回路AGENはロード命令によるDRAMへのデータ書きこみのためのバンクアクティブ命令BAとアドレスR2がDRAMに対して発行される。
【０１４８】
次に、ライト命令BWと、アドレスC0,C1,C2,C3をDRAMに対して発行し、IOデータコントロール回路IOCONから出力されたデータ（I0,I1,I2,I3）をDRAMのバンク２へ書きこむ。
【０１４９】
書きこみが終了するとコマンド発生回路CGEN及びアドレス発生回路AGENはプリチャージ命令PとアドレスB2をDRAMに対し発行し、DRAMのバンク２はアイドル状態となる。
【０１５０】
図１６は、ロード命令によるDRAMのバンク２へのデータ転送が生じているときに、アドレス信号A0〜A15及びコマンド信号COMからのDRAMのバンク１へのデータ読出しのアクセスが生じた場合の動作について示している。この場合の、前記最小時間間隔Tint-cycleは３クロックサイクルに設定されている。
【０１５１】
先ず、コマンド信号COMからバンクアクティブ命令Aを、アドレス信号A0〜A15からアドレスR4を入力する。
次に、コマンド信号COMから書き込み命令Wを、アドレス信号A0〜A15からアドレスC4を、入出力信号IO0〜IO31からロード命令Ld、転送開始アドレスSa、転送データサイズDaを入力する。アドレス信号A0〜A15により、コントロールレジスタREGが選択され、ロード命令Ld、転送開始アドレスSa、転送データサイズDaが、このレジスタREGに書きこまれる。
【０１５２】
その後、ロード命令にしたがってFLASHからデータを読出し、DRAMのバンク２へ書きこみが行われる。ロード命令によるDRAMへのデータ書きこみでは、先ず、コマンド発生回路CGENからバンクアクティブ命令BAとアドレス発生回路AGENからアドレスR2がDRAMに対して発行される。その際に、DRAMのバンク１からデータを読み出すためにコマンド信号COMからバンクアクティブ命令Aが、アドレス信号A0〜A15からアドレスR１が入力されると、コマンド発生回路CGEN及びアドレス発生回路AGENは、これらバンクアクティブ命令AとアドレスR１を３クロックサイクル遅らせて、DRAMに対して発行する。さらに、この３クロックサイクルの期間でコマンド発生回路CGEN及びアドレス発生回路AGENは、ロード命令によるDRAMへのデータ書きこみのための、命令発行を一時、停止する。
【０１５３】
次に、コマンド信号COMからリード命令Rが、アドレス信号A0〜A15からアドレスC0が入力されると、コマンド発生回路CGEN及びアドレス発生回路AGENは、これらリード命令RとアドレスC0を３クロックサイクル遅らせて、DRAMに対して発行する。
【０１５４】
さらに、バースト長が４の場合、カウンターCTによってアドレスC0は、＋１ずつカウントアップされ、アドレス発生回路AGENからアドレスC1,C2,C3を、コマンド発生回路CGENからリード命令Rを連続してDRAMに対して発行する。これによって、入出力信号D1-DQ0〜DQ15、D2-DQ0〜DQ15より、アドレスC0,C1,C2,C3に対応したデータが読み出される。そして、これらのデータは、入出力信号IO0〜IO31から最終的に読み出される。
【０１５５】
次に、コマンド信号COMからプリチャージ命令Pとアドレス信号A0〜A15からアドレスB1が入力されると、DRAMのバンク１はアイドル状態となる。
【０１５６】
DRAMのバンク１からのデータ読出しが終了したら、コマンド発生回路CGEN及びアドレス発生回路AGENは、ロード命令によるDRAMへのデータ書きこみのためのライト命令BWと、アドレスC0,C1,C2,C3をDRAMに対して発行し、IOデータコントロール回路IOCONから出力されたデータ（I0,I1,I2,I3）をDRAMへ書きこむ。
【０１５７】
書きこみが終了すると、コマンド発生回路CGEN及びアドレス発生回路AGENはプリチャージ命令PとアドレスB2をDRAMに対し発行し、DRAMのバンク２はアイドル状態となる。データ転送信号TEは、ロード命令によるDRAMへのデータの転送が行われている期間はHighとなり、データ転送が行われていない時はLowとなる。
【０１５８】
このように、ロード命令によるDRAMへの書きこみが生じている際も、いつでもアドレス信号A0〜A15及びコマンド信号COMからの読出しアクセスを受け付け、DRAMと同等の時間でデータを出力をできる。また、ロード命令によるDRAMのバンク２へのデータ転送が生じているときに、アドレス信号A0〜A15及びコマンド信号COMからDRAMのバンク１へのデータ書きこみのアクセスが生じた場合の動作についても同様の動作が行われ、ロード命令によってDRAMへの書きこみが生じている際も、アドレス信号A0〜A15及びコマンド信号COMからの書きこみのアクセスを受け付け、DRAMと同等の時間でデータをDRAMへ書きこむことができる。
【０１５９】
図１７に、コマンド信号COMとアドレス信号A0〜A15からのモードレジスタセット命令MRSにより、本メモリモジュールのバースト長変更動作の一例を示す。
【０１６０】
IDLE状態（STEP1）の時、コマンド信号COMからモードレジスタセット命令（MRSET）と、アドレス信号A0〜A15からバースト長BLの値を入力する（STEP2）と、カウンター回路CTに、バースト長BLの値が設定される。バースト長は１から２５６のバースト長を設定できる。
【０１６１】
図１８は、モードレジスタセット命令MRSにより本メモリモジュールのバースト長BLを８に設定した場合の、本メモリモジュール外部からの読出し動作の一例を示すタイミングチャートである。
【０１６２】
DRAMのバンク０からデータを読み出すために、コマンド信号COMからバンクアクティブ命令A及びアドレス信号A0〜A15からアドレスR0が入力されると、コマンド発生回路CGEN及びアドレス発生回路AGENは、これらバンクアクティブ命令AとアドレスR0を２クロックサイクル遅らせて、DRAMに対して発行する。
【０１６３】
次に、コマンド信号COMからリード命令Rが、アドレス信号A0〜A15からアドレスC0が入力されると、コマンド発生回路CGEN及びアドレス発生回路AGENは、これらリード命令RとアドレスC0を２クロックサイクル遅らせて、DRAMに対して発行する。
【０１６４】
バースト長が８に設定されているので、カウンターCTによってアドレスC0は、＋１ずつカウントアップされ、アドレス発生回路AGENからアドレスC1,C2,C3,C4,C5,C6,C7を、コマンド発生回路CGENからリード命令Rを、連続してDRAMに対して発行する。これによって、入出力信号D1-DQ0〜DQ15、D2-DQ0〜DQ15より、アドレスC0〜C７に対応したデータが読み出され、入出力信号IO0〜IO31を通じて出力される。最後にコマンド信号COMからプリチャージ命令Pが、アドレス信号A0〜A15からアドレスB0が入力され、DRAMのバンク０はアイドル状態となる。
【０１６５】
このように、１から２５６までの任意のバースト長にて動作可能なため、本メモリモジュールを利用するシステム仕様に合わせてバースト長を選択することができる。
【０１６６】
図１９（ａ）は、SDRAMの電源遮断命令の本メモリモジュール外部からの入力方法を示すタイミングチャートである。
先ず、コマンド信号COMからバンクアクティブ命令Aと、アドレス信号A0〜A15からアドレスR4を入力する。次に、コマンド信号COMから書き込み命令Wを、アドレス信号A0〜A15からアドレスC5を、入出力信号IO31〜IO0から電源遮断命令Ofを入力する。アドレス信号A0〜A15により、コントロールレジスタREGが選択され、電源遮断命令Ofが、このレジスタREGに書きこまれる。その後、電源遮断命令にしたがって、電源制御回路PCONはSDRAMへの電源D-VCCとD-VSSQを遮断する。
【０１６７】
図１９（ｂ）は、SDRAMの電源供給命令の本メモリモジュール外部からの入力方法を示すタイミングチャートである。
コマンド信号COMからバンクアクティブ命令Aと、アドレス信号A0〜A15からアドレスR4を入力する。次に、コマンド信号COMから書き込み命令Wを、アドレス信号A0〜A15からアドレスC5を、入出力信号IO0〜IO31から電源供給命令Onを入力する。その後、アドレス信号A0〜A15により、コントロールレジスタREGが選択され、電源供給命令OnがレジスタREGに書きこまれる。その後、電源供給命令にしたがって、電源制御回路PCONはSDRAMへの電源D-VCCとD-VSSQを供給する。その後、図４で示した初期化シーケンスを行う。
【０１６８】
このように、SDRAMのインターフェースの互換性を保ったまま電源の制御を行うことができるため、DRAMのデータ保持が必要のない場合は、DRAMの電源を遮断することで、本メモリモジュールの低電力化が図れる。また、DRAMの電源投入命令によりDRAMへ電源を投入でき、速やかにDRAMを再利用することができる。
【０１６９】
図２０は、本メモリモジュールを構成する図１に示したCHIP1(FLASH)として用いるNAND型フラッシュメモリの一例を示すブロック図である。
動作ロジックコントローラL-CONT、制御回路CTL、入出力コントロール回路I/O-CONT、ステータスレジスタSTREG、アドレスレジスタADREG、コントロールレジスタCOMREG、レディ・ビジー回路R/B、高電圧発生回路VL-GEN、ローアドレスバッファROW-BUF、ローアドレスデコーダーROW-DEC、カラムバッファCOL−BUF、カラムデーコーダCOL-DEC、データレジスタDATA−REG、センスアンプS-AMP、メモリアレイMAから構成されている。
【０１７０】
CHIP1の動作は、従来から一般的に使用されているNAND型フラッシュメモリと同様である。
【０１７１】
図２１に、CHIP1を構成するNAND型フラッシュメモリからのデータ読み出し動作を示す。チップイネーブル信号F-/CEがLOWに、コマンドラッチイネーブル信号F-CLEがHighになり、ライトイネーブル信号F-/WEが立ち上がった時、入出力信号F-IO0〜F-IO7より読み出し命令の命令コードRcodeを入力する。その後、アドレスラッチイネーブル信号F-ALEがHighとなり、２番目と３番目と４番目のライトイネーブル信号F-/WEの立ち上がりで、入出力信号F-IO0〜F-IO7よりページアドレスを入力する。
【０１７２】
入力したページアドレスに対応する５２８Byteのデータは、メモリアレイMAからデータレジスタDATA-REGに転送される。データがメモリアレイMAからデータレジスタDATA-REGに転送されている間は、フラッシュメモリはビジーとなり、レディ・ビジー回路R/Bは、レディ/ビジィ信号F-R/BをLowにする。データ転送が終了したら、リードイネーブル信号F-/REの立下りに同期して、データレジスタDATA−REG内のデータが８ビットずつ順に読み出され、入出力信号F-IO0〜F-IO7より出力される。
【０１７３】
図２２は、本メモリモジュール内のCHIP1(FLASH)に、AND型フラッシュメモリを用いた場合の構成例を示す図である。図１と比較して分かるように、図２ではCHIP1(FLASH)とCHIP2(CTL_LOGIC)の間の信号が一部相違する。すなわち、図１におけるコマンドラッチイネーブル信号F-CLE、アドレスラッチイネーブル信号F-ALE、リードイネーブル信号F-/RE、ライトプロテクト信号F-WPが無い代わりに、図２ではアウトプットイネーブル信号F-OE、シリアルロック信号F-SC、リセット信号F-/RES、コマンドデータイネーブル信号F-CDEが有る。
【０１７４】
図２３に、本メモリモジュールに用いられるAND型フラッシュメモリのブロック図の一例を示す。
AND型フラッシュメモリのCHIP1(FLASH)は、コントロール信号バッファC-BUF、コマンドコントローラC-CTL、マルチプレクサMUX、データインプットバッファDI-BUF、インプットデータコントローラDC、セクタアドレスバッファSA-BUF、XデコーダX-DEC、メモリアレイMA（FLASH）、YアドレスカウンタY-CTF、YデコーダY-DEC、センスアンプ回路S-AMP、データレジスタDATA-REG、データアウトプットバッファDO-BUFの各ブロックから構成されている。CHIP1の動作は、従来から一般的に使用されているAND型フラッシュメモリと同様である。このCHIP1(FLASH)によって本実施の形態例のメモリモジュールが構成できる。
【０１７５】
図２４に、CHIP1を構成するAND型FLASHメモリからのデータ読み出し動作を示す。
チップイネーブル信号F-/CEがLOW、コマンドデータイネーブル信号F-CDEがLOWになり、ライトイネーブル信号F-/WEが立ち上がった時、入出力信号F-IO0〜F-IO7より読み出し命令の命令コードRcodeを入力する。２番目と３番目のライトイネーブル信号F-/WEの立ち上がりで入出力信号F-IO0〜F-IO7よりセクタアドレスを入力する。
【０１７６】
入力したセクタアドレスに対応する２kByteのデータは、メモリアレイMAからデータレジスタDATA-REGに転送される。データがメモリアレイMAからデータレジスタDATA-REGに転送されている間は、FLASHはビジーとなり、F-RDY/BUSYはレディ/ビジィ信号をLowにする。データ転送が終了したら、シリアルクロック信号F-SCの立ち上がりに同期し、データレジスタDATA−REG内のデータが8ビットずつ順に読み出され、入出力信号F-IO0〜F-IO7より出力される。
【０１７７】
図２５は、本実施の形態におけるDRAMの構成例を示したブロック図である。ＸアドレスバッファX-ADB、リフレッシュカウンタREF-CT、ＸデコーダX-DEC、メモリアレイMA、ＹアドレスバッファY-ADB、ＹアドレスカウンタY-CT、ＹデコーダY-DEC、センスアンプ回路S-AMP、入力データバッファ回路IN-BUF、出力データバッファ回路OUT-BUF、制御回路CTL_LOGIC、モードレジスタMREG、及びタイミング発生回路TGで構成されている。
【０１７８】
DRAMは従来より用いられている汎用SDRAMである。即ち４個の独立動作可能なメモリバンクBANK-A0、BANK-A1、BANK-B0、BANK-B1を含み、それらに対するアドレス入力端子及びデータ入出力端子は共通化され、バンク毎に時分割で利用される。このDRAMによって本実施の形態例のメモリモジュールが構成できる。
【０１７９】
図２６は、本実施の形態例におけるDRAMの別の構成例を示したブロック図である。ＸアドレスバッファX-ADB、リフレッシュカウンタREF-CT、ＸデコーダX-DEC、メモリアレイMA、ＹアドレスバッファY-ADB、ＹアドレスカウンタY-CT、ＹデコーダY-DEC、センスアンプ回路S-AMP、入力データバッファ回路IN-BUF、出力データバッファ回路OUT-BUF、制御回路CTL_LOGIC、モードレジスタMREG、拡張モードレジスタEMREG、及びタイミング発生回路TGで構成されている。
【０１８０】
このDRAMは従来より用いられている汎用SDRAMに、拡張モードレジスタEMREGを追加し、セルフリフレッシュ時のデータ保持領域の変更や保証温度範囲の変更、出力バッファのドライブ能力の変更を可能とした。このため使用する環境に合わせて最適な設定ができ、このDRAMによって本実施の形態例であるメモリモジュールが構成できる。
【０１８１】
以上説明した様に、本発明によるメモリモジュールでは、SDRAMインターフェース方式を踏襲しFLASHの一部のデータ、あるいは全データをコピーできる領域をDRAM内に確保し、あらかじめFLASHからDRAMへデータを転送しておくことで、DRAMと同等の速度でFLASHのデータを読み出すことができる。FLASHへデータを書く際は、いったんデータをDRAMに書き込み、必要に応じてFLASHへ書き戻すことができるため、データの書き込み速度もDRAMと同等となる。
メモリモジュールの内部で、FALSHからの読み出し時は、エラー検出と訂正を行い、書きこみ時は、書きこみが正しく行われなかった不良アドレスに対して代替処理を行うため、処理が高速にでき、かつ信頼性を保つことができる。
【０１８２】
大容量のDRAMを用いるため、FLASHのデータをコピーできる領域のほかに、大容量のワーク領域も確保でき、携帯電話の高機能化に対応できる。
メモリモジュール内部でのロード命令やストア命令によるFLASH‐DRAM間のデータ転送中であっても、これらのデータ転送を意識することなくメモリモジュール外部からDRAMへアクセスでき、携帯機器の高性能化、高機能化に対応できる。
【０１８３】
このように、ロード命令やストア命令によるFLASH‐DRAM間のデータ転送をバックグランドで実行できるため、FLASH内の必要なデータだけを必要な時間に前もってDRAMへ転送したり、あるいは、DRAM内の必要なデータだけを必要な時間に前もってFLASHへ転送することができ、携帯機器の高性能化、高機能化に対応することができる。
【０１８４】
本メモリモジュールのバースト長は１から２５６まで任意に設定できるため、本メモリモジュールを利用する携帯機器の仕様に合わせて柔軟にバースト長を選択することができる。
【０１８５】
電源投入時に必要なプログラムをFLASHからDRAMへ自動転送することで、携帯機器が立ちあがった時点ですぐに本メモリモジュールへアクセスすることができるため携帯機器の高性能化が図れる。
【０１８６】
さらに、初期プログラム領域指定データを書きかえて、電源投入時のデータ転送サイズを変えることができるため、携帯機器の要求に応じて柔軟に対応でき高機能化が図れる。
【０１８７】
電源投入後のFLASHからDRAMへの初期プログラムの転送が終了した後に、DRAMをセルフリフレッシュ状態にすることで、アドレス信号(A0〜A15)やコマンド信号COMからセルフリフレッシュ状態を解除する命令が入力されるまで、低電力でDRAMのデータを保持することができ、さらに、リフレッシュ制御の切り替えを速やかに正確におこなうことができる。
【０１８８】
SDRAMのインターフェースの互換性を保ったまま電源の制御を行うことができるため、DRAMのデータ保持はひつようのない場合は、DRAMの電源を遮断することで、本メモリモジュールの低電力化が図れる。また、DRAMの電源投入命令によりDRAMへ電源を投入でき、速やかにDRAMを再利用することができる。
【０１８９】
＜実施の形態例２＞
図２７は本発明に係るメモリシステムを適用したメモリモジュールの第２の実施の形態例を示したものである。図２７（ａ）は上面図であり、図２７（ｂ）は上面図に示したＡ−Ａ’線に沿った部分の断面図である。
【０１９０】
本実施の形態のメモリモジュールは、ボールグリッドアレイ(BGA)によって装置に実装する基盤(例えばガラスエポキシ基板でできたプリント回路ボード)PCB上に、CHIP1(FLASH)、CHIP2(CTL_LOGIC)、CHIP3(DRAM1)及びCHIP4(DRAM2)が搭載されている。特に制限されないが、CHIP3及びCHIP4にはいわゆるチップの中央に信号及び電源パッド列が１列に並ぶ汎用DRAMのベアチップが使用されている。また、特に制限されないが、CHIP1にはいわゆるチップの一端に信号及び電源パッド列が１列に並ぶFLASHの汎用ベアチップが使用されている。
【０１９１】
CHIP1と基盤PCB上のボンディングパットはボンディングワイヤ(PATH2)で接続され、CHIP2と基盤PCB上のボンディングパットはボンディングワイヤ(PATH3)で接続されている。CHIP3及びCHIP4は、CHIP2とボンディングワイヤ(PATH1)で接続される。
【０１９２】
CHIP1とCHIP2は、ボンディングワイヤ(PATH4)で接続される。チップの搭載された基盤PCBの上面は樹脂モールドが行われて各チップと接続配線を保護する。なお、さらにその上から金属、セラミック、あるいは樹脂のカバー(COVER)を使用しても良い。
【０１９３】
本実施の形態例ではプリント回路ボードPCB上にベアチップを直接搭載するため、実装面積の小さなメモリモジュールを構成することができる。また、各チップを近接して配置することができるため、チップ間配線長を短くすることができる。チップ間の配線及び各チップと基盤間の配線をボンディングワイヤ方式で統一することによって少ない工程数でメモリモジュールを製造することができる。
【０１９４】
さらにチップ間をボンディングワイヤで直接配線することによって基盤上のボンディングパット数とボンディングワイヤの本数を削減して少ない工程数でメモリモジュールを製造することができる。大量に量産される汎用DRAMのベアチップを用いることができるため、メモリモジュールを安価に安定供給することができる。樹脂のカバーを使用した場合には、より強靭なメモリモジュールを構成することができる。セラミックや金属のカバーを使用した場合には、強度のほか、放熱性やシールド効果に優れたメモリモジュールを構成することができる。
【０１９５】
図２８に、図２７に示したメモリモジュールの構成の変形例を示す。図２８（ａ）は上面図であり、図２８（ｂ）は上面図に示したＡ−Ａ’線に沿った部分の断面図である。
【０１９６】
この変形例では、CHIP1(CTL_LOGIC)が、CHIP3及びCHIP4上に搭載されている。
CHIP2とCHIP3への配線、およびCHIP2とCHIP4への配線にはボンディングワイヤ(PATH5)が用いられている。CHIP1と基盤PCB上のボンディングパットはボンディングワイヤ(PATH2)で接続され、CHIP2と基盤PCB上のボンディングパットはボンディングワイヤ(PATH3)で接続されている。CHIP1とCHIP2は、ボンディングワイヤ(PATH4)で接続される。
【０１９７】
この実装方法によってプリント回路ボードPCBの面積を削減する事ができる。また、積層したチップ間の配線PATH5によって、配線長を短くする事ができるため、配線の信頼性を向上できるほか、外部へのノイズ輻射を低減することができる。
【０１９８】
＜実施の形態例３＞
図２９に、本発明に係るメモリシステムを適用したメモリモジュールを利用した携帯電話機の実施の形態例を示す。携帯電話は、アンテナANT、無線ブロックRF、ベースバンドブロックBB、音声コーデックブロックSP、スピーカーSK、マイクロホンMK、プロセッサCPU、液晶表示部LCD、キーボードKEY、実施の形態例１又は２で述べたメモリモジュールMEMで構成される。
【０１９９】
通話時の動作を説明する。
アンテナANTを通って受信された音声は無線ブロックRFで増幅され、ベースバンドブロックBBへ入力される。ベースバンドブロックBBでは、音声のアナログ信号をデジタル信号に変換し、エラー訂正と復号処理おこない、音声コーデックブロックSPへ出力する。音声コーデックブロックがデジタル信号をアナログ信号に変換しスピーカーSKに出力すると、スピーカーから相手の声が聞こえる。
【０２００】
携帯電話機から、インターネットのホームページにアクセスし、音楽データをダウンロードし、再生して聞き、最後にダウンロードした音楽データを保存するという一連の作業を行うときの動作を説明する。
【０２０１】
メモリモジュールMEMには、基本プログラム、アプリケーションプログラム（メール、Webブラウザ、音楽再生、ゲームなど）が格納されている。
キーボードより、Webブラウザの起動を指示すると、メモリモジュールMEM内のFLASHに格納されているWebブラウザのプログラムが、同じメモリモジュール内のDRAMへと転送される。DRAMへの転送が終了するとプロセッサCPUはDRAM内のWebブラウザのプログラムを実行し、液晶表示LCDにWebブラウザが表示される。所望のホームページにアクセスし、気に入った音楽データのダウンロードをキーボードKEYより指示すると、音楽データは、アンテナANTを通って受信され、無線ブロックRFで増幅され、ベースバンドブロックBBへ入力される。ベースバンドブロックBBでは、アナログ信号である音楽データをデジタル信号に変換し、エラー訂正と復号処理おこなう。最終的に、デジタル信号化された音楽デーたはメモリモジュールMEMのDRAMへ一旦、格納され、FLASHへと転送される。
【０２０２】
次に、キーボードKEYより、音楽再生プログラムの起動を指示するとメモリモジュールMEM内のFLASHに格納されている音楽再生プログラムが、同じメモリモジュール内のDRAMへと転送される。DRAMへの転送が終了するとプロセッサCPUはDRAM内の音声再生プログラムを実行し、液晶表示LCDに音楽再生プログラムが表示される。
【０２０３】
キーボードKEYより、DRAMへダウンロードした音楽データを聞くための指示を行うと、プロセッサCPUは音楽再生プログラムを実行し、DRAMに保持している音楽データを処理し、最終的にスピーカーSKから音楽が聞こてくる。
このとき、本発明のメモリモジュールは大容量のDRAMを用いているため、Webブラウザと音楽再生プログラムはDRAMに保持されており、どちらのプログラムもCPUによって同時に実行されている。さらに、電子メールプログラムを起動し、電子メールプログラム、メールの送受信も同時にできる。
【０２０４】
Webのブラウザを停止した場合でも、メモリモジュール内のDRAMには保持しているため、再起動時はすぐに起動することができる。
キーボードより電源遮断の指示が入力されると、メモリモジュールは、SRAMのみ動作させ、最低限のデータ時保持を行い、消費電力を極端に小さくできる。
【０２０５】
このように、本発明に係るメモリシステムを適用したメモリモジュールを用いることにより、大量のメール、音楽再生、アプリケ-ションプログラムや音楽データ、静止画像データ、動画データなどを格納でき、さらに複数のプログラムを同時に実行できる。
【０２０６】
【発明の効果】
以上説明したように本発明によって得られる効果は以下の通りである。
第１に、本発明に係るメモリシステムを適用したメモリモジュールではFLASHの一部のデータ、あるいは全データをコピーできる領域をDRAM内に確保し、あらかじめFLASHからDRAMへデータを転送しておくことで、DRAMと同等の速度でFLASHのデータ読み出しや書きこみができる。
【０２０７】
第２に、本メモリモジュールの内部で、FALSHからの読み出し時は、エラー検出と訂正を行い、書きこみ時は、書きこみが正しく行われなかった不良アドレスに対して代替処理を行うため、処理が高速にでき、かつ信頼性を保つことができる。
【０２０８】
第３に、本メモリモジュールでは大容量のDRAMを用いるため、FLASHのデータをコピーできる領域のほかに、大容量のワーク領域も確保でき、携帯電話の高機能化に対応できる。
【０２０９】
第４に、本メモリモジュール内部でのロード命令やストア命令によるFLASH‐DRAM間のデータ転送中であっても、これらのデータ転送を意識することなくメモリモジュール外部からDRAMへアクセスでき、携帯機器の高性能化、高機能化に対応できる。
【０２１０】
第５に本メモリモジュールのバースト長は１から２５６まで任意に設定できるため、本メモリモジュールを利用する携帯機器の仕様に合わせて柔軟にバースト長を選択することができる。
【０２１１】
第６に、電源投入時に必要なプログラムをFLASHからDRAMへ自動転送することで、携帯機器が立ちあがった時点ですぐに本メモリモジュールへアクセスすることができるため携帯機器の高性能化が図れる。
【０２１２】
さらに、初期プログラム領域指定データを書きかえて、電源投入時のデータ転送サイズを変えることができるため、携帯機器の要求に応じて柔軟に対応でき高機能化が図れる。
【０２１３】
第７に、電源投入後のFLASHからDRAMへの初期プログラムの転送が終了した後に、DRAMをセルフリフレッシュ状態にすることで、アドレス信号(A0〜A15)やコマンド信号COMからセルフリフレッシュ状態を解除する命令が入力されるまで、低電力でDRAMのデータを保持することができ、さらに、リフレッシュ制御の切り替えを速やかに正確におこなうことができる。
【０２１４】
第８に、SDRAMのインターフェースの互換性を保ったまま電源の制御を行うことができるため、DRAMのデータ保持はひつようのない場合は、DRAMの電源を遮断することで、本メモリモジュールの低電力化が図れる。また、DRAMの電源投入命令によりDRAMへ電源を投入でき、速やかにDRAMを再利用することができる。
【０２１５】
第９に、複数の半導体チップを一つの封止体に実装することによって実装面積の小さなメモリモジュールを提供できる。
【図面の簡単な説明】
【図１】本発明を適用したメモリモジュールの構成図。
【図２】図1のCHIP2の一例を示すブロック図。
【図３】本発明を適用したメモリモジュールのアドレスマップの一例を示す説明図。
【図４】本発明を適用したメモリモジュールの電源投入時の動作の一例を示す図。
【図５】本発明を適用したメモリモジュールの電源投入時のDRAMの初期設定の一例を示す図。
【図６】本発明を適用したメモリモジュールの電源投入時のDRAMの初期設定の一例を示す図。
【図７】本発明を適用したメモリモジュールの電源投入時のFLASHからDRAMへのデータ転送動作の流れを示す図。
【図８】本発明のメモリモジュール内のDRAMのリフレッシュ動作を示す図。
【図９】本発明のメモリモジュール内のFLASHからDRAMへのデータ転送動作の流れを示すフローチャート。
【図１０】本発明のメモリモジュール内のDRAMからFLASHへのデータ転送動作の流れを示すフローチャート。
【図１１】本発明のメモリモジュールへの読出し及び書きこみ動作の一例を示した図。
【図１２】本発明のメモリモジュールに対するクロックサイクル変更の動作の一例を示した図。
【図１３】ロード命令によるDRAMへの書きこみ動作が行われているときに、外部からDRAMへの読み出し動作が生じた際のDRAMからの読み出し動作の一例を示す図。
【図１４】ストア命令によるDRAMへの読み出し動作が行われているときに、外部からDRAMへの読み出し動作が生じた際のDRAMからの読み出し動作の一例を示す図。
【図１５】ロード命令によるDRAMへの書きこみ動作が行われる前に、外部からDRAMへの読み出し動作が生じた際のDRAMからの読み出し動作の一例を示す図。
【図１６】ロード命令によるDRAMへの書きこみ動作が行われているときに、外部からDRAMへの読み出し動作が生じた際のDRAMからの読み出し動作の一例を示す図。
【図１７】モードレジスタセット命令による本発明のメモリモジュールのバースト長変更の動作の一例を示す図。
【図１８】本発明のメモリモジュールからのデータ読出し動作の一例を示す図。
【図１９】本発明のメモリモジュール内のDRAMの電源遮断及び電源投入命令をの一例を示す図。
【図２０】図１で示されるFLASHの一構成例を示すブロック図。
【図２１】図２０で示されるFLASHからのデータ読み出しの一例を示すタイミングチャート。
【図２２】本発明を適用したメモリモジュールの一構成例を示した図。
【図２３】図２２で示されるFLASHの一構成例を示すブロック図。
【図２４】図２３で示されるFLASHからのデータ読み出しの一例を示すタイミングチャート。
【図２５】 DRAMの一構成例を示すブロック図。
【図２６】 DRAMの別の構成例を示すブロック図。
【図２７】本発明によるメモリモジュールの実装形態の一例を示す図。
【図２８】本発明によるメモリモジュールの実装形態の変形例を示す図。
【図２９】本発明によるメモリモジュールを利用した携帯電話の構成例を示すブロック図。
【符号の説明】
CHIP1…不揮発性メモリ、CHIP2…制御回路(CTL_LOGIC)半導体チップ、CHIP3…ダイナミックランダムアクセスメモリ(DRAM１)、CHIP4…ダイナミックランダムアクセスメモリ(DRAM2)、S-VCC，L-VCC…CHIP2の電源、S-VSS，L-VSS…CHIP2のグラウンド、CLK…CHIP2のクロック信号、CKE…CHIP2のクロックイネーブル信号、/CS…CHIP2のチップセレクト信号、/RAS…CHIP2のロウアドレスストローブ信号、/CAS…CHIP2のカラムアドレスストローブ信号、/WE…CHIP2のライトイネーブル信号、DQMB0〜DQMB3…入出力マスク信号、A0〜A15…CHIP2のアドレス信号、RB…CHIP2のレディ/ビジィ信号、RESET…リセット信号、D-CLK…CHIP3及びCHIP4のクロック信号、D-CKE…CHIP3及びCHIP4のクロックイネーブル信号、D-/CS…CHIP3及びCHIP4のチップセレクト信号、D-/RAS…CHIP3及びCHIP4のロウアドレスストローブ信号、D-/CAS…CHIP3及びCHIP4のカラムアドレスストローブ信号、D-/WE…CHIP3及びCHIP4のライトイネーブル信号、D-A0〜D1-A14…CHIP3及びCHIP4のアドレス信号、D1-DQMU/DQML…CHIP3の入出力マスク信号、D1-DQ0〜D2-DQ15…CHIP3のデータ入出力、D-VCC…CHIP3及びCHIP4の電源、D-VSS…CHIP3及びCHIP4のグラウンド、D-VCCQ…CHIP3及びCHIP4のI/O用電源、D-VSSQ…CHIP3及びCHIP4のI/O用グラウンド、F-/CE…チップイネーブル信号、F-CLE…コマンドラッチイネーブル信号、F-ALE…アドレスラッチイネーブル信号、F-/WE…ライトイネーブル信号、F-/RE…リードイネーブル信号、F-/WP…ライトプロテクト信号、F-R/B…レディ/ビジィ信号、F-IO0〜F-IO7…入出力信号(FLASH用)、SDCON…DRAM制御回路、MU…メモリマネージメント回路、CGEN…コマンド発生回路、AGEN…アドレス発生回路、FAR…アクセス調停回路、INT…初期化回路、CT…カウンター回路、REF…リフレッシュ制御回路、IOCON…IOデータコントロール回路、TE…データ転送信号、BUF…バッファ回路、REQ…アクセス要求回路、FCON…フラッシュ制御回路、TDBUF…転送データバッファ、DBUF…データバッファ、FGEN…フラッシュ制御信号生成回路、CKGEN…クロック発生回路、ECC…エラー訂正回路、REP…代替処理回路、PCON…パワー制御回路、REG…コントロールレジスタ、BANK-A0，BANK-A1B，ANK-B0，BANK-B1…メモリバンク、D-IPR…DRAMの初期プログラム領域、F-IPR…FLASHの初期プログラム領域、F-MD…メインデータ領域、F-REP…代替領域、p0，p10240，p24575，pADauto…FLASHのデータ、r0，r10240，r24575，rADauto…FLASHの冗長データ、T1（PON）…電源投入期間、T2（RST）…リセット期間、T3（DINIT）…DRAMの初期化期間、T4（ALD）…初期プログラム転送期間、T5…セルフリフレッシュ開始期間、T6…セルフリフレッシュ期間、T7…セルフリフレッシュ解除期間、T8…アイドル期間、A，BA…バンクアクティブ命令、R，BR…リード命令、W，BW…ライト命令、cy0…設定サイクル時間、CY…サイクル時間変更命令、Ld…ロード命令、St…ストア命令、Sa…開始アドレス、Da…終了アドレス、P…プリチャージ命令、T…クロック周期、L-CONT…動作ロジックコントローラ、CTL…制御回路、I/O-CONT…入出力コントロール回路、STREG…ステータスレジスタ、ADREG…アドレスレジスタ、COMREG…コントロールレジスタ、R/B…レディ・ビジー回路、VL-GEN…高電圧発生回路、ROW-BUF…ローアドレスバッファ、ROW-DEC…ローアドレスデコーダー、COL−BUF…カラムバッファ、DATA−REG…データレジスタ、COL-DEC…カラムデーコーダ、S-AMP…センスアンプ、MA…メモリアレイ、Rcode…リード命令コード、AD1，AD2，AD3…アドレス、F-/CE…チップイネーブル信号、F-/OE…アウトプットイネーブル信号、F-SC…シリアルクロック信号、F-/WE…ライトイネーブル信号、F-/RES…リセット信号、F-CDE…コマンドデータイネーブル信号、F-RDY/BUSY…レディ/ビジィ信号、C-BUF…コントロール信号バッファ、C-CTL…コマンドコントローラ、MUX…マルチプレクサ、DI-BUF…データインプットバッファ、IDC…インプットデータコントローラ、SA-BUF…セクタアドレスバッファ、X-DEC…Xデコーダ、Y-CT…Yアドレスカウンタ、Y-DEC…Yデコーダ、DATA-REG…データレジスタ、DO-BUF…データアウトプットバッファ、X-ADB…Ｘアドレスバッファ、REF-CT…リフレッシュカウンタ、X-DEC…Ｘデコーダ、Y-ADB…Ｙアドレスバッファ、IN-BUF…入力データバッファ回路、OUT-BUF…出力データバッファ回路、CTL_LOGIC…制御回路、MREG…モードレジスタ、TG…タイミング発生回路、EMREG…拡張モードレジスタ、PCB…プリント回路基板、COVER…モジュールの封止カバー、PATH1〜PATH5…ボンディング配線、ANT…アンテナ、RF…無線ブロック、BB…ベースバンドブロック、SP…音声コーデックブロック、SK…スピーカー、MK…マイクロホン、CPU…プロセッサ、LCD…液晶表示部、KEY…キーボード、MEM…メモリモジュール。
【発明の属する技術分野】
本発明は、ダイナミックランダムアクセスメモリ（DRAM）を含むメモリシステムおよびメモリシステムの制御方法に関する。
【０００２】
【従来の技術】
従来、フラッシュメモリ(32M bit容量)とスタティックランダムアクセスメモリ(SRAM(4M bit容量))とがスタックチップでＦＢＧＡ（Fine pitch Ball Grid Array）型パッケージに一体封止された複合型半導体メモリがある。フラッシュメモリとSRAMとは、ＦＢＧＡ型パッケージの入出力電極に対してアドレス入力端子とデータ入出力端子が共通化されている。但し各々の制御端子はそれぞれ独立とされている（例えば、非特許文献１参照。）。
【０００３】
また、フラッシュメモリチップとDRAMチップとがリードフレーム型パッケージに一体封止された複合型半導体メモリもある。この複合型半導体メモリはフラッシュメモリとDRAMとはパッケージの入出力電極に対してアドレス入力端子、データ入出力端子、及び制御端子が共通化されて入出力される（例えば、特許文献１の図１及び図１７、特許文献２参照。）。
【０００４】
また、主記憶装置として扱われるフラッシュメモリとキャッシュメモリとコントローラとCPUから構成されるシステムもある（例えば、特許文献３の図１参照。）。
【０００５】
また、フラッシュメモリとＤＲＡＭと転送制御回路からなる半導体メモリもある（例えば、特許文献４の図２参照。）。
【０００６】
また、フラッシュメモリとSRAMとが同一半導体チップ上に集積されたメモリもある（例えば、特許文献５の図１参照。）。
【０００７】
また、フラッシュメモリとSRAMとが集積されているフラッシュＩ／Ｏカードもある（例えば、特許文献６の図１参照。）。
【０００８】
また、フラッシュメモリとキャッシュメモリとコントローラとCPUから構成されるシステムもある（例えば、特許文献７の図１参照。）。
【０００９】
【非特許文献１】
“複合メモリ（スタックドCSP）フラッシュメモリ＋RAM データシート”、形名LRS1380、［online］、平成１３年１２月１０日、シャープ株式会社、［平成１４年８月２１日検索］、インターネット＜URL:http://www.sharp.co.jp/products/device/flash/cmlist.html＞
【特許文献１】
特開平０５−２９９６１６号公報
【特許文献２】
欧州特許出願公開第０５６６３０６号明細書
【特許文献３】
特開平０７−１４６８２０号公報
【特許文献４】
特開２００１−５７２３号公報
【特許文献５】
特開２００１−３５７６８４号公報
【特許文献６】
特開平０８−１３７７３６号公報
【特許文献７】
特開２００１−５１０６１２号公報
【００１０】
【発明が解決しようとする課題】
本願発明者等は、本願に先立って携帯電話及びそれに使用されるフラッシュメモリとSRAMとが１パッケージに実装されたメモリモジュールについて検討を行った。
【００１１】
携帯電話が取り扱うアプリケーション、データ、ワークエリアは携帯電話に付加される機能（音楽やゲーム等配信等）が増えるにつれて大きくなり、より大きな記憶容量のフラッシュメモリやSRAMが必要と予想される。さらに最近の携帯電話は高機能化が目覚しく、大容量メモリのニーズが高まっている。
【００１２】
現在、携帯電話に用いられているフラッシュメモリは、NOR構成と呼ばれるメモリアレイ方式を用いたNOR型フラッシュメモリである。NOR型は、メモリセルアレイの寄生抵抗を小さく抑えたアレイ構成であり、並列接続したメモリセル２個につき１個の割合でメタルビット線コンタクトを設けることで低抵抗化を図っている。このため、読み出し時間は約８０ｎｓとSRAMの読み出し時間とほぼ同等にすることができる。しかし、その反面、セル２個につき１個のコンタクトを設ける必要があるため、コンタクト部のチップ面積に占める割合が高く、１ビットのメモリセル当たりの面積が大きくなり、大容量化には対応仕切れないという課題がある。
【００１３】
また、代表的な大容量フラッシュメモリには、メモリアレイにAND構成を用いているAND型フラッシュメモリとNAND構成を用いているNAND型フラッシュメモリがある。これらのフラッシュメモリは、１６〜１２８個のセルに対し１個のビット線コンタクトを設けるため、高密度のメモリアレイを実現できる。したがって、１ビットのメモリセル当たりの面積をNOR型フラッシュメモリより小さくでき、大容量化に対応できる。しかし、その反面、最初のデータを出力するまでの読み出し時間が、約２５μｓから５０μｓと遅く、SRAMとの整合性が取れないことが判明した。
【００１４】
そこで本発明の目的の一つは、記憶容量が大きくかつ高速読み出し、書き込みが可能なROMとRAMを含むメモリシステムを提供することである。
【００１５】
【課題を解決するための手段】
本発明の代表的な手段を示せば以下の通りである。フラッシュメモリと、転送データバッファ（TDBUF）と、複数のメモリバンクから構成され、クロックに同期したコマンドにより読出し／書込みを行う２つのDRAMを一つの封止体に実装し、封止体に半導体チップとの配線を行うための電極と、封止体と封止体外部との接続を行うための電極を設ける。
【００１６】
この際に、半導体装置外からのフラッシュメモリ内のデータの読み出し要求に対する読み出し時間を高速化するため、DRAMとフラッシュメモリにメモリコントローラを接続し、メモリコントローラによりフラッシュメモリからDRAMへ、あるいはDRAMからフラッシュメモリへのデータ転送を行う。電源投入後及び転送命令が生じた際には、DRAMにフラッシュメモリのデータの少なくとも一部をメモリコントローラにより転送する制御を行うとよい。
【００１７】
また、前記半導体装置内部でフラッシュメモリとDRAM間のデータ転送を行っている間でも、前記半導体装置外よりDRAMへ読出し及び書きこみのアクセスを受付け、高速にデータの読出し及び書きこみが行われるように制御しても良い。前記半導体装置内部でフラッシュメモリとDRAM間のデータ転送はバックグランドで行えるようにすると良い。
【００１８】
さらに、前記メモリコントローラは、電源投入後のフラッシュメモリからDRAMへのデータ転送の際にDRAMのリフレッシュ制御もおこなう。フラッシュメモリからDRAMへのデータ転送の際には、DRAMに対してオートリフレッシュを行い、データ転送が終了したら、セルフリフレッシュ状態にし、その後、半導体装置外からのセルフリフレッシュ解除命令でセルフリフレッシュ状態を解除するように制御すると良い。
【００１９】
【発明の実施の形態】
以下、本発明の実施の形態例につき添付図面を参照しながら詳細に説明する。
実施の形態例において各ブロックを構成する回路素子は、特に制限されないが、公知のCMOS（相補型ＭＯＳトランジスタ）等の集積回路技術によって、単結晶シリコンのような１個の半導体基板上に形成される。
【００２０】
＜実施の形態例１＞
図１は本発明に係るメモリシステムを適用した一例であるメモリモジュールの第１の実施の形態例を示したものである。本メモリモジュールは、４つのチップによって構成されている。以下に、夫々のチップについて説明する。
【００２１】
まず、CHIP1(フラッシュメモリ：以下、FLASHと表記する)は不揮発性メモリである。不揮発性メモリにはROM(リードオンリーメモリ)、EEPROM(エレクトリカリイレーサブルアンドプログラマブルROM)、フラッシュメモリ等を用いることができる。本実施の形態例では、フラッシュメモリを例に説明する。CHIP2(CTL_LOGIC)には、CHIP1、CHIP3、及びCHIP４の制御を行う制御回路が含まれている。CHIP3およびCHIP4は、ダイナミックランダムアクセスメモリ(DRAM)である。DRAMは内部構成やインターフェースの違いから、EDO（Extended Data Out）、SDRAM（Synchronous DRAM）、DDR（Double Data Rate）等様々な種類がある。本メモリモジュールにはいずれのDRAMでも用いることができるが、本実施の形態例ではSDRAMを例に説明する。
【００２２】
このメモリモジュールには、アドレス(A0〜A15)とクロック信号(CLK)とコマンド信号(CKE, /CS, /RAS, /CAS, /WE)が入力される。電源はS-VCC, S-VSS, L-VCC,L-VSS,F-VCC, F-VSS, D-VCC, D-VSSを通して供給され、データの入出力にはIO0〜IO31が用いられる。いわゆるSDRAMインターフェースによって、このメモリモジュールは動作する。
【００２３】
CHIP2は、CHIP1，CHIP3およびCHIP4の動作に必要となる信号を供給する。CHIP2は、CHIP1に対して、アドレスおよびFLASH用データ(F-IO0〜F-IO7)、コマンド(F-CE, F-/CLE, F-/ALE, F-/WE,F-/RE,F-WP, F-R/B)を供給する。さらに、CHIP2は、CHIP3及びCHIP4に対してクロック(D-CLK)、アドレス(D-A0〜D-A14)、コマンド(D-CKE, D-/CS, D-/RAS, D-/CAS, D-/WE, D1-DQMU/DQML、D2-DQMU/DQML)、DRAM用データ(D1-DQ0〜D1-DQ15、D2-DQ0〜D2-DQ15)を供給する。
【００２４】
ここで各コマンド信号について簡単に説明する。CHIP2に入力されるCLKはクロック信号、CKEはクロックイネーブル信号、/CSはチップセレクト信号、/RASはロウアドレスストローブ信号、/CASはカラムアドレスストローブ信号、/WEはライトイネーブル信号、DQMB0、DQMB1、DQMB2、DQMB3は入出力マスク信号である。
【００２５】
CHIP3及びCHIP4に入力されるD-CLKはクロック信号、D-CKEはクロックイネーブル信号、D-/CSはチップセレクト信号、D-/RASはロウアドレスストローブ信号、D-/CASはカラムアドレスストローブ信号、D-/WEはライトイネーブル信号、D1-DQMU/DQML、D2-DQMU/DQMLは入出力マスク信号である。
【００２６】
CHIP1に入力されるF-/CEはチップイネーブル信号、F-/CLEはコマンドラッチイネーブル信号、F‐ALEはアドレスラッチイネーブル信号、F-/WEはライトイネーブル信号、F-/REはリードイネーブル信号、F-WPはライトプロテクト信号、F-R/Bはレディ/ビジィ信号、F-IO0〜F-IO7は入出力信号でありアドレスの入力や、データの入出力に使用する。
【００２７】
CHIP2の制御回路（CTL_LOGIC）は、外部から入力されたアドレスの値によって、CHIP2の制御回路（CTL_LOGIC）に設けられたコントロールレジスタか、CHIP3およびCHIP4のDRAMか、CHIP1のFLASHかを選択する。
制御回路(CTL_LOGIC)に設けられたコントロールレジスタに値を設定しておくことによって、外部からのアクセスがコントロールレジスタへのアクセスか、DRAMへのアクセスか、FLASHへのアクセスかを区別することができる。いずれのアクセスもSDRAMインターフェース方式によって行われる。
【００２８】
FLASHは、特に限定しないが、初期プログラム領域、メインデータ領域、代替領域に分かれている。初期プログラム領域内の一部には、初期プログラム領域の範囲を示す初期プログラム領域指定データが格納されている。
【００２９】
この初期プログラム領域指定データは、本メモリモジュール外部からアドレス(A0〜A15)とコマンド信号(CKE, /CS, /RAS, /CAS, /WE)を通して、書きかえることができる。
【００３０】
DRAMは、特に制限はないが、ワーク領域とFLASHデータコピー領域とに分かれており、ワーク用はプログラム実行時のワークメモリとして、FLASHデータコピー領域はFLASHからのデータをコピーするためのメモリとして利用される。
【００３１】
FLASHのアドレスとDRAMのFLASHデータコピー領域のアドレスとの対応付けは、制御回路CHIP2に設けられたメモリマネージメント回路によって決めることができる。例えば、一般的にSDRAMは４つのメモリバンク（バンク０〜３）から構成されており、特に限定はしないが、メモリマネージメント回路でDRAMのFLASHデータコピー領域をバンク３及びバンク２に割り当て、ワーク領域はバンク１及びバンク０に割り当てることも可能である。
【００３２】
電源投入時の動作シーケンスを説明する。本メモリモジュールへ電源投入を行うと、制御回路CHIP2は、DRAMの初期化を行ない、次にFLASHの初期プログラム領域指定データを読み出す。そして、このFLASHの初期プログラム領域指定データに示されている範囲のFALSHのデータを、DRAMのFLASHデータコピー領域へ転送する。
【００３３】
このように、電源投入時に必要最小限のデータをFLASHからDRAMへ自動転送することにより、携帯機器が立ちあがった時点ですぐに本メモリモジュールへアクセスすることができるため高性能化が図れる。
さらに、初期プログラム領域指定データを書きかえて、電源投入時のデータ転送サイズを変えることができるため、携帯機器の要求に応じて柔軟に対応でき、高機能化が図れる。
【００３４】
電源投入時の動作シーケンスが終了した後のFLASH−DRAM間のデータ転送は、制御回路CHIP2内のコントロールレジスタにアクセスし、ロード命令やストア命令コードを書きこむことで、FLASHのデータをDRAMのFLASHデータコピー領域にコピー（ロード）したり、DRAMのFLASHデータコピー領域のデータをFLASHに書き戻したり（ストア）できる。
【００３５】
アドレス信号(A0〜A15)からコントロールレジスタにアクセスするためのアドレスと、コマンド信号（CKE, /CS, /RAS, /CAS, /WE）からライト命令、入出力データ信号(D-IO0〜D-IO15)から、ロード命令コード、ロード開始アドレス、ロード終了アドレスが入力されると、コントロールレジスタにはロード命令コードとロード開始アドレスと転送データサイズが書きこまれる。その後、FLASHのロード開始アドレスから転送データサイズ分のデータが読み出され、DRAMのFLASHデータコピー領域へ転送される。これによって、FLASHのデータはDRAMへ保持されることになる。
【００３６】
ロード命令によるFLASH−DRAM間のデータ転送と同様にコマンド信号（CKE,/CS,/RAS,/CAS,/WE）およびアドレス信号(A0〜A15)からコントロールレジスタにストア命令コードとストア開始アドレスと転送データサイズが書きこまれると、DRAMのストア開始アドレスから転送データサイズ分のデータが、FLASHへ書きこまれる。
【００３７】
FLASHは、書き換えを繰り返すことによって、信頼性が低下し、書き込み時に書いたデータが、読み出し時には異なるデータとなったり、書き換え時にデータが書き込まれなかったりすることが稀にある。
【００３８】
制御回路Chip2はFLASHからデータを読み出す時、読出しデータのエラーを検出し、訂正後、DRAMへ転送する。FLASHへのデータの書き込み時には、制御回路CHIP2は正しく書き込まれたかをチェックし、正しく書き込まれなかった場合は、現在のアドレスとは異なるアドレスに書きこみを行う。いわゆる、代替え処理を行う。不良アドレスと、不良アドレスに対して、どのアドレスに代替え処理を行ったというアドレス管理も行う。
【００３９】
DRAMのFLASHデータコピー領域へアクセスする場合は、アドレス信号(A0〜A15)から、FLASHのデータコピー領域を選択するアドレスと、コマンド信号（CKE, /CS, /RAS, /CAS, /WE）から、読み出し命令や書き込み命令を入力すると、これらの命令やアドレスを解読し、DRAMのFLASHデータコピー領域へアクセスし、データの読み出しや書きこみを行う。
これによって、DRAMに保持されているFLASH領域のデータの読み出し及び書きこみ時間は、DRAMと同等となる。
【００４０】
DRAMのワーク領域へアクセスする場合は、アドレス信号(A0〜A15)から、ワーク領域を選択するアドレスと、コマンド信号（CKE, /CS, /RAS, /CAS, /WE）から、読み出し命令や書き込み命令を入力すると、これらの命令やアドレスを解読し、DRAMのワーク領域へアクセスし、データの読み出しや書きこみを行う。
【００４１】
一般的にSDRAMは、バンク０〜バンク３の４つのメモリバンクから構成されており、あるバンクへのアクセス後、他のバンクへアクセスが行えるまでの最小時間間隔Tint-minが定められている。
【００４２】
メモリマネージメント回路で、DRAMのFLASHデータコピー領域をバンク３及びバンク２に割り当て、ワーク領域はバンク１及びバンク０に割り当てたとし、本メモリモジュールでロード命令やストア命令によるDRAMのバンク３アクセスが生じている時、本メモリモジュール外部から、アドレス信号(A0〜A15)及びコマンド信号（CKE, /CS, /RAS, /CAS, /WE）を通してDRAMのバンク０へアクセスが生じた場合、制御回路CHIP2は、前記最小時間間隔Tint-minを利用してロード命令やストア命令によるDRAMへのアクセスを一時、停止し、アドレス信号(A0〜A15)及びコマンド信号（CKE, /CS, /RAS, /CAS, /WE）からのアクセスを行い、このアクセスが終了したら、ロード命令やストア命令によるアクセスを再開する。
【００４３】
リードアクセスの場合には、DRAMからの読み出しデータはDRAM用データI/O(D1-DQ0〜D1-DQ15)を通り、データ入出力線(I/O0〜I/O31)へ出力される。ライトアクセスの場合は、書込みデータはメモリモジュールのデータ入出力線(I/O0〜I/O31)から入力され、その後DRAM用データI/O(D1-DQ0〜D1-DQ15,D2-DQ0〜D2-DQ15)を通してDRAMへ入力される。
【００４４】
図２は、制御回路CHIP2(CTL_LOGIC)の構成図である。CHIP2(CTL_LOGIC)は、外部からSDRAMインターフェースで動作し、CHIP3(DRAM1)とCHIP1（FLASH）を制御する制御回路である。以下で各回路ブロックの動作を説明する。
【００４５】
DRAM制御回路SDCONは、メモリマネージメント回路MU、コマンド発生回路CGEN、アドレス発生回路AGEN、アクセス調停回路FAR、初期化回路INT、カウンター回路CT、リフレッシュ制御回路REFから構成される。初期化回路INTは、DRAMへの電源供給開始時にDRAMの初期化を行う。
【００４６】
メモリマネージメント回路MUは、外部より入力されたアドレスを変換し、コントロールレジスタやDRAMのFLASHデータコピー領域、DRAMのワーク領域及びFLASHを選択する。アクセス調停回路FARは、FLASH‐DRAM間のアクセスを調停する。
【００４７】
カウンター回路CTは、アドレス信号(A0〜A15)やコマンド信号COM（CKE, /CS, /RAS, /CAS, /WE）によって設定されたバースト長にしたがってアドレス信号（A0〜A15）を１つずつインクリメントする。コマンド発生回路CGENは、DRAMに対してデータの読出しや書きこみ等の命令を発行する。アドレス発生回路AGENは、DRAMに対してアドレスを発行する。
【００４８】
IOデータコントロール回路IOCONは、DRAMのデータの読み出し及び書き込みのタイミングを制御する。バッファ回路BUFは、クロックCLKから、DRAM制御回路SDCON、IOデータコントロール回路IOCONへ内部制御用のクロック及びDRAM用クロックD-CLKを生成する。
【００４９】
アクセス要求回路REQは、FLASHに格納されている、電源投入時にFLASHからDRAMへ自動転送する初期プログラムの範囲を示す初期プログラム領域指定データを読み出すための初期アドレスAdautoを保持しており、電源投入時、前記初期アドレスADautoにより、FLASHから初期プログラム領域指定データを読出し、この初期プログラム領域指定データに示されている範囲のデータをFLASHからDRAMへ転送するために、転送要求をフラッシュ制御回路FCON及びDRAM制御回路SDCONに発行する。さらに、ロード命令やストア命令によるDRAM−FLASH間のデータ転送時の転送要求を発行する。
【００５０】
FLASHは、特に限定しないが、初期プログラム領域、メインデータ領域、代替領域に分かれている。初期プログラム領域内の一部には、初期プログラム領域の範囲を示す初期プログラム領域指定データが格納されている。この初期プログラム領域指定データは、本メモリモジュール外部からアドレス(A0〜A15)とコマンド信号(CKE, /CS, /RAS, /CAS, /WE)を通して、書きかえることができる。
【００５１】
DRAMは、定期的にリフレッシュ動作を行わないとメモリセルに保持されていつかデータが失われるという特性を持つ。このため、リフレッシュ制御回路REFは、電源投入直後の初期データをFLASHからDRAMへ転送する間、DRAMに対してオート・リフレッシュ動作を行う。さらに、初期データの転送が完了した時、DRAMに対してセルフリフレッシュ動作を行いDRAMのデータを保持する。セルフリフレッシュ状態では、通常のオート・リフレッシュ動作より低電力でデータを保持することができる。リフレッシュ制御回路によるセルフリフレッシュ状態は、アドレス信号(A0〜A15)やコマンド信号COM(CKE, /CS, /RAS, /CAS, /WE)から、セルフリフレッシュ解除命令が入力されると、解除され、それと同時に、リフレッシュの制御がリフレッシュ制御回路REFから、アドレス信号(A0〜A15)やコマンド信号(CKE, /CS, /RAS, /CAS, /WE)からの制御に移る。
【００５２】
コントロールレジスタREGには、特に制限はないが、ロード命令、ストア命令、サイクル時間変更命令、電源遮断命令、電源投入命令などの命令コードや、転送開始アドレス、転送データサイズ等が書き込まれ保持される。
転送データバッファTDBUFは、DRAM−FLASH間データ転送時のデータを一時的に保存する。
【００５３】
フラッシュ制御回路FCONは、フラッシュ制御信号生成回路FGENとクロック発生回路CKGENとエラー訂正回路ECCと代替処理回路REPから構成される。
クロック発生回路CKGENは、電源供給後、RESET信号が解除されるとフラッシュ制御信号生成回路FGEN用のクロックを発生する。
【００５４】
エラー訂正回路ECCは、FLASHから読み出したデータにエラーがあるかどうかをチェックし、エラーがあれば訂正を行う。代替処理回路REPは、FLASHへの書き込みが正しく行われたかをチェックし、正しく行われなかった場合は、FLASHにあらかじめ用意されている代替用の新たなアドレスに対して書き込みを行う。フラッシュ制御信号生成回路FGENは、FLASHに対しデータの読出し、書きこみの制御を行う。
パワー制御回路PCONは、DRAMへの電源供給及び電源の制御を行う。
【００５５】
次に、本メモリモジュールの動作を説明する。
電源L-VCC、L-VSS、S-VCC、S-VSSが投入され、リセット信号RESETによってCHIP2は初期設定される。リセットが解除されると、DRAMへ電源供給が開始され、初期化回路INTはDRAMの初期化を行う。
【００５６】
この後、実行されるFLASHからDRAMへの初期プログラムの自動転送について説明する。
アクセス要求回路REQは、FLASHに格納されている、電源投入時にFLASHからDRAMへ自動転送する初期プログラムの範囲を示す初期プログラム領域指定データを読み出すための初期アドレスAdautoを保持している。
【００５７】
電源投入後、アクセス要求回路REQは、前記初期アドレスADautoのデータを読み出すための要求をフラッシュ制御信号発生回路FGENに対して発行する。フラッシュ制御信号発生回路FGENは、アクセス要求回路REQの指示にしたがって、FLASHに格納されている初期プログラム領域指定データを読み出す。その後、制御回路CHIP2は、この初期プログラム領域指定データに示されている範囲のプログラムをFLASHからDRAMへ転送する。
【００５８】
最初に、フラッシュ制御信号発生回路FGENは、FLASHに対して読み出し動作を行う。FLASHから読み出されたデータに誤りが無ければ、直接、データを転送データバッファTDBUFへ転送し、誤りがあれば、エラー訂正回路ECCで訂正し、転送データバッファTDBUFへ転送する。
【００５９】
その次に、アクセス要求回路REQは、アクセス調停回路FARへDRAMへのデータ転送要求を発行し、転送要求を許可され、アドレス・コマンド発生回路ACGENからライト命令とアドレス信号、IOデータコントロール回路IOCONより初期プログラムがDRAMに対して書き込まれる。
【００６０】
アドレス信号(A0〜A15)やコマンド信号COM(CKE, /CS, /RAS, /CAS, /WE)によってコントロールレジスタREGが選択され、ロード命令がコントロールレジスタREGに書き込まれると、FLASHからDRAMへデータ転送を開始する。最初に、フラッシュ制御信号発生回路FGENは、FLASHに対して読み出し動作を行う。FLASHから読み出されたデータに誤りが無ければ、直接、データを転送データバッファTDBUFへ転送し、誤りがあれば、エラー訂正回路ECCで訂正し、転送データバッファTDBUFへ転送する。
【００６１】
その次に、アクセス要求回路REQは、アクセス調停回路FARへDRAMへのデータ転送要求を発行し、転送要求を許可され、アドレス・コマンド発生回路ACGENからライト命令とアドレス信号、IOデータコントロール回路IOCONよりデータがDRAMに対して入力され、所望のデータがDRAMへ書き込まれる。
【００６２】
なお、図２ではエラー訂正回路ECCと代替処理回路REPは、制御回路CHIP2（CTL_LOGIC）に設けたが、もちろんCHIP1（FLASH）に設けて、FLASH側でエラー訂正を行って、そのデータを制御回路CHIP2（CTL_LOGIC）を介してDRAM側に転送したり、また、DRAM側からFLASH側へ転送するデータをFLASH側で代替処理を行い、書き込む構成としても良い。
【００６３】
アドレス信号(A0〜A15)やコマンド信号COM(CKE, /CS, /RAS, /CAS, /WE)によってコントロールレジスタREGが選択され、ストア命令がコントロールレジスタに書き込まれると、DRAMからFLASHへデータ転送が開始される。最初に、アクセス要求回路REQは、アクセス調停回路FARへDRAMへのデータ転送要求を発行し、転送要求を許可され、アドレス・コマンド発生回路ACGENからリード命令とアドレス信号をDRAMに送りデータを読み出す。
【００６４】
DRAMから読み出されたデータは、IOデータコントロール回路IOCONを通って転送データバッファTDBUFへ転送される。フラッシュ制御信号発生回路FGENは、転送データバッファTDBUFへ転送されたデータを読出し、FLASHに対して書き込みを行う。
【００６５】
アドレス代替処理回路REPは、書き込みが成功したかどうかをチェックし、成功すれば処理を終了する。書き込みが失敗した時には、FLASHにあらかじめ用意されている代替用の新たなアドレスに対して書き込みを行う。代替え処理を行った際は、不良アドレスと、不良アドレスに対して、どのアドレスに代替え処理を行ったかというアドレス情報を保持し管理する。
【００６６】
DRAMのFLASHデータコピー領域やワーク領域へアクセスする場合は、アドレス信号(A0〜A15)からそれぞれの領域を選択するアドレスと、コマンド信号COM（CKE, /CS, /RAS, /CAS, /WE）から読み出し命令や書き込み命令とを入力する。制御回路CHIP2は、これらの命令やアドレスを解読し、DRAMに対して、アドレス信号(D-A0〜D-A14)とコマンド信号D-COM（D-CKE, D-/CS, D-/RAS, D-/CAS, /D-WE）からアドレス及び読出しや書きこみ命令を発行し、データの読み出しや書きこみを行う。
【００６７】
一般的にSDRAMは、バンク０〜バンク３の４つのメモリバンクから構成されており、あるバンクへのアクセス後、他のバンクへアクセスが行えるまでの最小時間間隔Tint-minが定められている。
【００６８】
メモリマネージメント回路でSDRAMのFLASHデータコピー領域をバンク３及びバンク２に割り当て、ワーク領域はバンク１及びバンク０に割り当てたとし、本メモリモジュールでロード命令やストア命令によるDRAMのバンク３アクセスが生じている時、本メモリモジュール外部から、アドレス信号(A0〜A15)及びコマンド信号（CKE, /CS, /RAS, /CAS, /WE）を通してDRAMのバンク０へアクセスが生じた場合、制御回路CHIP2は、前記最小時間間隔Tint-minを利用してロード命令やストア命令によるDRAMへのアクセスを一時、停止させ、その後、アドレス信号(A0〜A15)及びコマンド信号（CKE, /CS, /RAS, /CAS, /WE）からのアクセスを処理するために、アドレス信号(D-A0〜D-A14)とコマンド信号D-COM（D-CKE, D-/CS, D-/RAS, D-/CAS, /D-WE）からDRAMへアドレスや、読出し／書きこみ命令を発行し、データの読み出しや書きこみを行う。このアクセスが終了したら、ロード命令やストア命令によるアクセスを再開する。
【００６９】
このように、メモリモジュール内部でのロード命令やストア命令によるFLASH‐DRAM間のデータ転送中であっても、これらのデータ転送を意識することなく、メモリモジュール外部からDRAMへアクセスでき、携帯機器の高性能化、高機能化に対応できる。
【００７０】
云いかえれば、ロード命令やストア命令によるFLASH‐DRAM間のデータ転送をバックグランドで実行できるため、メモリモジュール外部からのアクセスを意識することなく、必要なデータを必要な時間までに前もってDRAMへ転送したり、FLASHへ転送することができ、携帯機器の高性能化、高機能化に対応することができる。
【００７１】
DRAMの電源を遮断する時は、アドレス信号(A0〜A15)やコマンド信号COM(CKE, /CS, /RAS, /CAS, /WE）から、電源遮断命令をコントロールレジスタREGに書きこむ。その後、パワー制御回路PCONは、DRAMへの電源供給を停止する。
【００７２】
一旦、DRAMの電源供給を停止した後に、再度DRAMを動作させるためには、アドレス信号(A0〜A15)やコマンド信号COM(CKE, /CS, /RAS, /CAS, /WE）から、電源投入命令をコントロールレジスタREGに書きこむ。
その後、パワー制御回路PCONは、DRAMへの電源供給を開始し、初期化回路INTがDRAMを初期化し、アクセス要求回路REQによって初期データの転送要求が発行され、FLASHからDRAMへ初期データの転送が行われる。
【００７３】
図３は、メモリマネージメント回路MUによるメモリマップの一例を示したものである。本実施の形態例では、特に限定されないが、不揮発メモリの記憶領域が128Mb＋4Mb、DRAMの記憶領域が256Mb、コントロールレジスタREGが8kbであるメモリモジュールを例に代表的なメモリマップを説明する。
【００７４】
図３では、アドレス信号A0〜A15を通じて入力したアドレスを元に、メモリマネージメント回路MUがコントロールレジスタREG(8kb)、DRAMのWork領域WK-Area（128Mbit）、DRAMのFLASHデータコピー領域CP-Area（128Mbit）、FLASH(128Mbit＋4Mb)にアドレスを変換したメモリマップを示す。
【００７５】
特に制限はないが、メモリマップのアドレス空間の下部から、コントロールレジスタREG、DRAMのバンク０（BANK0）、バンク１（BANK１）、バンク２（BANK2）、バンク３（BANK3）、がマッピングされている。
【００７６】
DRAMのバンク３（BANK3）及びバンク２（BANK2）はFLASHのデータコピー領域CP−Areaに、バンク１（BANK１）及びバンク０（BANK0）はワーク領域WK-Areaにマッピングされている。データコピー領域CP−Areaは、FLASHのデータが転送され保持される領域である。ワーク領域WK-Areaは、ワークメモリとして利用される領域である。
DRAMのバンク３（BANK3）の中の初期プログラム領域D-IPRには、電源投入後の初期化時に、FLASHの初期プログラム領域F-IPRのプログラムが転送される。
【００７７】
FLASHは、初期プログラム領域F-IPR、メインデータ領域F-MD,代替領域F-REPとに分かれている。また、FLASHの初期プログラム領域F-IPRには、電源投入時にDRAMへ転送される初期プログラムが格納されている。
【００７８】
メインデータ領域F-MDには、プログラムやデータが格納されている。また、FLASHは書き換えを繰り返すことによって、信頼性が低下し、書き込み時に書いたデータが、読み出し時には異なるデータとなったり、書き換え時にデータが書き込まれなかったりすることが稀にある。代替領域F-REPはこのように不良となった初期プログラム領域F-IPRやメインデータ領域F-MDのデータを、新たな領域へ置き換えるために設けられている。代替領域の大きさは、特に限定しないが、FLASHが保証する信頼性が確保できるように決めると良い。
FLASHのページサイズは特に限定しないが、528バイト（Byte）で、そのうち、512Byteはデータ領域、残りの16Byteが冗長領域である。
【００７９】
FLASHのメインデータ領域F-MDおよび代替領域F-REP内のデータは、必要に応じて、アドレス信号(A0〜A15)やコマンド信号COM（CKE, /CS, /RAS, /CAS, /WE）からのロード命令により、バンク３（BANK3）の中の初期プログラム領域D-IPR以外のFLASHデータコピー領域CP-Areaへ転送される。
【００８０】
電源投入時のFLASHからDRAMへのデータ転送について説明する。
FLASHのデータ領域pADautoには、電源投入時に、FLASHからDRAMへ自動転送する初期プログラムの範囲を示す初期プログラム領域指定データLareaが格納されている。
【００８１】
電源投入後、先ず、FLASHのデータpADautoを読み出す。FLASHからデータを読み出す際は、FLASHのデータ領域pADautoにあるデータと冗長領域rADauotにあるECCパリティデータを読み出し、エラー訂正回路ECCによって、エラーが有れば修正される。修正されたデータ領域pADauotのデータだけを読み出す。
【００８２】
次に、データ領域pADautoに格納されている初期プログラム領域指定データLareaに示されている範囲（初期プログラム領域F-IPR）のプログラムをDRAMの初期プログラム領域D-IPRへ転送する。
【００８３】
ロード命令によるFLASHからDRAMへのデータ転送を説明する。
FALSHのp24575のデータをDRAMへ転送するため、アドレス信号(A0〜A15)やコマンド信号(CKE, /CS, /RAS, /CAS, /WE)からコントロールレジスタREGにロード命令と、転送開始のアドレスと転送データサイズ（１ページ分）を書きこむ。そうすると、制御回路CHIP2（CTL_LOGIC）はFLASHの転送元のアドレス24575のデータを読出し、メモリマネージメント回路MUが設定したメモリマップに従い、DRAMのバンク３（BANK3）へ１ページ分（512Byte）のデータp24575を転送する。FLASHからデータを読み出す際は、FLASHのデータ領域p24575にあるデータと冗長領域r24575にあるECCパリティデータを読み出し、エラー訂正回路ECCによって、エラーが有れば修正される。修正されたデータp24575だけをDRAMへ転送する。
【００８４】
ストア命令によるDRAMからFLASHへのデータ転送を説明する。
DRAMのバンク２（BANK2）のデータをFALSHへデータ転送するため、コントロールレジスタREGにストア命令と転送開始のアドレスと転送データサイズ（１ページ分）を書きこむ。そうすると、制御回路CHIP2（CTL_LOGIC）はDRAMのバンク２（BANK2）のデータを読出し、メモリマネージメント回路MUが設定したメモリマップに従い、FLASHの転送先アドレス10240のデータ領域p10240へ１ページ分（512Byte）のデータを転送する。
【００８５】
FLASHへデータを書きこむ際、エラー訂正回路ECCはECCパリティデータを生成する。フラッシュ制御信号発生回路FGENによって、DRAMより読み出されたデータはFLASHのp10240へ、生成されたECCパリティデータは冗長領域r10240へ書きこまれる。アドレス代替処理回路REPは、書き込みが成功したかどうかをチェックし、成功すれば処理を終了する。書き込みが失敗した時には、FLASHの代替領域F-REP内のアドレスを選択し、例えば、DRAMより読み出されたデータはFLASHの代替領域F-REP内の代替データp0へ、生成されたECCパリティデータは代替冗長領域r0へ書きこまれる。
【００８６】
次に、DRAMからのデータの読み出しについて説明する。
アドレス信号(A0〜A15)やコマンド信号COM（CKE, /CS, /RAS, /CAS, /WE）から、DRAMのバンク３（BANK3）内のアドレスとリード命令が入力されると、DRAMのバンク３（BANK3）内のアドレスを選択し、データを読み出すことができる。つまり、FLASHのデータをDRAMと同じ速度で読み出すことができる。他のバンク（バンク２、バンク１、バンク０）についても同様にデータを読み出すことができる。
【００８７】
次に、DRAMへのデータの書きこみについて説明する。
アドレス信号(A0〜A15)やコマンド信号COM（CKE, /CS, /RAS, /CAS, /WE）から、DRAMのバンク２（BANK2）内のアドレスと書き込み命令が入力されると、DRAMのバンク２（BANK2）内のアドレスを選択し、データを書きこむことができる。つまり、FLASHのデータをDRAMと同じ速度で書きこむことができる。他のバンク（バンク２、バンク１、バンク０）についても同様にデータを書きこむことができる。
【００８８】
図４は、制御回路CHIP2の電源投入時の初期シーケンスを示す。
T1の期間（PON）で電源投入を行い、T2の期間（RST）でリセットを行う。リセットが解除された次のT3の期間（DINIT）でDRAMに対して初期化を行い、T4の期間（ALD）でFLSAHからDRAMへ初期プログラムを転送する。初期プログラム転送中は、リフレッシュ制御回路REFがオート・リフレッシュを行う。初期プログラムの転送が終了した後は、DRAMに転送されたデータを保持するためT5の期間（SREN）で、リフレッシュ制御回路REFはDRAMをセルフリフレッシュ状態にする。これ以降のT6の期間（SREF）では、セルフリフレッシュ状態となる。
【００８９】
T7の期間（SREX）でセルフリフレッシュ状態を解除するためアドレス信号（A0〜A15）やコマンド信号COM（CKE, /CS, /RAS, /CAS, /WE）からセルフリフレッシュ解除コマンドがされると、T8の期間（IDLE）以降はDRAMはアイドル状態となりアクセスを受け付けることができる。
【００９０】
図５は、図４に示すT3の期間（DINT）で、汎用のSDRAMに対して行う初期化の一例を示すフローチャートである。
リセット（RST）を行った後、DRAMへ初期化（DINIT）を行う。このDRAMの初期化では、DRAMに対し全バンクプリチャージ（STEP1：ABP）を行い、次に、オートリフレッシュ（STEP2：AREF）、最後にモードレジスタセット（STEP3:MRSET）を行う。モードレジスタセット（STEP3:MRSET）では、バースト長（BL）を１に、キャスレイテンシ（CL）を２に設定する。
DRAMの初期化が終了すると、FLSAHからDRAMへ初期プログラムの転送が開始される（ALD）。
【００９１】
図６は、従来より用いられている汎用SDRAMに、拡張モードレジスタEMREGを追加し、セルフリフレッシュ時のデータ保持領域の変更や最大保証温度の変更、出力バッファのドライブ能力の変更等を可能としたSDRAMに対して、T3の期間（DINT）で行う初期化の一例を示すフローチャートである。
【００９２】
リセット（RST）を行った後、DRAMへ初期化（DINIT）を行う。このDRAMの初期化では、DRAMに対し全バンクプリチャージ（STEP1:ABP）を行い、次に、オートリフレッシュ（STEP2:AREF）を行う。そしてモードレジスタセット（STEP3:MRSET）を行い、最後に拡張モードレジスタセット（STEP4:EMRSET）を行う。モードレジスタセット（STEP3：MRSET）では、バースト長（BL）を１に、キャスレイテンシ（CL）を２に設定する。拡張モードレジスタセット（STEP4:EMRSET）では、セルフリフレッシュ時のDRAMのデータ保持領域を全バンクに（Ret=All banks）、最大保証温度を85℃に(Temp=85℃)、出力バッファのドライブ能力をノーマルに(Drv=Normal)設定する。DRAMの初期化が終了すると、FLSAHからDRAMへ初期プログラムの転送が開始される（ALD）。
【００９３】
図７は、電源投入後の図４のT4の期間（ALD）で行うFLSAHからDRAMへの初期プログラムのデータ転送についての一例を示すフローチャートである。電源投入後、制御回路CHIP2は、FLASHから初期プログラム領域指定データLareaを読み出す（STEP1）。読み出したデータにエラーがあるかをチェック（STEP2）し、エラーがあればエラーを訂正し（STEP3）、エラーがなければ直接、アクセス要求回路REQへ転送する。
【００９４】
アクセス要求回路REQは、初期プログラム領域指定データLareaで示されている範囲である初期プログラム領域F-IPRからデータとECCパリティデータを読み出す（STEP4）。読み出したデータにエラーがあるかをチェック（STEP5）し、エラーがあればエラーを訂正し（STEP6）、エラーがなければ直接、転送データバッファTDBUFへ書きこむ（STEP7）。
【００９５】
転送データバッファTDBUFへ書きこまれたデータをDRAMへ書きこむ際、DRAMに対してリフレッシュ要求が発生しているかをチェックし（STEP8）、リフレッシュ要求があれば、リフレッシュ動作を行い（STEP9）、その後、データをDRAMに書きこむ（STEP10）。リフレッシュ要求がなければ、すぐにデータをDRAMに書きこむ（STEP10）。TDBUFの内のデータがすべてDRAMへ書きこまれたかをチェックし（STEP11）、すべて書きこまれていなければ、STEP７からSTEP10を繰り返す。すべて書きこまれていれば、FLASHの初期プログラム領域F-IPRのデータがすべてDRAMへ書きこまれたかをチェックする（STEP12）。FLASHの初期プログラム領域F-IPRのデータが、すべて書きこまれていなければSTEP4からSTEP11を繰り返す。FLASHの初期プログラム領域F-IPRのデータが、すべて書きこまれていれば、コントロールレジスタREGへ、初期プログラムの転送が終了したことを示す値を書きこむ（STEP13）。
【００９６】
リフレッシュ制御回路REFは、DRAMのデータを保持するために、初期プログラム転送中は、オート・リフレッシュを行い、初期プログラムの転送が終了した後は、DRAMへセルフリフレッシュ・コマンドを発行し、セルフリフレッシュ状態にする（STEP14）。
【００９７】
図８は、リフレッシュの動作を制御回路CHIP2のリフレッシュ制御回路REFで行っているリフレッシュ動作を、アドレス信号（A0〜A15）やコマンド信号COM（CKE, /CS, /RAS, /CAS, /WE）から行うための切り替え動作の一例を示すフローチャートである。
【００９８】
先ず、初期プログラムのデータ転送転送中は、制御回路CHIP2のリフレッシュ制御回路REFがDRAM（CHIP3及びCHIP4）に対してオート・リフレッシュを行い（STEP1）、初期プログラムの転送が終了した後は、DRAM（CHIP3及びCHIP4）へセルフリフレッシュ・コマンドを発行し、セルフリフレッシュ状態にする（STEP2）。その後、アドレス信号（A0〜A15）やコマンド信号COMからセルフリフレッシュ状態を解除する命令が入力する（STEP3）と、DRAM（CHIP1及びCHIP2）はセルフリフレッシュ状態が解除（STEP4）され、その後のリフレッシュ制御はアドレス信号（A0〜A15）やコマンド信号COM（CKE, /CS, /RAS, /CAS, /WE）から行えるようになる（STEP5）。
【００９９】
このように、初期プログラムの転送が終了した後にDRAMをセルフリフレッシュ状態にすることで、アドレス信号（A0〜A15）やコマンド信号COMからセルフリフレッシュ状態を解除する命令が入力されるまで、低電力でDRAMのデータを保持することができ、リフレッシュ制御の切り替えを速やかに正確におこなうことができる。
【０１００】
図９は、ロード命令によって実行されるFLASHからDRAMへのデータ転送を示すフローチャートである。
アドレス信号（A0〜A15）やコマンド信号COMからロード命令とアドレスがCHIP2へ入力すると（STEP1）、FLASHから入力アドレスに対応したデータとECCパリティデータを読み出す（STEP２）。読み出したデータにエラーがあるかをチェック（STEP３）し、エラーがあればエラーを訂正し（STEP４）、転送データバッファTDBUFへ書きこむ（STEP５）。エラーがなければ直接、転送データバッファTDBUFへ書きこむ（STEP５）。
【０１０１】
転送データバッファTDBUFへ書きこまれたデータをDRAMへ書きこむ際、アドレス信号（A0〜A15）やコマンド信号COMからDRAMに対して読出し、書き込み、リフレッシュ等の命令が発生しているかをチェックし（STEP６）、命令があれば、その命令を実行し（STEP７）、その後、DRAMへデータの書きこみを開始する（STEP8）。命令がなければ、すぐにDRAMへデータの書き込みを開始する（STEP8）。
【０１０２】
次に、転送データバッファTDBUFからDRAMへデータをがすべて書きこまれたかをチェックする（STEP9）。データがすべて書きこまれていない場合、つまり、まだ書き込み中の際に、アドレス信号（A0〜A15）やコマンド信号COM（CKE, /CS, /RAS, /CAS, /WE）からDRAMに対して読出し、書き込み、リフレッシュ等の命令が発生したかどうかをチェックし（STEP10）、これら命令が発生した場合は、転送データバッファTDBUFからDRAMへの書き込み動作を一時的に停止し（STEP11）、これら命令を実行する（STEP12）。これら命令が終了したかをチェックし（STEP13）、終了していなければSTEP11とSTEP12を繰り返す。終了していれば、転送データバッファTDBUFからDRAMへの書き込み動作を再開する（STEP8）。転送データバッファTDBUFからDRAMへデータがすべて書きこまれたら、コントロールレジスタREGに、データ転送が終了したことを示す値を書きこむ（STEP14）。
【０１０３】
図１０は、ストア命令によって実行されるDRAMからFLASHへのデータ転送を示すフローチャートである。
アドレス信号（A0〜A15）やコマンド信号COMからストア命令とアドレスが制御回路CHIP2へ入力し（STEP1）、その際に、読出し、書き込み、リフレッシュ等の命令が実行されているかをチェック（STEP2）する。実行されていなければ、ストア命令による、SDRAMからのデータ読出しを開始する（STEP5）。
【０１０４】
実行されていれば、ストア命令の実行を一時、停止し（STEP3）、現在、実行している命令が、完了したかチェックする（STEP4）。完了していなければストア命令の実行を停止しておく（STEP3）。完了していれば、ストア命令によるSDRAMからのデータ読出しを開始する（STEP5）。
【０１０５】
ストア命令によるDRAMからデータを読出している際に、アドレス信号（A0〜A15）やコマンド信号COM（CKE, /CS, /RAS, /CAS, /WE）から読出し、書き込み、リフレッシュ等の命令が発生したかをチェックし（STEP6）、これらの命令が発生した場合、DRAMからのデータの読出し動作を一時的に停止し（STEP7）、前記命令を実行する（STEP8）。前記命令が終了したかをチェックし（STEP9）、終了していればDRAMから読み出したデータを転送データバッファTDBUFへ書き込む（STEP10）。終了していなければSTEP7とSTEP8を繰り返し、終了すれば、DRAMから読み出したデータを転送データバッファTDBUFへ書き込む（STEP10）。
【０１０６】
転送データバッファTDBUFのデータのFLASHへの書き込み（STEP11）の際は、DRAMから読み出され転送データバッファTDBUFへ転送されたデータとエラー訂正回路ECCが生成したECCパリティデータをFLASHへ書きこむ。
【０１０７】
FLASHへの書き込みが成功したかをチェックし（STEP12）、失敗した場合は代替用の他のアドレスを選択し（STEP13）、再度、FLASHへ書き込み（STEP11）を行う。成功した場合は、ストア命令による全データの転送が完了したかをチェックし（STEP11）、完了していなければFLASHへの書き込み（STEP11）を継続し、完了していれば、コントロールレジスタREGへデータ転送が終了したことを示す値を書きこむ（STEP15）。
【０１０８】
一般的にSDRAMは、バンク０〜バンク３の４つのメモリバンクから構成されており、あるバンクへのアクセス後、他のバンクへアクセスが行えるまでの最小時間間隔Tint-minが定められている。
【０１０９】
コマンド信号COM（CKE, /CS, /RAS, /CAS, /WE）やアドレス信号（A0〜A15）から入力されたコマンドやアドレスを、制御回路CHIP2が実際にDRAM（CHIP3及びCHIP4)へ発行する最小時間間隔Tint-cycle[Cycle]は、前記最小時間間隔Tint-minとクロック周期Tによって決めることができる。
【０１１０】
高速動作のためには、最小時間間隔Tint-minとクロック周期Tに応じた最適な前記最小時間間隔Tint-cycleを設定する必要がある。例えば、最小時間間隔Tint-minが20nsで、クロック周期Tが10nsの場合、最適な前記最小時間間隔Tint-cycleは２クロックサイクルとなる。また、最小時間間隔Tint-min30nsでクロック周期Tが10nsの場合、最適な前記最小時間間隔Tint-cycleは３クロックサイクルとなる。
【０１１１】
例えば、本メモリモジュールでロード命令やストア命令によるDRAMのバンク３アクセスが生じている時、本メモリモジュール外部から、アドレス信号（A0〜A15）及びコマンド信号（CKE, /CS, /RAS, /CAS, /WE）を通してDRAMのバンク０へアクセスが生じた場合、制御回路CHIP2は、前記最小時間間隔Tint-cycleを利用してロード命令やストア命令によるDRAMへのアクセスを一時、停止させ、その後、アドレス信号（A0〜A15）及びコマンド信号（CKE, /CS, /RAS, /CAS, /WE）からのアクセスを処理するために、アドレス信号（D-A0〜D-A14）とコマンド信号D-COM（D-CKE, D-/CS, D-/RAS, D-/CAS, /D-WE）からDRAMへアドレスや、読出し／書きこみ命令を発行し、データの読み出しや書きこみを行う。このアクセスが終了したら、ロード命令やストア命令によるアクセスを再開することができる。
【０１１２】
つまり、最小時間間隔Tint-cycleを利用することによって、本メモリモジュール内部でのロード命令やストア命令によるFLASH‐DRAM間のデータ転送中であっても、これらのデータ転送を意識することなく、メモリモジュール外部からDRAMへアクセスでき、携帯機器の高性能化、高機能化に対応できる。
【０１１３】
云いかえれば、ロード命令やストア命令によるFLASH‐DRAM間のデータ転送をバックグランドで実行できるため、メモリモジュール外部からのアクセスを意識することなく、必要なデータを必要な時間までに前もってDRAMへ転送したり、FLASHへ転送することができ、携帯機器の高性能化、高機能化に対応することができる。
【０１１４】
図１１に、前記最小時間間隔Tintが２クロックサイクルに設定された場合のデータの読出し及び書きこみの動作の一例を示す。
DRAMがアイドル状態（STEP1）において、コマンド信号COMやアドレス信号（A0〜A15）からSDRAMインターフェースで、バンクアクテイブ命令とロウアドレスが入力される（STEP2）と制御回路CHIP2は２クロックサイクル後に、コマンド信号D-COMとアドレス信号（D-A0〜D-A14）からDRAM（CHIP3及びCHIP4）へバンクアクテイブ命令とロウアドレスを発行する（STEP5）。
【０１１５】
その後、リード命令（READ）あるいはライト命令（WRITE）とカラムアドレスが入力されると（STEP4）と、制御回路CHIP2は２クロックサイクル後に、コマンド信号D-COMとアドレス信号（D-A0〜D-A14）からDRAM（CHIP3及びCHIP4）へ、リードあるいはライト命令とロウアドレスを発行する（STEP5）。
【０１１６】
最後にプリチャージ命令とバンクアドレスが入力されると（STEP6）、制御回路CHIP2は２クロックサイクル後に、コマンド信号D-COMとアドレス信号（D-A0〜D-A14）からDRAM（CHIP3及びCHIP4）へプリチャージ命令とバンクアドレスを発行する（STEP7）。
【０１１７】
図１２（ａ）に、コマンド信号COM（CKE, /CS, /RAS, /CAS, /WE）やアドレス信号（A0〜A15）から入力されたコマンドやアドレスを、実際にDRAM（CHIP3及びCHIP4）へ発行する際の最小時間間隔Tint-cycleを変更するための手順の一例を示す。
【０１１８】
図１２（ａ）を説明する。DRAMがアイドル状態（STEP1）で、コマンド信号COMやアドレス信号（A0〜A15）からサイクル時間変更命令とアドレスが入力される（STEP2）と、このアドレスによってコントロールレジスタREGが選択され、サイクル時間変更命令がコントロールレジスタに書き込まれる。その後は、サイクル時間変更命令にしたがってコマンド信号COMやアドレス信号（A0〜A15）から入力されたコマンドやアドレスを実際にDRAM（CHIP3及びCHIP4）へ発行するタイミングの変更がなされる（STEP3）。
【０１１９】
図１２（ｂ）に、コマンド信号COMやアドレス信号（A0〜A15）から入力されたコマンドやアドレスを実際にDRAM（CHIP3及びCHIP4）へ発行する最小時間間隔Tint-cycleを、３クロックサイクルに設定した場合のデータの読出し及び書きこみの動作の一例を示す。なお、図１２(ｂ)において、“EXTERNAL”の表記はモジュール外部から、すなわち制御回路CHIP2の入出力端子から入力されることを示している。以下、同様のタイミング図においても同じである。
【０１２０】
先ず、コマンド信号COMからバンクアクティブ命令Aと、アドレス信号A0〜A15からアドレスR4を入力する。次にコマンド信号COMから書き込み命令W、アドレス信号A0〜A15からアドレスC0、入出力信号IO0〜IO15からサイクル時間変更命令CYと、設定サイクル時間cy0が入力される。アドレス信号A0〜A15により、コントロールレジスタREGが選択され、サイクル時間変更命令CYと設定サイクル時間cy0が、このレジスタREGに書きこまれる。
【０１２１】
その後、サイクル時間変更命令CYにしたがってCHIP2はコマンド信号COMやアドレス信号（A0〜A15）から入力されたコマンドやアドレスを実際にDRAM（CHIP3及びCHIP4）へ発行するタイミングの変更を行う。
【０１２２】
その後、設定されたタイミングにしたがって命令やアドレスがDRAMに対して発行される。サイクル時間変更命令CYにより、バンクアクティブ命令、ロウアドレス、リード命令及びカラムアドレス、プリチャージ命令及びバンクアドレスに関する前記最小時間間隔Tintを３クロックサイクルに変更すると、DRAMのバンク３（BANK3）のデータを読み出すために、コマンド信号COMとアドレス信号A0〜A15から入力したバンクアクティブ命令AとアドレスR3、リード命令RとアドレスC0及びプリチャージ命令とアドレスR3は３クロックサイクル後に、コマンド信号D-COMとアドレス信号D-A0〜D-A15よりDRAMに対して発行される。
【０１２３】
図１３は、ロード命令によるDRAMのバンク２へのデータ転送が生じているときに、アドレス信号A0〜A15、コマンド信号COMからのDRAMのバンク１へのデータ読出しのアクセスが生じた場合の動作について示している。この場合の前記最小時間間隔Tint-cycleは２クロックサイクルに設定されている。
【０１２４】
先ず、コマンド信号COMからバンクアクティブ命令Aと、アドレス信号A0〜A15からアドレスR4を入力する。次にコマンド信号COMから書き込み命令W、アドレス信号A0〜A15からアドレスC4、入出力信号IO0〜IO31からロード命令Ld、転送開始アドレスSa、転送データサイズDaが入力する。アドレス信号A0〜A15により、コントロールレジスタREGが選択され、ロード命令Ld、転送開始アドレスSa、転送データサイズDaが、このレジスタREGに書きこまれる。
【０１２５】
その後、ロード命令にしたがってFLASHからデータを読出し、DRAMのバンク２へ書きこみが行われる。ロード命令によるDRAMへのデータ書きこみでは、先ず、コマンド発生回路CGENからバンクアクティブ命令BAとアドレス発生回路AGENからアドレスR2がDRAMに対して発行される。その際に、DRAMのバンク１からデータを読み出すためにコマンド信号COMからバンクアクティブ命令A、アドレス信号A0〜A15からアドレスR１が入力されると、コマンド発生回路CGEN及びアドレス発生回路AGENは、これらバンクアクティブ命令AとアドレスR１を２クロックサイクル遅らせて、DRAMに対して発行する。さらに、この２クロックサイクルの期間でコマンド発生回路CGEN及びアドレス発生回路AGENは、ロード命令によるDRAMへのデータ書きこみのための、命令発行を一時、停止する。
【０１２６】
次に、コマンド信号COMからリード命令R、アドレス信号A0〜A15からアドレスC0が入力されると、コマンド発生回路CGEN及びアドレス発生回路AGENは、これらリード命令RとアドレスC0を２クロックサイクル遅らせて、DRAMに対して発行する。
【０１２７】
さらに、バースト長が４の場合、カウンターCTによってアドレスC0は、＋１ずつカウントアップされ、アドレス発生回路AGENからアドレスC1,C2,C3を、コマンド発生回路CGENからリード命令Rを連続してDRAMに対して発行する。これによって、入出力信号D1-DQ0〜DQ15、D2-DQ0〜DQ15より、アドレスC0,C1,C2,C3に対応したデータが読み出される。そして、これらのデータは、IO0〜IO31から最終的に読み出される。
【０１２８】
次に、コマンド信号COMからプリチャージ命令Pとアドレス信号A0〜A15からアドレスB1が入力されると、DRAMのバンク１はアイドル状態となる。
【０１２９】
DRAMのバンク１からのデータ読出しが終了したら、コマンド発生回路CGEN及びアドレス発生回路AGENはロード命令によるDRAMへのデータ書きこみのためのライト命令BW、アドレスC0,C1,C2,C3をDRAMに対して発行し、IOデータコントロール回路IOCONから出力されたデータ（I0,I1,I2,I3）をDRAMへ書きこむ。
【０１３０】
書きこみが終了すると、コマンド発生回路CGEN及びアドレス発生回路AGENはプリチャージ命令PとアドレスB2をDRAMに対して発行し、DRAMのバンク２はアイドル状態となる。
データ転送信号TEは、ロード命令によるDRAMへのデータの転送が行われている期間はハイ（High）となり、データ転送が行われていない時はロー（Low）となる。
【０１３１】
このように、ロード命令によるDRAMへの書きこみが生じている際も、いつでもアドレス信号A0〜A15及びコマンド信号COMからの読出しアクセスを受け付け、DRAMと同等の時間でデータを出力をできる。また、ロード命令によるDRAMのバンク２へのデータ転送が生じているときに、アドレス信号A0〜A15及びコマンド信号COMからDRAMのバンク１へのデータ書きこみのアクセスが生じた場合の動作についても同様の動作が行われ、ロード命令によってDRAMへの書きこみが生じている際も、アドレス信号A0〜A15及びコマンド信号COMからの書きこみのアクセスを受け付け、DRAMと同等の時間でデータをDRAMへ書きこむことができる。
【０１３２】
図１４は、ストア命令によるDRAMのバンク２（BANK2）からのデータ転送が生じているときに、アドレス信号A0〜A15及びコマンド信号COMからのDRAMのバンク１へのデータ読出しのアクセスが生じた場合の動作について示している。この場合の前記最小時間間隔Tint-cylceは、２クロックサイクルに設定されている。
【０１３３】
先ず、コマンド信号COMからバンクアクティブ命令Aと、アドレス信号A0〜A15からアドレスR4を入力する。
次に、コマンド信号COMから書き込み命令W、アドレス信号A0〜A15からアドレスC4、入出力信号IO0〜IO31からストア命令St、転送開始アドレスSa、転送データサイズDaが入力する。アドレス信号A0〜A15により、コントロールレジスタREGが選択され、ストア命令St、転送開始アドレスSa、転送データサイズDaが、このレジスタREGに書きこまれる。
【０１３４】
その後、ストア命令にしたがってDRAMのバンク２からデータを読出し、FLASHへ書きこみが行われる。ストア命令によるDRAMからのデータの読出しでは、先ず、コマンド発生回路CGENからバンクアクティブ命令BAとアドレス発生回路AGENからアドレスR2がDRAMに対して発行される。その際に、DRAMのバンク１からデータを読み出すためにコマンド信号COMからバンクアクティブ命令A、アドレス信号A0〜A15からアドレスR１が入力されると、コマンド発生回路CGEN及びアドレス発生回路AGENは、これらバンクアクティブ命令AとアドレスR１を２クロックサイクル遅らせて、DRAMに対して発行する。この２クロックサイクルの期間でコマンド発生回路CGEN及びアドレス発生回路AGENは、ストア命令によるDRAMからデータ読み出しのための、命令発行を一時、停止する。
【０１３５】
次に、コマンド信号COMからリード命令R、アドレス信号A0〜A15からアドレスC0が入力されると、コマンド発生回路CGEN及びアドレス発生回路AGENは、これらリード命令RとアドレスC0を２クロックサイクル遅らせて、DRAMに対して発行する。
【０１３６】
バースト長が４の場合、カウンターCTによってアドレスC0は、＋１ずつカウントアップされ、アドレス発生回路AGENからアドレスC1,C2,C3を、コマンド発生回路CGENからリード命令Rを連続してDRAMに対して発行する。これによって、入出力信号D1-DQ0〜DQ15、D2-DQ0〜DQ15より、アドレスC0,C1,C2,C3に対応したデータ（O0,O1,O2,O3）が読み出される。そして、これらのデータは、入出力信号IO0〜IO31から最終的に出力される。
【０１３７】
次に、コマンド信号COMからプリチャージ命令Pとアドレス信号A0〜A15からアドレスB1が入力されると、DRAMのバンク１はアイドル状態となる。
DRAMのバンク１からのデータ読出しが終了したら、コマンド発生回路CGEN及びアドレス発生回路AGENはストア命令によるDRAMからのデータ読出しのためのリード命令BR、アドレスC0,C1,C2,C3をDRAMに対して発行する。これによって、入出力信号D1-DQ0〜DQ15、D2-DQ0〜DQ15より、アドレスC0,C1,C2,C3に対応したデータ（S0,S1,S2,S3）が読み出される。このデータ読出しが終了するとコマンド発生回路CGEN及びアドレス発生回路AGENはプリチャージ命令PとアドレスB2をDRAMに対し発行し、DRAMのバンク２はアイドル状態となる。また、データ転送信号TEは、ストア命令によるDRAMからのデータの転送が行われている期間はHighとなり、データ転送が行われていない時はLowとなる。
【０１３８】
このように、ストア命令によるDRAMのバンク２からのデータ読出が生じている際も、いつでもアドレス信号A0〜A15及びコマンド信号COMからの読出しアクセスを受け付け、DRAMと同等の時間でデータを出力できる。
【０１３９】
また、ストア命令によるDRAMのバンク２からのデータ読出しが生じているときに、アドレス信号A0〜A15及びコマンド信号COMからDRAMのバンク１へのデータ書きこみのアクセスが生じた場合の動作についても同様の動作が行われ、ストア命令によってDRAMからのデータ読出しが生じている際も、アドレス信号A0〜A15及びコマンド信号COMからの書きこみのアクセスを受け付け、DRAMと同等の時間でデータをDRAMへ書きこむことができる。
【０１４０】
図１５は、ロード命令によるDRAMのバンク２へのデータ転送が発生する前に、アドレス信号A0〜A15及びコマンド信号COMからのDRAMのバンク１へのデータ読出しのアクセスが生じた場合の動作について示している。この場合の前記最小時間間隔Tint-cycleは、２クロックサイクルに設定されている。
【０１４１】
先ず、コマンド信号COMからバンクアクティブ命令Aを、アドレス信号A0〜A15からアドレスR4を入力する。
次に、コマンド信号COMから書き込み命令Wを、アドレス信号A0〜A15からアドレスC4を入力し、入出力信号IO0〜IO31からロード命令Ldと、転送開始アドレスSaと、転送データサイズDaを入力する。アドレス信号A0〜A15により、コントロールレジスタREGが選択され、ロード命令Ld、転送開始アドレスSa、転送データサイズDaが、このレジスタREGに書きこまれる。
【０１４２】
その後、ロード命令にしたがってFLASHからデータを読出し、DRAMのバンク２へ書きこみが行われる。実際にロード命令によるDRAMのバンク２への書きこみが行われる前に、コマンド信号COMから、DRAMのバンク１からのデータ読出しアクセスが発生すると、DRAMのバンク１からのデータ読出しが終了した後に、ロード命令によるDRAMのバンク２への書きこみ動作が行われる。
【０１４３】
DRAMのバンク１のデータを読み出すために、コマンド信号COMからバンクアクティブ命令Aが、アドレス信号A0〜A15からアドレスR１が入力されると、コマンド発生回路CGEN及びアドレス発生回路AGENは、これらバンクアクティブ命令AとアドレスR１を２クロックサイクル遅らせて、DRAMに対して発行する。
【０１４４】
次に、コマンド信号COMからリード命令Rが、アドレス信号A0〜A15からアドレスC0が入力されると、コマンド発生回路CGEN及びアドレス発生回路AGENは、これらリード命令RとアドレスC0を２クロックサイクル遅らせて、DRAMに対して発行する。
【０１４５】
バースト長が４の場合、カウンターCTによってアドレスC0は、＋１ずつカウントアップされ、アドレス発生回路AGENからアドレスC1,C2,C3を、コマンド発生回路CGENからリード命令Rを連続してDRAMに対して発行する。これによって、入出力信号D1-DQ0〜DQ15、D2-DQ0〜DQ15より、アドレスC0,C1,C2,C3に対応したデータが読み出される。そして、これらのデータは、入出力信号IO0〜IO31から最終的に読み出される。
【０１４６】
次に、コマンド信号COMからプリチャージ命令Pが、アドレス信号A0〜A15からアドレスB1が入力されると、DRAMのバンク１はアイドル状態となる。
【０１４７】
DRAMのバンク１からのデータ読出しが終了したら、コマンド発生回路CGEN及びアドレス発生回路AGENはロード命令によるDRAMへのデータ書きこみのためのバンクアクティブ命令BAとアドレスR2がDRAMに対して発行される。
【０１４８】
次に、ライト命令BWと、アドレスC0,C1,C2,C3をDRAMに対して発行し、IOデータコントロール回路IOCONから出力されたデータ（I0,I1,I2,I3）をDRAMのバンク２へ書きこむ。
【０１４９】
書きこみが終了するとコマンド発生回路CGEN及びアドレス発生回路AGENはプリチャージ命令PとアドレスB2をDRAMに対し発行し、DRAMのバンク２はアイドル状態となる。
【０１５０】
図１６は、ロード命令によるDRAMのバンク２へのデータ転送が生じているときに、アドレス信号A0〜A15及びコマンド信号COMからのDRAMのバンク１へのデータ読出しのアクセスが生じた場合の動作について示している。この場合の、前記最小時間間隔Tint-cycleは３クロックサイクルに設定されている。
【０１５１】
先ず、コマンド信号COMからバンクアクティブ命令Aを、アドレス信号A0〜A15からアドレスR4を入力する。
次に、コマンド信号COMから書き込み命令Wを、アドレス信号A0〜A15からアドレスC4を、入出力信号IO0〜IO31からロード命令Ld、転送開始アドレスSa、転送データサイズDaを入力する。アドレス信号A0〜A15により、コントロールレジスタREGが選択され、ロード命令Ld、転送開始アドレスSa、転送データサイズDaが、このレジスタREGに書きこまれる。
【０１５２】
その後、ロード命令にしたがってFLASHからデータを読出し、DRAMのバンク２へ書きこみが行われる。ロード命令によるDRAMへのデータ書きこみでは、先ず、コマンド発生回路CGENからバンクアクティブ命令BAとアドレス発生回路AGENからアドレスR2がDRAMに対して発行される。その際に、DRAMのバンク１からデータを読み出すためにコマンド信号COMからバンクアクティブ命令Aが、アドレス信号A0〜A15からアドレスR１が入力されると、コマンド発生回路CGEN及びアドレス発生回路AGENは、これらバンクアクティブ命令AとアドレスR１を３クロックサイクル遅らせて、DRAMに対して発行する。さらに、この３クロックサイクルの期間でコマンド発生回路CGEN及びアドレス発生回路AGENは、ロード命令によるDRAMへのデータ書きこみのための、命令発行を一時、停止する。
【０１５３】
次に、コマンド信号COMからリード命令Rが、アドレス信号A0〜A15からアドレスC0が入力されると、コマンド発生回路CGEN及びアドレス発生回路AGENは、これらリード命令RとアドレスC0を３クロックサイクル遅らせて、DRAMに対して発行する。
【０１５４】
さらに、バースト長が４の場合、カウンターCTによってアドレスC0は、＋１ずつカウントアップされ、アドレス発生回路AGENからアドレスC1,C2,C3を、コマンド発生回路CGENからリード命令Rを連続してDRAMに対して発行する。これによって、入出力信号D1-DQ0〜DQ15、D2-DQ0〜DQ15より、アドレスC0,C1,C2,C3に対応したデータが読み出される。そして、これらのデータは、入出力信号IO0〜IO31から最終的に読み出される。
【０１５５】
次に、コマンド信号COMからプリチャージ命令Pとアドレス信号A0〜A15からアドレスB1が入力されると、DRAMのバンク１はアイドル状態となる。
【０１５６】
DRAMのバンク１からのデータ読出しが終了したら、コマンド発生回路CGEN及びアドレス発生回路AGENは、ロード命令によるDRAMへのデータ書きこみのためのライト命令BWと、アドレスC0,C1,C2,C3をDRAMに対して発行し、IOデータコントロール回路IOCONから出力されたデータ（I0,I1,I2,I3）をDRAMへ書きこむ。
【０１５７】
書きこみが終了すると、コマンド発生回路CGEN及びアドレス発生回路AGENはプリチャージ命令PとアドレスB2をDRAMに対し発行し、DRAMのバンク２はアイドル状態となる。データ転送信号TEは、ロード命令によるDRAMへのデータの転送が行われている期間はHighとなり、データ転送が行われていない時はLowとなる。
【０１５８】
このように、ロード命令によるDRAMへの書きこみが生じている際も、いつでもアドレス信号A0〜A15及びコマンド信号COMからの読出しアクセスを受け付け、DRAMと同等の時間でデータを出力をできる。また、ロード命令によるDRAMのバンク２へのデータ転送が生じているときに、アドレス信号A0〜A15及びコマンド信号COMからDRAMのバンク１へのデータ書きこみのアクセスが生じた場合の動作についても同様の動作が行われ、ロード命令によってDRAMへの書きこみが生じている際も、アドレス信号A0〜A15及びコマンド信号COMからの書きこみのアクセスを受け付け、DRAMと同等の時間でデータをDRAMへ書きこむことができる。
【０１５９】
図１７に、コマンド信号COMとアドレス信号A0〜A15からのモードレジスタセット命令MRSにより、本メモリモジュールのバースト長変更動作の一例を示す。
【０１６０】
IDLE状態（STEP1）の時、コマンド信号COMからモードレジスタセット命令（MRSET）と、アドレス信号A0〜A15からバースト長BLの値を入力する（STEP2）と、カウンター回路CTに、バースト長BLの値が設定される。バースト長は１から２５６のバースト長を設定できる。
【０１６１】
図１８は、モードレジスタセット命令MRSにより本メモリモジュールのバースト長BLを８に設定した場合の、本メモリモジュール外部からの読出し動作の一例を示すタイミングチャートである。
【０１６２】
DRAMのバンク０からデータを読み出すために、コマンド信号COMからバンクアクティブ命令A及びアドレス信号A0〜A15からアドレスR0が入力されると、コマンド発生回路CGEN及びアドレス発生回路AGENは、これらバンクアクティブ命令AとアドレスR0を２クロックサイクル遅らせて、DRAMに対して発行する。
【０１６３】
次に、コマンド信号COMからリード命令Rが、アドレス信号A0〜A15からアドレスC0が入力されると、コマンド発生回路CGEN及びアドレス発生回路AGENは、これらリード命令RとアドレスC0を２クロックサイクル遅らせて、DRAMに対して発行する。
【０１６４】
バースト長が８に設定されているので、カウンターCTによってアドレスC0は、＋１ずつカウントアップされ、アドレス発生回路AGENからアドレスC1,C2,C3,C4,C5,C6,C7を、コマンド発生回路CGENからリード命令Rを、連続してDRAMに対して発行する。これによって、入出力信号D1-DQ0〜DQ15、D2-DQ0〜DQ15より、アドレスC0〜C７に対応したデータが読み出され、入出力信号IO0〜IO31を通じて出力される。最後にコマンド信号COMからプリチャージ命令Pが、アドレス信号A0〜A15からアドレスB0が入力され、DRAMのバンク０はアイドル状態となる。
【０１６５】
このように、１から２５６までの任意のバースト長にて動作可能なため、本メモリモジュールを利用するシステム仕様に合わせてバースト長を選択することができる。
【０１６６】
図１９（ａ）は、SDRAMの電源遮断命令の本メモリモジュール外部からの入力方法を示すタイミングチャートである。
先ず、コマンド信号COMからバンクアクティブ命令Aと、アドレス信号A0〜A15からアドレスR4を入力する。次に、コマンド信号COMから書き込み命令Wを、アドレス信号A0〜A15からアドレスC5を、入出力信号IO31〜IO0から電源遮断命令Ofを入力する。アドレス信号A0〜A15により、コントロールレジスタREGが選択され、電源遮断命令Ofが、このレジスタREGに書きこまれる。その後、電源遮断命令にしたがって、電源制御回路PCONはSDRAMへの電源D-VCCとD-VSSQを遮断する。
【０１６７】
図１９（ｂ）は、SDRAMの電源供給命令の本メモリモジュール外部からの入力方法を示すタイミングチャートである。
コマンド信号COMからバンクアクティブ命令Aと、アドレス信号A0〜A15からアドレスR4を入力する。次に、コマンド信号COMから書き込み命令Wを、アドレス信号A0〜A15からアドレスC5を、入出力信号IO0〜IO31から電源供給命令Onを入力する。その後、アドレス信号A0〜A15により、コントロールレジスタREGが選択され、電源供給命令OnがレジスタREGに書きこまれる。その後、電源供給命令にしたがって、電源制御回路PCONはSDRAMへの電源D-VCCとD-VSSQを供給する。その後、図４で示した初期化シーケンスを行う。
【０１６８】
このように、SDRAMのインターフェースの互換性を保ったまま電源の制御を行うことができるため、DRAMのデータ保持が必要のない場合は、DRAMの電源を遮断することで、本メモリモジュールの低電力化が図れる。また、DRAMの電源投入命令によりDRAMへ電源を投入でき、速やかにDRAMを再利用することができる。
【０１６９】
図２０は、本メモリモジュールを構成する図１に示したCHIP1(FLASH)として用いるNAND型フラッシュメモリの一例を示すブロック図である。
動作ロジックコントローラL-CONT、制御回路CTL、入出力コントロール回路I/O-CONT、ステータスレジスタSTREG、アドレスレジスタADREG、コントロールレジスタCOMREG、レディ・ビジー回路R/B、高電圧発生回路VL-GEN、ローアドレスバッファROW-BUF、ローアドレスデコーダーROW-DEC、カラムバッファCOL−BUF、カラムデーコーダCOL-DEC、データレジスタDATA−REG、センスアンプS-AMP、メモリアレイMAから構成されている。
【０１７０】
CHIP1の動作は、従来から一般的に使用されているNAND型フラッシュメモリと同様である。
【０１７１】
図２１に、CHIP1を構成するNAND型フラッシュメモリからのデータ読み出し動作を示す。チップイネーブル信号F-/CEがLOWに、コマンドラッチイネーブル信号F-CLEがHighになり、ライトイネーブル信号F-/WEが立ち上がった時、入出力信号F-IO0〜F-IO7より読み出し命令の命令コードRcodeを入力する。その後、アドレスラッチイネーブル信号F-ALEがHighとなり、２番目と３番目と４番目のライトイネーブル信号F-/WEの立ち上がりで、入出力信号F-IO0〜F-IO7よりページアドレスを入力する。
【０１７２】
入力したページアドレスに対応する５２８Byteのデータは、メモリアレイMAからデータレジスタDATA-REGに転送される。データがメモリアレイMAからデータレジスタDATA-REGに転送されている間は、フラッシュメモリはビジーとなり、レディ・ビジー回路R/Bは、レディ/ビジィ信号F-R/BをLowにする。データ転送が終了したら、リードイネーブル信号F-/REの立下りに同期して、データレジスタDATA−REG内のデータが８ビットずつ順に読み出され、入出力信号F-IO0〜F-IO7より出力される。
【０１７３】
図２２は、本メモリモジュール内のCHIP1(FLASH)に、AND型フラッシュメモリを用いた場合の構成例を示す図である。図１と比較して分かるように、図２ではCHIP1(FLASH)とCHIP2(CTL_LOGIC)の間の信号が一部相違する。すなわち、図１におけるコマンドラッチイネーブル信号F-CLE、アドレスラッチイネーブル信号F-ALE、リードイネーブル信号F-/RE、ライトプロテクト信号F-WPが無い代わりに、図２ではアウトプットイネーブル信号F-OE、シリアルロック信号F-SC、リセット信号F-/RES、コマンドデータイネーブル信号F-CDEが有る。
【０１７４】
図２３に、本メモリモジュールに用いられるAND型フラッシュメモリのブロック図の一例を示す。
AND型フラッシュメモリのCHIP1(FLASH)は、コントロール信号バッファC-BUF、コマンドコントローラC-CTL、マルチプレクサMUX、データインプットバッファDI-BUF、インプットデータコントローラDC、セクタアドレスバッファSA-BUF、XデコーダX-DEC、メモリアレイMA（FLASH）、YアドレスカウンタY-CTF、YデコーダY-DEC、センスアンプ回路S-AMP、データレジスタDATA-REG、データアウトプットバッファDO-BUFの各ブロックから構成されている。CHIP1の動作は、従来から一般的に使用されているAND型フラッシュメモリと同様である。このCHIP1(FLASH)によって本実施の形態例のメモリモジュールが構成できる。
【０１７５】
図２４に、CHIP1を構成するAND型FLASHメモリからのデータ読み出し動作を示す。
チップイネーブル信号F-/CEがLOW、コマンドデータイネーブル信号F-CDEがLOWになり、ライトイネーブル信号F-/WEが立ち上がった時、入出力信号F-IO0〜F-IO7より読み出し命令の命令コードRcodeを入力する。２番目と３番目のライトイネーブル信号F-/WEの立ち上がりで入出力信号F-IO0〜F-IO7よりセクタアドレスを入力する。
【０１７６】
入力したセクタアドレスに対応する２kByteのデータは、メモリアレイMAからデータレジスタDATA-REGに転送される。データがメモリアレイMAからデータレジスタDATA-REGに転送されている間は、FLASHはビジーとなり、F-RDY/BUSYはレディ/ビジィ信号をLowにする。データ転送が終了したら、シリアルクロック信号F-SCの立ち上がりに同期し、データレジスタDATA−REG内のデータが8ビットずつ順に読み出され、入出力信号F-IO0〜F-IO7より出力される。
【０１７７】
図２５は、本実施の形態におけるDRAMの構成例を示したブロック図である。ＸアドレスバッファX-ADB、リフレッシュカウンタREF-CT、ＸデコーダX-DEC、メモリアレイMA、ＹアドレスバッファY-ADB、ＹアドレスカウンタY-CT、ＹデコーダY-DEC、センスアンプ回路S-AMP、入力データバッファ回路IN-BUF、出力データバッファ回路OUT-BUF、制御回路CTL_LOGIC、モードレジスタMREG、及びタイミング発生回路TGで構成されている。
【０１７８】
DRAMは従来より用いられている汎用SDRAMである。即ち４個の独立動作可能なメモリバンクBANK-A0、BANK-A1、BANK-B0、BANK-B1を含み、それらに対するアドレス入力端子及びデータ入出力端子は共通化され、バンク毎に時分割で利用される。このDRAMによって本実施の形態例のメモリモジュールが構成できる。
【０１７９】
図２６は、本実施の形態例におけるDRAMの別の構成例を示したブロック図である。ＸアドレスバッファX-ADB、リフレッシュカウンタREF-CT、ＸデコーダX-DEC、メモリアレイMA、ＹアドレスバッファY-ADB、ＹアドレスカウンタY-CT、ＹデコーダY-DEC、センスアンプ回路S-AMP、入力データバッファ回路IN-BUF、出力データバッファ回路OUT-BUF、制御回路CTL_LOGIC、モードレジスタMREG、拡張モードレジスタEMREG、及びタイミング発生回路TGで構成されている。
【０１８０】
このDRAMは従来より用いられている汎用SDRAMに、拡張モードレジスタEMREGを追加し、セルフリフレッシュ時のデータ保持領域の変更や保証温度範囲の変更、出力バッファのドライブ能力の変更を可能とした。このため使用する環境に合わせて最適な設定ができ、このDRAMによって本実施の形態例であるメモリモジュールが構成できる。
【０１８１】
以上説明した様に、本発明によるメモリモジュールでは、SDRAMインターフェース方式を踏襲しFLASHの一部のデータ、あるいは全データをコピーできる領域をDRAM内に確保し、あらかじめFLASHからDRAMへデータを転送しておくことで、DRAMと同等の速度でFLASHのデータを読み出すことができる。FLASHへデータを書く際は、いったんデータをDRAMに書き込み、必要に応じてFLASHへ書き戻すことができるため、データの書き込み速度もDRAMと同等となる。
メモリモジュールの内部で、FALSHからの読み出し時は、エラー検出と訂正を行い、書きこみ時は、書きこみが正しく行われなかった不良アドレスに対して代替処理を行うため、処理が高速にでき、かつ信頼性を保つことができる。
【０１８２】
大容量のDRAMを用いるため、FLASHのデータをコピーできる領域のほかに、大容量のワーク領域も確保でき、携帯電話の高機能化に対応できる。
メモリモジュール内部でのロード命令やストア命令によるFLASH‐DRAM間のデータ転送中であっても、これらのデータ転送を意識することなくメモリモジュール外部からDRAMへアクセスでき、携帯機器の高性能化、高機能化に対応できる。
【０１８３】
このように、ロード命令やストア命令によるFLASH‐DRAM間のデータ転送をバックグランドで実行できるため、FLASH内の必要なデータだけを必要な時間に前もってDRAMへ転送したり、あるいは、DRAM内の必要なデータだけを必要な時間に前もってFLASHへ転送することができ、携帯機器の高性能化、高機能化に対応することができる。
【０１８４】
本メモリモジュールのバースト長は１から２５６まで任意に設定できるため、本メモリモジュールを利用する携帯機器の仕様に合わせて柔軟にバースト長を選択することができる。
【０１８５】
電源投入時に必要なプログラムをFLASHからDRAMへ自動転送することで、携帯機器が立ちあがった時点ですぐに本メモリモジュールへアクセスすることができるため携帯機器の高性能化が図れる。
【０１８６】
さらに、初期プログラム領域指定データを書きかえて、電源投入時のデータ転送サイズを変えることができるため、携帯機器の要求に応じて柔軟に対応でき高機能化が図れる。
【０１８７】
電源投入後のFLASHからDRAMへの初期プログラムの転送が終了した後に、DRAMをセルフリフレッシュ状態にすることで、アドレス信号(A0〜A15)やコマンド信号COMからセルフリフレッシュ状態を解除する命令が入力されるまで、低電力でDRAMのデータを保持することができ、さらに、リフレッシュ制御の切り替えを速やかに正確におこなうことができる。
【０１８８】
SDRAMのインターフェースの互換性を保ったまま電源の制御を行うことができるため、DRAMのデータ保持はひつようのない場合は、DRAMの電源を遮断することで、本メモリモジュールの低電力化が図れる。また、DRAMの電源投入命令によりDRAMへ電源を投入でき、速やかにDRAMを再利用することができる。
【０１８９】
＜実施の形態例２＞
図２７は本発明に係るメモリシステムを適用したメモリモジュールの第２の実施の形態例を示したものである。図２７（ａ）は上面図であり、図２７（ｂ）は上面図に示したＡ−Ａ’線に沿った部分の断面図である。
【０１９０】
本実施の形態のメモリモジュールは、ボールグリッドアレイ(BGA)によって装置に実装する基盤(例えばガラスエポキシ基板でできたプリント回路ボード)PCB上に、CHIP1(FLASH)、CHIP2(CTL_LOGIC)、CHIP3(DRAM1)及びCHIP4(DRAM2)が搭載されている。特に制限されないが、CHIP3及びCHIP4にはいわゆるチップの中央に信号及び電源パッド列が１列に並ぶ汎用DRAMのベアチップが使用されている。また、特に制限されないが、CHIP1にはいわゆるチップの一端に信号及び電源パッド列が１列に並ぶFLASHの汎用ベアチップが使用されている。
【０１９１】
CHIP1と基盤PCB上のボンディングパットはボンディングワイヤ(PATH2)で接続され、CHIP2と基盤PCB上のボンディングパットはボンディングワイヤ(PATH3)で接続されている。CHIP3及びCHIP4は、CHIP2とボンディングワイヤ(PATH1)で接続される。
【０１９２】
CHIP1とCHIP2は、ボンディングワイヤ(PATH4)で接続される。チップの搭載された基盤PCBの上面は樹脂モールドが行われて各チップと接続配線を保護する。なお、さらにその上から金属、セラミック、あるいは樹脂のカバー(COVER)を使用しても良い。
【０１９３】
本実施の形態例ではプリント回路ボードPCB上にベアチップを直接搭載するため、実装面積の小さなメモリモジュールを構成することができる。また、各チップを近接して配置することができるため、チップ間配線長を短くすることができる。チップ間の配線及び各チップと基盤間の配線をボンディングワイヤ方式で統一することによって少ない工程数でメモリモジュールを製造することができる。
【０１９４】
さらにチップ間をボンディングワイヤで直接配線することによって基盤上のボンディングパット数とボンディングワイヤの本数を削減して少ない工程数でメモリモジュールを製造することができる。大量に量産される汎用DRAMのベアチップを用いることができるため、メモリモジュールを安価に安定供給することができる。樹脂のカバーを使用した場合には、より強靭なメモリモジュールを構成することができる。セラミックや金属のカバーを使用した場合には、強度のほか、放熱性やシールド効果に優れたメモリモジュールを構成することができる。
【０１９５】
図２８に、図２７に示したメモリモジュールの構成の変形例を示す。図２８（ａ）は上面図であり、図２８（ｂ）は上面図に示したＡ−Ａ’線に沿った部分の断面図である。
【０１９６】
この変形例では、CHIP1(CTL_LOGIC)が、CHIP3及びCHIP4上に搭載されている。
CHIP2とCHIP3への配線、およびCHIP2とCHIP4への配線にはボンディングワイヤ(PATH5)が用いられている。CHIP1と基盤PCB上のボンディングパットはボンディングワイヤ(PATH2)で接続され、CHIP2と基盤PCB上のボンディングパットはボンディングワイヤ(PATH3)で接続されている。CHIP1とCHIP2は、ボンディングワイヤ(PATH4)で接続される。
【０１９７】
この実装方法によってプリント回路ボードPCBの面積を削減する事ができる。また、積層したチップ間の配線PATH5によって、配線長を短くする事ができるため、配線の信頼性を向上できるほか、外部へのノイズ輻射を低減することができる。
【０１９８】
＜実施の形態例３＞
図２９に、本発明に係るメモリシステムを適用したメモリモジュールを利用した携帯電話機の実施の形態例を示す。携帯電話は、アンテナANT、無線ブロックRF、ベースバンドブロックBB、音声コーデックブロックSP、スピーカーSK、マイクロホンMK、プロセッサCPU、液晶表示部LCD、キーボードKEY、実施の形態例１又は２で述べたメモリモジュールMEMで構成される。
【０１９９】
通話時の動作を説明する。
アンテナANTを通って受信された音声は無線ブロックRFで増幅され、ベースバンドブロックBBへ入力される。ベースバンドブロックBBでは、音声のアナログ信号をデジタル信号に変換し、エラー訂正と復号処理おこない、音声コーデックブロックSPへ出力する。音声コーデックブロックがデジタル信号をアナログ信号に変換しスピーカーSKに出力すると、スピーカーから相手の声が聞こえる。
【０２００】
携帯電話機から、インターネットのホームページにアクセスし、音楽データをダウンロードし、再生して聞き、最後にダウンロードした音楽データを保存するという一連の作業を行うときの動作を説明する。
【０２０１】
メモリモジュールMEMには、基本プログラム、アプリケーションプログラム（メール、Webブラウザ、音楽再生、ゲームなど）が格納されている。
キーボードより、Webブラウザの起動を指示すると、メモリモジュールMEM内のFLASHに格納されているWebブラウザのプログラムが、同じメモリモジュール内のDRAMへと転送される。DRAMへの転送が終了するとプロセッサCPUはDRAM内のWebブラウザのプログラムを実行し、液晶表示LCDにWebブラウザが表示される。所望のホームページにアクセスし、気に入った音楽データのダウンロードをキーボードKEYより指示すると、音楽データは、アンテナANTを通って受信され、無線ブロックRFで増幅され、ベースバンドブロックBBへ入力される。ベースバンドブロックBBでは、アナログ信号である音楽データをデジタル信号に変換し、エラー訂正と復号処理おこなう。最終的に、デジタル信号化された音楽デーたはメモリモジュールMEMのDRAMへ一旦、格納され、FLASHへと転送される。
【０２０２】
次に、キーボードKEYより、音楽再生プログラムの起動を指示するとメモリモジュールMEM内のFLASHに格納されている音楽再生プログラムが、同じメモリモジュール内のDRAMへと転送される。DRAMへの転送が終了するとプロセッサCPUはDRAM内の音声再生プログラムを実行し、液晶表示LCDに音楽再生プログラムが表示される。
【０２０３】
キーボードKEYより、DRAMへダウンロードした音楽データを聞くための指示を行うと、プロセッサCPUは音楽再生プログラムを実行し、DRAMに保持している音楽データを処理し、最終的にスピーカーSKから音楽が聞こてくる。
このとき、本発明のメモリモジュールは大容量のDRAMを用いているため、Webブラウザと音楽再生プログラムはDRAMに保持されており、どちらのプログラムもCPUによって同時に実行されている。さらに、電子メールプログラムを起動し、電子メールプログラム、メールの送受信も同時にできる。
【０２０４】
Webのブラウザを停止した場合でも、メモリモジュール内のDRAMには保持しているため、再起動時はすぐに起動することができる。
キーボードより電源遮断の指示が入力されると、メモリモジュールは、SRAMのみ動作させ、最低限のデータ時保持を行い、消費電力を極端に小さくできる。
【０２０５】
このように、本発明に係るメモリシステムを適用したメモリモジュールを用いることにより、大量のメール、音楽再生、アプリケ-ションプログラムや音楽データ、静止画像データ、動画データなどを格納でき、さらに複数のプログラムを同時に実行できる。
【０２０６】
【発明の効果】
以上説明したように本発明によって得られる効果は以下の通りである。
第１に、本発明に係るメモリシステムを適用したメモリモジュールではFLASHの一部のデータ、あるいは全データをコピーできる領域をDRAM内に確保し、あらかじめFLASHからDRAMへデータを転送しておくことで、DRAMと同等の速度でFLASHのデータ読み出しや書きこみができる。
【０２０７】
第２に、本メモリモジュールの内部で、FALSHからの読み出し時は、エラー検出と訂正を行い、書きこみ時は、書きこみが正しく行われなかった不良アドレスに対して代替処理を行うため、処理が高速にでき、かつ信頼性を保つことができる。
【０２０８】
第３に、本メモリモジュールでは大容量のDRAMを用いるため、FLASHのデータをコピーできる領域のほかに、大容量のワーク領域も確保でき、携帯電話の高機能化に対応できる。
【０２０９】
第４に、本メモリモジュール内部でのロード命令やストア命令によるFLASH‐DRAM間のデータ転送中であっても、これらのデータ転送を意識することなくメモリモジュール外部からDRAMへアクセスでき、携帯機器の高性能化、高機能化に対応できる。
【０２１０】
第５に本メモリモジュールのバースト長は１から２５６まで任意に設定できるため、本メモリモジュールを利用する携帯機器の仕様に合わせて柔軟にバースト長を選択することができる。
【０２１１】
第６に、電源投入時に必要なプログラムをFLASHからDRAMへ自動転送することで、携帯機器が立ちあがった時点ですぐに本メモリモジュールへアクセスすることができるため携帯機器の高性能化が図れる。
【０２１２】
さらに、初期プログラム領域指定データを書きかえて、電源投入時のデータ転送サイズを変えることができるため、携帯機器の要求に応じて柔軟に対応でき高機能化が図れる。
【０２１３】
第７に、電源投入後のFLASHからDRAMへの初期プログラムの転送が終了した後に、DRAMをセルフリフレッシュ状態にすることで、アドレス信号(A0〜A15)やコマンド信号COMからセルフリフレッシュ状態を解除する命令が入力されるまで、低電力でDRAMのデータを保持することができ、さらに、リフレッシュ制御の切り替えを速やかに正確におこなうことができる。
【０２１４】
第８に、SDRAMのインターフェースの互換性を保ったまま電源の制御を行うことができるため、DRAMのデータ保持はひつようのない場合は、DRAMの電源を遮断することで、本メモリモジュールの低電力化が図れる。また、DRAMの電源投入命令によりDRAMへ電源を投入でき、速やかにDRAMを再利用することができる。
【０２１５】
第９に、複数の半導体チップを一つの封止体に実装することによって実装面積の小さなメモリモジュールを提供できる。
【図面の簡単な説明】
【図１】本発明を適用したメモリモジュールの構成図。
【図２】図1のCHIP2の一例を示すブロック図。
【図３】本発明を適用したメモリモジュールのアドレスマップの一例を示す説明図。
【図４】本発明を適用したメモリモジュールの電源投入時の動作の一例を示す図。
【図５】本発明を適用したメモリモジュールの電源投入時のDRAMの初期設定の一例を示す図。
【図６】本発明を適用したメモリモジュールの電源投入時のDRAMの初期設定の一例を示す図。
【図７】本発明を適用したメモリモジュールの電源投入時のFLASHからDRAMへのデータ転送動作の流れを示す図。
【図８】本発明のメモリモジュール内のDRAMのリフレッシュ動作を示す図。
【図９】本発明のメモリモジュール内のFLASHからDRAMへのデータ転送動作の流れを示すフローチャート。
【図１０】本発明のメモリモジュール内のDRAMからFLASHへのデータ転送動作の流れを示すフローチャート。
【図１１】本発明のメモリモジュールへの読出し及び書きこみ動作の一例を示した図。
【図１２】本発明のメモリモジュールに対するクロックサイクル変更の動作の一例を示した図。
【図１３】ロード命令によるDRAMへの書きこみ動作が行われているときに、外部からDRAMへの読み出し動作が生じた際のDRAMからの読み出し動作の一例を示す図。
【図１４】ストア命令によるDRAMへの読み出し動作が行われているときに、外部からDRAMへの読み出し動作が生じた際のDRAMからの読み出し動作の一例を示す図。
【図１５】ロード命令によるDRAMへの書きこみ動作が行われる前に、外部からDRAMへの読み出し動作が生じた際のDRAMからの読み出し動作の一例を示す図。
【図１６】ロード命令によるDRAMへの書きこみ動作が行われているときに、外部からDRAMへの読み出し動作が生じた際のDRAMからの読み出し動作の一例を示す図。
【図１７】モードレジスタセット命令による本発明のメモリモジュールのバースト長変更の動作の一例を示す図。
【図１８】本発明のメモリモジュールからのデータ読出し動作の一例を示す図。
【図１９】本発明のメモリモジュール内のDRAMの電源遮断及び電源投入命令をの一例を示す図。
【図２０】図１で示されるFLASHの一構成例を示すブロック図。
【図２１】図２０で示されるFLASHからのデータ読み出しの一例を示すタイミングチャート。
【図２２】本発明を適用したメモリモジュールの一構成例を示した図。
【図２３】図２２で示されるFLASHの一構成例を示すブロック図。
【図２４】図２３で示されるFLASHからのデータ読み出しの一例を示すタイミングチャート。
【図２５】 DRAMの一構成例を示すブロック図。
【図２６】 DRAMの別の構成例を示すブロック図。
【図２７】本発明によるメモリモジュールの実装形態の一例を示す図。
【図２８】本発明によるメモリモジュールの実装形態の変形例を示す図。
【図２９】本発明によるメモリモジュールを利用した携帯電話の構成例を示すブロック図。
【符号の説明】
CHIP1…不揮発性メモリ、CHIP2…制御回路(CTL_LOGIC)半導体チップ、CHIP3…ダイナミックランダムアクセスメモリ(DRAM１)、CHIP4…ダイナミックランダムアクセスメモリ(DRAM2)、S-VCC，L-VCC…CHIP2の電源、S-VSS，L-VSS…CHIP2のグラウンド、CLK…CHIP2のクロック信号、CKE…CHIP2のクロックイネーブル信号、/CS…CHIP2のチップセレクト信号、/RAS…CHIP2のロウアドレスストローブ信号、/CAS…CHIP2のカラムアドレスストローブ信号、/WE…CHIP2のライトイネーブル信号、DQMB0〜DQMB3…入出力マスク信号、A0〜A15…CHIP2のアドレス信号、RB…CHIP2のレディ/ビジィ信号、RESET…リセット信号、D-CLK…CHIP3及びCHIP4のクロック信号、D-CKE…CHIP3及びCHIP4のクロックイネーブル信号、D-/CS…CHIP3及びCHIP4のチップセレクト信号、D-/RAS…CHIP3及びCHIP4のロウアドレスストローブ信号、D-/CAS…CHIP3及びCHIP4のカラムアドレスストローブ信号、D-/WE…CHIP3及びCHIP4のライトイネーブル信号、D-A0〜D1-A14…CHIP3及びCHIP4のアドレス信号、D1-DQMU/DQML…CHIP3の入出力マスク信号、D1-DQ0〜D2-DQ15…CHIP3のデータ入出力、D-VCC…CHIP3及びCHIP4の電源、D-VSS…CHIP3及びCHIP4のグラウンド、D-VCCQ…CHIP3及びCHIP4のI/O用電源、D-VSSQ…CHIP3及びCHIP4のI/O用グラウンド、F-/CE…チップイネーブル信号、F-CLE…コマンドラッチイネーブル信号、F-ALE…アドレスラッチイネーブル信号、F-/WE…ライトイネーブル信号、F-/RE…リードイネーブル信号、F-/WP…ライトプロテクト信号、F-R/B…レディ/ビジィ信号、F-IO0〜F-IO7…入出力信号(FLASH用)、SDCON…DRAM制御回路、MU…メモリマネージメント回路、CGEN…コマンド発生回路、AGEN…アドレス発生回路、FAR…アクセス調停回路、INT…初期化回路、CT…カウンター回路、REF…リフレッシュ制御回路、IOCON…IOデータコントロール回路、TE…データ転送信号、BUF…バッファ回路、REQ…アクセス要求回路、FCON…フラッシュ制御回路、TDBUF…転送データバッファ、DBUF…データバッファ、FGEN…フラッシュ制御信号生成回路、CKGEN…クロック発生回路、ECC…エラー訂正回路、REP…代替処理回路、PCON…パワー制御回路、REG…コントロールレジスタ、BANK-A0，BANK-A1B，ANK-B0，BANK-B1…メモリバンク、D-IPR…DRAMの初期プログラム領域、F-IPR…FLASHの初期プログラム領域、F-MD…メインデータ領域、F-REP…代替領域、p0，p10240，p24575，pADauto…FLASHのデータ、r0，r10240，r24575，rADauto…FLASHの冗長データ、T1（PON）…電源投入期間、T2（RST）…リセット期間、T3（DINIT）…DRAMの初期化期間、T4（ALD）…初期プログラム転送期間、T5…セルフリフレッシュ開始期間、T6…セルフリフレッシュ期間、T7…セルフリフレッシュ解除期間、T8…アイドル期間、A，BA…バンクアクティブ命令、R，BR…リード命令、W，BW…ライト命令、cy0…設定サイクル時間、CY…サイクル時間変更命令、Ld…ロード命令、St…ストア命令、Sa…開始アドレス、Da…終了アドレス、P…プリチャージ命令、T…クロック周期、L-CONT…動作ロジックコントローラ、CTL…制御回路、I/O-CONT…入出力コントロール回路、STREG…ステータスレジスタ、ADREG…アドレスレジスタ、COMREG…コントロールレジスタ、R/B…レディ・ビジー回路、VL-GEN…高電圧発生回路、ROW-BUF…ローアドレスバッファ、ROW-DEC…ローアドレスデコーダー、COL−BUF…カラムバッファ、DATA−REG…データレジスタ、COL-DEC…カラムデーコーダ、S-AMP…センスアンプ、MA…メモリアレイ、Rcode…リード命令コード、AD1，AD2，AD3…アドレス、F-/CE…チップイネーブル信号、F-/OE…アウトプットイネーブル信号、F-SC…シリアルクロック信号、F-/WE…ライトイネーブル信号、F-/RES…リセット信号、F-CDE…コマンドデータイネーブル信号、F-RDY/BUSY…レディ/ビジィ信号、C-BUF…コントロール信号バッファ、C-CTL…コマンドコントローラ、MUX…マルチプレクサ、DI-BUF…データインプットバッファ、IDC…インプットデータコントローラ、SA-BUF…セクタアドレスバッファ、X-DEC…Xデコーダ、Y-CT…Yアドレスカウンタ、Y-DEC…Yデコーダ、DATA-REG…データレジスタ、DO-BUF…データアウトプットバッファ、X-ADB…Ｘアドレスバッファ、REF-CT…リフレッシュカウンタ、X-DEC…Ｘデコーダ、Y-ADB…Ｙアドレスバッファ、IN-BUF…入力データバッファ回路、OUT-BUF…出力データバッファ回路、CTL_LOGIC…制御回路、MREG…モードレジスタ、TG…タイミング発生回路、EMREG…拡張モードレジスタ、PCB…プリント回路基板、COVER…モジュールの封止カバー、PATH1〜PATH5…ボンディング配線、ANT…アンテナ、RF…無線ブロック、BB…ベースバンドブロック、SP…音声コーデックブロック、SK…スピーカー、MK…マイクロホン、CPU…プロセッサ、LCD…液晶表示部、KEY…キーボード、MEM…メモリモジュール。
Claims (12)
- 不揮発性メモリと、クロック同期型のダイナミックランダムアクセスメモリと、前記不揮発性メモリ及び前記クロック同期型のダイナミックランダムアクセスメモリに結合され、前記不揮発性メモリ及び前記クロック同期型のダイナミックランダムアクセスメモリに対するアクセスを制御するための制御回路を含む回路と、前記制御回路に結合された複数の入出力端子とを含むメモリシステムであって、
前記制御回路は、入出力端子を介して外部から入力した命令を、前記命令が前記制御回路へ入力した時点から２クロックサイクル以上のレイテンシ時間間隔で、前記クロック同期型のダイナミックランダムアクセスメモリへ出力し、前記レイテンシ時間間隔の間で、前記不揮発性メモリと前記クロック同期型のダイナミックランダムアクセスメモリ間のデータ転送のための前記クロック同期型のダイナミックランダムアクセスメモリへの命令の発行を一時、中止し、前記入出力端子を介して外部から入力した前記命令を有効にすることを特徴とするメモリシステム。 - 請求項１において、前記不揮発性メモリから前記クロック同期型のダイナミックランダムアクセスメモリへのデータ転送は、エラー訂正されたデータを転送することを特徴とするメモリシステム。
- 請求項１において、前記メモリシステムの外部から前記レイテンシ時間間隔を設定可能であることを特徴とするメモリシステム。
- 請求項３において、前記レイテンシ時間間隔は、前記入出力端子を介して行われることを特徴とするメモリシステム。
- 請求項１において、前記制御回路は、前記クロック同期型のダイナミックランダムアクセスメモリに設定されたバースト長の整数倍のバースト長で、前記クロック同期型のダイナミックランダムアクセスメモリに対する読出し及び書きこみ動作を行うことを特徴とするメモリシステム。
- 請求項１において、前記不揮発性メモリはＮＡＮＤ型フラッシュメモリであることを特徴とするメモリシステム。
- 請求項１において、前記不揮発性メモリは第１半導体チップに、前記制御回路は第２半導体チップに、前記クロック同期型ダイナミックランダムアクセスメモリの一部は第３半導体チップに、前記クロック同期型ダイナミックランダムアクセスメモリの他の一部を第４半導体チップにそれぞれ形成され、かつ前記第１〜第４の半導体チップは回路基板上に搭載されて封止されたマルチチップメモリモジュールであることを特徴とするメモリシステム。
- 請求項１において、前記制御回路は、前記クロック同期型のダイナミックランダムアクセスメモリが装備しているモードレジスタ及び拡張モードレジスタへ設定するためのデータを前記クロック同期型のダイナミックランダムアクセスメモリに出力することを特徴とするメモリシステム。
- 請求項８において、前記制御回路は、動作電源が投入された直後に前記クロック同期型のダイナミックランダムアクセスメモリが装備しているモードレジスタ及び拡張モードレジスタへデータを設定するモードレジスタセット及び拡張モードレジスタセット動作を行うことを特徴とするメモリシステム。
- 請求項１において、前記不揮発性メモリはＡＮＤ型フラッシュメモリであることを特徴とするメモリシステム。
- 請求項２において、前記不揮発性メモリがエラー訂正回路を有することを特徴とするメモリシステム。
- 請求項１１において、前記不揮発性メモリが代替処理回路を有することを特徴とするメモリシステム。
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| JP4499982B2 (ja) * | 2002-09-11 | 2010-07-14 | 株式会社日立製作所 | メモリシステム |
| US7613880B2 (en) | 2002-11-28 | 2009-11-03 | Renesas Technology Corp. | Memory module, memory system, and information device |
| US7752380B2 (en) * | 2003-07-31 | 2010-07-06 | Sandisk Il Ltd | SDRAM memory device with an embedded NAND flash controller |
| US7325157B2 (en) * | 2003-11-03 | 2008-01-29 | Samsung Electronics Co., Ltd | Magnetic memory devices having selective error encoding capability based on fault probabilities |
| KR100598097B1 (ko) * | 2003-12-29 | 2006-07-07 | 삼성전자주식회사 | 듀얼 칩 패키지 |
| US20050223126A1 (en) * | 2004-03-31 | 2005-10-06 | Chu Li W | Buffer controller between memories and method for the same |
| JP4662740B2 (ja) | 2004-06-28 | 2011-03-30 | 日本電気株式会社 | 積層型半導体メモリ装置 |
| EP1797645B1 (en) * | 2004-08-30 | 2018-08-01 | Google LLC | Systems and methods for providing nonvolatile memory management in wireless phones |
| US20060143371A1 (en) * | 2004-12-28 | 2006-06-29 | Rudelic John C | Integrated memory management apparatus, systems, and methods |
| KR100688514B1 (ko) | 2005-01-05 | 2007-03-02 | 삼성전자주식회사 | 다른 종류의 ｍｃｐ를 탑재한 메모리 모듈 |
| JP4674850B2 (ja) * | 2005-02-25 | 2011-04-20 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| US7394716B1 (en) * | 2005-04-01 | 2008-07-01 | Cypress Semiconductor Corporation | Bank availability indications for memory device and method therefor |
| US8359187B2 (en) | 2005-06-24 | 2013-01-22 | Google Inc. | Simulating a different number of memory circuit devices |
| US7386656B2 (en) | 2006-07-31 | 2008-06-10 | Metaram, Inc. | Interface circuit system and method for performing power management operations in conjunction with only a portion of a memory circuit |
| US8055833B2 (en) | 2006-10-05 | 2011-11-08 | Google Inc. | System and method for increasing capacity, performance, and flexibility of flash storage |
| US8619452B2 (en) | 2005-09-02 | 2013-12-31 | Google Inc. | Methods and apparatus of stacking DRAMs |
| US8386722B1 (en) | 2008-06-23 | 2013-02-26 | Google Inc. | Stacked DIMM memory interface |
| US9171585B2 (en) | 2005-06-24 | 2015-10-27 | Google Inc. | Configurable memory circuit system and method |
| US20080028136A1 (en) | 2006-07-31 | 2008-01-31 | Schakel Keith R | Method and apparatus for refresh management of memory modules |
| US8796830B1 (en) | 2006-09-01 | 2014-08-05 | Google Inc. | Stackable low-profile lead frame package |
| US8060774B2 (en) | 2005-06-24 | 2011-11-15 | Google Inc. | Memory systems and memory modules |
| US9507739B2 (en) | 2005-06-24 | 2016-11-29 | Google Inc. | Configurable memory circuit system and method |
| US8397013B1 (en) | 2006-10-05 | 2013-03-12 | Google Inc. | Hybrid memory module |
| US8041881B2 (en) | 2006-07-31 | 2011-10-18 | Google Inc. | Memory device with emulated characteristics |
| US8438328B2 (en) | 2008-02-21 | 2013-05-07 | Google Inc. | Emulation of abstracted DIMMs using abstracted DRAMs |
| US8089795B2 (en) | 2006-02-09 | 2012-01-03 | Google Inc. | Memory module with memory stack and interface with enhanced capabilities |
| US7609567B2 (en) | 2005-06-24 | 2009-10-27 | Metaram, Inc. | System and method for simulating an aspect of a memory circuit |
| US20080082763A1 (en) | 2006-10-02 | 2008-04-03 | Metaram, Inc. | Apparatus and method for power management of memory circuits by a system or component thereof |
| US8335894B1 (en) | 2008-07-25 | 2012-12-18 | Google Inc. | Configurable memory system with interface circuit |
| US8077535B2 (en) | 2006-07-31 | 2011-12-13 | Google Inc. | Memory refresh apparatus and method |
| US8081474B1 (en) | 2007-12-18 | 2011-12-20 | Google Inc. | Embossed heat spreader |
| US8090897B2 (en) | 2006-07-31 | 2012-01-03 | Google Inc. | System and method for simulating an aspect of a memory circuit |
| US10013371B2 (en) | 2005-06-24 | 2018-07-03 | Google Llc | Configurable memory circuit system and method |
| US8111566B1 (en) | 2007-11-16 | 2012-02-07 | Google, Inc. | Optimal channel design for memory devices for providing a high-speed memory interface |
| US8130560B1 (en) | 2006-11-13 | 2012-03-06 | Google Inc. | Multi-rank partial width memory modules |
| US7392338B2 (en) | 2006-07-31 | 2008-06-24 | Metaram, Inc. | Interface circuit system and method for autonomously performing power management operations in conjunction with a plurality of memory circuits |
| US8244971B2 (en) | 2006-07-31 | 2012-08-14 | Google Inc. | Memory circuit system and method |
| US8327104B2 (en) | 2006-07-31 | 2012-12-04 | Google Inc. | Adjusting the timing of signals associated with a memory system |
| US9542352B2 (en) | 2006-02-09 | 2017-01-10 | Google Inc. | System and method for reducing command scheduling constraints of memory circuits |
| US20070005826A1 (en) * | 2005-06-30 | 2007-01-04 | Hsien-Pao Yang | Termination control in memory systems |
| US8205146B2 (en) * | 2005-07-21 | 2012-06-19 | Hewlett-Packard Development Company, L.P. | Persistent error detection in digital memory |
| KR100737913B1 (ko) | 2005-10-04 | 2007-07-10 | 삼성전자주식회사 | 반도체 메모리 장치의 읽기 방법 |
| KR100804647B1 (ko) * | 2005-11-15 | 2008-02-20 | 삼성전자주식회사 | 병렬형 플래시 인터페이스를 지원하는 직렬형 플래시메모리 장치를 이용한 시스템 부팅 방법 및 장치 |
| US7519754B2 (en) * | 2005-12-28 | 2009-04-14 | Silicon Storage Technology, Inc. | Hard disk drive cache memory and playback device |
| US20070147115A1 (en) * | 2005-12-28 | 2007-06-28 | Fong-Long Lin | Unified memory and controller |
| US9632929B2 (en) | 2006-02-09 | 2017-04-25 | Google Inc. | Translating an address associated with a command communicated between a system and memory circuits |
| JP5065618B2 (ja) * | 2006-05-16 | 2012-11-07 | 株式会社日立製作所 | メモリモジュール |
| JP2007322141A (ja) * | 2006-05-30 | 2007-12-13 | Yokogawa Electric Corp | 半導体集積回路試験装置及び方法 |
| US7724589B2 (en) | 2006-07-31 | 2010-05-25 | Google Inc. | System and method for delaying a signal communicated from a system to at least one of a plurality of memory circuits |
| JP5158740B2 (ja) * | 2006-08-28 | 2013-03-06 | 株式会社メガチップス | メモリシステム |
| KR100801710B1 (ko) | 2006-09-29 | 2008-02-11 | 삼성전자주식회사 | 비휘발성 메모리 장치 및 이 장치를 구비하는 메모리시스템. |
| KR101371512B1 (ko) * | 2006-11-14 | 2014-03-11 | 삼성전자주식회사 | 고속 기저대역 데이터 저장 장치 및 방법 |
| US8006029B2 (en) * | 2006-11-30 | 2011-08-23 | Intel Corporation | DDR flash implementation with direct register access to legacy flash functions |
| KR100878479B1 (ko) * | 2007-01-16 | 2009-01-14 | 삼성전자주식회사 | 데이터 정보에 따라 프로그램 방식을 결정하는 메모리시스템 |
| US8874831B2 (en) | 2007-06-01 | 2014-10-28 | Netlist, Inc. | Flash-DRAM hybrid memory module |
| US8904098B2 (en) | 2007-06-01 | 2014-12-02 | Netlist, Inc. | Redundant backup using non-volatile memory |
| KR101300657B1 (ko) | 2007-07-06 | 2013-08-27 | 삼성전자주식회사 | 비휘발성 메모리 및 버퍼 메모리를 포함하는 메모리 시스템및 그것의 데이터 읽기 방법 |
| US8209479B2 (en) | 2007-07-18 | 2012-06-26 | Google Inc. | Memory circuit system and method |
| US8898400B2 (en) * | 2007-07-23 | 2014-11-25 | Infineon Technologies Ag | Integrated circuit including multiple memory devices |
| US8122322B2 (en) * | 2007-07-31 | 2012-02-21 | Seagate Technology Llc | System and method of storing reliability data |
| US8164656B2 (en) * | 2007-08-31 | 2012-04-24 | Unity Semiconductor Corporation | Memory emulation in an image capture device |
| US8080874B1 (en) | 2007-09-14 | 2011-12-20 | Google Inc. | Providing additional space between an integrated circuit and a circuit board for positioning a component therebetween |
| KR101395152B1 (ko) | 2008-07-18 | 2014-05-15 | 삼성전자주식회사 | 비휘발성 메모리 셀, 비휘발성 메모리 장치 및 상기비휘발성 메모리 장치의 프로그래밍 방법 |
| JP5716216B2 (ja) * | 2008-08-11 | 2015-05-13 | 日本電産サンキョー株式会社 | 電子機器装置及びメモリのデータ更新方法 |
| US8069300B2 (en) | 2008-09-30 | 2011-11-29 | Micron Technology, Inc. | Solid state storage device controller with expansion mode |
| WO2010144624A1 (en) | 2009-06-09 | 2010-12-16 | Google Inc. | Programming of dimm termination resistance values |
| US8266481B2 (en) * | 2009-07-29 | 2012-09-11 | Stec, Inc. | System and method of wear-leveling in flash storage |
| US8453021B2 (en) | 2009-07-29 | 2013-05-28 | Stec, Inc. | Wear leveling in solid-state device |
| JP5524551B2 (ja) * | 2009-09-16 | 2014-06-18 | キヤノン株式会社 | メモリコントローラおよびその制御方法 |
| US9292426B2 (en) * | 2010-09-24 | 2016-03-22 | Intel Corporation | Fast exit from DRAM self-refresh |
| US9053812B2 (en) | 2010-09-24 | 2015-06-09 | Intel Corporation | Fast exit from DRAM self-refresh |
| WO2012151001A1 (en) * | 2011-04-30 | 2012-11-08 | Rambus Inc. | Configurable, error-tolerant memory control |
| JP5653856B2 (ja) * | 2011-07-21 | 2015-01-14 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| US10198350B2 (en) | 2011-07-28 | 2019-02-05 | Netlist, Inc. | Memory module having volatile and non-volatile memory subsystems and method of operation |
| US10838646B2 (en) | 2011-07-28 | 2020-11-17 | Netlist, Inc. | Method and apparatus for presearching stored data |
| US10380022B2 (en) | 2011-07-28 | 2019-08-13 | Netlist, Inc. | Hybrid memory module and system and method of operating the same |
| KR101900423B1 (ko) * | 2011-09-19 | 2018-09-21 | 삼성전자주식회사 | 반도체 메모리 장치 |
| KR20130078455A (ko) * | 2011-12-30 | 2013-07-10 | 삼성전자주식회사 | 메모리 특성 정보를 저장하는 반도체 메모리 장치, 이를 포함하는 메모리 모듈, 메모리 시스템 및 반도체 메모리 장치의 동작방법 |
| JP5532059B2 (ja) * | 2012-01-27 | 2014-06-25 | 株式会社日立製作所 | 半導体装置 |
| US9047172B2 (en) * | 2012-11-29 | 2015-06-02 | Intel Corporation | Adaptive power control of memory map storage devices |
| CN104048658B (zh) * | 2013-03-15 | 2019-03-01 | 应美盛股份有限公司 | 一种使用基于姿态生成的设备来降低数据速率和功率消耗的方法 |
| US9436600B2 (en) | 2013-06-11 | 2016-09-06 | Svic No. 28 New Technology Business Investment L.L.P. | Non-volatile memory storage for multi-channel memory system |
| KR102106064B1 (ko) * | 2013-07-11 | 2020-05-28 | 에스케이하이닉스 주식회사 | 반도체 장치 및 이의 제어 방법 |
| US9921980B2 (en) | 2013-08-12 | 2018-03-20 | Micron Technology, Inc. | Apparatuses and methods for configuring I/Os of memory for hybrid memory modules |
| KR20160083926A (ko) * | 2013-11-07 | 2016-07-12 | 넷리스트 인코포레이티드 | 하이브리드 메모리 모듈, 및 그를 동작시키는 시스템 및 방법 |
| US10248328B2 (en) | 2013-11-07 | 2019-04-02 | Netlist, Inc. | Direct data move between DRAM and storage on a memory module |
| US11182284B2 (en) | 2013-11-07 | 2021-11-23 | Netlist, Inc. | Memory module having volatile and non-volatile memory subsystems and method of operation |
| KR102156284B1 (ko) * | 2013-11-27 | 2020-09-15 | 에스케이하이닉스 주식회사 | 메모리 및 이를 포함하는 메모리 모듈 |
| US9514802B2 (en) * | 2014-10-27 | 2016-12-06 | Samsung Electronics Co., Ltd. | Volatile memory self-defresh |
| KR102389259B1 (ko) * | 2015-10-15 | 2022-04-22 | 에스케이하이닉스 주식회사 | 메모리 장치 및 메모리 장치의 동작 방법 |
| US9979649B2 (en) * | 2015-12-04 | 2018-05-22 | Wisconsin Alumin Research Foundation | High density content addressable memory |
| US9891864B2 (en) | 2016-01-19 | 2018-02-13 | Micron Technology, Inc. | Non-volatile memory module architecture to support memory error correction |
| CN105739919B (zh) * | 2016-01-21 | 2018-10-12 | 捷鼎创新股份有限公司 | 资料存取系统及方法 |
| CN107039059B (zh) * | 2016-02-01 | 2022-05-10 | 三星电子株式会社 | 存储器封装，包括其的存储器模块及存储器封装操作方法 |
| US9953694B2 (en) | 2016-06-06 | 2018-04-24 | Intel Corporation | Memory controller-controlled refresh abort |
| US11133042B2 (en) | 2016-06-27 | 2021-09-28 | SK Hynix Inc. | Semiconductor memory system and semiconductor memory device, which can be remotely initialized |
| US10181346B2 (en) | 2016-08-02 | 2019-01-15 | SK Hynix Inc. | Semiconductor devices and operations thereof |
| KR102592359B1 (ko) | 2016-06-27 | 2023-10-20 | 에스케이하이닉스 주식회사 | 반도체장치 |
| US11217286B2 (en) | 2016-06-27 | 2022-01-04 | SK Hynix Inc. | Semiconductor memory device with power down operation |
| US10037788B2 (en) * | 2016-08-02 | 2018-07-31 | SK Hynix Inc. | Semiconductor devices and semiconductor systems |
| US10395722B2 (en) * | 2017-09-29 | 2019-08-27 | Intel Corporation | Reading from a mode register having different read and write timing |
| KR102430798B1 (ko) * | 2018-01-11 | 2022-08-10 | 에스케이하이닉스 주식회사 | 메모리 시스템 및 메모리 시스템의 동작방법 |
| US11580315B2 (en) | 2020-02-10 | 2023-02-14 | Nxp B.V. | Agile time-continuous memory operation for a radio frequency identification transponder |
| US10998061B1 (en) * | 2020-05-15 | 2021-05-04 | Realtek Semiconductor Corporation | Memory system and memory access interface device thereof |
| CN113360430B (zh) * | 2021-06-22 | 2022-09-09 | 中国科学技术大学 | 动态随机存取存储器系统通信架构 |
| TWI825539B (zh) * | 2021-12-27 | 2023-12-11 | 瑞昱半導體股份有限公司 | 用於同步動態隨機存取記憶體之設定模組及其設定方法 |
Citations (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH023150A (ja) * | 1988-06-17 | 1990-01-08 | Nec Corp | 半導体外部記憶装置 |
| JPH05299616A (ja) * | 1992-04-16 | 1993-11-12 | Hitachi Ltd | 半導体記憶装置 |
| JPH06195258A (ja) * | 1992-07-08 | 1994-07-15 | Nec Corp | 半導体記憶装置 |
| JPH08255107A (ja) * | 1994-11-29 | 1996-10-01 | Toshiba Corp | ディスプレイコントローラ |
| JPH11143716A (ja) * | 1997-11-07 | 1999-05-28 | Nec Corp | データ処理装置 |
| JPH11203191A (ja) * | 1997-11-13 | 1999-07-30 | Seiko Epson Corp | 不揮発性記憶装置、不揮発性記憶装置の制御方法、および、不揮発性記憶装置を制御するプログラムを記録した情報記録媒体 |
| JPH11339005A (ja) * | 1998-05-22 | 1999-12-10 | Sony Corp | 画像処理装置ならびに特殊効果装置、および画像処理方法 |
| JP2000315173A (ja) * | 1999-04-30 | 2000-11-14 | Matsushita Electric Ind Co Ltd | メモリ制御装置 |
| JP2001005723A (ja) * | 1999-06-21 | 2001-01-12 | Mitsubishi Electric Corp | 半導体記憶装置およびそれを用いたメモリシステム |
| JP2001134496A (ja) * | 1999-11-04 | 2001-05-18 | Hitachi Ltd | 不揮発性半導体メモリを用いた記憶装置 |
| JP2001142712A (ja) * | 1999-11-12 | 2001-05-25 | Nec Ic Microcomput Syst Ltd | 起動制御装置 |
| JP2001344967A (ja) * | 2000-05-26 | 2001-12-14 | Hitachi Ltd | 半導体装置及びその動作方法 |
| JP2001357684A (ja) * | 2000-06-12 | 2001-12-26 | Sharp Corp | 半導体記憶装置 |
| JP2002170383A (ja) * | 2000-11-30 | 2002-06-14 | Fujitsu Ltd | 半導体記憶装置及び半導体装置 |
| JP2002229844A (ja) * | 2001-01-30 | 2002-08-16 | Canon Inc | Ｄｒａｍを用いたシステムの制御装置およびｄｒａｍを用いたシステムの制御方法 |
| US20020120820A1 (en) * | 2001-02-28 | 2002-08-29 | Fujitsu Limited | Memory device for controlling nonvolatile and volatile memories |
| JP2003091463A (ja) * | 2001-06-13 | 2003-03-28 | Hitachi Ltd | メモリ装置 |
Family Cites Families (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IE840430L (en) * | 1983-02-28 | 1984-08-28 | Deere & Co | Computer control system |
| JPH07146820A (ja) | 1993-04-08 | 1995-06-06 | Hitachi Ltd | フラッシュメモリの制御方法及び、それを用いた情報処理装置 |
| JPH08137736A (ja) | 1994-11-08 | 1996-05-31 | Hitachi Ltd | 記憶装置 |
| KR0170714B1 (ko) * | 1995-12-20 | 1999-03-30 | 김광호 | 낸드형 플래쉬 메모리 소자 및 그 구동방법 |
| US5758056A (en) * | 1996-02-08 | 1998-05-26 | Barr; Robert C. | Memory system having defective address identification and replacement |
| US6418506B1 (en) | 1996-12-31 | 2002-07-09 | Intel Corporation | Integrated circuit memory and method for transferring data using a volatile memory to buffer data for a nonvolatile memory array |
| JP3214395B2 (ja) * | 1997-05-20 | 2001-10-02 | 日本電気株式会社 | 不揮発性半導体記憶装置 |
| US5970009A (en) * | 1997-12-30 | 1999-10-19 | Siemens Aktiengesellschaft | Reduced stand by power consumption in a DRAM |
| US7024518B2 (en) * | 1998-02-13 | 2006-04-04 | Intel Corporation | Dual-port buffer-to-memory interface |
| KR100383774B1 (ko) * | 2000-01-26 | 2003-05-12 | 삼성전자주식회사 | 공통 인터페이스 방식의 메모리 장치들을 구비한 시스템 |
| JP4037605B2 (ja) * | 2000-12-04 | 2008-01-23 | 株式会社東芝 | 不揮発性メモリユニットのコントローラ、同コントローラを有するメモリシステム及び不揮発性メモリユニットの制御方法 |
| JP4719974B2 (ja) * | 2000-12-20 | 2011-07-06 | ソニー株式会社 | 電子機器及び電子機器の起動方法 |
| CN1329337A (zh) * | 2001-05-24 | 2002-01-02 | 盖内蒂克瓦尔有限公司 | 动态随机存取内存的缺陷修护及状态显示的方法 |
| JP4049297B2 (ja) * | 2001-06-11 | 2008-02-20 | 株式会社ルネサステクノロジ | 半導体記憶装置 |
| TWI240864B (en) * | 2001-06-13 | 2005-10-01 | Hitachi Ltd | Memory device |
| JP2003006041A (ja) * | 2001-06-20 | 2003-01-10 | Hitachi Ltd | 半導体装置 |
| JP4499982B2 (ja) * | 2002-09-11 | 2010-07-14 | 株式会社日立製作所 | メモリシステム |
-
2002
- 2002-09-11 JP JP2002265334A patent/JP4499982B2/ja not_active Expired - Fee Related
-
2003
- 2003-05-21 TW TW092113761A patent/TWI287795B/zh not_active IP Right Cessation
- 2003-05-28 US US10/445,922 patent/US7136978B2/en not_active Expired - Fee Related
- 2003-06-12 KR KR1020030037784A patent/KR100940163B1/ko not_active IP Right Cessation
- 2003-06-18 CN CNB031494277A patent/CN100433192C/zh not_active Expired - Fee Related
- 2003-06-18 CN CN2008100991742A patent/CN101281494B/zh not_active Expired - Fee Related
Patent Citations (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH023150A (ja) * | 1988-06-17 | 1990-01-08 | Nec Corp | 半導体外部記憶装置 |
| JPH05299616A (ja) * | 1992-04-16 | 1993-11-12 | Hitachi Ltd | 半導体記憶装置 |
| JPH06195258A (ja) * | 1992-07-08 | 1994-07-15 | Nec Corp | 半導体記憶装置 |
| JPH08255107A (ja) * | 1994-11-29 | 1996-10-01 | Toshiba Corp | ディスプレイコントローラ |
| JPH11143716A (ja) * | 1997-11-07 | 1999-05-28 | Nec Corp | データ処理装置 |
| JPH11203191A (ja) * | 1997-11-13 | 1999-07-30 | Seiko Epson Corp | 不揮発性記憶装置、不揮発性記憶装置の制御方法、および、不揮発性記憶装置を制御するプログラムを記録した情報記録媒体 |
| JPH11339005A (ja) * | 1998-05-22 | 1999-12-10 | Sony Corp | 画像処理装置ならびに特殊効果装置、および画像処理方法 |
| JP2000315173A (ja) * | 1999-04-30 | 2000-11-14 | Matsushita Electric Ind Co Ltd | メモリ制御装置 |
| JP2001005723A (ja) * | 1999-06-21 | 2001-01-12 | Mitsubishi Electric Corp | 半導体記憶装置およびそれを用いたメモリシステム |
| JP2001134496A (ja) * | 1999-11-04 | 2001-05-18 | Hitachi Ltd | 不揮発性半導体メモリを用いた記憶装置 |
| JP2001142712A (ja) * | 1999-11-12 | 2001-05-25 | Nec Ic Microcomput Syst Ltd | 起動制御装置 |
| JP2001344967A (ja) * | 2000-05-26 | 2001-12-14 | Hitachi Ltd | 半導体装置及びその動作方法 |
| JP2001357684A (ja) * | 2000-06-12 | 2001-12-26 | Sharp Corp | 半導体記憶装置 |
| JP2002170383A (ja) * | 2000-11-30 | 2002-06-14 | Fujitsu Ltd | 半導体記憶装置及び半導体装置 |
| JP2002229844A (ja) * | 2001-01-30 | 2002-08-16 | Canon Inc | Ｄｒａｍを用いたシステムの制御装置およびｄｒａｍを用いたシステムの制御方法 |
| US20020120820A1 (en) * | 2001-02-28 | 2002-08-29 | Fujitsu Limited | Memory device for controlling nonvolatile and volatile memories |
| JP2003091463A (ja) * | 2001-06-13 | 2003-03-28 | Hitachi Ltd | メモリ装置 |
Also Published As
| Publication number | Publication date |
|---|---|
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