KR100786603B1

KR100786603B1 - 메모리 모듈, 메모리시스템 및 정보기기

Info

Publication number: KR100786603B1
Application number: KR1020057009513A
Authority: KR
Inventors: 세이지 미우라; 카즈시게 아유카와
Original assignee: 가부시끼가이샤 르네사스 테크놀로지
Priority date: 2002-11-28
Filing date: 2003-11-27
Publication date: 2007-12-21
Also published as: JP5272038B2; CN1717662A; JPWO2004049168A1; US20100030952A1; US7991954B2; KR20060055436A; US8185690B2; JP5138869B2; WO2004049168A1; US7613880B2; US20110258373A1; CN1717662B; JP2011146075A; US20060041711A1; US20120271987A1

Abstract

본 발명은 메모리모듈; 메모리 시스템 및 정보기기에 관한 것으로서 불휘발성 메모리(CHIP1) DRAM(CHIP3) 제어 회로(CHIP2) 정보처리 장치(CHIP4)를 포함한 메모리시스템을 구성한다. 미리 FLASH의 데이터를 SRAM 및 DRAM에 전송 시켜 고속화를 도모한다. 불휘발성 메모리(FLASH)와 DRAM(CHIP3) 간의 데이터 전송은 백그랜드에서 실시할 수 있도록 한다. 이들 복수의 칩으로 이루어지는 메모리시스템을 각 칩이 서로 적층하여 배치되어 볼 그리드 어레이(BGA)나 칩간의 본딩에 의해 배선된 메모리시스템·모듈로서 구성한다.

Flash의 데이터를 복사할 수 있는 영역을 DRAM에 확보하고 전원 투입 직후 혹은 로드 명령에 의해 미리 DRAM 으로 데이터를 전송해 두는 것으로 DRAM과 동일한 정도의 속도로 FLASH의 데이터를 독출할 수가 있기 때문에 휴대 기기의 고성능화 ; 높은 기능화가 도모된다. 고속 독출 기입이 가능한 대기억용량의 ROM과 RAM을 포함한 메모리시스템을 제공한다.

Description

메모리 모듈, 메모리시스템 및 정보기기{MEMORY MODULE, MEMORY SYSTEM, AND INFORMATION DEVICE}

본 발명은 다이내믹 랜덤 액세스 메모리(DRAM)을 포함한 메모리시스템 및 메모리시스템의 제어 방법에 관한다.

종래 플래쉬 메모리(32M bit 용량)와 스태틱 랜덤 액세스 메모리(SRAM(4 Mbit 용량))가 스택 칩으로 FBGA (FinepitchBallGridArray)형 패키지에 일체 봉합된 복합형 반도체 메모리가 있다. 플래쉬 메모리와 SRAM라는 것은 FBGA형 패키지의 입출력 전극에 대해서 어드레스 입력 단자와 데이터 입출력 단자가 공통화되고 있다. 단 각각의 제어 단자는 각각 독립으로 되어 있는(예를 들면 "복합 메모리(스택된 CSP) 플래쉬 메모리+RAM 데이터 쉬트" 형명(刑명 LRS1380 [online] 평성 13년 12월 10일 샤프 주식회사[평성 14년 8월 21일 검색] 인터넷<URL:http://www.sharp.co.jp/products/device/flash/cmlist·html>참조. ).

또 플래쉬 메모리 칩과 DRAM 칩이 리드 프레임형 패키지에 일체 봉합된 복합형 반도체 메모리도 있다. 이 복합형 반도체 메모리는 플래쉬 메모리와 DRAM과는 패키지의 입출력 전극에 대해서 어드레스 입력 단자; 데이터 입출력 단자 및 제어 단자가 공통화되어 입출력된다(예를 들면 일본국 특개평05-299616호 공보의 도 1 및 도 17 유럽 특허 출원 공개 제 0566306호 명세서 참조. ).

또 주기억장치로서 다루어지는 플래쉬 메모리와 캐시 기억 장치와 컨트롤러와 CPU로 구성되는 시스템도 있다(예를 들면 일본국 특개평07-146820호 공보의 도 1 참조. ).

또 플래쉬 메모리와 DRAM과 전송 제어 회로로 이루어지는 반도체 메모리도 있다(예를 들면 일본국 특개2001-5723호 공보의 도 2 참조. ).

본원 발명자등은 본원에 앞서 휴대전화 및 거기에 사용되는 플래쉬 메모리와 SRAM이 1 패키지에 실장된 메모리 모듈과 그 동작에 대해서 검토를 실시했다.

도 32에 나타나는 바와 같이 현재 휴대전화에는 정보처리 장치(PRC)와 메모리 모듈(MCM)이 사용되고 있다.

정보처리 장치(PRC)는 중앙 연산 장치(CPU)와 SRAM 컨트롤러로 구성된다. 메모리 모듈(MCM)은 NOR형 플래쉬 메모리 NOR FLASH와 SRAM로 구성된다. 정보처리 장치(PRC)는 SRAM 인터페이스(SRAM IF)로 메모리 모듈(MCM)에 액세스를 실시하고 데이터의 독출 및 기입을 실시한다.

전원 투입 후 정보처리 장치(PRC)는 NOR형 플래쉬 메모리(NOR FLASH)에 격납되고 있는 부트 데이터를 독출 자체를 개시한다. 그 후 정보처리 장치(PRC)는 NOR형 플래쉬 메모리(NOR FLASH)보다 필요에 따라서 응용 프로그램을 독출하고 중앙 연산 장치(CPU)로 실행한다. SRAM은 워크메모리로서 기능하고 중앙 연산 장치(CPU)에서의 연산 결과 등이 보존된다.

최근 휴대전화가 취급하는 어플리케이션 ; 데이터 ; 워크 에리 어는 휴대전화에 부가되는 기능(음악이나 게임등 전달등)이 증가함에 따라 커지고 더욱이 큰 기억용량의 플래쉬 메모리나 SRAM이 필요한것으로 예상된다. 또한 최근의 휴대전화는 높은 기능화가 눈부시고 고속이며 또한 대용량 메모리의 요구가 높아지고 있다.

현재 휴대전화에 이용되고 있는 NOR형 플래쉬 메모리는 NOR 구성으로 불리는 메모리 어레이 방식을 이용한 NOR형 플래쉬 메모리이다. NOR형은 메모리 셀 어레이의 기생 저항을 작게 억제한 어레이 구성이고 병렬 접속한 메모리 셀 2개에 대해 1개의 비율로 메탈 비트선 콘택트를 설치하는 것으로 저저항화를 도모하고 있다. 이 때문에 독출 시간은 약 80 ns와 SRAM의 독출 시간과 거의 동등하게 할 수가 있다. 그러나 그 반면 셀 2개에 대해 1개의 콘택트를 설치할 필요가 있기 때문에 콘택트부의 칩 면적이 차지하는 비율이 높고 1 비트의 메모리 셀 당의 면적이 커져 대용량화에는 대응 할 수 없다고 하는 과제가 있다. ·

또 대표적인 대용량 플래쉬 메모리에는 메모리 어레이에 AND구성을 이용하고 있는 AND형 플래쉬 메모리와 NAND 구성을 이용하고 있는 NAND형 플래쉬 메모리가 있다. 이들의 플래쉬 메모리는 16~128개의 셀에 대해 1개의 비트선콘택트를 설치하기 때문에 고밀도의 메모리 어레이를 실현할 수 있다. 따라서 1 비트의 메모리 셀 당의 면적을 NOR형 플래쉬 메모리보다 작게 할 수 있어 대용량화에 대응할 수 있다. 그러나 그 반면 최초의 데이터를 출력 할 때까지의 독출 시간이 약 25 μs에서 50 μs로 늦고 SRAM과의 정합성이 잡히지 않는 것이 판명되었다.

거기서 본 발명의 목적의 하나는 기억용량이 크고 한편 고속 독출 기입이 가능한 ROM과 RAM을 포함한 메모리시스템을 제공하는 것이다.

본 발명의 대표적인 수단을 나타내면 이하와 같다. 정보처리 장치와 플래쉬 메모리와 SRAM과 복수의 메모리 뱅크로 구성된 DRAM을 하나의 봉합체에 실장해 봉합체에 반도체 칩과의 배선을 행하기 위한 전극과 봉합체와 봉합체 외부의 접속을 행하기 위한 전극을 설치한다.

이 때에 정보처리 장치로의 플래쉬 메모리내의 데이터의 독출 요구에 대한 독출 시간을 고속화하기 위해 SRAM과 DRAM 및 플래쉬 메모리에 메모리컨트롤러를 접속하고 메모리컨트롤러에 의해 플래쉬 메모리에서 SRAM에 혹은 SRAM에서 플래쉬메모리로 데이터 전송을 실시하고 또 플래쉬 메모리에서 DRAM에 혹은 DRAM에서 플래쉬 메모리로의 데이터 전송을 실시한다. 전원 투입 후 및 전송 명령이 생겼을 때에는 SRAM 및 DRAM 으로 플래쉬메모리의 데이터의 적어도 일부를 메모리컨트롤러에 의해 전송 하는 제어를 실시하면 좋다.

또 상기 메모리컨트롤러로 플래쉬 메모리와 DRAM간의 데이터 전송을 실시하고 있는 동안에도 상기 정보 처리 장치에서 DRAM으로 독출 및 기입의 액세스를 접수해 고속으로 데이터의 독출 및 기입을 하도록 제어해도 좋다. 상기 반도체장치 내부에서 플래쉬 메모리와 DRAM간의 데이터 전송은 백그랜드에서 실시할 수 있도록하면 좋다.

또한 상기 메모리컨트롤러는 전원 투입 후의 플래쉬 메모리에서 DRAM으로의 데이터 전송 시에 DRAM의 리플래쉬 제어도 행한다. 플래쉬 메모리에서 DRAM으로의 데이터 전송 시에는 DRAM에 대해서 오토·리플래쉬를 실시하고 데이터 전송이 종료하면) 셀프 리플래쉬 상태로 하고 그 후 반도체장치외로의 셀프 리플래쉬 해제 명령으로 셀프 리플래쉬 상태를 해제하도록 제어하면 좋다. 또 상기 정보처리 장치로의 오토·리플래쉬에 의해 상기 메모리컨트롤러에 의한 오토·리플래쉬을 중지하도록제어해도 좋다.

도 1은 본 발명을 적용한 메모리시스템의 구성도이다.

도 2는 본 발명을 적용한 메모리시스템의 어드레스 맵의 일례를 나타내는 설명도이다.

도 3은 본 발명을 적용한 메모리시스템의 전원 투입시의 동작의 일례를 나타내는 도이다.

도 4는 본 발명을 적용한 메모리시스템의 전원 투입시의 DRAM의 초기설정의 일례를 나타내는 도이다.

도 5는 본 발명을 적용한 메모리 모듈의 전원 투입시의 DRAM의 초기설정의 일례를 나타내는 도이다.

도 6은 본 발명을 적용한 메모리시스템의 전원 투입시의 FLASH에서 SRAM으로의 데이터 전송 동작의 흐름을 나타내는 도이다.

도 7은 본 발명을 적용한 메모리시스템의 전원 투입시의 FLASH에서 DRAM으로의 데이터 전송 동작의 흐름을 나타내는 도이다.

도 8은 본 발명의 메모리시스템의 FLASH에서 DRAM으로의 데이터 전송 동작의 흐름을 나타내는 플로차트이다.

도 9는 본 발명의 메모리시스템의 DRAM에서 FLASH에의 데이터 전송 동작의 흐름을 나타내는 플로차트이다.

도 10은 본 발명의 메모리시스템의 FLASH에서 SRAM으로의 데이터 전송 동작의 흐름을 나타내는 플로차트이다.

도 11은 본 발명의 메모리시스템의 SRAM에서 FLASH로의 데이터 전송 동작의 흐름을 나타내는 플로차트이다.

도 12는 도 1에서 나타나는 FLASH의 1 구성예를 나타내는 블럭도이다.

도 13은 도 1로 나타나는 FLASH에서의 데이터 독출의 일례를 나타내는 타이밍 차트이다.

도 14는 본 발명을 적용한 메모리시스템의 구성도이다.

도 15는 도 14에서 나타나는 FLASH의 1 구성예를 나타내는 블럭도이다.

도 16은 도 14에서 나타나는 FLASH에서의 데이터 독출의 일례를 나타내는 타이밍챠트이다.

도 17은 본 발명을 적용한 메모리시스템의 구성도이다.

도 18은 본 발명을 적용한 메모리시즈템의 구성도이다.

도 19는 도 18에서 나타나는 FLASH의 1 구성예를 나타내는 블럭도이다.

도 20은 도 18에서 나타나는 FLASH에서의 데이터 독출의 일례를 나타내는 타이밍챠트이다.

도 21은 본 발명을 적용한 메모리시스템의 구성도이다.

도 22는 본 발명을 적용한 메모리시스템의 구성도이다.

도 23은 본 발명을 적용한 메모리시스템의 어드레스 맵의 일례를 나타내는 설명도이다.

도 24는 본 발명을 적용한 메모리시스템의 구성도이다.

도 25는 본 발명에 의한 메모리시스템의 실장 형태의 일례를 나타내는 도이다.

도 26은 본 발명에 의한 메모리시스템의 실장 형태의 일례를 나타내는 도이다.

도 27은 본 발명에 의한 메모리시스템의 실장 형태의 일례를 나타내는 도이다.

도 28은 본 발명에 의한 메모리시스템의 실장 형태의 변형예를 나타내는 도이다.

도 29는 본 발명에 의한 메모리시스템의 실장 형태의 일례를 나타내는 도이다.

도 30은 본 발명에 의한 메모리시스템을 이용한 휴대전화의 구성예를 나타내는 블럭도이다.

도 31은 본 발명에 의한 메모리시스템을 이용한 휴대전화의 구성예를 나타내는 블럭도이다.

도 32는 휴대전화에 이용되고 있는 종래의 메모리 구성예를 나타내는 블럭도이다.

이하 본 발명의 실시의 형태예에 대해 첨부 도면을 참조하면서 상세하게 설 명한다. 실시의 형태예에 있어서 각 블록을 구성하는 회로 소자는 특히 제한되지 않지만 공지의 CM0S(상보형 MO S트랜지스터) 등의 집적회로 기술에 의해 단결정 실리콘과 같은 1개의 반도체 기판상에 형성된다.

<실시의 형태예 1>

도 1은 본 발명을 적용한 제 1의 실시의 형태예인 정보처리 장치(CHIP4; (MS))와 메모리 모듈(MM)로 구성되는 메모리시스템을 나타낸 것이다. 이하에 각각에 대해서 설명한다.

메모리 모듈(MM)은 CHIP1(FLASH)과 CHIP2(CTL_LOGIC)와 CHIP3(DRAM)으로 구성된다.

CHIP1(FLASH)은 불휘발성 메모리이다. 불휘발성 메모리에는 ROM(read only memory) ; EEPROM (일렉트리컬 이레이져블 앤드 프로그램 ; ROM) ; 플래쉬 메모리등을 이용할 수가 있다. 본 실시의 형태예에서는 플래쉬 메모리를 예로 설명한다.

특히 한정 하지 않지만 CHIP1(FLASH)로서 이용되는 전형적인 불휘발성 메모리는 NAND 인터페이스를(NAND IF) 장비 하고 있는 대용량 플래쉬 메모리이고 약 128 Mbit의 큰 기억용량을 갖고 독출 시간(독출 요구부터 데이터가 출력될 때까지의 시간)은 약 25 μs에서 100 μs로 비교적 늦다.

CHIP3(DRAM)은 다이내믹 랜덤 액세스 메모리로 내부 구성이나 인터페이스의 차이로 EDO(Extended Data Out) ; SDRAM (Synchronous DRAM) ; DDR (DouB1e Data Rate) 등 여러가지 종류가 있다. 메모리 모듈(MM)에는 어느 DRAM에서도 이용할 수가 있다. 본 실시의 형태예에서는 SDRAM을 예로 설명한다.

특히 한정 하지 않지만 CHIP3(DRAM)로서 이용되는 전형적인 SDRAM은 약 256 Mbit의 큰 기억용량을 갖고 독출 시간은 약 35 ns에서 55 ns정도이다. CHIP2(CTL_LOGIC)는 CHIP1(FLASH)과 SRAM 및 CHIP3(DRAM)의 데이터 전송을 제어하는 제어 회로이다.

SRAM은 스태틱 랜덤 액세스 메모리로 내부 구성이나 인터페이스의 차이에서 비동기형 스태틱 랜덤 액세스 메모리 ; 클럭 동기형 스태틱 랜덤 액세스 메모리 등 여러가지 종류가 있다. 메모리 모듈(MM)에는 어느 스태틱 랜덤 액세스 메모리에서도 이용할 수가 있지만 본 실시의 형태예에서는 비동기형 스태틱 랜덤 액세스 메모리를 예로 설명한다. 특히 한정 하지 않지만 본 실시의 형태예로 이용되는 SRAM의 기억용량은 약 64 kbit로 독출 시간은 약 80 ns이다.

CHIP1(FLASH)과 CHIP2(CTL_LOGIC) 간의 데이터 전송은 NAND 인터페이스(NAND IF)로 행해지고 CHIP2(CTL_LOGIC)와 CHIP3(DRAM)의 데이터 전송은 SDRAM 인터페이스(SDRAM IF)로 행해진다.

정보처리 장치 CHIP4(MS)는 중앙 연산 장치(CPU)와 SRAM 컨트롤러(SRC)와 DRAM 컨트롤러(SDC)로 구성된다. SRAM컨트롤러는 SRAM 인터페이스(SRAM IF)로 SRAM 으로 액세스를 실시하고 데이터의 독출 기입을 실시한다. DRAM 컨트롤러는 SDRAM 인터페이스(SDRAM IF)로 CHIP2(CTL_LOGIC)를 개재하여 CHIP3(DRAM)으로 액세스를 실시하고 데이터의 독출 기입을 실시한다.

CHIP1(FLASH)은 특히 한정 하지 않지만 초기 프로그램 영역 ; 메인 데이터 영역으로 나누어 지고 있다. 초기 프로그램 영역내에는 전원 투입 직후에 정보처리 장치 CHIP4(MS)를 개시하기 위한 부트 데이터와 SDRAM으로 전송 하는 메인 데이터 영역내의 데이터 범위를 나타내는 자동 전송 영역 지정 데이터와 리플래쉬 제어 선택 데이터가 격납되고 있다.

CHIP3(DRAM)은 특히 제한은 없지만 워크 영역과 복사 영역으로 나누어 지고 있고 워크 영역은 프로그램 실행시의 워크메모리로서 복사 영역은 FLASH로의 데이터를 복사하기 위한 메모리로서 이용된다.

SRAM은 특히 제한은 없지만 부트 영역과 버퍼 영역으로 나누어 지고 있고 부트 영역은 정보처리 장치 CHIP4(MS)를 개시하기 위한 부트 데이터의 격납용으로서 버퍼 영역은 CHIP1(FLASH)과 SRAM간의 데이터 전송을 행하기 위한 버퍼메모리로서 이용된다.

CHIP2(CTLLOGIC)는 메모리매니지먼트 회로(MU); 커멘드·어드레스 발생 회로 (CMAD); 액세스 조정 회로(ARB); 초기화 회로(INT) ; 리플래쉬 제어 회로(REF) ; 데이터 버퍼(BUF) ; SRAM 인터페이스(SRAM IF)로 액세스 할 수 있는 컨트롤 레지스터(SREG) 및 SDRAM 인터페이스로 액세스 할 수 있는 컨트롤 레지스터(DREG); 플래시 제어 회로(FCON) ; 에러 검출 정정 회로(ECC) ; 대체 처리 회로(REP) 로 구성된다.

CHIP1(FLASH)의 어드레스와 CHIP3(DRAM)의 복사 영역 SRAM의 부트 영역 및 버퍼 영역의 어드레스의 대응부는 CHIP2(CTL_LOGIC)의 메모리매니지먼트 회로(MU)에 의해 결정할 수가 있다. 예를 들면 일반적으로 CHIP3(DRAM)은 4개의 메모리 뱅크(뱅크 0~3)로 구성되고 있고 특히 한정은 하지 않지만 메모리매니지먼트 회로로 CHIP3(DRAM)의 복사 영역을 뱅크 O 및 뱅크 1에 할당하고 워크 영역은 뱅크 2 및 뱅크 3에 할당하는 것도 가능하다.

이하에 본 메모리시스템의 동작을 설명한다.

정보처리 장치 CHIP4(MS); CHIP3(DRAM) ; CHIP2(CTL-LOGIC) 및 CHIP1(FLASH)에 전원 투입을 실시하면 플래시 제어 회로(FCON)는 CHIP1(FLASH)의 초기 프로그램 영역의 데이터를 독출하고 에러 검출 정정 회로(ECC)에서 에러가 있는지를 체크한다. 에러가 직접 SRAM으로 전송하고 에러가 있으면 정정을 실시하고 SRAM에 전송 한다. 이와 같이 전원 투입 직후에 부트 데이터를 CHIPl(FLASH)로 SRAM에 자동 전송 함으로써 정보처리 장치 CHIP4(MS)는 이 부트 데이터를 독출하고 재빠르게 자체 개시할 수가 있다.

정보처리 장치 CHIP4(MS)가 개시를 실시하고 있는 동안에 초기화 회로(INT)는 CHIP3(DRAM)의 초기화 씨퀀스를 실시한다. 플래시 제어 회로(FCON)는 자동 전송 영역 지정 데이터를 SRAM에서 독출하고 이 데이터에 나타나고 있는 범위의 CHIP1(FLASH)의 메인 데이터 영역의 데이터를 차례로 독출하고 에러 검출 정정 회로(ECC)에서 에러가 있는지를 체크한다. 에러가 없으면 직접 데이터 버퍼(BUF)에 전송하고 에러가 있으면 정정을 실시하고 데이터 버퍼(BUF)에 전송 한다. 커멘드·어드레스 발생 회로(CMAD)는 데이터 버퍼(BUF)에 보지되고 있는 데이터를 차례로 CHIP3(DRAM)에 전송 한다. 데이터 전송이 개시되면 리플래쉬 제어 회로(REF)는 CHIP3(DRAM)의 데이터를 보지하기 위해서 커멘드·어드레스 발생 회로(CMAD)를 개재하여 CHIP3(DRAM)으로 오토 리플래쉬 커맨드를 발행한다. 데이터 전송이 종료한 시점에서 액세스 조정 회로는 컨트롤 레지스터(DREG)에 대해서 데이터 전송의 완료를 나타내는 전송 완료 플래그를 기입한다.

정보처리 장치 CHIP4(MS)는 SDRAM 인터페이스(SDRAM IF)에서 컨트롤 레지스터(DREG)로 액세스를 실시하고 컨트롤 레지스터(DREG)내의 전송 완료 플래그를 독출하는 것에 의해 전원 투입 직후의 데이터 전송이 완료한 것을 알 수 있다.

CHIP3(DRAM)은 정기적으로 리플래쉬 동작을 실시하지 않으면 메모리 셀에 보지되고 있는 데이터를 읽어버리는 특성을 가지기 때문에 리플래쉬 제어 회로(REF)는 전원 투입시의 CHIP1(FLASH)에서 CHIP3(DRAM)로의 데이터 전송이 개시되면 CHIP3(DRAM)에 대해서 오토 리플래쉬 동작을 실시한다. 또한 데이터 전송이 완료한 후 리플래쉬 제어 선택 데이터를 SRAM에서 독출한다. 리플래쉬 제어 선택 데이터가 하이(High)의 경우는 정보처리 장치 CHIP4(MS)에서 CHIP2(CTL_LOGIC)로 오토 리플래쉬 명령 혹은 셀프 리플래쉬 명령이 입력되면 리플래쉬 제어 회로(REF)는 오토 리플래쉬 동작을 중지하고 리플래쉬 동작에 의한 데이터 보지는 정보처리 장치 CHIP4(MS)부터의 제어로 이동한다.

또 리플래쉬 제어 선택 데이터가 로우(Low)의 경우는 데이터 전송이 완료한 후 리플래쉬 제어 회로는 CHIP3(DRAM)에 대해서 셀프 리플래쉬 동작을 실시하고CHIP3(RAM)의 데이터를 보지한다. 셀프 리플래쉬 상태에서는 통상의 오토 리플래쉬 동작보다 저전력으로 데이터를 보지할 수가 있다. 리플래쉬 제어 회로(REF)에 의한 셀프 리플래쉬 상태는 정보처리 장치 CHIP4(MS)에서 셀프 리플래쉬 해제 명령이 입력되면 셀프 리플래쉬 상태는 해제되고 그것과 동시에 리플래쉬 동작에 의한 데 이터 보지는 정보처리 장치 CHIP4(MS)에서의 제어로 이동한다.

이와 같이 전원 투입 직후에 부트 데이터를 CHIP1(FLASH)에서 SRAM에 자동 전송 함으로써 정보처리 장치 CHIP4(MS)는 이 부트 데이터를 독출하고 재빠르게 자체를 개시할 수가 있다. 또한 정보처리 장치 CHIP4(MS)가 개시를 실시하고 있는 동안에 CHIP 1(FLASH)의 데이터를 CHIP3(DRAM)으로 자동 전송 함으로써 정보처리 장치 CHIP4(MS)가 개시한 시점에서 바로 메모리 모듈(MM)로 액세스 할 수가 있기 때문에 고성능화를 도모할 수 있다.

전원 투입시의 동작 씨퀀스가 종료한 후의 CHIP1(FLASH)과 CHIP3(DRAM) 간의 데이터 전송은 정보처리 장치 CHIP4(MS)가 컨트롤 레지스터(DREG)로 액세스 하고 로드 명령이나 스토어 명령 코드를 기입하는 것으로 행해진다. 로드 명령에 의해 CHIP1(FLASH)의 메인 데이터 영역의 데이터를 CHIP3(DRAM)의 복사 영역에 전송 할 수 있고 스토어 명령에 의해 CHIP3(DRAM)의 복사 영역의 데이터를 CHIP1(FLASH)의 메인 데이터 영역에 전송 할 수 있다.

정보처리 장치 CHIP4(MS)가 SDRAM 인터페이스(SDRAM IF)에서 컨트롤 레지스터(DREG)으로 로드 명령 코드와 로드 개시 어드레스와 전송 데이터 사이즈를 기입하면 CHIP1(FLASH)의 데이터중 로드 개시 어드레스에서 전송 사이즈분까지의 데이터가 CHIP3(DRAM)의 복사 영역에 전송된다. 최초로 플래시 제어 회로(FCON)는 CHIP1(FLASH)에 대해서 차례로 독출 동작을 실시한다. CHIP1(FLASH)에서 독출된 데이터에 잘못이 없으면 직접 데이터를 전송 데이터 버퍼(BUF)에 전송하고 잘못을 있을 수 있는 에러 검출 정정 회로(ECC)로 정정해 전송 데이터 버퍼(BUF)에 전송 한 다. 커멘드·어드레스 발생 회로(CMAD)는 데이터 버퍼(BUF)에 보지되고 있는 데이터를 차례로 CHIP3(DRAM)에 전송 한다.

정보처리 장치 CHIP4(MS)가 SDRAM 인터페이스(SDRAM IF)에서 컨트롤 레지스터(DREG)로 로드 명령 코드와 로드 개시 어드레스와 전송 데이터 사이즈를 기입하면 CHIP3(DRAM)의 복사 영역중 스토어 개시 어드레스에서 전송 사이즈분까지의 데이터가 CHIP 1(FLASH)에 전송된다.

최초로 커멘드·어드레스 발생 회로(CMAD)는 SDRAM 인터페이스(SDRAMIF)에서 독출 명령과 어드레스를 CHIP3(DRAM)에 발행해 데이터를 독출한다.

CHIP3(DRAM)에서 독출된 데이터는 데이터 버퍼(BUF)에 전송된다. 플래시 제어 회로(FCON)는 데이터 버퍼(BUF)에 전송된 데이터를 독출 CHIP1(FLASH)에 대해서 기입을 실시한다.

대체 처리 회로(REP)는 기입이 성공했는지를 체크하고 성공하면 처리를 종료한다. 기입이 실패했을 때에는 CHIP1(FLASH)에 미리 준비되어 있는 대체용의 새로운 어드레스에 대해서 기입을 실시한다. 대체 처리를 실시했을 때는 불량 어드레스와 불량 어드레스에 대해서 어떤 어드레스로 대체 처리를 실시했는가라고 하는 어드레스 정보를 보지해 관리한다.

또한 도 1에서는 에러 검출 정정 회로(ECC)와 대체 처리 회로(REP)는 제어 회로 CHIP2(CTL_LOGIC)에 설치했지만 물론 CHIP1(FLASH)에 설치해 FLASH측에서 에러 수정을 실시하고 그 데이터를 제어 회로 CHIP2(CTL_LOGIC)를 개재하여 CHIP3(DRAM)측에 전송하고 또 CHIP3(DRAM)측으로 CHIP1(FLASH)측에 전송 하는 데이 터를 CHIP1(FLASH)측에서 대체 처리를 실시하고 기입하는 구성도 좋다.

전원 투입시의 동작 씨퀀스가 종료한 후의 CHIP1(FLASH)과 SRAM간의 데이터 전송은 정보처리 장치 CHIP4(MS)가 컨트롤 레지스터(SREG)로 액세스 하고 로드 명령이나 스토어 명령 코드를 기입하는 것으로 행해진다. 로드 명령에 의해 CHIP1(FLASH)의 데이터를 SRAM의 버퍼의 영역으로 전송 할 수 있어 스토어 명령에 의해 SRAM의 버퍼 영역의 데이터를 CHIP1(FLASH)으로 전송 할 수 있다.

정보처리 장치 CHIP4(MS)가 SRAM 인터페이스(SRAM IF)에서 컨트롤 레지스터(SREG)으로 로드 명령 코드와 로드 개시 어드레스와 전송 데이터 사이즈를 써 넣으면 CHIP1(FLASH)의 로드 개시 어드레스에서 전송 데이터 사이즈분의 데이터가 독출되고 SRAM의 버퍼 영역에 전송된다.

최초로 플래시 제어 회로(FCON)는 CHIP1(FLASH)에 대해서 차례로 독출 동작을 실시한다. CHIP1(FLASH)로 독출된 데이터에 잘못이 없으면 직접 데이터를 SRAM의 버퍼 영역에 전송하고 잘못이 있으면 에러 검출 정정 회로(ECC)로 정정해 SRAM의 버퍼 영역에 전송 한다.

로드 명령에 의한 CHIP1(FLASH)과 SRAM간의 데이터 전송과 같게 정보처리 장치 CHIP4(MS)가 SRAM 인터페이스(SRAM IF)에서 컨트롤 레지스터(SREG)으로 스토어 명령 코드와 스토어 개시 어드레스와 전송 데이터 사이즈를 기입하면 SRAM의 버퍼 영역의 스토어 개시 어드레스로 전송 데이터 사이즈 분의 데이터가 CHIP1(FLASH)에 기입되어진다.

최초로 플래시 제어 회로(FCON)는 SDRAM의 버퍼 영역의 데이터를 독출 CHIP1(FLASH)에 대해서 기입을 실시한다.

대체 처리 회로(REP)는 기입이 성공했는지를 체크하고 성공하면 처리를 종료한다. 기입이 실패했을 때에는 CHIP1(FLASH)에 미리 준비되어 있는 대체용의 새로운 어드레스에 대해서 기입을 실시한다. 대체 처리를 실시했을 때는 불량 어드레스와 불량 어드레스에 대해서 어느 어드레스로 대체 처리를 실시했는가 하는 어드레스 정보를 보지하고 관리한다.

이와 같이 SRAM IF로 SRAM의 버퍼 영역을 개재하여 부트 데이터나 자동 전송 영역 지정 데이터를 FLASH의 초기 프로그램 영역에 기입하고 전원 투입 직후의 부트 방법이나 데이터 전송 영역을 바꿀 수가 있기 때문에 휴대 기기의 요구에 따라 유연하게 대응할 수 있어 고기능화를 도모할 수 있다.

정보처리 장치 CHIP4(MS)가 CHIP3(DRAM)의 복사 영역으로 액세스 하는 경우는 SDRAM 인터페이스에 의해 CHIP2(CTL_LOGIC)에 대해서 CHIP3(DRAM)의 복사 영역을 선택하는 어드레스와 독출 명령이나 기입 명령을 입력한다. 그 후 CHIP2(CTL_LOGIC)는 입력된 명령이나 어드레스에 따라서 CHIP3(DRAM)의 복사 영역에서 데이터의 독출이나 기입을 실시한다.

이와 같이 CHIP3(DRAM)의 복사 영역에 CHIP 1(FLASH)의 데이터는 보지되고 있기 때문에 CHIP3(DRAM)으 로액세스 해 데이터의 독출 및 기입을 실시하는 것에 의해 CHIP1(FLASH)의 데이터의 독출 및 기입 시간은 DRAM과 동등하게 된다. CHIP3(DRAM)의 워크 영역으로의 독출이나 기입도 복사 영역으로의 액세스와 같은 수속으로 행해진다.

정보처리 장치 CHIP4(MS)가 SRAM으로 액세스 하는 경우는 SDRAM 인터페이스에 의해 SRAM에 대해서 어드레스와 독출 명령이나 기입 명령을 입력한다. 그 후 SRAM은 이들의 명령이나 어드레스에 따라서 데이터의 독출이나 기입을 실시한다.

이것에 의해 정보처리 장치 CHIP4(MS)는 전원 투입 직후에 CHIP1(FLASH)에서 SRAM에 전송하고 보지되고 있는 부트 데이터를 독출하고 재빠르게 자체 개시를 실시할 수가 있다. 또한 정보처리 장치 CHIP4(MS)는 SRAM의 버퍼 영역을 개재하여 CHIP1(FLASH)으로 프로그램의 변경을 하거나 또 프로그램의 내용을 독출 확인할 수가 있기 때문에 구휴대 기기의 요구에 맞추어 유연하게 대응할 수가 있다.

메모리매니지먼트 회로(MU)에서 CHIP3(DRAM)의 복사 영역을 뱅크 O 및 뱅크 1에 할당하여 워크 영역은 뱅크 2 및 뱅크 3에 할당한 것으로 한다. 로드 명령이나 스토어 명령에 의한 CHIP 3(DRAM)의 뱅크 O 액세스가 발행하였을때 정보처리 장치 CHIP4(MS)의 SDRAM 인터페이스에서 CHIP3(DRAM)의 뱅크 3으로의 액세스가 생겼을 경우 제어 회로 CHIP2(CTLLOGIC)는 로드 명령이나 스토어 명령에 의한 CHIP3(DRAM)로의 액세스를 일시 정지하고 정보처리 장치 CHIP4(MS)에서의 액세스를 우선시킨다. 이 액세스가 종료하면 로드 명령이나 스토어 명령에 의한 액세스를 재개한다.

이와 같이 로드 명령이나 스토어 명령에 의한 CHIP1(FLASH)과 CHIP3(DRAM) 사이의 데이터 전송중이라도 이들의 데이터 전송을 의식하는 경우 없이 정보처리 장치 CHIP4(MS)에서 CHIP3(DRAM)으로 액세스 할 수 있어 휴대 기기의 고성능화 높은 기능화에 대응할 수 있다.

바꾸어 말하면 로드 명령이나 스토어 명령에 의한 CHIP1(FLASH)과 CHIP3(DRAM) 간의 데이터 전송을 백그랜드로 실행할 수 있어 필요한 데이터를 필요한 시간까지 미리 CHIP3(DRAM)에 전송 하거나 CHIP1(FLASH)에 전송 할 수가 있고 휴대 기기의 고성능화 고기능화에 대응할 수가 있다.

이상 설명한바와 같이 본 발명에 의한 메모리 모듈에서는 SRAM 인터페이스 및 SDRAM 인터페이스 방식을 답습하고 전원 투입 직후에 CHIP1(FLASH) 내의 부트 데이터를 SRAM에 자동 전송함으로써 정보처리 장치 CHIP4(MS)는 이 부트 데이터로 재빠르게 자체를 개시할 수가 있다. 또한 정보처리 장치 CHIP4(MS)가 개시를 실시하고 있는 동안에 CHIP 1(FLASH)의 데이터를 CHIP3(DRAM)에 자동 전송함으로써 정보처리 장치 CHIP4(MS)가 개시한 시점에서 바로 메모리 모듈(MM)로 액세스 할 수가 있기 때문에 고성능화를 도모할 수 있다.

CHIP1(FLASH) 내의 데이터를 복사할 수 있는 영역을 CHIP3(DRAM) 내에 확보하고 전원 투입 직후 혹은 로드 명령에 의해 미리 CHIP1(FLASH)에서 CHIP3(DRAM)에 데이터를 전송해 두는 것으로 DRAM과 동일한 정도의 속도로 FLASH의 데이터를 독출할 수가 있다. FLASH에 데이터를 기입할 때는 일단 데이터를 DRAM에 기입하고 필요에 따라서 스토어 명령에 의해 FLASH에 덮어쓸 수가 있기 때문에 데이터의 기입 속도도 DRAM과 동등하게 된다.

메모리 모듈(MM)의 내부에서 FALSH로의 독출시는 에러 검출과 정정을 실시하고 기입시는 기입이 올바르게 행해지지 않았던 불량 어드레스에 대해서 대체 처리를 실시하기 때문에 처리를 고속으로 할 수 있고 또한 신뢰성을 유지할 수가 있다.

SRAM의 버퍼 영역을 개재하여 CHIP1(FLASH)의 프로그램을 변경을 하거나 또 프로그램의 내용을 독출 확인할 수가 있기 때문에 휴대 기기의 요구에 맞추어 유연하게 대응할 수가 있다. ·

또한 대용량의 DRAM을 이용하기 때문에 FLASH의 데이터를 복사할 수 있는 영역 외에 대용량의 워크영역도 확보할 수 있어 휴대전화의 고기능화에 대응할 수 있다.

도 2는 메모리매니지먼트 회로(MU)에 의한 메모리 맵의 일례를 나타낸 것이다. 본 실시의 형태예에서는 특히 한정되지 않지만 불휘발성 메모리의 기억 영역이 128 Mbit + 4 Mbit (4 Mbit는 대체 영역) DRAM의 기억 영역이 256 Mbit ; SRAM이 8 kbit 컨트롤레지스터(SREG) 및 DREG의 각각이 1 kbit인 메모리 모듈을 예로 대표적인 메모리 맵을 설명한다.

도 2에서는 SDRAM 인터페이스(SRAM IF) 및 SRAM 인터페이스(SRAM IF)를 통해서 입력한 어드레스를 바탕으로 메모리매니지먼트 회로(MU)가 컨트롤 레지스터(DREG;1 kb) ; DRAM의 워크 영역(WK ; 128 Mbit) ; DRAM의 복사 영역(CP ;128 Mbit); FLASH의 (128Mbit)로우 어드레스를 변환한 메모리 맵을 나타낸다.

특히 제한은 없지만 메모리 맵 의 어드레스 공간의 하부에서 SRAM 컨트롤 레지스터(SREG; DRAM)의 뱅크 O(BANKO); 뱅크 1(BANK1); 뱅크 2(BANK2); 뱅크 3(BANK3); 컨트롤 레지스터(DREG)가 멥핑되고 있다.

SRAM은 부트 영역(SBoot)와 버퍼 영역(SBUF)으로 나누어 지고 있다.

DRAM의 뱅크 O(BANKO) 및 뱅크 1(BANK1)은 복사 영역(CP)에 뱅크 2(BANK2) 및 뱅크 3(BANK3)은 워크 영역(WK)에 멥핑되고 있다. 복사 영역(CP)은 FLASH의 데이터가 전송되고 보지되는 영역이다. 워크 영역(WK)는 워크메모리로서 이용되는 영역이다. 또 뱅크 1(BANK1)의 복사 영역(CP)에는 초기 자동 전송 영역(CIP)이 포함되어 있다.

FLASH는 메인 데이터 영역(FM) ; 초기 프로그램 영역(Fboot) 및 대체 영역 (FREP)으로 나누어 지고 있다. 또 FLASH의 메인 데이터 영역(FM)에는 전원 투입시에 DRAM으로 자동 전송되는 초기 자동 전송 영역(IP)이 포함되고 있다.

FLASH의 메인 데이터 영역(FM)에는 프로그램이나 데이터가 격납되고 있다. 또 FLASH는 개서를 반복하는 것에 의해 신뢰성이 저하하고 기입시에 쓴 데이터가 독출시에는 다른 데이터가 되거나 개서시에 데이터가 기입되어 있지 않거나 하는 것이 가끔씩 있다. 대체 영역(FREP)은 이와 같이 불량이 된 초기 프로그램 영역(Fboot)이나 메인 데이터 영역(FM)의 데이터를 새로운 영역으로 치환하기 위해서 설치되고 있다. 대체 영역의 크기는 특히 한정 하지 않지만 FLASH가 보증하는 신뢰성을 확보할 수 있도록 결정하면 좋다.

FLASH의 메인 데이터 영역(FM) 및 대체 영역(FREP)내의 데이터는 SDRAM 인터페이스(SDRAM IF)에서의 로드 명령에 의해 DRAM의 복사 영역(CP)으로 전송된다.

전원 투입시의 FLASH에서 DRAM으로의 데이터 전송에 대해서 설명한다.

FLASH의 초기 프로그램 영역(Fboot)에는 전원 투입시에 FLASH에서 DRAM으로 자동 전송 하는 초기 자동 전송 영역(IP)의 범위를 나타내는 자동 전송 영역 지정 데이터가 격납되고 있다.

전원 투입 후 먼저 FLASH의 초기 프로그램 영역(Fboot)내의 데이터를 독출에러 수정 회로(ECC)에 의해 에러가 있는지를 체크하고 에러가 없으면 직접 SRAM의 부트 영역(SBoot)에 전송된다. 에러가 있으면 에러를 정정시킨 데이터가 SRAM의 부트 영역(SBoot)으로 전송된다.

다음에 자동 전송 영역 지정 데이터에 나타나고 있는 FLASH의 초기 자동 전송 영역(IP)내의 데이터가 DRAM의 초기 자동 전송 영역(CIP)에 전송된다.

로드 명령에 의한 FLASH에서 DRAM으로의 데이터 전송을 설명한다.

SDRAM 인터페이스(SDRAM IF)에서 컨트롤 레지스터(DREG)에 로드 명령과 전송 개시의 어드레스와 전송 데이터 사이즈(1 페이지)가 기입되어진다. 그렇다면 제어 회로 CHIP2(CTL-LOGIC)는 FLASH의 메인 데이터 영역(FM)의 데이터를 독출 메모리매니지먼트 회로(MU)가 설정한 메모리 맵에 따라 DRAM의 복사 영역에 1 페이지 분의 데이터를 전송 한다. FLASH로 데이터를 독출할 때는 FLASH의 데이터는 에러 수정 회로(ECC)에 의해 에러가 있는지를 체크시키고 에러가 없으면 직접 DRAM의 복사 영역(CP)에 전송된다. 에러가 있으면 에러 수정된 데이터가 DRAM의 복사 영역(CP)에 전송된다.

스토어 명령에 의한 DRAM에서 FLASH로의 데이터 전송을 설명한다.

SDRAM 인터페이스(SDRAM IF)에서 컨트롤 레지스터(DREG)에 스토어 명령과 전송 개시 어드레스와 전송 데이터 사이즈(1 페이지)를 기입해 넣는다. 그렇다면 제어 회로 CHIP2(CTL-LOGIC)는 DRAM의 복사 영역의 데이터를 독출 메모리매니지먼트 회로(MU)가 설정한 메모리 맵에 따라 FLASH의 메인 데이터 영역에 1 페이지 분의 데이터를 전송 한다.

FLASH에 데이터를 기입해 넣을 때 대체 처리 회로(REP)는 기입이 성공했는지를 체크하고 성공하면 처리를 종료한다. 기입이 실패했을 때에는 FLASH의 대체 영역(FREP)내의 어드레스를 선택해 데이터를 기입한다.

다음에 DRAM에서의 데이터의 독출에 대해서 설명한다.

SDRAM 인터페이스(SDRAM IF)에서 FLASH의 메인 데이터 영역의 데이터가 보지되고 있는 DRAM의 뱅크 O(BANKO) 내의 어드레스와 리드 명령이 입력되면 DRAM의 뱅크 O(BANKO) 내의 어드레스를 선택해 데이터를 독출해 낼 수가 있다.

즉 FLASH의 데이터를 DRAM과 같은 속도로 독출해 낼 수가 있다. 다른 뱅크(뱅크 1; 뱅크 2 ;뱅크 3)에 대해서도 동일하게 데이터를 독출해 낼 수가 있다.

다음에 DRAM으로의 데이터의 기입에 대해서 설명한다.

SDRAM 인터페이스(SDRAM IF)에서 DRAM의 뱅크 1(BANK1) 내의 어드레스와 기입 명령이 입력되면 DRAM의 뱅크 1(BANK1) 내의 어드레스를 선택해 데이터를 기입해 넣을 수가 있다. DRAM의 뱅크 1(BANK1)의 데이터는 필요에 따라서 스토어 명령에 의해 FLASH에 덮어쓰기가 가능하기 때문에 FLASH의 데이터를 DRAM과 같은 속도로 기입해 넣을 수가 있다. 다른 뱅크 (뱅크 3 ; 뱅크 2 ; 뱅크 0)에 대해서도와 같이 데이터를 기입할 수가 있다.

도 3a 및 도 3b는 CHIP2(CTL-L0GIC)의 전원 투입시의 초기 씨퀀스를 나타낸다. 우선 도 3a를 설명한다.

T1의 기간(PON)에 전원 투입을 실시하고 T2의 기간(RST)에 리셋트를 실시한 다. 리셋트가 해제된 다음의 T3의 기간(B1D)에 FLASH의 초기 프로그램 영역(Fboot)의 데이터를 SRAM의 부트 영역(SBoot)으로 전송 한다. T4(DINIT)에서 DRAM에 대해서 초기화를 실시하고 T5의 기간(ALD)에서 FLASH의 초기 자동 전송 영역(IP)의 데이터를 DRAM의 초기 자동 전송 영역(CIP)으로 전송 한다. 초기 자동 전송 영역(CIP)으로의 전송이 개시되고 나서 리플래쉬 제어 회로(REF)가 오토·리플래쉬를 실시한다. 초기 자동 전송 영역(CIP)으로의 전송이 종료한 후는 이 전송이 완료한 것을 나타내는 전송 완료 플래그를 컨트롤 레지스터(DREG)에 기입한다. T6의 기간(IDLE) 이후는 DRAM는 아이돌 상태가 되어 정보처리 장치 CHIP4(MS)의 SDRAM 인터페이스(SDRAMIF)에서 액세스를 접수할 수가 있다. T7(AREF)의 기간에 정보처리 장치 CHIP4(MS)에서 오토 리플래쉬 명령이 입력하면 CHIP2는 리플래쉬 제어 회로(REF)에 의한 오토 리플래쉬를 이후 중지하고 리플래쉬 동작에 의한 데이터 보지는 정보처리 장치 CHIP4(MS)에서의 리플래쉬 제어로 자동적으로 이동한다.

이와 같이 CHIP2(CTL-LOGIC) 내부에서의 리플래쉬 제어를 신경쓰는 경우 없이 정보처리 장치 CHIP4(MS)에서 액세스 할 수가 있다.

도 3b에서는 T6의 기간에 리플래쉬 제어 회로(REF)가 셀프 리플래쉬 명령에 의해 DRAM을 셀프 리플래쉬 상태로 한다. 셀프 리플래쉬 상태로 하는 것에 의해 T5의 기간(ALD)에 DRAM으로 전송 한 데이터를 저전력으로 보지할 수가 있다.

셀프 리플래쉬 상태에서는 통상의 오토·리플래쉬 동작보다 저전력으로 데이터를 보지할 수가 있다. T8의 기간(SREX)에 셀프 리플래쉬 상태를 해제하기 위해 정보처리 장치 CHIP4(MS)에서 셀프 리플래쉬 해제 명령이 입력되면 셀프 리플래쉬 상태가 해제되고 T8의 기간(IDLE) 이후에서는 DRAM은 아이돌 상태가 되어 데이터 독출이나 기입의 액세스를 접수 할 수가 있다. 또 리플래쉬 동작에 의한 데이터 보지는 정보처리 장치 CHIP4(MS)에서 제어로 자동적으로 옮긴다.

Flash의 초기 프로그램 영역(Fboot)내의 리플래쉬 제어 선택 데이터가 하이의 경우는 도 3a의 씨퀀스가 되고 로우의 경우는 도 3b의 씨퀀스가 된다. 또 리플래쉬 제어 선택 전용의 입력 단자 PSQ를 설치하여 예를 들어 입력 단자 PSQ가 전원 단자에 접속되는 경우 도 3a의 초기 씨퀀스를 선택할 수 있고 또 입력 단자 PSQ가 접지 단자에 접속되는 경우는 도 3b의 초기 씨퀀스를 선택할 수 있도록 해도 좋다.

도 4는 도 3에 나타내는 T3의 기간(DINT)에서 범용 SDRAM에 대해서 실시하는 초기화의 일례를 나타내는 플로차트이다. 이 DRAM의 초기화에서는 DRAM에 대해 전체 뱅크 프리챠지(STEP1 : ABP)를 실시하고 다음에 오토 리플래쉬(STEP2 : AREF) 마지막에 모드 레지스터 세트(STEP3:MRSET)를 실시한다. 특히 한정은 하지 않지만 모드 레지스터 세트(STEP3:MRSET)에서는 버스트길이(B1)를 4에 CAS 레이텐시(CAS latency ; CL)을 2로 설정하는 예를 나타내고 있다.

도 5는 종래의 범용 SDRAM에 확장 모드 레지스터(EMR)EG를 추가하고 셀프 리플래쉬의 데이터 보지 영역의 변경이나 최대 보증 온도의 변경 ; 출력 버퍼의 드라이브 능력의 변경등을 가능하게 한 SDRAM에 대해서 T3의 기간(DINT)에 실시하는 초기화의 일례를 나타내는 플로차트이다.

이 DRAM의 초기화에서는 DRAM에 대해 전체 뱅크 프리챠지(STEP1:ABP)를 실시하고 다음에 오토 리플래쉬(STEP2:AREF)를 실시한다. 그리고 모드 레지스터 세트 (STEP3:MRSET)를 실시하고 마지막에 확장 모드 레지스터 세트(STEP4:EMRSET)를 실시한다. 특히 한정 하지 않지만 모드 레지스터 세트(STEP3 : MRSET)에서는 버스트길이(B1)를 4에 CAS 레이텐시(CL)를 2로 설정해 확장 모드 레지스터 세트(STEP4:EMRSET)에서는 셀프 리플래쉬시의 DRAM의 데이터 보지 영역을 전체 뱅크에(Ret=All banks); 최대 보증 온도를 85 ℃에(Temp=85℃) ; 출력 버퍼의 드라이브 능력을 정상적으로(Drv=Normal) 설정하는 예를 나타내고 있다.

도 6은 전원 투입 후의 도 3의 T3의 기간(B1D)에 실시하는 FLSAH에서 SRAM으로의 데이터 전송에 대한 일례를 나타내는 플로차트이다. 전원 투입 후 제어 회로 CHIP2는 FLASH에서 초기 프로그램 영역(Fboot)의 데이터를 독출한다(STEP1). 독출한 데이터에 에러가 있는지를 체크(STEP2) 하고 에러가 있으면 에러를 정정하고(STEP3) 에러가 없으면 직접 SRAM의 부트 영역(SBoot)에 전송 한다(STEP4) .

도 7은 전원 투입 후의 도 3의 T5의 기간(ALD)에 실시하는 FLSAH의 초기 자동 전송 영역(IP)에서 DRAM의 초기 자동 전송 영역(CIP)으로의 데이터 전송에 대한 일례를 나타내는 플로차트이다. 전원 투입 후 제어 회로 CHIP2는 FLASH에서 데이터를 독출한다 (STEP1). 독출한 데이터에 에러가 있는지를 체크(STEP2)하고 에러가 있으면 에러를 정정하고(STEP3) 에러가 없으면 직접 데이터 버퍼(BUF)에 전송 한다(STEP4).

데이터 버퍼(BUF)에 기입된 데이터를 DRAM에 기입할 때 DRAM에 대해서 리플래쉬 요구가 발생하고 있는지를 체크하고(STEP5) 리플래쉬 요구가 있으면 리플래쉬 동작을 실시하고(STEP6) 그 후 데이터를 DRAM에 기입해 넣는다(STEP7). 리플래 쉬 요구가 없으면 곧바로 데이터를 DRAM에 기입한다(STEP7). 데이터 버퍼(BUF) 중의 데이터가 모두 DRAM에 기입되었는지를 체크하고(STEP8) 모두 기입되어 있지 않으면 STEP5로부터 STEP8을 반복한다. 다음에 FLASH의 초기 자동 전송 영역(IP)의 데이터가 모두 DRAM에 기입되었는지를 체크한다(STEP9). 모두 기입되어 있지 않으면 STEP1부터 STEP9를 반복한다. FLASH의 초기 자동 전송 영역(IP)의 데이터가 모두 DRAM으로 기입되어 있으면 컨트롤 레지스터(DREG)로 이 데이터 전송이 완료한 것을 나타내는 값을 기입해 넣는다(STEP1O).

리플래쉬 제어 회로(REF)는 도 3의 T4의 기간(ALD)에서의 DRAM의 초기화 후 DRAM에 대해서 오토 리플래쉬 명령을 발행하고 정보처리 장치 CHIP4(MS)에서 오토 리플래쉬 명령이나 셀프 리플래쉬 명령이 입력할 때까지 DRAM의 데이터 보지를 실시한다.

도 8은 로드 명령에 의해 실행되는 FLASH에서 DRAM으로의 데이터 전송을 나타내는 플로차트이다.

정보처리 장치 CHIP4(MS)에서 로드 명령과 어드레스가 CHIP2(CTL-LOGIC)으로 입력하면(STEP1) FLASH에서 입력 어드레스에 대응한 데이터를 독출한다(STEP2). 독출한 데이터에 에러가 있는지를 체크(STEP3)하고 에러가 있으면 에러를 정정하고(STEP4) 데이터 버퍼(BUF)에 기입해 넣는다(STEP5). 에러가 없으면 직접 데이터 버퍼(BUF)로 기입해 넣는다(STEP 5 ).

데이터 버퍼(BUF)에 기입된 데이터를 DRAM에 기입해 넣기 전에 정보처리 장치 CHIP4(MS)에서 DRAM에 대해서 독출 ;기입 ; 리플래쉬 등의 명령이 발생하고 있 는지를 체크하고(STEP6) 명령이 있으면 그 명령을 실행하고(STEP7) 그 후 DRAM으로 데이터의 기입을 개시한다(STEP8). 명령이 없으면 곧바로 DRAM 으로 데이터의 기입을 개시한다(STEP8).

다음에 데이터 버퍼(BUF)로부터 DRAM으로 데이터가 모두 기입되었는지를 체크한다(STEP9). 데이터가 모두 기입되어 있지 않은 경우 즉 아직 기입중일때 정보처리 장치 CHIP4(MS)로부터 DRAM에 대해서 독출하고 기입 ; 리플래쉬등의 명령이 발생했는지를 체크하고(STEP1O) 이들 명령이 발생했을 경우는 데이터 버퍼(BUF)로부터 DRAM으로의 기입 동작을 일시적으로 정지하고(STEP11) 이들 명령을 실행한다(STEP12). 이들 명령이 종료했는지를 체크하고(STEP13) 종료하지 않았으면STEP11과 STEP13을 반복한다. 종료하였으면 데이터 버퍼(BUF)로부터 DRAM으로의 기입 동작을 재개한다(STEP8). 데이터 버퍼(BUF)로부터 DRAM 으로 데이터가 모두 기입되어지면 컨트롤 레지스터(DREG)에 데이터 전송이 종료한 것을 나타내는 값을 기입해 넣는다(STEP14).

도 9는 스토어 명령에 의해 실행되는 DRAM에서 FLASH에의 데이터 전송을 나타내는 플로차트이다.

정보처리 장치 CHIP4(MS)로부터 스토어 명령과 어드레스가 입력하면 CHIP2는 내부에서 스토어 명령에 따라 DRAM으로부터 데이터를 독출하는 수속을 실시한다 (STEP1). 스토어 명령에 의한 DRAM에서의 데이터 독출을 개시하기 전에 정보처리 장치 CHIP4(MS)로부터의 독출 기입 리플래쉬등의 명령이 실행되고 있는지를 체크 (STEP2)한다. 이들의 명령이 실행되어 있지 않으면 스토어 명령에 의한 DRAM으로부 터 데이터독출을 개시한다(STEP5).

실행되고 있으면 스토어 명령의 실행을 일시 정지하고(STEP3) 현재 실행하고 있는 명령이 완료했는지 체크한다(STEP4). 완료하지 않았으면스토어 명령의 실행을 정지해 둔다 (STEP3). 완료하였으면 스토어 명령에 의한 DRAM으로부터 데이터 독출을 개시하고 DRAM에서 독출한 데이터를 데이터 버퍼(BUF)에 기입한다(STEP5).

스토어 명령에 의해 DRAM으로부터 독출한 데이터의 데이터 버퍼(BUF)로의 기입이 종료했는지를 체크(STEP6) 한다. 기입을 종료하고 있지 않고 기입이 계속되고 있을 때에는 정보처리 장치 CHIP4(MS)로부터 독출 ;기입 ; 리플래쉬등의 명령이 발생했는지를 체크하고(STEP7) 이들의 명령이 발생했을 경우 DRAM에서의 데이터의 독출 동작을 일시적으로 정지하고(STEP8) 상기 명령을 실행한다(STEP9).

상기 명령이 종료했는지를 체크하고(STEP10) 종료하지 않았으면STEP8과STEP1O을 반복하고 종료하면 DRAM에서의 독출 동작을 재개하여 독출한 데이터를 데이터 버퍼(BUF)로 기입한다(STEP5).

데이터 버퍼(BUF)의 데이터의 FLASH로의 기입(STEP11)때는 DRAM으로부터 독출되고 데이터 버퍼(BUF)로 전송된 데이터를 FLASH에 기입한다.

FLASH로의 기입이 성공했는지를 체크하고(STEP12) 실패했을 경우는 대체용의 다른 어드레스를 선택하고(STEP13) 다시 FLASH에 기입(STEP11)을 실시한다. 성공했을 경우는 스토어 명령에 의한 데이터의 전송이 완료했는지를 체크하고(STEP11) 완료하지 않았으면FLASH로의 기입(STEP11)을 계속하고 완료하였다면 컨트롤 레지스터(DREG)에 데이터 전송이 종료한 것을 나타내는 값을 기입해 넣는다(STEP15).

도 10은 로드 명령(SLoad)에 의해 실행되는 FLASH에서 SRAM으로의 데이터 전송을 나타내는 플로차트이다.

정보처리 장치 CHIP4(MS)에서 로드 명령과 어드레스가 CHIP2으로 입력하면((STEP1) FLASH로부터 입력 어드레스에 대응한 데이터를 독출한다(STEP2). 독출한 데이터에 에러가 있는지를 체크(STEP3)하고 에러가 있으면 에러를 정정해(STEP4) SRAM에 기입해 넣는다(STEP5). 에러가 없으면 직접 SRAM에 기입해 넣는다(STEP5).

로드 명령에 의한 SRAM으로의 기입이 종료했는지를 체크하고(STEP6) 종료하지 않았으면STEP5와 STEP6을 반복한다. 완료하면 컨트롤 레지스터(SREG)에 데이터 전송이 종료한 것을 나타내는 값을 기입해 넣는다(STEP7).

도 11은 스토어 명령에 의해 실행되는 SRAM에서 FLASH에 데이터 전송을 나타내는 플로차트이다.

정보처리 장치 CHIP4(MS)로부터 스토어 명령과 어드레스가 CHIP2에 입력하면(STEP1) SRAM에서 데이터를 독출(STEP2) FLASH에 기입한다(STEP3). FLASH에 기입이 성공했는지를 체크하고(STEP4) 실패했을 경우는 대체용의 다른 어드레스를 선택하고(STEP5) 재차 FLASH에 기입(STEP4)을 실시한다. 성공했을 경우는 스토어 명령에 의한 데이터의 전송이 종료했는지를 체크하고(STEP6) 완료하지 않았으면 STEP2 부터 STEP6을 반복한다. 종료하였으면 컨트롤 레지스터(SREG)에 데이터 전송이 종료한 것을 나타내는 값을 기입해 넣는다(STEP7).

도 12는 본메모리 모듈(MM)를 구성하는 도 1에 나타낸 CHIP1(FLASH)로서 이용하는 NAND 인터페이스(NAND IF) NAND형 플래쉬 메모리의 일례를 나타내는 블럭도 이다.

동작 로직컨트롤러(L-CONT) ; 제어 회로(CTL) ; 입출력 컨트롤 회로(I/O-CONT);스테이터스 레지스터(STREG) ; 어드레스 레지스터(ADREG) ; 컨트롤 레지스터 (COMREG) ; 레디·비지 회로(R/B) ; 고전압 발생 회로(VL-GEN) ; 로우 어드레스 버퍼(ROW-BUF) ; 로우 어드레스 디코더(ROW-DEC) ; 컬럼 버퍼(COL-BUF) ; 컬럼 디코더(COL-DEC) ; 데이터 레지스터(DATA-REG) ; 센스 증폭기(SENSE-AMP) ; 메모리 어레이(MA)로 구성되고 있다.

CHIP1(FLASH)의 동작은 종래부터 일반적으로 사용되고 있는 NAND형 플래쉬 메모리와 같다.

도 13에 CHIP1를 구성하는 NAND형 플래쉬 메모리로의 데이터 독출 동작을 나타낸다. 칩 이네이블 신호(F-/CE)가 LOW에 커멘드 래치 이네이블 신호(F-CLE)가 하이가 되어 라이트 이네이블 신호(F-/WE)가 개시되었을때 입출력 신호(F-IO0~F-I015)에서 독출 명령의 명령 코드(Rcodee)를 입력한다. 그 후 어드래스 래치 이네이블 신호(F-ALE)가 하이가 되어 2번째와 3번째와 4번째의 라이트 이네이블 신호(F-/WE)의 개시로 입출력 신호(F-I00~F-I07)에서 페이지 어드레스를 입력한다.

입력한 페이지 어드레스에 대응하는 1 페이지 분의 데이터가 메모리 어레이(MM)에서 데이터 레지스터(DATA-REG)에 전송된다. 데이터가 메모리 어레이(MA)로부터 데이터 레지스터(DATA-REG)에 전송되고 있는 동안은 플래쉬 메모리는 비지가 되어 레디·비지 회로(R/B)는 레디/비지 신호(F-R/B)를 로우로 한다. 데이터 전송이 종료하면 리드 이네이블 신호(F-/RE)의 하강에 동기 하여 데이터 레지스터(DATA- REG)내의 데이터가 8 비트씩 차례로 독출되고 입출력 신호(F-I00~F-I07)에서 출력된다.

도 14는 본메모리 모듈(MM)의 CHIP1(FLASH)에 AND 인터페이스(ANDIF)를 장비 한 AND형 플래쉬 메모리를 이용한 경우의 구성예를 나타내는 도이다. AND 인터페이스(AND IF)를 장비 한 AND형 플래쉬 메모리를 이용한 경우에서도 본메모리시스템은 실현될 수 있다.

도 15에 본메모리 모듈내의 CHIP1에 이용되는 AND형 플래쉬 메모리의 블럭도의 일례를 나타낸다.

AND형 플래쉬 메모리의 CHIP1(FLASH)은 컨트롤 신호 버퍼(C-BUF) ; 커멘드 컨트롤러(C-CTL) ; 멀티플렉서(MUX) ; 데이터 인풋 버퍼(DI-BUF) ; 인풋 데이터 콘트롤러(IDC) ; 셀렉터 어드레스 버퍼(SA-BUF) ; X디코더(X-DEC) ; 메모리 어레이(MA, AND TYPE) ; Y어드레스 카운터(Y-CTF) ; Y디코더(Y-DEC); 센스 증폭기 회로 (Y-GATE/SENS AMP) ; 데이터 레지스터(Data Register) ; 데이터 아웃풋 버퍼(DO-BUF)의 각 블록으로 구성되고 있다. CHIP1의 동작은 종래부터 일반적으로 사용되고 있는 AND형 플래쉬 메모리와 같다. 이 CHIP1(FLASH)에 의해 본 실시의 형태 예의 메모리 모듈을 구성할 수 있다.

도 16에 CHIP1을 구성하는 AND형 FLASH 메모리로의 데이터 독출 동작을 나타낸다.

칩 이네이블 신호(F-/CE)가 LOW ; 커멘드 데이터 이네이블 신호(F-CDE)가 LOW가 되고 라이트 이네이블 신호(F-/WE)가 개시되었을때 입출력 신호(F-I00~F- I07)에서 독출 명령의 명령 코드(Rcode)를 입력한다. 2번째와 3번째의 라이트 이네이블 신호(F-/WE)의 개시로 입출력 신호(F-I00~F-I07)에서 셀렉터 어드레스를 입력한다.

입력한 셀렉터 어드레스에 대응하는 1 페이지 분의 데이터가 메모리 어레이(MA)로부터 데이터 레지스터(Data Register)에 전송된다. 데이터가 메모리 어레이(MA ; AND TYPE)로부터 데이터 레지스터(Data Register)에 전송되고 있는 동안은 FLASH는 비지가 되고 F-R/B는 레디/비지 신호를 로우로 한다. 데이터 전송이 종료하면 시리얼 클럭 신호(F-SC)의 개시에 동기 하고 데이터 레지스터(DATA-REG)내의 데이터가 8 비트씩 차례로 독출되고 입출력 신호( F-I00~F-I07)에서 출력된다.

이상 설명한바와 같이 본 발명에 의한 메모리 모듈에서는 SRAM 인터페이스 및 SDRAM 인터페이스 방식을 답습해 전원 투입 직후에 CHIP1(FLASH) 내의 부트 데이터를 SRAM에 자동 전송 함으로써 정보처리 장치 CHIP4(MS)는 이 부트 데이터에서 신속히 자체를 개시할 수가 있다. 또한 정보처리 장치 CHIP4(MS)가 개시를 실시하고 있는 동안에 CHIP1(FLASH)의 데이터를 CHIP3(DRAM)에 자동 전송 함으로써 정보처리 장치 CHIP4(MS)가 개시된 시점에서 곧바로 메모리 모듈(MM)로 액세스 할 수가 있기 때문에 고성능화를 도모할 수 있다.

로드 명령이나 스토어 명령에 의한 CHIP1(FLASH)과 CHIP3(DRAM)의 사이의 데이터 전송을 백그랜드에서 실행할 수 있기 때문에 메모리 모듈 외부에서의 액세스를 의식하는 경우 없이 필요한 데이터를 필요한 시간까지 미리 CHIP3(DRAM)으로 전송 하거나 CHIP1(FLASH)에 전송 할 수가 있고 휴대 기기의 고성능화 고기능화에 대 응할 수가 있다.

CHIP1(FLASH) 내의 데이터를 복사할 수 있는 영역을 CHIP3(DRAM) 내에 확보해 전원 투입 직후 혹은 로드 명령에 의해 미리 CHIP1(FLASH)로부터 CHIP3(DRAM) 으로 데이터를 전송해 두는 것으로 DRAM과 동일한 정도의 속도로 FLASH의 데이터를 독출해 낼 수가 있다. FLASH에 데이터를 기입할 때는 일단 데이터를 DRAM에 기입하고 필요에 따라서 스토어 명령에 의해 FLASH에 덮어쓸수가 있기 때문에 데이터의 기입 속도도 DRAM과 동등하게 된다.

메모리 모듈(MM)의 내부에서 FALSH로부터 독출시는 에러 검출과 정정을 실시하고 기입시는 기입이 올바르게 행해지지 않았던 불량 어드레스에 대해서 대체 처리를 실시하기 때문에 처리를 고속으로 할 수 있고 또한 신뢰성을 유지할 수가 있다.

SRAM의 버퍼 영역을 개재하여 CHIP1(FLASH)의 프로그램의 변경을 하거나 또 프로그램의 내용을 독출 확인할 수가 있기 때문에 휴대 기기의 요구에 맞추어 유연하게 대응할 수가 있다.

또한 대용량의 DRAM을 이용하기 때문에 FLASH의 데이터를 복사할 수 있는 영역 외에 대용량의 워크 영역도 확보할 수 있고 휴대전화의 고기능화에 대응할 수 있다.

<실시의 형태예 2>

도 17은 본 발명을 적용한 제 2의 실시 형태이다. 메모리 모듈(MM)1과 정보처리 장치 CHIP4(MS)로 구성되는 메모리시스템의 실시 형태를 나타낸 것이다. 이하 에 각각에 대해서 설명한다.

메모리 모듈(MM)1은 CHIP1(FLASH)과 CHIP2(CTL_LOGIC1)와 CHIP3(DRAM1)로 구성된다.

CHIP1(FLASH)은 불휘발성 메모리이고 특히 한정 하지 않지만 NAND 인터페이스를(NAND IF) 장비 하고 있는 대용량 플래쉬 메모리로서 설명을 실시한다. CHIP1(FLASH)은 약 128 Mbit의 큰 기억용량을 갖고 독출 시간(독출 요구로 데이터가 출력될 때까지의 시간)은 약 25 μs에서 100 μs으로 비교적 늦다.

CHIP3(DRAM1)은 CHIP2(CTL_LOGIC1)와의 데이터 전송을 행하기 위한 인터페이스와 정보처리 장치 CHIP4(MS)와의 데이터 전송을 행하기 위한 인터페이스를 장비 하고 있는 DRAM이다.

정보처리 장치 CHIP4(MS)와의 데이터 전송을 행하기 위한 인터페이스는 비동기형 및 클럭 동기형의 DRAM 인터페이스가 있고 메모리 모듈(MM)1에는 어떤 인터페이스에서도 이용할 수가 있다. 본 실시의 형태예에서는 클럭 동기형의 DRAM 인터페이스에서 전형적으로 이용되고 있는 Synchron ous DRAM의 SDRAM 인터페이스(SDRAM IF)를 예로 설명한다.

CHIP3(DRAM)과 CHIP2(CTL LOGIC1)의 데이터 전송을 행하기 위한 인터페이스는 플래쉬 메모리 인터페이스이고 플래쉬 메모리의 인터페이스에는 이른바 AND 인터페이스(AND IF)와 NAND 인터페이스(NANDIF)가 있어 본 실시의 형태예에서는 어느쪽이나 이용할 수가 있다. 본 실시의 형태예에서는 CHIP3(DRAM)과 CHIP2(CTL LOGIC1)의 데이터 전송을 행하기 위한 인터페이스는 NAND 인터페이스로서로서 설명 한다.

다음에 CHIP3(DRAM1)의 구성을 설명한다. CHIP3(DRAM)은 데이터를 보지하는 메모리 뱅크(BO B1 B2 B3)와 이 메모리 뱅크로의 데이터의 독출 기입을 제어하는 제어 회로(DCTL1)로 구성된다. 제어 회로(DCTL1)는 커멘드·디코더(CDEC) ; 액세스 조정 회로(ARB) ; 메모리매니지먼트 회로(DMU) ; 초기화 회로(INT) ; 리플래쉬 제어 회로(REF) ; 데이터 버퍼(BUF) ; 컨트롤 레지스터(DREG) ;모드 레지스터(MR) ; 확장 모드 레지스터(EMR) ; FLASH 인터페이스 회로(FIF)로 구성된다.

메모리매니지먼트 회로(DMU)에 의해 CHIP1(FLASH)은 특히 한정 하지 않지만 초기 프로그램 영역과 메인 데이터 영역으로 나눌 수 있고 CHIP3(DRAM1)은 특히 제한은 없지만 워크 영역과 복사 영역으로 나누어 지고 있고 워크 영역은 프로그램 실행시의 워크메모리로서 복사 영역은 FLASH로부터의 데이터를 복사하기 위한 메모리로서 이용되도록 관리되고 있다. CHIP3(DRAM1)의 메모리 뱅크 B0와 B1를 복사 영역에 B2와 B3를 워크 영역으로서 할당할 수도 있다.

CHIP2(CTL_LOGIC1)는 SRAM 컨트롤 레지스터(SREG) ; 플래시 제어 회로(FCON) ; 에러 검출 정정 회로(ECC) ; 대체 처리 회로(REP) ; 메모리매니지먼트 회로(SMU)로 구성되고 CHIP1(FLASH)과 CHIP3(DRAM1)의 데이터 전송을 제어한다.

메모리매니지먼트 회로(SMU)에 의해 SRAMF는 특히 제한은 없지만 부트 영역과 버퍼 영역으로 나눌 수 있고 부트 영역은 정보처리 장치 CHIP4(MS)를 개시하기 위한 부트 데이터의 격납용으로서 버퍼 영역은 CHIP1(FLASH)과 SRAM간의 데이터 전송을 행하기 위한 버퍼메모리로서 이용되도록 관리되고 있다. 또 CHIP1(FLASH)과 CHIP2(CTL LOGIC1) 간의 데이터 전송은 NAND 인터페이스(NAND IF)로 행해지고 CHIP2(CTL LOGIC)와 CHIP3(DRAM)의 데이터 전송은 SDRAM 인터페이스(SDRAM IF)로 행해진다. 또 정보처리 장치 CHIP4(MS)와의 데이터 전송은 SRAM 인터페이스(SRAM IF)로 행해진다.

정보처리 장치 CHIP4(MS)는 중앙 연산 장치(CPU)와 SRAM 컨트롤러(SRC)와 DRAM 컨트롤러(SDC)로 구성된다. SRAM 컨트롤러는 SRAM 인터페이스(SRAM IF)에서CHIP2의 SRAM으로 액세스를 실시하고 데이터의 독출 기입을 실시한다. DRAM 컨트롤러는 SDRAM 인터페이스(SDRAM IF)에서 CHIP3(DRAM)에 직접 액세스를 실시하고 데이터의 독출 기입을 실시한다.

이와 같이 본 실시의 형태예에서는 CHIP3(DRAM1)은 SDRAM 인터페이스(SDRAM IF)와 NAND 인터페이스(NAND IF)의 복수의 인터페이스를 장비함으로써 정보처리 장치 CHIP4(MS)와 CHIP3(DRAM1)은 SDRAM 인터페이스(SDRAM IF)에서 사이에 칩을 개재하는 경우 없이 다이렉트로 접속할 수 있으므로 보다 고속으로 데이터의 독출을 실시할 수가 있다.

또한 CHIP3(DRAM)과 CHIP2(CTL_LOGIC1)의 사이는 NAND 인터페이스(NAND IF)로 접속되고 있고 접속 배선수가 적어지고 저비용화가 가능해진다.

다음에 본 실시의 형태 예의 동작을 설명한다.

전원이 투입되면 CHIP1(FLASH) ; CHIP2(CTL_LOGIC1) 및 CHIP3(DRAM1)은 각각 자체를 초기 상태로 설정한다.

다음에 플래시 제어 회로(FCON)는 CHIP1(FLASH)의 초기 프로그램 영역 (Fboot)의 데이터를 독출하고 에러 검출 정정 회로(ECC)에서 에러가 있는지를 체크한다. 에러가 없으면 직접 SRAM의 부트 영역(SBoot)에 전송하고 에러가 있으면 정정을 실시하고 SRAM의 부트 영역에 전송 한다.

정보처리 장치 CHIP4(MS)는 SRAM의 부트 영역에 격납된 부트 데이터를 독출하여 자체 개시를 실시한다.

또 초기화 회로(INT)는 CHIP3(DRAM1)의 초기화 씨퀀스로서 모드 레지스터(MR); 확장 모드 레지스터(EMR)에 원하는 값을 설정한다.

정보처리 장치 CHIP4(MS)가 자체 개시를 실시하고 있는 동안 플래시 제어 회로(FCON)가 FLASH 인터페이스 회로(FIF)를 통해서 CHIP3(DRAM1)에 SRAM의 부트 영역으로의 전송이 종료한 것을 전하면 CHIP3(DRAM1)은 FLASH 인터페이스(FIF)를 통해서 플래시 제어 회로(FCON)에 CHIP1(FLASH)로부터 CHIP3(DRAM1)으로의 데이터 전송을 지시 한다. 그 후 플래시 제어 회로(FCON)는 CHIP1(FLASH)의 메인 데이터 영역의 데이터를 차례로 독출하고 에러 검출 회로(ECC)에서 에러가 있는지를 체크한다. 에러가 없으면 직접 데이터 버퍼(BUF)에 전송하고 에러가 있으면 정정을 실시하고 FLASH 인터페이스 회로(FIF)를 통해서 데이터 버퍼(BUF)에 전송 한다. 커멘드·디코더(CDEC)는 데이터 버퍼(BUF)에 보지되고 있는 데이터를 차례로 복사 영역에 할당할수 있는 메모리 뱅크 0(B0)에 전송 한다. 데이터 전송이 개시되면 리플래쉬 제어 회로는 메모리 뱅크 O(B0)에 전송된 데이터를 보지하기 위해 리플래쉬 동작을 실시한다.

정보처리 장치(CHIP4, MS)에서다 SRAM 인터페이스(SRRAM IF)로부터 CHIP2(CTL-LOGIC1)의 컨트롤 레지스터(SREG)에 로드 명령이 기입되면 CHIP1(FLASH)의 메인 데이터 영역의 데이터가 SRAM의 버퍼 영역에 전송된다. 또 스토어 명령이 컨트롤 레지스터(SREG)에 기입되면 SRAM의 버퍼 영역의 데이터가 CHIP1(FLASH)의 메인 데이터 영역에 전송된다.

정보처리 장치 CHIP4(MS)에서 SDRAM 인터페이스(SDRRAM IF)로부터 CHIP3(DRAM)의 컨트롤 레지스터(DREG)에 로드 명령이 기입되면 CHIP1(FLASH)의 메인 데이터 영역의 데이터가 CHIP2를 경유해 CHIP3(DRAM1)의 복사 영역에 전송된다. 또 스토어 명령이 컨트롤 레지스터(DREG)에 기입되면 CHIP3(DRAM1)의 복사 영역의 데이터가 CHIP2를 경유해 CHIP1(FLASH)의 메인 데이터 영역에 기입된다.

정보처리 장치 CHIP4(MS)에서 SDRAM 인터페이스(SDRRAM IF)로 CHIP3(DRAM)의 메모리 뱅크 O(BO)에 보지되고 있는 CHIP1(FLASH) 데이터의 독출 명령과 어드레스를 입력하면 액세스 조정 회로(ARB)는 정보처리 장치 CHIP4(MS)로부터 독출 명령을 항상 우선시켜 로드 명령이나 스토어 명령에 의해 CHIP 1과 CHIP3의 사이에 데이터 전송이 발생하면 이것을 정지한다. 그 후 커멘드·디코더(CDEC)는 이 독출 명령을 해독하고 메모리 뱅크 O(BO)로부터 데이터를 독출하고 SDRAM 인터페이스를 통해서 출력 한다.

또 본메모리 모듈(MM)1의 CHIP1(FLASH)에 AND 인터페이스(ANDIF)를 CHIP3(DRAM1)와 CHIP2(CTL-LOGIC1)의 데이터 전송에 AND 인터페이스(AND)를 이용한 경우에 있어서도 본메모리시스템을 실현할 수 있는 것은 말할 필요도 없다.

이와 같이 액세스 조정 회로(ARB)와 커멘드·디코더(CDEC)를 CHIP3(DRAM1 ) 안에 조립하는 것으로 메모리 뱅크(B0 ; B1 ; B2 ; B3)에 액세스가 신속하게 행해지고 CHIP1(FLASH1) 데이터를 고속으로 독출해 낼 수가 있다. 또한 CHIP3(DRAM1)는 SDRAM 인터페이스(SDRAM IF)와 NAND 인터페이스(NAND IF)를 장비 하고 있기 때문에 SDRAM 인터페이스(SDRAM IF)는 직접 정보처리 장치 CHIP4(MS)에 접속할 수 있어 정보처리 장치 CHIP4(MS)와 CHIP3(DRAM)의 사이에 칩을 개재하지 않고 데이터 전송을 실시할 수 있기 때문에 고속으로 데이터를 독출해 낼 수가 있다.

<실시의 형태예 3>

도 19는 본 발명을 적용한 제 3의 실시 형태이다. 메모리 모듈(MM)2과 정보처리 장치 CHIP4(MS)로 구성되는 메모리시스템의 실시 형태를 나타낸 것이다. 이하에 각각에 대해서 설명한다.

메모리 모듈(MM)2은 CHIP1(FLASH2)과 CHIP2(CTL_LOGIC2)와 CHIP3(DRAM2)으로 구성된다.

CHIP1(FLASH2)은 불휘발성 메모리이고 특히 한정 하지 않지만 NAND 인터페이스를(NAND IF) 장비 하고 있는 대용량 플래쉬 메모리이다.

CHIP1(FLASH2)은 데이터를 보지하는 불휘발성 메모리 어레이(MM) ; 불휘발성 메모리 어레이로부터의 데이터의 독출 및 기입을 제어하는 제어 회로(FCTL) ; 에러 검출 정정 회로(ECC); 대체 처리 회로(REP) 로 구성된다.

메모리 어레이(MA)의 구성에는 NAND 구성과 AND 구성이 있어 쌍방의 구성을 이용할 수가 있다.

CHIP3(DRAM2)은 CHIP1(FLASH2)과 데이터 전송을 행하기 위한 인터페이스와 정보처리 장치 CHIP4(MS)의 데이터 전송을 행하기 위한 인터페이스를 장비 하고 있는 DRAM이다.

정보처리 장치 CHIP4(MS)와의 데이터 전송을 행하기 위한 인터페이스는 비동기형 및 클럭 동기형의 DRAM 인터페이스가 있고 메모리 모듈(MM)2에는 어느 인터페이스에서도 이용할 수가 있다. 본 실시의 형태예에서는 클럭 동기형의 DRAM 인터페이스에서 전형적으로 이용되고 있는 Synchronous DRAM의 SDRAM 인터페이스(SDRAM IF)를 예로 설명한다.

CHIP3(DRAM2)과 CHIP1(FLASH2)의 데이터 전송을 행하기 위한 인터페이스는 플래쉬 메모리 인터페이스이고 플래쉬 메모리의 인터페이스에는 AND 인터페이스(AND IF)와 NAND 인터페이스(NAND IF)가 있고 본 실시의 형태예에서는 어느쪽이나 이용할 수가 있다. 본 실시의 형태예에서는 CHIP3(DRAM)과 CHIP1(FLASH2)의 데이터 전송을 행하기 위한 인터페이스는 NAND 인터페이스로서 설명을 실시한다.

다음에 CHIP3(DRAM2)의 구성을 설명한다. CHIP3(DRAM2)은 데이터를 보지하는 메모리 뱅크(B0 ; B1 ; B2 ; B3)와 이 메모리 뱅크에 데이터의 독출 기입을 제어하는 제어 회로(DCTL2)로 구성된다. 제어 회로(DCTL2)는 커멘드·디코더(CDEC) ;액세스 조정 회로(ARB) ;메모리매니지먼트 회로 ;D형 초기화 회로(INT) ; 리플래쉬 제어 회로(REF) ; 데이터 버퍼(BUF) ; 컨트롤 레지스터(DREG) ;모드 레지스터(MR) ;확장 모드 레지스터(EMR) ;플래시 제어 회로(DFCON)로 구성된다.

메모리매니지먼트 회로(DMU)에 의해 CHIP1(FLASH2)은 특히 한정 하지 않지만 초기 프로그램 영역과 메인 데이터 영역으로 나눌 수 있고 CHIP3(DRAM2)은 특히 제 한은 없지만 워크 영역과 복사 영역으로 나누어 지고 있고 워크 영역은 프로그램 실행시의 워크메모리로서 복사 영역은 FLASH로의 데이터를 복사하기 위한 메모리로서 이용되도록 관리되고 있다. CHIP3(DRAM2)의 메모리 뱅크 B0와 B1을 복사 영역에 B2 와 B3를 워크 영역으로서 할당할 수도 있다.

CHIP2(CTL_LOGIC2)는 SRAM 컨트롤 레지스터(SREG) ; 플래시 제어 회로(SFCON) ; 메모리매니지먼트 회로(SMU)로 구성되고 CHIP1(FLASH2)과의 데이터 전송을 제어한다.

메모리매니지먼트 회로(SMU)에 의해 SRAM은 특히 제한은 없지만 부트 영역과 버퍼 영역으로 나눌 수 있고 부트 영역은 정보처리 장치 CHIP4(MS)를 개시하기 위한 부트 데이터의 격납용으로서 버퍼 영역은 CHIP1(FLASH2)과 SRAM간의 데이터 전송을 행하기 위한 버퍼메모리로서 이용되도록 관리되고 있다.

또 CHIP1(FLASH2)과 CHIP2(CTL_LOGIC2) 간의 데이터 전송은 NAND 인터페이스(NAND IF)로 행해지고 정보처리 장치 CHIP4(MS)와의 데이터 전송은 SRAM 인터페이스(SRAM IF)로 행해진다.

정보처리 장치 CHIP4(MS)는 중앙 연산 장치(CPU)와 SRAM 컨트롤러(SRC)와 DRAM 컨트롤러(SDC)로 구성된다. SRAM 컨트롤러(SRC)는 SRAM 인터페이스(SRAM IF)에서 CHIP2(CTL_LOGIC2)의 SRAM에 액세스를 실시하고 데이터의 독출 기입을 실시한다. DRAM 컨트롤러(SDC)는 SDRAM 인터페이스(SDRAM IF)로 CHIP3(DRAM2)에 직접 액세스를 실시하고 데이터의 독출 기입을 실시한다.

이와 같이 본 실시의 형태예에서는 CHIP1(FLASH2)은 에러 검출 정정 회로 (ECC) ; 대체 처리 회로(REP)를 내장 하기 위한 데이터 독출시의 에러 검출과 에러 수정을 고속으로 실시할 수가 있으므로 또 데이터 기입시의 어드레스 대체 처리도 고속으로 실시할 수가 있으므로 데이터 전송의 고속화를 도모할 수 있다.

또한 CHIP3(DRAM2)은 SDRAM 인터페이스(SDRAM IF)와 NAND 인터페이스(NAND IF)를 장비하고 NAND 인터페이스는(NAND IF)에서 직접 CHIP1(FLASH2)에 접속할 수 있고 또 SDRAM 인터페이스(SDRAM IF)는 직접 정보처리 장치 CHIP4(MS)에 접속할 수 있기 때문에 보다 고속으로 데이터를 독출해 낼 수가 있다.

다음에 본 실시의 형태 예의 동작을 설명한다.

전원이 투입되면 CHIP1(FLASH2) ; CHIP2(CTL_LOGIC2) 및 CHIP3(DRAM2)은 각각 자체를 초기 상태로 설정한다.

다음에 플래시 제어 회로(SFCON)는 CHIP1(FLASH2)의 초기 프로그램 영역의 데이터를 독출 SRAM의 부트 영역에 전송 한다.

CHIP1(FLASH2)은 데이터의 독출시에는 내장된 에러 검출 정정 회로(ECC)에 의해 고속으로 데이터의 에러 검출과 에러 수정을 한다.

정보처리 장치 CHIP4(MS)는 SRAM의 부트 영역에 격납된 부트 데이터를 독출 하여 자체 개시를 실시한다.

또 초기화 회로(INT)는 CHIP3(DRAM2)의 초기화 씨퀀스로서 모드 레지스터(MR) ; 확장 모드 레지스터(EMR)에 원하는 값을 설정한다.

정보처리 장치 CHIP4(MS)가 자체 개시를 실시하고 있는 동안 플래시 제어 회로(SCON)가 전송 종료 신호(TC)를 통해서 CHIP3(DRAM2)에 SRAM의 부트 영역에 전송 이 종료한 것을 전한다. 그 후 CHIP3(DRAM2)의 플래시 제어 회로(DFCON)는 CHIP 1(FLASH2)의 메인 데이터 영역의 데이터를 차례로 독출 데이터 버퍼(BUF)에 전송 한다. 커멘드·디코더(CDEC)는 데이터 버퍼(BUF)에 보지되고 있는 데이터를 차례로 복사 영역에 할당할 수 있는 메모리 뱅크 O (B0)에 전송 한다. 데이터 전송이 개시되면 리플래쉬 제어 회로는 메모리 뱅크에 전송된 데이터를 보지하기 위해 리플래쉬 동작을 실시한다.

정보처리 장치 CHIP4(MS)에서 SRAM 인터페이스(SRRAM IF)로부터 CHIP2(CTL-LOGIC2)의 컨트롤 레지스터(SREG)에 로드 명령이 기입되면 CHIP1(FLASH2)의 메인 데이터 영역의 데이터가 SRAM의 버퍼 영역에 전송된다. 또 스토어 명령이 컨트롤 레지스터(SREG)에 기입되면 SRAM의 버퍼 영역의 데이터가 CHIP1(FLASH2)의 메인 데이터 영역에 전송된다. CHIP1(FLASH2)의 데이터의 기입시에는 내장된 어드레스 대체 처리 회로(REP)에 의해 고속으로 기입이 성공했는지가 체크되어 성공하면 기입을 종료하고 기입이 실패했을 때에는 FLASH의 대체 영역(FREP)내의 어드레스를 선택해 데이터를 기입한다.

정보처리 장치 CHIP4(MS)에서 SDRAM 인터페이스(SDRRAM IF)로부터 CHIP3(DRAM)의 컨트롤 레지스터(DREG)에 로드 명령이 기입되면 CHIP1(FLASH2)의 메인 데이터 영역의 데이터가 직접 CHIP3(DRAM2)의 복사 영역에 전송된다. 또 스토어 명령이 컨트롤 레지스터(DREG)에 기입되면 CHIP3(DRAM2)의 복사 영역의 데이터가 직접 CHIP1(FLASH2)의 메인 데이터 영역으로 기입된다.

정보처리 장치 CHIP4(MS)에서 SDRAM 인터페이스(SDRRAM IF)로 CHIP3(DRAM2) 의 메모리 뱅크 O(BO)에 보지되고 있는 CHIP1(FLASH2) 데이터의 독출 명령과 어드레스를 입력하면 액세스 조정 회로(ARB)는 정보처리 장치 CHIP4(MS)로부터 독출 명령을 항상 우선시켜 로드 명령이나 스토어 명령에 의해 CHIP1(FLASH2)와 CHIP3(DRAM2)의 사이에 데이터 전송이 발생하면 이것을 정지한다. 그 후 커멘드·디코더(CDEC)는 이 독출 명령을 해독하고 메모리 뱅크 O(BO)로부터 데이터를 독출하고 SDRAM 인터페이스를 통해서 출력 한다.

또 본메모리 모듈(MM)2의 CHIP1(FLASH2)과 CHIP3(DRAM2)의 데이터 전송에 AND 인터페이스(AND)를 이용한 경우에 있어서도 본메모리 모듈을 실현할 수 있는 것은 말할 필요도 없다.

이와 같이 본 실시의 형태예에서는 CHIP1(FLSH2)은 에러 검출 정정 회로(ECC) ; 대체 처리 회로(REP)를 내장 하기 위한 데이터 독출시의 에러 검출과 에러 수정을 고속으로 실시할 수가 있고 또 데이터 기입시의 어드레스 대체 처리도 고속으로 실시할 수가 있으므로 데이터 전송의 고속화를 도모할 수 있다.

또한 CHIP3(DRAM2)은 SDRAM 인터페이스(SDRAM IF)와 NAND 인터페이스(NAND IF)를 장비하고 NAND 인터페이스는(NAND IF)로 직접 CHIP1(FLASH2)에 접속할 수 있고 또 SDRAM 인터페이스(SDRAM IF)는 직접 정보처리 장치 CHIP4(MS)에 접속할 수 있기 때문에 더욱 고속으로 데이터를 독출해 낼 수가 있다.

도 19는 본메모리 모듈(MM)2를 구성하는 도 18에 나타낸 CHIP1(FLASH2)로서 이용하는 플래쉬 메모리의 일례를 나타내는 블럭도이다.

컨트롤 신호 버퍼(CSB) ; 리드/프로그램/소거 제어 회로(RPEC) ; 섹터 어드 레스 버퍼(SABUF) ; X디코더(X-DEC); 멀티플렉스 회로(MLP) ; Y어드레스 카운터 (YAC) ; 데이터 입력 버퍼(DIBUF) ; 입력 데이터 제어 회로(IDC) ; 데이터 출력 버퍼(DOBUF) ; Y디코더(Y-DEC) ; Y게이트 회로(Y-GT) ; 데이터 레지스터(DTREG) ; 메모리 어레이(MM)로 구성되고 있다.

도 20에 CHIP1(FLASH2)의 플래쉬 메모리로부터 데이터 독출 동작을 나타낸다. 칩 이네이블 신호(F-/CE)가 로우로 커멘드 래치 이네이블 신호(F-CLE)가 하이가 되어 라이트 이네이블 신호(F-/WE)가 개시되었을때 입출력 신호(F-I01~F-I08)에서 독출 명령의 명령 코드(Rcode)를 입력한다. 그 후 어드래스 래치 이네이블 신호(F-ALE)가 하이가 되어 라이트 이네이블 신호(F-/WE)가 개시되었을때 입출력 신호 (F-I01~F-I08)에서 어드레스(CA1 CA2 SA1 SA2)를 입력한다. CA1과 CA2에 의해 스타트 어드레스가 지정되어 SA1과 SA2에 의해 셀렉터 어드레스가 지정된다.

입력한 섹터 어드레스에 대응하는 1 섹터 분의 데이터가 메모리 어레이(MA)로부터 데이터 레지스터(DTREG)에 전송된다. 데이터가 메모리 어레이(MA)로부터 데이터 레지스터(DTREG)에 전송되고 있는 동안은 플래쉬 메모리는 비지가 되고 레디·비지 회로(R/B)는 레디/비지 신호(F-R/B)를 로우로 한다. 데이터 레지스터(DTREG)에 데이터 전송이 종료하면 리드 이네이블 신호(F-/RE)에 동기하여 데이터 레지스터(DTREG)내의 데이터가 입력한 스타트 어드레스로부터 차례로 16 비트씩 독출되고 입출력 신호(F-I01~F-I016)에서 출력된다.

<실시의 형태예 4>

도 21은 본 발명을 적용한 제 4의 실시 형태이다. 메모리 모듈(MM)3과 정보 처리 장치 CHIP4(MS)로 구성되는 정보처리 장치의 실시 형태를 나타낸 것이다. 이하에 각각에 대해서 설명한다.

메모리모듈(MM)은 CHIP1(FLASH3)과 CHIP3(DRAM3)으로 구성된다. CHIP1(FLASH3)은 불휘발성 메모리이고 특히 한정 하지 않지만 NAND 인터페이스를(NAND IF) 장비 하고 있는 대용량 플래쉬 메모리이다.

CHIP1(FLASH3)은 데이터를 보지하는 불휘발성 메모리 어레이(MA) ; 불휘발성 메모리 어레이(MA)로부터 SRAM에 데이터 전송을 제어하는 전송 제어 회로(FCTL3); 에러 검출 정정 회로(ECC); 대체 처리 회로(REP); SRAM 컨트롤 레지스터(SREG); 메모리매니지먼트 회로(SMU)로 구성된다.

메모리매니지먼트 회로(SMU)에 의해 SRAM은 특히 제한은 없지만 부트 영역과 버퍼 영역으로 나눌 수 있고 부트 영역은 정보처리 장치 CHIP4(MS)를 개시하기 위한 부트 데이터의 격납용으로서 버퍼 영역은 CHIP1(FLASH3)의 불휘발성 메모리 어레이(MA)와 SRAM간의 데이터 전송을 행하기 위한 버퍼메모리로서 이용되도록 관리되고 있다.

메모리 어레이(MA)의 구성으로는 주로 NAND 구성과 AND 구성이 있고 어느 쪽의 구성도 이용할 수가 있다.

CHIP3(DRAM3)은 CHIP1(FLASH3)와 데이터 전송을 행하기 위한 인터페이스와 정보처리 장치 CHIP4(MS)의 데이터 전송을 행하기 위한 인터페이스를 장비 하고 있는 DRAM이다.

정보처리 장치 CHIP4(MS)와의 데이터 전송을 행하기 위한 인터페이스는 비동 기형 및 클럭 동기형의 DRAM 인터페이스가 있고 메모리 모듈(MM)2에는 어느 인터페이스에서도 이용할 수가 있다. 본 실시의 형태예에서는 클럭 동기형의 DRAM 인터페이스로 전형적으로 이용되고 있는 Synchronous DRAM의 SDRAM 인터페이스(SDRAM IF)를 예로 설명한다.

CHIP3(DRAM3)과 CHIP 1(FLASH3)의 데이터 전송을 행하기 위한 인터페이스는 플래쉬 메모리 인터페이스이고 플래쉬 메모리의 인터페이스에는 AND 인터페이스(AND IF) 와 NAND 인터페이스(NAND IF)가 있고 본 실시의 형태예에서는 어느쪽이나 이용할 수가 있다. 본 실시의 형태예에서는 CHIP3(DRAM3)과 CHIP 1(FLASH3)의 데이터 전송을 행하기 위한 인터페이스는 NAND 인터페이스로서 설명을 실시한다.

다음에 CHIP3(DRAM3)의 구성을 설명한다. CHIP3(DRAM3)은 데이터를 보지하는 메모리 뱅크(BO B1 B2 B3)와 이 메모리 뱅크에 데이터의 독출 기입을 제어하는 제어 회로(DCTL3)로 구성된다. 제어 회로(DCTL3)는 커멘드·디코더(CDEC); 액세스 조정 회로(ARB) ;메모리매니지먼트 회로(DMU); 초기화 회로(INT) ; 리플래쉬 제어 회로(REF) ; 데이터 버퍼(BUF); 컨트롤 레지스터(DREG) ;모드 레지스터(MR); 확장 모드 레지스터(EMR); 플래시 제어 회로(DFCON)로 구성된다.

메모리매니지먼트 회로(DMU)에 의해 CHIP1(FLASH3)은 특히 한정 하지 않지만 초기 프로그램 영역과 메인 데이터 영역으로 나눌 수 있고 CHIP3(DRAM3)은 특히 제한은 없지만 워크 영역과 복사 영역으로 나누어 지고 있고 워크 영역은 프로그램 실행시의 워크메모리로서 복사 영역은 CHIP1(FLASH3)로부터 데이터를 복사하기 위한 메모리로서 이용되도록 관리되고 있다. CHIP3(DRAM3)에 메모리 뱅크 B0와 B1를 복사 영역에 B2와 B3를 워크 영역으로서 할당할 수도 있다.

정보처리 장치CHIP4(MS)는 중앙 연산 장치(CPU)와 SRAM 컨트롤러(SRC)와 DRAM 컨트롤러(SDC)로 구성된다. SRAM 컨트롤러는 SRAM 인터페이스(SRAM IF)로 CHIP1(FLASH3)의 SRAM에 액세스를 실시하고 데이터의 독출 기입을 실시한다. DRAM 컨트롤러는 SDRAM 인터페이스(SDRAM IF)로부터 CHIP3(DRAM3)에 직접 액세스를 실시하고 데이터의 독출 기입을 실시한다.

이와 같이 본 실시의 형태예에서는 CHIP1(FLASH3)은 SRAM 에러 검출 정정 회로(ECC) ; 대체 처리 회로(REP)를 내장 하기 위한 불휘발성 메모리 어레이와 SRAM간의 데이터 전송을 고속으로 실시할 수 있다.

CHIP3(DRAM3)은 SDRAM 인터페이스(SDRAM IF)와 NAND 인터페이스(NAND IF)를 장비하고 NAND 인터페이스는(NAND IF)로 직접 CHIP1(FLASH2)에 접속할 수 있고 또 SDRAM 인터페이스(SDRAM IF)는 직접 정보처리 장치 CHIP4(MS)에 접속할 수 있기 때문에 더욱 고속으로 데이터를 독출해 낼 수가 있다.

또한 본메모리시스템을 실현하기 위한 칩수를 삭감할 수 있기 때문에 저전력화 저비용화가 가능해진다.

다음에 본 실시의 형태예의 동작을 설명한다.

전원이 투입되면 CHIP1(FLASH3) 및 CHIP3(DRAM3)은 각각 자체를 초기 상태로 설정한다.

다음에 전송 제어 회로(FCTL3)는 불휘발성 메모리 어레이(MA)의 초기 프로그램 영역의 데이터를 독출 SRAM의 부트 영역에 전송 한다.

CHIP1(FLASH3)의 불휘발성 메모리 어레이(MA)로부터의 데이터의 독출시에는 내장된 에러 검출 정정 회로(ECC)에 의해 고속으로 데이터의 에러 검출과 에러 수정을 한다.

또 초기화 회로(INT)는 CHIP3(DRAM3)의 초기화 씨퀀스로서 모드 레지스터(MR) ; 확장 모드 레지스터(EMR)에 원하는 값을 설정한다.

정보처리 장치 CHIP4(MS)가 자체 개시를 실시하고 있는 동안 전송 제어 회로(FCTL3)가 전송 종료 신호(TC)를 통해서 SRAM의 부트 영역에 전송이 종료한 것을 전한다. 그 후 CHIP3(DRAM3)의 플래시 제어 회로(DFCON)는 전송 제어 회로(FCTL3)를 개재하여 불휘발성 메모리 어레이(MA)의 메인 데이터 영역의 데이터를 차례로 독출 데이터 버퍼(BUF)에 전송 한다. 커멘드·디코더(CDEC)는 데이터 버퍼(BUF)에 보지되고 있는 데이터를 차례로 복사 영역에 할당할수 있는 메모리 뱅크 O(B0)에 전송 한다. 데이터 전송이 개시되면 리플래쉬 제어 회로는 메모리 뱅크에 전송된 데이터를 보지하기 위해 리플래쉬 동작을 실시한다.

정보처리 장치 CHIP4(MS)에서 SRAM 인터페이스(SRRAM IF)로부터 CHIP1(FLASH3)의 컨트롤 레지스터(SREG)에 로드 명령이 기입되면 불휘발성 메모리 어레이(MA)에 보지되고 있는 메인 데이터 영역의 데이터가 SRAM의 버퍼 영역에 전송된다. 또 스토어 명령이 컨트롤 레지스터(SREG)에 기입되면 SRAM의 버퍼 영역의 데이터가 불휘발성 메모리 어레이(MA)의 메인 데이터 영역에 전송된다.

불휘발성 메모리 어레이(MA)에 데이터의 기입시에는 내장된 어드레스 대체 처리 회로(REP)에 의해 고속으로 기입이 성공했는지가 체크되어 성공하면 기입을 종료하고 기입이 실패했을 때에는 CHIP1(FLASH3)의 대체 영역(FREP)내의 어드레스를 선택해 데이터를 기입한다.

정보처리 장치 CHIP4(MS)에서 SDRAM 인터페이스(SDRAMㆍIF)로부터 CHIP3(DRAM)의 컨트롤 레지스터(DREG)에 로드 명령이 기입되면 CHIP1(FLASH3)의 메인 데이터 영역의 데이터가 직접 CHIP3(DRAM3)의 복사 영역으로 전송된다. 또 스토어 명령이 컨트롤 레지스터(DREG)에 기입되면 CHIP3(DRAM3)의 복사 영역의 데이터가 직접 CHIP1(FLASH3)의 메인 데이터 영역으로 기입된다.

정보처리 장치 CHIP4(MS)에서 SDRAM 인터페이스(SDRAM IF)로 CHIP3(DRAM3)의 메모리 뱅크 O(BO)에 보지되고 있는 CHIP1(FLASH3) 데이터의 독출 명령과 어드레스를 입력하면 액세스 조정 회로(ARB)는 정보처리 장치 CHIP4(MS)로부터 독출 명령을 항상 우선시켜 로드 명령이나 스토어 명령에 의해 CHIP1(FLASH3) 과 CHIP3(DRAM3)의 사이에 데이터 전송이 발생하면 이것을 정지한다. 그 후 커멘드·디코더(CDEC)는 이 독출 명령을 해독하고 메모리 뱅크 O(BO)로부터 데이터를 독출하고 SDRAM 인터페이스를 통해서 출력 한다.

또 본메모리 모듈(MM)3의 CHIP1(FLASH3)과 CHIP3(DRAM3)의 데이터 전송에 AND 인터페이스(AND IF)를 이용한 경우에 있어서도 본메모리 모듈을 실현할 수 있는 것은 말할 필요도 없다.

이와 같이 본 실시의 형태예에서는 CHIP1(FLASH3)은 SRAM ; 에러 검출 정정 회로(ECC) ; 대체 처리 회로(REP)를 내장 하기 위한 불휘발성 메모리 어레이와 SRAM간의 데이터 전송을 고속으로 실시할 수 있다.

CHIP3(DRAM3)은 SDRAM 인터페이스(SDRAM IF)와 NAND 인터페이스(NAND IF)를 장비하고 NAND 인터페이스(NAND IF)로 직접 CHIP1(FLASH3)에 접속할 수 있고 또 SDRAM 인터페이스(SDRAM IF)는 직접 정보처리 장치 CHIP4(MS)에 접속할 수 있기 때문에 보다 고속으로 데이터를 독출해 낼 수가 있다.

<실시의 형태예 5>

도 22는 본 발명을 적용한 제 5의 실시 형태이다. 메모리 모듈(MM)3과 정보처리 장치CHIP4(MS)로 구성되는 정보처리 장치의 실시 형태를 나타낸 것이다. 이하에 각각에 대해서 설명한다.

메모리 모듈(MM)3은 CHIP1(FLASH4)과 CHIP3(DRAM4)로 구성된다. CHIP1(FLASH4)은 불휘발성 메모리이고 특히 한정 하지 않지만 NAND 인터페이스를(NAND IF) 장비 하고 있는 대용량 플래쉬 메모리이다.

CHIP1(FLASH4)은 데이터를 보지하는 불휘발성 메모리 어레이(MA) ; 전송 제어 회로(FCTL4) ; 에러 검출 정정 회로(ECC) ; 대체 처리 회로(REP) 로 구성된다.

메모리 어레이(MA)의 구성에는 주로 NAND 구성과 AND 구성이 있어 어느 쪽의 구성도 이용할 수가 있다.

CHIP3(DRAM4)은 CHIP1(FLASH4)과 데이터 전송을 행하기 위한 인터페이스와 정보처리 장치 CHIP4(MS)의 데이터 전송을 행하기 위한 인터페이스를 장비 하고 있는 DRAM이다. ·

정보처리 장치 CHIP4(MS)의 데이터 전송을 행하기 위한 인터페이스는 비동기형 및 클럭 동기형의 DRAM 인터페이스가 있고 메모리 모듈(MM)4에는 어느 인터페이스에서도 이용할 수가 있다. 본 실시의 형태예에서는 클럭 동기형의 DRAM 인터페이스로 전형적으로 이용되고 있는 Synchronous DRAM의 SDRAM 인터페이스(SDRAM IF)를 예로 설명한다.

CHIP3(DRAM4)과 CHIP1(FLASH4)의 데이터 전송을 행하기 위한 인터페이스는 플래쉬 메모리 인터페이스이고 플래쉬 메모리의 인터페이스에는 AND 인터페이스(AND IF)와 NAND 인터페이스(NAND IF)가 있어 본 실시의 형태예에서는 어느쪽이나 이용할 수가 있다. 본 실시의 형태예에서는 CHIP3(DRAM4)과 CHIP1(FLASH4)의 데이터 전송을 행하기 위한 인터페이스는 NAND 인터페이스로서 설명을 실시한다.

다음에 CHIP3(DRAM4)의 구성을 설명한다. CHIP3(DRAM4)은 데이터를 보지하는 메모리 뱅크(B0 ; B1 ; B2 ; B3)와 이 메모리 뱅크에 데이터의 독출 기입을 제어하는 제어 회로(DCTL4)로 구성된다. 제어 회로(DCTL4)는 커멘드·디코더(CDEC) ; 액세스 조정 회로(ARB); 메모리매니지먼트 회로(DMU); 초기화 회로(INT) ; 리플래쉬 제어 회로(REF); 데이터 버퍼(BUF) ; 컨트롤 레지스터(DREG) ;모드 레지스터(MR) 확장 모드 레지스터(EMR) ;플래시 제어 회로(DFCON ; SRAM)로 구성된다.

메모리매니지먼트 회로(DMU)에 의해 CHIP1(FLASH4)은 특히 한정 하지 않지만 초기 프로그램 영역과 메인 데이터 영역으로 나눌 수 있고 CHIP3(DRAM4)은 특히 제 한은 없지만 워크 영역과 복사 영역으로 나누어 지고 워크 영역은 프로그램 실행시의 워크메모리로서 복사 영역은 FLASH로의 데이터를 복사하기 위한 메모리로서 이용되도록 관리되고 있다. CHIP3(DRAM4)의 메모리 뱅크 BO와 B1를 복사 영역에 B2와 B3를 워크 영역으로서 할당할 수도 있다.

또한 SRAM은 부트 영역과 버퍼 영역으로 나눌 수 있고 부트 영역은 정보처리 장치CHIP4(MS)를 개시하기 위한 부트 데이터의 격납용으로서 버퍼 영역은 CHIP1(FLASH4)의 불휘발성 메모리 어레이(MA)와 SRAM간의 데이터 전송을 행하기 위한 버퍼메모리로서 이용되도록 관리되고 있다.

정보처리 장치 CHIP4(MS)는 중앙 연산 장치(CPU)와 SRAM 컨트롤러(SRC)와 DRAM 컨트롤러(SDC)로 구성된다. DRAM 컨트롤러는 SDRAM 인터페이스(SDRAM IF)로 CHIP3(DRAM4)의 SRAM 및 메모리 뱅크 (B0 ; B1 ; B2 ; B3)에 액세스를 실시하고 데이터의 독출 기입을 실시한다.

이와 같이 본 실시의 형태예에서는 CHIP1(FLASH4)은 에러 검출 정정 회로(ECC) ; 대체 처리 회로(REP) 를 내장 하기 위한 데이터 독출시의 에러 검출과 에러 수정을 고속으로 실시할 수가 있고 또 데이터 기입시의 어드레스 대체 처리도 고속으로 실시할 수가 있으므로 데이터 전송의 고속화를 도모할 수 있다.

CHIP3(DRAM4)은 SDRAM 인터페이스(SDRAM IF)와 NAND 인터페이스(NAND IF)를 장비하고 NAND 인터페이스는(NAND IF)로 직접 CHIP1(FLASH4)에 접속할 수 있고 또 SDRAM 인터페이스(SDRAM IF)는 직접 정보처리 장치 CHIP4(MS)에 접속할 수 있기 때문에 더욱 고속으로 데이터를 독출해 낼 수가 있다.

본메모리시스템을 실현하기 위한 칩수를 삭감할 수 있기 때문에 저전력화 저비용화가 가능해진다.

또한 SDRAM 인터페이스만으로 본메모리시스템은 동작하기 때문에 정보처리 장치 CHIP4(MS) 와의 접속 단자를 적게 할 수 있고 새로운 저전력화 저비용화가 가능하다.

다음에 본 실시의 형태예의 동작을 설명한다. .

전원이 투입되면 CHIP1(FLASH4) 및 CHIP3(DRAM4)은 각각 자체를 초기 상태로 설정한다.

다음에 플래시 제어 회로(DFCON)는 불휘발성 메모리 어레이(MA)의 초기 프로그램 영역의 데이터를 독출 SRAM의 부트 영역에 전송 한다.

CHIP1(FLASH4)의 불휘발성 메모리 어레이(MA)로부터 데이터의 독출시에는 내장된 에러 검출 정정 회로(ECC)에 의해 고속으로 데이터의 에러 검출과 에러 수정을 한다.

정보처리 장치 CHIP4(MS)는 SDRAM 인터페이스(SDRAM IF)로 SRAM의 부트 영역에 격납된 부트 데이터를 독출하여 자체 개시를 실시한다.

또 초기화 회로(INT)는 CHIP3(DRAM4)의 초기화 씨퀀스로서 모드 레지스터(MR); 확장 모드 레지스터(EMR)에 원하는 값을 설정한다.

다음에 CHIP3(DRAM4)의 플래시 제어 회로(DFCON)는 전송 제어 회로(FCTL4)를 개재하여 불휘발성 메모리 어레이(MA)의 메인 데이터 영역의 데이터를 차례로 독출하고 데이터 버퍼(BUF)에 전송 한다. 커멘드·디코더(CDEC)는 데이터 버퍼(BUF)에 보지되고 있는 데이터를 차례로 복사 영역에 할당할수 있는 메모리 뱅크 0 (B0)에 전송 한다. 데이터 전송이 개시되면 리플래쉬 제어 회로(REF)는 메모리 뱅크 0 (B0)에 전송된 데이터를 보지하기 위해 리플래쉬 동작을 실시한다.

정보처리 장치 CHIP4(MS)에서 SDRAM 인터페이스(SDRAM IF)로부터 CHIP 1(FLASH4)의 컨트롤 레지스터(SREG)에 로드 명령이 기입되면 불휘발성 메모리 어레이(MA)에 보지되고 있는 메인 데이터 영역의 데이터가 SRAM의 버퍼 영역에 전송된다. 또 스토어 명령이 컨트롤 레지스터(SREG)에 기입되면 SRAM의 버퍼 영역의 데이터가 불휘발성 메모리 어레이(MA)의 메인 데이터 영역에 전송된다.

불휘발성 메모리 어레이(MA)에 데이터의 기입시에는 내장된 어드레스 대체 처리 회로(REP)에 의해 고속으로 기입이 성공했는지가 체크되어 성공하면 기입을 종료하고 기입이 실패했을 때에는 CHIP1(FLASH4)의 대체 영역(FREP)내의 어드레스를 선택해 데이터를 기입한다.

정보처리 장치 CHIP4(MS)에서 SDRAM 인터페이스(SDRAM IF)로부터 CHIP3(DRAM4)의 컨트롤 레지스터(DREG)에 로드 명령이 기입되면 CHIP1(FLASH4)의 메인 데이터 영역의 데이터가 CHIP3(DRAM4)의 복사 영역에 전송된다. 또 스토어 명령이 컨트롤 레지스터(DREG)에 기입되면 CHIP3(DRAM4)의 복사 영역의 데이터가 직접 CHIP1(FLASH4)의 메인 데이터 영역으로 기입된다.

정보처리 장치 CHIP4(MS)에서 SDRAM 인터페이스(SDRAM IF)로부터 CHIP3(DRAM4)의 메모리 뱅크 O(B0)에 보지되고 있는 CHIP1(FLASH4) 데이터의 독출 명령과 어드레스를 입력하면 액세스 조정 회로(ARB)는 정보처리 장치 CHIP4(MS)로 부터 독출 명령을 항상 우선시켜 로드 명령이나 스토어 명령에 의해 CHIP1(FLASH4)과 CHIP3(DRAM4)의 사이에 데이터 전송이 발생하면 이것을 정지한다. 그 후 커멘드·디코더(CDEC)는 이 독출 명령을 해독하고 메모리 뱅크 O(BO)으로부터 데이터를 독출하고 SDRAM 인터페이스를 통해서 출력 한다.

또 본메모리 모듈(MM)4의 CHIP1(FLASH4)과 CHIP3(DRAM4)의 데이터 전송에 AND 인터페이스(AND IF)를 이용한 경우에 있어서도 본메모리 모듈을 실현할 수 있는 것은 말할 필요도 없다.

이와 같이 본 실시의 형태예에서는 CHIP1(FLSH4)은 에러 검출 정정 회로(ECC) ; 대체 처리 회로(REP)를 내장 하기 위한 데이터 독출시의 에러 검출과 에러 수정을 고속으로 실시할 수가 있고 또 데이터 기입시의 어드레스 대체 처리도 고속으로 실시할 수가 있으므로 데이터 전송의 고속화를 도모할 수 있다.

CHIP3(DRAM2)은 SDRAM 인터페이스(SDRAM IF)와 NAND 인터페이스(NAND IF)를 장비하고 NAND 인터페이스는(NAND IF)으로 직접 CHIP1(FLASH4)에 접속할 수 있고 또 SDRAM 인터페이스(SDRAM IF)는 직접 정보처리 장치 CHIP4(MS)에 접속할 수 있기 때문에 보다 고속으로 데이터를 독출해 낼 수가 있다.

또한 SDRAM 인터페이스만으로 본메모리시스템은 동작하기 때문에 정보처리 장치 CHIP4(MS)와의 접속 단자를 적게 할 수 있어 새로운 저전력화 저비용화가 가능하다.

도 23은 본 실시예에서의 메모리매니지먼트 회로(DMU)에 의한 메모리 맵 의 일례를 나타낸 것이다. 본 실시의 형태예에서는 특히 한정되지 않지만 비휘발성 메모리의 기억 영역이 128 Mbit+4 Mbit (4 Mbit는 대체 영역) DRAM의 기억 영역이 256 Mbit SRAM이 8 kbit 컨트롤 레지스터(SREG) 및 DREG의 각각이 1 kbit인 메모리 모듈을 예로 대표적인 메모리 맵을 설명한다.

SDRAM 인터페이스(SDRAM IF)로부터 입력한 어드레스를 바탕으로 메모리매니지먼트 회로(DMU)는 컨트롤 레지스터(DREG,lkb) ; DRAM의 워크 영역(WK,128Mbit); DRAM의 복사 영역(CP,128Mbit) ;컨트롤 레지스터(SREG) ; SRAM FLASH의 것(128Mbit)로의 어드레스를 변환한 메모리 맵을 나타낸다.

특히 제한은 없지만 메모리 맵 의 어드레스 공간의 하부로부터 SRAM 컨트롤 레지스터(SREG; DRAM)의 뱅크 0(BANKO) ; 뱅크 1(BANK1) ; 뱅크 2(BANK2) ; 뱅크 3(BANK3) ; 컨트롤 레지스터(DREG)가 멥핑되어 있다.

SRAM은 부트 영역(SBoot)과 버퍼 영역(SBUF)으로 나누어 지고 있다.

DRAM의 뱅크 0(BANKO) 및 뱅크 1(BANK1)은 복사 영역(CP)에; 뱅크 2(BANK2) 및 뱅크 3(BANK3)은 워크 영역(WK)에 멥핑되고 있다. 복사 영역(CP)은 FLASH의 데이터가 전송되고 보지되는 영역이다. 워크 영역(WK)은 워크메모리로서 이용되는 영역이다. 또 뱅크 1(BANK1)의 복사 영역(CP)에는 초기 자동 전송 영역(CIP)이 포함되어 있다.

FLASH는 메인 데이터 영역(FM) 초기 프로그램 영역(Fboot) 및 대체 영역(FREP)으로 나누어 지고 있다. 또 FLASH의 메인 데이터 영역(FM)에는 전원 투입시 에 DRAM에 자동 전송되는 초기 자동 전송 영역(IP)이 포함되어 있다.

FLASH의 메인 데이터 영역(FM)에는 프로그램이나 데이터가 격납되고 있다. 또 FLASH는 개서를 반복하는 것에 의해 신뢰성이 저하하고 기입시에 쓴 데이터가 독출시에는 다른 데이터와 개서시에 데이터가 기입되어지지 않거나 하는 것이 보기 드물게 있다. 대체 영역(FREP)은 이와 같이 불량이 된 초기 프로그램 영역(Fboot)이나 메인 데이터 영역(FM)의 데이터를 새로운 영역으로 치환하기 위해서 설치되고 있다. 대체 영역의 크기는 특히 한정 하지 않지만 FLASH가 보증하는 신뢰성을 확보할 수 있도록 결정하면 좋다.

전원 투입 후 먼저 FLASH의 초기 프로그램 영역(Fboot)내의 데이터는 SRAM의 부트 영역(SBoot)에 전송된다. 정보처리 회로 CHIP4(MS)는 SDRAM 인터페이스(SDRAM IF)로 SRAM의 부트 영역(SBoot)의 데이터를 독출하고 자체를 개시한다. 다음에 FLASH의 초기 자동 전송 영역(IP)의 데이터는 DRAM의 초기 자동 전송 영역(CIP)에 전송된다.

로드 명령(Load)에 의한 FLASH로부터 DRAM으로의 데이터 전송을 설명한다.

SDRAM 인터페이스(SDRAM IF)로부터 컨트롤 레지스터(DREG)에 로드 명령이 기입되면 메모리매니지먼트 회로(MU)가 설정한 메모리 맵에 따라 FLASH의 메인 데이터 영역의 데이터가 DRAM의 복사 영역에 전송된다.

스토어 명령(Store)에 의한 DRAM으로부터 FLASH에 데이터 전송을 설명한다.

SDRAM 인터페이스(SDRAM IF)로부터 컨트롤 레지스터(DREG)에 스토어 명령이 기입되면 메모리매니지먼트 회로(MU)가 설정한 메모리 맵에 따라 DRAM의 복사 영역 의 데이터가 FLASH의 메인 데이터 영역에 전송된다.

다음에 DRAM으로부터의 데이터의 독출에 대해서 설명한다.

SDRAM 인터페이스로부터 DRAM의 뱅크 O(BANKO) 내의 어드레스와 리드 명령이 입력되면 DRAM의 뱅크 O(BANK0) 내의 어드레스를 선택하고 데이터를 독출해 낼 수가 있다. 즉 FLASH의 데이터를 DRAM과 같은 속도로 독출해 낼 수가 있다. 다른 뱅크(뱅크 1 ; 뱅크 2 ; 뱅크 3)에 대해서도 동일하게 데이터를 독출해 낼 수가 있다.

다음에 DRAM으로의 데이터의 기입에 대해서 설명한다.

SDRAM 인터페이스로부터 DRAM의 뱅크 1(BANK1) 내의 어드레스와 기입 명령이 입력되면 DRAM의 뱅크 1(BANK1) 안의 어드레스를 선택하고 데이터를 기입할 수 있다. 즉 FLASH의 데이터를 DRAM과 같은 속도로 기입할 수가 있다. 다른 뱅크 (뱅크 3; 뱅크 2; 뱅크 0)에 대해서도 동일하게 데이터를 기입할 수가 있다.

로드 명령(SLoad)에 의한 FLASH로부터 SRAM으로의 데이터 전송을 설명한다.

SDRAM 인터페이스(SDRAM IF)로부터 컨트롤 레지스터(SREG)에 로드명령(SLoad)이 기입되면 메모리메니지먼트 회로(DMU)가 설정한 메모리 맵에 따라 FLASH의 데이터가 SRAM의 버퍼 영역으로 전송된다.

스토어 명령(SStore)에 의한 SRAM으로부터 FLASH로의 데이터 전송을 설명한다.

SDRAM 인터페이스(SDRAM IF)로부터 컨트롤 레지스터(SREG)에 스토어 명령이 기입되면 메모리매니지먼트 회로(DMU)가 설정한 메모리 맵에 따라 SRAM의 버퍼 영 역의 데이터가 FLASH에 전송된다.

다음에 SRAM로부터 데이터의 독출에 대해서 설명한다.

SDRAM 인터페이스로부터 SRAM을 선택하는 어드레스와 리드 명령이 입력되면 SRAM을 선택해 데이터를 독출해 낼 수가 있다.

다음에 SRAM에 데이터의 기입에 대해서 설명한다.

SDRAM 인터페이스로부터 SRAM을 선택하는 어드레스와 기입 명령이 입력되면 SRAM을 선택하고 데이터를 기입할 수가 있다.

이와 같이 모든 데이터 전송은 SDRAM 인터페이스(SDRAM IF)에 의해 행해진다.

<실시의 형태예 6>

도 24는 본 발명을 적용한 제 6의 실시 형태이다. 메모리 모듈(MM)5와 정보처리 장치 CHIP4(MS)로 구성되는 메모리시스템의 실시 형태를 나타낸 것이다. 이하에 각각에 대해서 설명한다.

메모리 모듈(MM)5는 CHIP1(FLASH4)과 CHIP2(DRAM4) CHIP3(DRAM4)으로 구성된다. CHIP1(FLASH4)은 도 22로 설명한 불휘발성 메모리와 같은 메모리이고 NAND 인터페이스를(NAND IF) 장비 하고 있다.

CHIP2(DRAM4)와 CHIP3(DRAM4)은 완전히 같은 DRAM이고 도 22에서 설명한 DRAM에 마스터 선택 신호(MSL)를 부가한 DRAM이다. DFCON는 CHIP1(FLASH4)과의 데이터 전송을 제어하는 플래시 제어 회로이다.

본메모리모듈(MM)5는 DRAM의 기억용량을 늘리는 목적으로 DRAM을 2 칩 이용 하고 있는 실시예이다.

CHIP2(DRAM4) 및 CHIP3(DRAM4)과 CHIP1(FLASH4) 사이의 데이터 전송은 NAND 인터페이스(NAND IF)로 행해진다. 또 CHIP2(DRAM4) 및 CHIP3(DRAM4)와 정보처리 장치 CHIP4(MS)의 사이의 데이터 전송은 SDRAM 인터페이스(SDRAM IF)로 행해진다.

마스터 선택 신호(MSL)는 CHIP2(DRAM4) 및 CHIP3(DRAM4)이 주체적으로 CHIP1(FLASH4)에 액세스를 실시하는지를 선택하는 신호이다.

CHIP2(DRAM4)에서는 마스터 선택 신호(MSL)를 전원 단자(VDD)에 접속하고 주체적으로 CHIP1(FLASH4)에 액세스 하는 마스터 DRAM이 된다. CHIP3(DRAM4)에서는 마스터 선택 신호(MSL)를 접지 단자 VSS(OV)에 접속하고 주체적으로 CHIP1(FLASH4)에는 주체적으로 액세스 하지 않는 슬레이브 DRAM이 된다.

마스터 DRAM이 된 CHIP2(DRAM4)에서는 플래시 제어 회로(DFCON)가 CHIP1(FLASH4)과의 데이터 전송을 위해서 제어 신호를 발생한다.

슬레이브 DRAM이 된 CHIP2(DRAM4)에서는 CHIP2(DRAM4)내의 플래시 제어 회로(DFCON)는 CHIP1(FLASH4)과의 데이터 전송을 위해서 제어 신호나 데이터를 발생하지 않고 CHIP2(DRAM4)의 플래시 제어 회로(DFCON)가 발생하는 제어 신호를 이용해 CHIP1(FLASH4)과의 데이터 전송을 실시한다.

플래쉬 메모리에 주체적으로 액세스 하는 마스터 DRAM이 다수 있으면 플래쉬 메모리로의 제어 신호가 경합 상태가 되고 플래쉬 메모리와 DRAM 사이의 데이터 전송이 잘되지 않고 복수의 DRAM 칩을 이용하여 기억용량을 증대하는 것이 곤란해진다. 본 실시의 형태에 마스터 선택 신호(MSL)를 설치하는 것에 의해 마스터 DRAM과 슬레이브 DRAM을 선택할 수 있고 복수의 DRAM 칩을 이용해 기억용량을 증대할 수가 있기 때문에 휴대 기기의 요구에 유연하게 대응할 수 있다.

<실시의 형태예 7>

도 25는 본 발명에 있어서의 제 7의 실시의 형태예를 나타낸 것이다. 도 25a는 상면도이고 도 25b는 상면도에 나타낸 A-A'선을 따른 부분의 단면도이다.

본 실시의 형태의 멀티칩 모듈은 볼 그리드 어레이(BGA)에 의해 장치에 실장하는 기반(예를 들면 유리에폭시기판으로 완성된 프린트 회로 보드,PCB)상에 CHIPM1 ; CHIPM2가 탑재되고 있다. CHIPM1은 불휘발성 메모리로 CHIPM2는 DRAM이다. 본멀티칩·모듈에 의해 도 21로 나타내는 메모리 모듈(MM)3 및 도 22로 나타내는 메모리 모듈(MM)4를 1개의 봉입체로 집적할 수 있다.

CHIPM1과 기반(PCB) 상의 본딩패드는 본딩와이어(PATH2)로 접속되고 CHIPM2와 기반(PCB) 상의 본딩패드는 본딩와이어(PATH1)로 접속되고 있다. CHIPM1과 CHIPM2는 본딩와이어(PATH3)로 접속된다.

칩의 탑재된 기반(PCB)의 상면은 수지 몰드가 행해져 각 칩과 접속 배선을 보호한다. 또 한층 더 그 위에 금속 세라믹 혹은 수지의 커버(COVER)를 사용해도 좋다.

본 실시의 형태예에서는 프린트 회로 보드 PCB상에 베어 칩을 직접 탑재하기 때문에 실장 면적이 작은 메모리 모듈을 구성할 수가 있다. 또 각 칩을 적층할 수가 있기 때문에 칩과 기반(PCB)간의 배선길이를 짧게 할 수가 있어 실장 면적을 작게 할 수가 있다. 칩간의 배선 및 각 칩과 기반간의 배선을 본딩와이어 방식에서 통일하는 것에 의해 적은 공정수로 메모리 모듈을 제조할 수가 있다.

또한 칩간을 본딩와이어로 직접 배선하는 것에 의해 기반상의 본딩패드수와 본딩와이어의 갯수를 삭감해 적은 공정수로 메모리 모듈을 제조할 수가 있다. 수지커버를 사용했을 경우에는 보다 강인한 메모리 모듈을 구성할 수가 있다. 세라믹이나 금속의 커버를 사용했을 경우에는 강도외 방열성이나 쉴드 효과가 뛰어난 메모리 모듈을 구성할 수가 있다.

<실시의 형태예 8>

도 26은 본 발명에 있어서의 제 8의 실시의 형태예를 나타낸 것이다. 도 26a는 상면도이고 도 26b는 상면도에 나타낸 A-A'선을 따른 부분의 단면도이다.

본 실시의 형태의 멀티칩·모듈은 볼 그리드 어레이(BGA)에 의해 장치에 실장하는 기반(예를 들면 유리에폭시기판으로 완성된 프린트 회로 보드) PCB상에 CHIPM1 ; CHIPM2 ; CHIPM3이 탑재되고 있다. CHIPM1은 불휘발성 메모리; CHIP2M는 DRAM이다. CHIP3M은 중앙 연산 장치(CPU)와 SRAM 컨트롤러(SRC)와 DRAM 컨트롤러(SDC)로 구성되는 정보처리 장치 혹은 CHIPlM와 CHIP2M의 데이터 전송을 제어하는 제어 회로이다.

본멀티칩·모듈에 의해 도 1로 나타내는 메모리 모듈(MM); 도 14로 나타내는 메모리 모듈(MM); 도 17로 나타내는 메모리 모듈(MM)1; 도 18로 나타내는 메모리 모듈(MM)2 ; 도 21으로 나타내는 메모리시스템 ; 도 22로 메모리시스템을 1개의 봉입체에 집적할 수 있다.

CHIPM1과 기반(PCB)상의 본딩패드는 본딩와이어(PATH2)로 접속되고 CHIPM2와 기반(PCB) 상의 본딩패드는 본딩와이어(PATHl)로 접속되고 있다. CHIPM1과 CHIPM2는 본딩와이어(PATH3)로 접속된다. 또 CHIPM3의 실장 및 배선에 볼 그리드어레이가 이용되고 있다.

본실장 방법에서는 3 칩을 적층할 수가 있으므로 실장 면적을 작게 유지할 수가 있다. 또한 CHIPM3과 기반간의 본딩은 불필요해져 본딩 배선의 갯수를 삭감할 수가 있기 때문에 조립 공정수를 삭감할 수 있는 위에 더욱 신뢰성이 높은 멀티칩 모듈이 실현될 수 있다.

<실시의 형태예 9>

도 27은 본 발명과 관련되는 멀티칩·모듈의 제 9의 실시의 형태예를 나타낸 것이다. 도 27 a는 상면도이고 도 27b는 상면도에 나타낸 A-A'선을 따른 부분의 단면도이다.

본 실시의 형태의 메모리 모듈은 볼 그리드 어레이(BGA)에 의해 장치에 실장하는 기반(예를 들면 유리에폭시 기판으로 완성된 프린트 회로 보드) PCB상에 CHIPM1; CHIPM2 ;CHIPM3 ;CHIPM4가 탑재되고 있다. CHIPM1은 불휘발성 메모리 CHIPM3은 DRAM이다. CHIPM2는 CHIPM1과 CHIPM2의 데이터 전송을 제어하는 제어 회로이고 CHIPM4는 중앙 연산 장치(CPU)와 SRAM 컨트롤러(SRC)와 DRAM 컨트롤러(SDC)로 구성되는 정보처리 장치이다.

본실장 방법에서는 도 1에서 나타내는 메모리시스템 ; 도 14에서 나타내는 메모리시스템 모듈 ; 도 17에서 나타내는 메모리시스템 및 도 19에서 나타내는 메모리시스템을 1개의 봉입체에 집적할 수 있다.

CHIPM1과 기반(PCB)상의 본딩패드는 본딩와이어(PATH2)로 접속되고 CHIPM2와 기반(PCB)상의 본딩패드는 본딩와이어(PATH4)로 접속되고 CHIPM3과 기반(PCB)상의 본딩패드는 본딩와이어(PATHl)로 접속되고 있다.

CHIPM1과 CHIPM3은 본딩와이어(PATH3)로 접속되고 CHIPM2와 CHIPM3은 본딩와이어(PATH5)로 접속된다.

CHIPM4의 실장 및 배선에 볼 그리드 어레이(BGA)가 이용되고 있다. 본실장 방법에서는 프린트 회로 보드 PCB상에 베어 칩을 직접 탑재하기 위해 실장 면적의 작은 메모리 모듈을 구성할 수가 있다. 또 각 칩을 근접하게 배치할 수가 있기 때문에 칩간 배선길이를 짧게 할 수가 있다.

칩간을 본딩와이어로 직접 배선하는 것에 의해 기반상의 본딩 패드수와 본딩와이어의 갯수를 삭감해 적은 공정수로 메모리 모듈을 제조할 수가 있다.

또한 CHIPM4와 기반간의 본딩은 불필요해져 본딩 배선의 갯수를 삭감할 수가 있기 때문에 조립 공정수를 삭감할 수 있는 위에 더욱 신뢰성이 높은 멀티칩 모듈을 실현될 수 있다.

<실시의 형태예 10>

도 28은 본 발명과 관련되는 메모리시스템의 제 10의 실시의 형태예를 나타낸 것이다. 도 28a는 상면도이고 ; 도 28b는 상면도에 나타낸 A-A'선을 따른 부분의 단면도이다.

본 실시의 형태의 메모리 모듈은 볼 그리드 어레이(BGA)에 의해 장치에 실장하는 기반(예를 들면 유리에폭시기판으로 완성된 프린트 회로 보드) PCB상에 CHIPM1; CHIPM2; CHIPM3이 탑재되고 있다. CHIPM1은 불휘발성 메모리 CHIPM2 및 CHIPM3은 DRAM이다. 칩간의 배선 및 각 칩과 기반간의 배선을 본딩와이어 방식으로 통일하는 것에 의해 적은 공정수로 메모리 모듈을 제조할 수가 있다.

본실장 방법에서는 도 24로 나타내는 모듈(MM)5를 1개의 봉입체에 집적할 수 있다.

CHIPM1과 기반(PCB)상의 본딩패드는 본딩와이어(PATH2)로 접속되고 CHIPM2와 기반(PCB)상의 본딩패드는 본딩와이어(PATHl)로 접속되고 CHIPM3과 기반(PCB)상의 본딩패드는 본딩와이어(PATH3)로 접속되고 있다.

본 실시의 형태예에서는 프린트 회로 보드 PCB상에 베어 칩을 직접 탑재하기 때문에 실장 면적이 작은 메모리모듈을 구성할 수가 있다.

또 각 칩을 근접하게 배치할 수가 있기 때문에 칩간 배선길이를 짧게 할 수가 있다.

각 칩과 기반간의 배선을 본딩와이어 방식으로 통일하는 것에 의해 적은 공정수로 메모리 모듈을 제조할 수가 있다.

<실시의 형태예 11>

도 29는 본 발명과 관련되는 메모리시스템의 제 11의 실시의 형태예를 나타낸 것이다. 도 29a는 상면도이고 도 29b는 상면도에 나타낸 A-A'선을 따른 부분의 단면도이다.

본 실시 형태의 메모리 모듈은 볼 그리드 어레이(BGA)에 의해 장치에 실장하는 기반(예를 들면 유리에폭시기판으로 완성된 프린트 회로 보드) PCB상에 CHIPM1 CHIPM2; CHIPM3; CHIPM4가 탑재되고 있다. CHIPM1는 불휘발성 메모리 CHIPM2 및 CHIPM3은 DRAM이다. CHIPM4는 중앙 연산 장치(CPU)와 SRAM 컨트롤러(SRC)와 DRAM 컨트롤러(SDC)로 구성되는 정보처리 장치이다.

본멀티칩·모듈에서는 도 24로 나타내는 메모리시스템을 1개의 봉합체에 집적할 수 있다.

CHIPM4의 실장 및 배선에 볼 그리드어레이(BGA)가 이용되고 있다.

본 실시의 형태예에서는 프린트 회로 보드 PCB상에 베어 칩을 직접 탑재하기 때문에 실장 면적이 작은 메모리 모듈을 구성할 수가 있다. 또 각 칩을 근접해 배치할 수가 있기 때문에 칩간 배선길이를 짧게 할 수가 있다. CHIPM4와 기반간의 본딩은 불필요해져 본딩 배선의 갯수를 삭감할 수가 있기 때문에 조립 공정수를 삭감할 수 있는 위에 더욱 신뢰성이 높은 멀티칩 모듈이 실현될 수 있다.

<실시의 형태예 12>

도 30에 본 발명과 관련되는 메모리 모듈을 이용한 휴대전화기의 제 12의 실시의 형태예를 나타낸다. 휴대전화는 안테나(ANT) ; 무선 블록(RF) ; 베이스 밴드 블록(BB) ; 음성 코덱 블록(SP); 스피커(SK) ; 마이크로폰(MK) ; 프로세서(CPU) ; 액정 표시부(LCD) ; 키보드(KEY) 및 본 발명의 메모리 모듈(MEM)로 구성된다.

통화시의 동작을 설명한다.

안테나(ANT)를 통하여 수신된 음성은 무선 블록(RF)으로로 증폭되고 베이스 밴드 블록(BB)에 입력된다. 전용선 접속 시스템 블록(BB)에서는 음성의 아날로그 신호를 디지탈 신호로 변환해 에러 수정과 복호처리실행 음성 코덱 블록(SP)으로 출력 한다. 음성 코덱블록이 디지탈 신호를 아날로그 신호로 변환해 스피커(SK)에 출력 하면 스피커로 상대의 목소리가 들린다.

휴대전화기로 인터넷의 홈 페이지에 액세스 하고 음악 데이터를 다운로드하고 재생하여 청취 마지막에 다운로드한 음악 데이터를 보존 하는 일련의 작업을 실시할 때의 동작을 설명한다.

메모리 모듈(MEM)에는 기본 프로그램 어플리케이션프로그램(메일 ; 웹(Web) 브라우저 ; 음악 재생 ; 게임등)이 격납되고 있다.

키보드에서 웹 브라우저의 기동을 지시 하면 메모리 모듈(MEM)내의 FLASH에 격납되고 있는 웹 브라우저의 프로그램이 동일한 메모리 모듈내의 DRAM로 전송된다. DRAM으로의 전송이 종료하면 프로세서(CPU)는 DRAM내의 웹 브라우저의 프로그램을 실행하고 액정 표시(LCD)에 웹 브라우저가 표시된다. 원하는 홈 페이지에 액세스 하고 마음에 든 음악 데이터의 다운로드를 키보드(KEY에서 지시 하면 음악 데이터는 안테나(ANT)를 통하여 수신되어 무선 블록(RF)로 증폭되고 베이스 밴드 블록(BB)에 입력된다. 베이스 밴드 블록(BB)에서는 아날로그 신호인 음악 데이터를 디지탈 신호로 변환해 에러 수정과 복호처리 행한다. 최종적으로 디지탈 신호화된 음악 데이터는 메모리 모듈(MEM)의 DRAM에 일단 격납되고 FLASH로 전송된다.

다음에 키보드(KEY)에서 음악 재생 프로그램의 기동을 지시 하면 메모리 모 듈(MEM)내의 FLASH에 격납되고 있는 음악 재생 프로그램이 동일한 메모리 모듈내의 DRAM으로 전송된다. DRAM으로의 전송이 종료하면 프로세서(CPU)는 DRAM내의 음성 재생 프로그램을 실행하고 액정 표시(LCD)에 음악 재생 프로그램이 표시된다.

키보드(KEY)에서 DRAM으로 다운로드 한 음악 데이터를 듣기 위한 지시를 실시하면 프로세서(CPU)는 음악 재생 프로그램을 실행하고 DRAM에 보지하고 있는 음악 데이터를 처리해 최종적으로 스피커(SK)로 음악이 들려 온다.

이 때 본 발명의 메모리 모듈은 대용량의 DRAM을 이용하고 있기 때문에 웹 브라우저와 음악 재생 프로그램은 DRAM에 보지되고 있어 어느 쪽의 프로그램도 CPU에 의해 동시에 실행되고 있다. 또한 전자 메일 프로그램을 기동해 전자 메일 프로그램 메일의 송수신도 동시에 할 수 있다.

Web의 브라우저를 정지했을 경우에서도 메모리 모듈내의 DRAM에는 보지하고 있기 때문에 재기동시는 곧바로 기동할 수가 있다.

키보드에서 전원 차단의 지시가 입력되면 메모리 모듈은 SRAM만 동작시켜 최저한의 데이터시 보지를 실시하고 소비 전력을 극단적으로 작게 할 수 있다.

이와 같이 본 발명과 관련되는 메모리 모듈을 이용하는 것으로 대량의 메일 음악 재생 어플리케이션프로그램이나 음악 데이터 ; 정지화면상 데이터 ; 동영상 데이터 등을 격납 할 수 있고 한층 더 복수 프로그램을 동시에 실행할 수 있다.

<실시의 형태예 13>

도 31에 본 발명과 관련되는 메모리시스템을 이용한 휴대전화기의 제 13의 실시의 형태예를 나타낸다. 휴대전화는 안테나(ANT) ; 무선 블록(RF) ; 베이스 밴 드 블록(BB); 음성 코덱 블록(SP); 스피커(SK) ; 마이크로폰(MK) ; 프로세서(CPU) ; 액정 표시부(LCD) ; 키보드(KEY) 및 프로세서(CPU)와 메모리 모듈(MM)을 1개의 봉합체에 집적한 본 발명의 메모리시스템(SL)으로 구성된다.

본 발명의 메모리시스템(SL)으로 이용하는 것에 의해 부품 갯수를 삭감할 수 있기 때문에 저비용화를 할 수 있어 휴대전화의 신뢰성이 향상하는 휴대전화기를 구성하는 부품의 실장 면적을 작게 할 수 있어 휴대전화 소형화를 할 수 있다.

이상 설명한 것처럼 본 발명에 의해 얻을 수 있는 효과는 이하와 같다.

제 1로 전원 투입시에 부트프로그램을 FLASH로부터 SRAM에 자동 전송 하는 것으로 휴대 기기는 SRAM의 부트프로그램을 독출 신속하게 개시할 수가 있다.

제 2로 전원 투입시에 필요한 프로그램을 FLASH로부터 DRAM에 자동 전송 하는 것으로 휴대 기기가 개시한 시점에서 곧바로 본메모리모듈에 액세스 할 수가 있기 때문에 휴대 기기의 고성능화를 도모할 수 있다.

제 3으로 본 발명과 관련되는 메모리시스템을 적용한 메모리 모듈에서는 FLASH의 일부의 데이터 혹은 전데이터를 복사할 수 있는 영역을 DRAM내에 확보해 미리 FLASH로부터 DRAM 으로 데이터를 전송해 두는 것으로 DRAM과 동등의 속도로 FLASH의 데이터 독출이나 기입이 가능하다.

제 4로 본메모리 모듈의 내부에서 FALSH로부터의 독출시는 에러 검출과 정정을 실시하고 기입시는 기입이 올바르게 행해지지 않았던 불량 어드레스에 대해서 대체 처리를 실시하기 때문에 처리를 고속으로 할 수 있고 또한 신뢰성을 유지할 수가 있다.

제 5로 본메모리 모듈에서는 대용량의 DRAM을 이용하기 때문에 FLASH의 데이터를 복사할 수 있는 영역외에 대용량의 워크 영역도 확보할 수 있고 휴대전화의 고기능화에 대응할 수 있다.

제 6으로 본메모리 모듈 내부에서의 로드 명령이나 스토어 명령에 의한 FLASH - DRAM간의 데이터 전송중에 있어서도 이들의 데이터 전송을 의식하는 경우없이 메모리 모듈 외부로부터 DRAM에 액세스 할 수 있고 휴대 기기의 고성능화 고기능화에 대응할 수 있다.

제 7로 메모리 모듈 내부에서 오토 리플래쉬는 전원 투입 후의 FLASH에서 DRAM으로의 초기 프로그램의 전송 개시부터 메모리 모듈의 외부로부터 오토 리플래쉬 명령이 입력될 때까지 실시하는 것에 의해 리플래쉬 제어의 변환을 신속하게 정확하게 행할 수가 있다.

또 전원 투입 후의 FLASH에서 DRAM으로의 초기 프로그램의 전송이 종료한 후에 DRAM을 셀프 리플래쉬 상태로 하는 것으로 메모리 모듈 외부에서 셀프 리플래쉬 상태를 해제하는 명령이 입력될 때까지 저전력으로 DRAM의 데이터를 보지할 수가 있다.

제 8로 일반적인 인터페이스인 SRAM 인터페이스를 통해서 부트 데이터나 자동 전송 영역 지정 데이터를 FLASH의 초기 프로그램 영역에 기입 전원 투입 직후의 부트 방법이나 데이터 전송 영역을 바꿀 수가 있기 때문에 휴대 기기의 요구에 따라 유연에 대응할 수 있어 높은 기능화가 도모할 수 있다.

제 9로 복수의 반도체 칩을 하나의 봉입체에 실장하는 것에 의해 실장 면적의 작은 시스템메모리·모듈을 제공할 수 있다.

Claims

불휘발성 메모리와 다이내믹 랜덤 액세스 메모리와 스태틱 랜덤 액세스 메모리와 상기 불휘발성 메모리와 상기 다이내믹 랜덤 액세스 메모리 및 상기 스태틱 랜덤 액세스 메모리의 사이에 액세스를 실시하는 제어 회로를 포함한 메모리 모듈로서,

상기 메모리 모듈의 외부로부터 다이내믹 랜덤 액세스 메모리에 액세스하기 위한 다이내믹 랜덤 액세스 메모리 인터페이스와 스태틱 랜덤 액세스 메모리에 액세스하기 위한 스태틱 랜덤 액세스 메모리 인터페이스를 가지는 것을 특징으로 하는 메모리 모듈.
청구항 1에 있어서,

전원 투입 직후 상기 불휘발성 메모리의 소정의 어드레스 영역의 데이터를 스태틱 랜덤 액세스 메모리에 전송 하는 것을 특징으로 하는 메모리 모듈.
청구항 1에 있어서,

전원 투입 직후 상기 불휘발성 메모리의 소정의 어드레스 영역의 데이터를 다이내믹 랜덤 액세스 메모리에 전송 하는 것을 특징으로 하는 메모리 모듈.
청구항 1에 있어서,

상기 불휘발성 메모리와 상기 다이내믹 랜덤 액세스 메모리의 사이의 데이터 전송은 상기 다이내믹 랜덤 액세스 메모리 인터페이스로부터의 명령에 의해 행해지는 것을 특징으로 하는 메모리 모듈.
청구항 1에 있어서,

상기 불휘발성 메모리와 상기 스태틱 랜덤 액세스 메모리의 사이의 데이터 전송은 상기 스태틱 랜덤 액세스 메모리 인터페이스로부터의 명령에 의해 행해지는 것을 특징으로 하는 메모리 모듈.
청구항 1에 있어서

상기 불휘발성 메모리로부터 상기 스태틱 랜덤 액세스 메모리 및 다이내믹 랜덤 액세스 메모리에 데이터 전송은 에러 수정된 데이터를 전송 하는 것을 특징으로 하는 메모리 모듈.
삭제
청구항 1에 있어서,

상기 불휘발성 메모리에는 부트 프로그램이 보존되어 있는 것을 특징으로 하는 메모리 모듈.
청구항 1에 있어서,

상기 불휘발성 메모리로부터 상기 다이내믹 랜덤 액세스 메모리에 동작 전원이 투입된 초기에 전송되는 데이터의 범위를 나타내는 전송 범위 데이터가 상기 불휘발성 메모리에 보존되어 있는 것을 특징으로 하는 메모리 모듈.
청구항 1에 있어서,

상기 불휘발성 메모리와 상기 다이내믹 랜덤 액세스 메모리는 동일한 정도의 메모리 용량이고 상기 스태틱 랜덤 액세스 메모리는 불휘발성 메모리의 1/1000이하의 메모리 용량인 것을 특징으로 하는 메모리 모듈.
청구항 3에 있어서,

상기 불휘발성 메모리의 소정의 어드레스 영역의 범위를 나타내는 전송 범위 데이터를 상기 불휘발성 메모리가 보존하는 것을 특징으로 하는 메모리모듈.
청구항 1에 있어서,

상기 메모리 모듈 내부에서 상기 다이내믹 랜덤 액세스 메모리의 데이터 보존 동작을 실시하는 것을 특징으로 하는 메모리 모듈.
청구항 11에 있어서,

상기 메모리 모듈의 외부에서 상기 다이내믹 랜덤 액세스 메모리에 데이터 보존 동작을 행해진 경우는 메모리 모듈 내부에서의 상기 다이내믹 랜덤 액세스 메모리의 데이터 보존 동작을 중지하는 것을 특징으로 하는 메모리 모듈.
청구항 1에 있어서,

상기 메모리 모듈의 외부에서의 액세스가 제 1 우선 ; 상기 메모리 모듈 내부에서의 다이내믹 랜덤 액세스 메모리의 데이터 보존 동작을 제 2 우선 ; 상기 불휘발성 메모리와 스태틱 랜덤 액세스 메모리 및 다이내믹 랜덤 액세스 메모리의 사이의 데이터 전송을 제 3 우선으로 하는 것을 특징으로 하는 메모리 모듈.
청구항 1에 있어서,

상기 다이내믹 랜덤 액세스 메모리는 클럭 동기형 DRAM이고 상기 메모리 모듈 외부로부터의 상기 불휘발성 메모리 및 상기 다이내믹 랜덤 액세스 메모리에 액세스는 클럭 동기형 DRAM의 인터페이스인 것을 특징으로 하는 메모리 모듈.
청구항 1에 있어서,

상기 불휘발성 메모리는 NAND형 플래쉬 메모리이고 상기 다이내믹 랜덤 액세 스 메모리는 클럭 동기형 DRAM인 것을 특징으로 하는 메모리 모듈.
청구항 1에 있어서,

상기 불휘발성 메모리는 AND형 플래쉬 메모리이고 상기 다이내믹 랜덤 액세스 메모리는 클럭 동기형 DRAM인 것을 특징으로 하는 메모리 모듈.
삭제
청구항 1에 있어서,

상기 불휘발성 메모리의 메모리 어레이의 구성은 NAND 구성인 것을 특징으로 하는 메모리 모듈.
청구항 1에 있어서,

상기 불휘발성 메모리의 메모리 어레이의 구성은 AND 구성인 것을 특징으로 하는 메모리 모듈.
청구항 1에 있어서,

상기 다이내믹 랜덤 액세스 메모리는 복수의 메모리 인터페이스를 장비 하는 것을 특징으로 하는 메모리 모듈.
청구항 21에 있어서,

상기 다이내믹 랜덤 액세스 메모리가 장비 하고 있는 복수의 메모리 인터페이스는 적어도 2 종류 이상이 다른 메모리에 대한 메모리 인터페이스인 것을 특징으로 하는 메모리 모듈.
청구항 21에 있어서,

상기 다이내믹 랜덤 액세스 메모리가 장비 하고 있는 메모리 인터페이스는 상기 다이내믹 랜덤 액세스 메모리 인터페이스와 상기 불휘발성 메모리 인터페이스인 것을 특징으로 하는 메모리 모듈.
청구항 1에 있어서,

상기 다이내믹 랜덤 액세스 메모리는 상기 메모리 모듈 외부로부터의 액세스를 처리하기 위한 제어 회로와 상기 불휘발성 메모리에 주체적으로 액세스를 행하기 위한 제어 회로를 장비 하는 다이내믹 랜덤 액세스 메모리인 것을 특징으로 하는 메모리 모듈.
청구항 1에 있어서,

상기 다이내믹 랜덤 액세스 메모리는 상기 불휘발성 메모리에 대해서 주체적으로 액세스를 실시하는 제어 회로와 종속적으로 액세스를 처리하는 회로를 장비 하는 것을 특징으로 하는 메모리 모듈.
청구항 25에 있어서,

상기 다이내믹 랜덤 액세스 메모리는 상기 불휘발성 메모리에 주체적으로 메모리액세스를 실시할지 혹은 종속적으로 메모리액세스를 처리할지를 선택할 수 있는 것을 특징으로 하는 메모리 모듈.
삭제
청구항 1에 있어서,

상기 불휘발성 메모리는 복수의 메모리 인터페이스를 장비하는 것을 특징으로 하는 메모리 모듈.
청구항 28에 있어서,

상기 불휘발성 메모리가 장비하고 있는 복수의 메모리 인터페이스는 적어도 2 종류 이상이 다른 메모리에 대한 메모리 인터페이스인 것을 특징으로 하는 메모리 모듈.
청구항 29에 있어서,

상기 불휘발성 메모리가 장비하고 있는 메모리 인터페이스는 상기 불휘발성 메모리 인터페이스이고 상기 스태틱 랜덤 액세스 메모리 인터페이스인 것을 특징으로 하는 메모리 모듈.
불휘발성 메모리와 ; 다이내믹 랜덤 액세스 메모리와 ; 스태틱 랜덤 액세스 메모리와 ; 상기 불휘발성 메모리와 상기 다이내믹 랜덤 액세스 메모리 및 상기 스태틱 랜덤 액세스 메모리의 사이에 액세스를 실시하는 제어 회로를 포함한 메모리 모듈과 정보처리 장치를 갖고,

상기 정보처리 장치는 스택틱 메모리 인터페이스를 개재하여 상기 메모리 모듈내의 스태틱 랜덤 액세스 메모리와의 데이터 전송을 실시하고 다이내믹 랜덤 액세스 메모리 인터페이스를 개재하여 상기 메모리 모듈내의 다이내믹 랜덤 액세스 메모리와의 데이터 전송을 실시하는 것 특징으로 하는 메모리 모듈.
청구항 31에 있어서,

전원 투입 직후의 초기화 기간에 있어서는 상기 정보처리 장치는 SRAM 인터페이스를 개재하여 상기 메모리 모듈내의 스태틱 랜덤 액세스 메모리의 부트 영역으로부터 부트프로그램을 독출하는 것을 특징으로 하는 메모리 모듈.
청구항 31에 있어서,

통상 기간에 있어서는 상기 정보처리 장치는 다이내믹 랜덤 액세스 메모리 인터페이스를 개재하여 상기 메모리 모듈내의 다이내믹 랜덤 액세스 메모리에 액세스 하고 스태틱 랜덤 액세스 메모리 인터페이스를 개재하여 상기 메모리 모듈내의 스태틱 랜덤 액세스 메모리의 버퍼 영역에 액세스하는 것을 특징으로 하는 메모리모듈.
청구항 31에 있어서,

상기 정보처리 장치는 다이내믹 랜덤 액세스 메모리 인터페이스를 개재하여 상기 메모리 모듈내의 다이내믹 랜덤 액세스 메모리와 불휘발성 메모리의 사이의 데이터 전송을 지시 하고,

스태틱 랜덤 액세스 메모리 인터페이스를 개재하여 상기 메모리 모듈내의 스태틱 랜덤 액세스 메모리의 버퍼 영역과 불휘발성 메모리의 사이의 데이터 전송을 지시하는 것을 특징으로 하는 메모리 모듈.
청구항 31에 있어서,

상기 정보처리 장치로부터 상기 메모리 모듈에 독출 ;1 기입 ; 리플래쉬등의 명령이 상기 메모리모듈로 실행되어 있지 않은 기간으로 다이내믹 랜덤 액세스 메모리와 불휘발성 메모리의 사이의 데이터 전송이 행해지고 스태틱 랜덤 액세스 메모리와 불휘발성 메모리 사이의 데이터 전송이 행해지는 것을 특징으로 하는 메모리 모듈.
청구항 1에 있어서,

상기 불휘발성 메모리는 제 1 반도체 칩에 ; 상기 제어 회로는 스태틱 랜덤 액세스 메모리를 포함해 제 2 반도체 칩에 ; 상기 다이내믹 랜덤 액세스 메모리는 제 3 반도체 칩에 ; 각각 형성되고 또한 상기 제 1, 제 2 및 제 3의 반도체 칩은 회로 기판상에 탑재되어 봉합된 멀티칩 메모리 모듈인 것을 특징으로 하는 메모리 모듈.
청구항 1에 있어서

상기 불휘발성 메모리는 제 1 반도체 칩에 ; 상기 제어 회로는 스태틱 랜덤 액세스 메모리를 포함해 제 2 반도체 칩에 ; 상기 다이내믹 랜덤 액세스 메모리는 복수의 메모리 인터페이스를 장비 한 다이내믹 랜덤 액세스 메모리서 제 3 반도체 칩에 ; 각각 형성되고 또한 상기 제 1, 제 2 및 제 3의 반도체 칩은 회로 기판상에 탑재되어 봉합된 멀티칩 메모리 모듈인 것을 특징으로 하는 메모리 모듈.
청구항 1에 있어서,

상기 불휘발성 메모리는 복수 메모리 인터페이스를 장비한 불휘발성 메모리 로서 제 1 반도체 칩에 ; 상기 다이내믹 랜덤 액세스 메모리는 복수의 메모리 인터페이스를 장비 한 다이내믹 랜덤 액세스 메모리로서 제 2 반도체 칩에 ; 각각 형성되고 또한 상기 제 1 및 제 2의 반도체 칩은 회로 기판상에 탑재되어 봉합된 멀티칩 메모리 모듈인 것을 특징으로 하는 메모리 모듈.
청구항 31에 있어서,

상기 불휘발성 메모리는 제 1 반도체 칩에 ; 상기 제어 회로는 스태틱 랜덤 액세스 메모리를 포함하고 제 2 반도체 칩에 ; 상기 다이내믹 랜덤 액세스 메모리는 제 3 반도체 칩에 ; 상기 정보처리 장치는 제 4 반도체 칩에 ; 각각 형성되고 또한 상기 제 1, 제 2, 제 3 및 제 4의 반도체 칩은 회로 기판상에 탑재되어 봉합된 멀티칩 메모리 모듈인 것을 특징으로 하는 메모리 모듈.
청구항 31에 있어서,

상기 불휘발성 메모리는 제 1 반도체 칩에; 상기 제어 회로는 스태틱 랜덤 액세스 메모리를 포함하고 제 2 반도체 칩에 ; 상기 다이내믹 랜덤 액세스 메모리는 복수의 메모리 인터페이스를 장비 한 다이내믹 랜덤 액세스 메모리로서 제 3 반도체 칩에 ; 상기 정보처리 장치는 제 4 반도체 칩에 각각 형성되고 또한 상기 제 1, 제 2, 제 3 및 제 4의 반도체 칩은 회로 기판상에 탑재되어 봉합된 멀티칩 메모리 모듈인 것을 특징으로 하는 메모리 모듈.
청구항 31에 있어서,

상기 불휘발성 메모리는 복수 메모리 인터페이스를 장비 한 불휘발성 메모리로서 제 1 반도체 칩에 ; 상기 다이내믹 랜덤 액세스 메모리는 복수의 메모리 인터페이스를 장비 한 다이내믹 랜덤 액세스 메모리로서 제 2 반도체 칩에 ; 정보처리 장치는 제 3 반도체 칩에 ; 각각 형성되고 또한 상기 제 1, 제 2 및 제 3의 반도체 칩은 회로 기판상에 탑재되어 봉합된 멀티칩 메모리 모듈인 것을 특징으로 하는 메모리 모듈.
불휘발성 메모리와 다이내믹 랜덤 액세스 메모리와 스태틱 랜덤 액세스 메모리와, 상기 불휘발성 메모리와 상기 다이내믹 랜덤 액세스 메모리 및 상기 스태틱 랜덤 액세스 메모리의 사이에 액세스를 실시하는 제어 회로를 포함한 메모리 모듈 로서,

상기 메모리 모듈의 외부로부터 상기 다이내믹 랜덤 액세스 메모리 및 상기 스태틱 랜덤 액세스 메모리에 액세스하기 위한 다이내믹 랜덤 액세스 메모리 인터페이스를 장비하는 것을 특징으로 하는 메모리 모듈.
청구항 42에 있어서,

전원 투입 직후 상기 불휘발성 메모리의 소정의 어드레스 영역의 데이터를 상기 스태틱 랜덤 액세스 메모리에 전송하는 것을 특징으로 하는 메모리 모듈.
청구항 42에 있어서,

전원 투입 직후 상기 불휘발성 메모리의 소정의 어드레스 영역의 데이터를 상기 다이내믹 랜덤 액세스 메모리에 전송하는 것을 특징으로 하는 메모리 모듈.
청구항 42에 있어서,

상기 불휘발성 메모리와 상기 다이내믹 랜덤 액세스 메모리 및 상기 스태틱 랜덤 액세스 메모리의 사이의 데이터 전송은 상기 다이내믹 랜덤 액세스 메모리 인터페이스로부터의 명령에 의해 행해지는 것을 특징으로 하는 메모리 모듈.
청구항 42에 있어서,

상기 불휘발성 메모리로부터 상기 스태틱 랜덤 액세스 메모리 및 상기 다이내믹 랜덤 액세스 메모리에 데이터 전송은 에러 수정된 데이터를 전송 하는 것을 특징으로 하는 메모리 모듈.
삭제
청구항 42에 있어서,

상기 불휘발성 메모리에는 부트 프로그램이 보존되어 있는 것을 특징으로 하는 메모리 모듈.
청구항 42에 있어서,

상기 불휘발성 메모리로부터 상기 다이내믹 랜덤 액세스 메모리에 동작 전원이 투입된 초기에 전송되는 데이터의 범위를 나타내는 전송 범위 데이터가 상기 불휘발성 메모리에 보존되고 있는 것을 특징으로 하는 메모리 모듈.
청구항 42에 있어서,

상기 불휘발성 메모리와 상기 다이내믹 랜덤 액세스 메모리는 동일한 정도의 메모리 용량이고 상기 스태틱 랜덤 액세스 메모리는 불휘발성 메모리의 1/1000이하의 메모리 용량인 것을 특징으로 하는 메모리 모듈.
청구항 44에 있어서,

상기 불휘발성 메모리의 소정의 어드레스 영역의 범위를 나타내는 전송 범위 데이터를 상기 불휘발성 메모리가 보존하는 것을 특징으로 하는 메모리 모듈.
청구항 42에 있어서,

상기 메모리 모듈 내부에서 상기 다이내믹 랜덤 액세스 메모리의 데이터 보존 동작을 실시하는 것을 특징으로 하는 메모리 모듈.
청구항 51에 있어서,

상기 메모리 모듈의 외부에서 상기 다이내믹 랜덤 액세스 메모리에 데이터 보존 동작이 행해진 경우는 상기 메모리 모듈 내부에서의 다이내믹 랜덤 액세스 메모리의 데이터 보존 동작을 중지하는 것을 특징으로 하는 메모리 모듈.
청구항 42에 있어서,

상기 메모리 모듈의 외부에서의 액세스가 제 1 우선 ; 상기 메모리 모듈 내부에서의 다이내믹 랜덤 액세스 메모리의 데이터 보존 동작을 제 2 우선 ; 상기 불휘발성 메모리와 상기 스태틱 랜덤 액세스 메모리 및 상기 다이내믹 랜덤 액세스 메모리의 사이의 데이터 전송을 제 3 우선으로 하는 것을 특징으로 하는 메모리 모듈.
청구항 42에 있어서,

상기 다이내믹 랜덤 액세스 메모리는 클럭 동기형 DRAM이고 상기 메모리 모듈 외부로부터의 상기 불휘발성 메모리 및 상기 다이내믹 랜덤 액세스 메모리에 액세스는 클럭 동기형 DRAM의 인터페이스인 것을 특징으로 하는 메모리 모듈.
청구항 42에 있어서,

상기 불휘발성 메모리는 NAND형 플래쉬 메모리이고 상기 다이내믹 랜덤 액세스 메모리는 클럭 동기형 DRAM인 것을 특징으로 하는 메모리 모듈.
청구항 42에 있어서,

상기 불휘발성 메모리는 AND형 플래쉬 메모리이고 상기 다이내믹 랜덤 액세스 메모리는 클럭 동기형 DRAM인 것을 특징으로 하는 메모리 모듈.
삭제
청구항 42에 있어서,

상기 불휘발성 메모리의 메모리 어레이의 구성은 NAND 구성인 것을 특징으로 하는 메모리 모듈.
청구항 42에 있어서,

상기 불휘발성 메모리의 메모리 어레이의 구성은 AND 구성인 것을 특징으로 하는 메모리 모듈.
청구항 42에 있어서,

상기 다이내믹 랜덤 액세스 메모리는 복수의 메모리 인터페이스를 장비하는 것을 특징으로 하는 메모리 모듈.
청구항 61에 있어서,

상기 다이내믹 랜덤 액세스 메모리가 장비하고 있는 복수의 메모리 인터페이스는 적어도 2 종류 이상이 다른 메모리에 대한 메모리 인터페이스인 것을 특징으로 하는 메모리 모듈.
청구항 61에 있어서,

상기 다이내믹 랜덤 액세스 메모리가 장비하고 있는 메모리 인터페이스는 상기 다이내믹 랜덤 액세스 메모리 인터페이스와 상기 불휘발성 메모리 인터페이스인 것을 특징으로 하는 메모리 모듈.
청구항 42에 있어서,

상기 다이내믹 랜덤 액세스 메모리는 상기 메모리 모듈 외부로부터 액세스를 처리하기 위한 제어 회로와 상기 불휘발성 메모리에 주체적으로 액세스를 행하기 위한 제어 회로를 장비하는 다이내믹 랜덤 액세스 메모리인 것을 특징으로 하는 메모리 모듈.
청구항 42에 있어서,

상기 다이내믹 랜덤 액세스 메모리는 상기 불휘발성 메모리에 대해서 주체적으로 액세스를 실시하는 제어 회로와 종속적으로 액세스를 처리하는 회로를 장비 하는 것을 특징으로 하는 메모리 모듈.
청구항 65에 있어서,

상기 다이내믹 랜덤 액세스 메모리는 상기 불휘발성 메모리에 주체적으로 메모리액세스를 실시할지 혹은 종속적으로 메모리액세스를 처리할지를 선택할 수 있는 것을 특징으로 하는 메모리 모듈.
삭제
불휘발성 메모리와 ; 다이내믹 랜덤 액세스 메모리와 ; 스태틱 랜덤 액세스 메모리와 ; 상기 불휘발성 메모리와 상기 다이내믹 랜덤 액세스 메모리 또는 상기 스태틱 랜덤 액세스 메모리의 사이에 액세스를 실시하는 제어 회로를 포함한 메모리 모듈과 정보처리 장치를 갖고,

상기 정보처리 장치는 다이내믹 메모리 인터페이스를 개재하여 상기 메모리 모듈내의 스태틱 랜덤 액세스 메모리 및 다이내믹 랜덤 액세스 메모리와의 데이터 전송을 실시하는 것을 특징으로 하는 메모리 모듈.
청구항 68에 있어서,

전원 투입 직후의 초기화 기간에 있어서는 상기 정보처리 장치는 SRAM 인터페이스를 개재하여 상기 메모리 모듈내의 스태틱 랜덤 액세스 메모리의 부트 영역으로 부트프로그램을 독출하는 것을 특징으로 하는 메모리 모듈.
청구항 68에 있어서,

통상 기간에 있어서는 상기 정보처리 장치는 다이내믹 랜덤 액세스 메모리 인터페이스를 개재하여 상기 메모리 모듈내의 다이내믹 랜덤 액세스 메모리에 액세스 하고 스태틱 랜덤 액세스 메모리 인터페이스를 개재하여 상기 메모리 모듈내의 스태틱 랜덤 액세스 메모리의 버퍼 영역에 액세스하는 것을 특징으로 하는 메모리 모듈.
청구항 68에 있어서,

상기 정보처리 장치는 다이내믹 랜덤 액세스 메모리 인터페이스를 개재하여 상기 메모리 모듈내의 다이내믹 랜덤 액세스 메모리와 불휘발성 메모리의 사이의 데이터 전송을 지시하고,

스태틱 랜덤 액세스 메모리 인터페이스를 개재하여 상기 메모리 모듈내의 스태틱 랜덤 액세스 메모리의 버퍼 영역과 불휘발성 메모리의 사이의 데이터 전송을 지시하는 것을 특징으로 하는 메모리 모듈.
청구항 68에 있어서,

상기 정보처리 장치로부터 상기 메모리 모듈에 독출 ; 기입 ; 리플래쉬등의 명령이 상기 메모리모듈로 실행되고 있지 않은 기간으로 상기 다이내믹 랜덤 액세스 메모리와 상기 불휘발성 메모리 사이의 데이터 전송이 행해지고 상기 스태틱 랜덤 액세스 메모리와 상기 불휘발성 메모리 사이의 데이터 전송이 행해지는 것을 특징으로 하는 메모리 모듈.
청구항 42에 있어서,

상기 불휘발성 메모리는 제 1 반도체 칩에 ; 상기 다이내믹 랜덤 액세스 메모리는 상기 제어 회로와 스태틱 랜덤 액세스 메모리를 포함한 다이내믹 랜덤 액세스 메모리로서 제 2 반도체 칩에 각각 형성되어 한편 상기 제 1 및 제 2의 반도체 칩은 회로 기판상에 탑재되어 봉합된 멀티칩 메모리 모듈인 것을 특징으로 하는 메모리 모듈.
청구항 68에 있어서,

상기 불휘발성 메모리는 제 1 반도체 칩에 ; 상기 다이내믹 랜덤 액세스 메모리는 상기 제어 회로와 스태틱 랜덤 액세스 메모리를 포함한 다이내믹 랜덤 액세스 메모리로서 제 2 반도체 칩에 ; 상기 정보처리 장치는 제 3 반도체 칩에 ; 각각 형성되고 또한 상기 제 1, 제 2 및 제 3의 반도체 칩은 회로 기판상에 탑재되어 봉합된 멀티칩 메모리 모듈인 것을 특징으로 하는 메모리 모듈.
청구항 1에 있어서,

정보처리 장치와 메모리 시스템과 출력장치로 구성되는 정보 기기로서 상기 메모리 시스템은 청구항 1항에 기재의 메모리 모듈인 것을 특징으로 하는 정보 기기.
정보처리 장치와 메모리 시스템과 출력장치로 구성되는 정보 기기로서 상기 정보처리 장치와 메모리 시스템은 청구항 31항 기재의 메모리 모듈인 것을 특징으로 하는 정보 기기.
정보처리 장치와 메모리 시스템과 출력장치로 구성되는 정보 기기로서 상기 메모리 시스템은 청구항 42항 기재의 메모리 모듈인 것을 특징으로 하는 정보 기기.
정보처리 장치와 메모리 시스템과 출력장치로 구성되는 정보 기기로서 상기 정보처리 장치와 메모리 시스템은 청구항 68항 기재의 메모리 모듈인 것을 특징으로 하는 정보 기기.