JPH08167703A - 半導体装置及びその製造方法、ならびにメモリコアチップ及びメモリ周辺回路チップ - Google Patents
半導体装置及びその製造方法、ならびにメモリコアチップ及びメモリ周辺回路チップInfo
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- JPH08167703A JPH08167703A JP7263382A JP26338295A JPH08167703A JP H08167703 A JPH08167703 A JP H08167703A JP 7263382 A JP7263382 A JP 7263382A JP 26338295 A JP26338295 A JP 26338295A JP H08167703 A JPH08167703 A JP H08167703A
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- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
Abstract
(57)【要約】
【課題】 低電圧・低消費電力で動作する安価な半導体
装置を提供する。 【解決手段】 デザインルール等のブロックパラメータ
の異なる第１回路ブロック（ＤＲＡＭコア）及び第２回
路ブロック（ＤＲＡＭ周辺回路）を含む複数の回路ブロ
ックを備えた半導体装置であって、第１回路ブロック
は、第１の半導体チップ（ＤＲＡＭコアチップ）１０１
上に形成されおり、第２回路ブロックは、第２の半導体
チップ１０２上に形成され、第１回路ブロックに電気的
に接続されている。この結果、低コストで各半導体チッ
プを製造できる。
装置を提供する。 【解決手段】 デザインルール等のブロックパラメータ
の異なる第１回路ブロック（ＤＲＡＭコア）及び第２回
路ブロック（ＤＲＡＭ周辺回路）を含む複数の回路ブロ
ックを備えた半導体装置であって、第１回路ブロック
は、第１の半導体チップ（ＤＲＡＭコアチップ）１０１
上に形成されおり、第２回路ブロックは、第２の半導体
チップ１０２上に形成され、第１回路ブロックに電気的
に接続されている。この結果、低コストで各半導体チッ
プを製造できる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体メモリ装置
などの半導体装置及びその製造方法に関するものであ
り、特に、マルチチップモジュール（以下、ＭＣＭと記
す）に適した半導体装置に関する。
などの半導体装置及びその製造方法に関するものであ
り、特に、マルチチップモジュール（以下、ＭＣＭと記
す）に適した半導体装置に関する。
【０００２】
【従来の技術】半導体メモリの１つであるダイナミック
・ランダムアクセス・メモリ（ＤＲＡＭ）は、記憶部と
して、メモリセルがアレイ状に配置されたメモリセルア
レイを備えたものである。ＤＲＡＭは、パッケージのピ
ン数を極力少なくできるように図１に示すような回路構
成でチップが実現されている。図１において、ＤＲＡＭ
９５はメモリセルがアレイ状に配置されたメモリセルア
レイ１を中心に、メモリセルアレイ１内のメモリセルと
同一ピッチでレイアウトされる回路ブロック５０とし
て、ワードラインを選択するためのローデコーダ５およ
びワードラインドライバ６、ビットラインの信号を増幅
するためのセンスアンプ４、センスアンプ４により増幅
された信号の中から任意の位置のビットデータを選択し
データラインに出力するコラムセレクタ３および、コラ
ムセレクタ３へ与える選択信号を発生するコラムデコー
ダ２を有しており、以降の説明においては、メモリセル
アレイ１およびメモリセルアレイ１内のメモリセルと同
一ピッチでレイアウトされる回路を合わせた回路ブロッ
ク５０をメモリコア部と表現する。また、メモリセルア
レイ１内のメモリセルピッチには依存しないでレイアウ
トされる回路としては、アドレス信号入力端子Ａ（１
０：０）３２からローアドレスを受け取るローアドレス
バッファ１０、コラムアドレスを受け取るコラムアドレ
スバッファ９、リフレッシュアドレスを発生するローア
ドレスカウンタ１１、ローアドレスバッファ１０および
コラムアドレスバッファ９の出力信号からローデコーダ
５およびコラムデコーダ２へ与える信号に変換するため
に、入力されるアドレス信号をあらかじめデコードする
ロープリデコーダ８およびコラムプリデコーダ７、デー
タ入出力端子ＤＱ（７：０）３６へのデータの入出力を
おこなうデータ入力バッファ１２およびデータ出力バッ
ファ１３、メモリセルへのデータ書き込みをおこなうた
めのライトアンプ１４、メモリセルからのデータ読み出
しをおこなうためのリードアンプ１５、ＲＡＳ信号入力
端子３０およびＣＡＳ信号入力端子３１から入力される
ＲＡＳおよびＣＡＳ信号を基にＤＲＡＭ内部のタイミン
グ信号を発生するＲＡＳ系／ＣＡＳ系クロック発生回路
１６、ＷＥ信号入力端子３５から入力されるＷＥ信号を
基に書き込みのタイミング信号を発生するＷＥ系クロッ
ク発生回路１７、ＯＥ信号入力端子３７から入力される
ＯＥ信号を基にデータ出力のタイミング信号を発生する
ＯＥ系クロック発生回路１８および、ＤＲＡＭ内部に必
要な電圧を発生する回路として、ワード線電位を昇圧す
るのに必要となる昇圧電位発生回路１９、基板に与える
電位を発生する基板電位発生回路２０、ビット線プリチ
ャージやセルプレートに与える電位として必要となる１
／２ＶＣＣ発生回路２１を有している。以降の説明にお
いては、このモリセルアレイ１内のメモリセルピッチと
は依存しないでレイアウトされる回路を合わせてメモリ
周辺回路部と表現する。
・ランダムアクセス・メモリ（ＤＲＡＭ）は、記憶部と
して、メモリセルがアレイ状に配置されたメモリセルア
レイを備えたものである。ＤＲＡＭは、パッケージのピ
ン数を極力少なくできるように図１に示すような回路構
成でチップが実現されている。図１において、ＤＲＡＭ
９５はメモリセルがアレイ状に配置されたメモリセルア
レイ１を中心に、メモリセルアレイ１内のメモリセルと
同一ピッチでレイアウトされる回路ブロック５０とし
て、ワードラインを選択するためのローデコーダ５およ
びワードラインドライバ６、ビットラインの信号を増幅
するためのセンスアンプ４、センスアンプ４により増幅
された信号の中から任意の位置のビットデータを選択し
データラインに出力するコラムセレクタ３および、コラ
ムセレクタ３へ与える選択信号を発生するコラムデコー
ダ２を有しており、以降の説明においては、メモリセル
アレイ１およびメモリセルアレイ１内のメモリセルと同
一ピッチでレイアウトされる回路を合わせた回路ブロッ
ク５０をメモリコア部と表現する。また、メモリセルア
レイ１内のメモリセルピッチには依存しないでレイアウ
トされる回路としては、アドレス信号入力端子Ａ（１
０：０）３２からローアドレスを受け取るローアドレス
バッファ１０、コラムアドレスを受け取るコラムアドレ
スバッファ９、リフレッシュアドレスを発生するローア
ドレスカウンタ１１、ローアドレスバッファ１０および
コラムアドレスバッファ９の出力信号からローデコーダ
５およびコラムデコーダ２へ与える信号に変換するため
に、入力されるアドレス信号をあらかじめデコードする
ロープリデコーダ８およびコラムプリデコーダ７、デー
タ入出力端子ＤＱ（７：０）３６へのデータの入出力を
おこなうデータ入力バッファ１２およびデータ出力バッ
ファ１３、メモリセルへのデータ書き込みをおこなうた
めのライトアンプ１４、メモリセルからのデータ読み出
しをおこなうためのリードアンプ１５、ＲＡＳ信号入力
端子３０およびＣＡＳ信号入力端子３１から入力される
ＲＡＳおよびＣＡＳ信号を基にＤＲＡＭ内部のタイミン
グ信号を発生するＲＡＳ系／ＣＡＳ系クロック発生回路
１６、ＷＥ信号入力端子３５から入力されるＷＥ信号を
基に書き込みのタイミング信号を発生するＷＥ系クロッ
ク発生回路１７、ＯＥ信号入力端子３７から入力される
ＯＥ信号を基にデータ出力のタイミング信号を発生する
ＯＥ系クロック発生回路１８および、ＤＲＡＭ内部に必
要な電圧を発生する回路として、ワード線電位を昇圧す
るのに必要となる昇圧電位発生回路１９、基板に与える
電位を発生する基板電位発生回路２０、ビット線プリチ
ャージやセルプレートに与える電位として必要となる１
／２ＶＣＣ発生回路２１を有している。以降の説明にお
いては、このモリセルアレイ１内のメモリセルピッチと
は依存しないでレイアウトされる回路を合わせてメモリ
周辺回路部と表現する。
【０００３】ＤＲＡＭ９５は１チップ上に図１に示す回
路を備えることにより、パッケージに実装する場合の外
部ピンとしてはアドレス、データ、数本の制御信号ピン
および電源ピンのみとなり、小さなパッケージで実装す
ることができる。８ビットデータＩ／Ｏの１６ＭＤＲＡ
Ｍを例にとると、アドレスピンとして１１ピン、データ
入出力ピンとして８ピン、制御信号ピンとして４ピン、
電源ピンとして２ピンが使用されており、必要ピン数と
しては２５ピンであり２８ピンのパッケージに実装が可
能となっている。
路を備えることにより、パッケージに実装する場合の外
部ピンとしてはアドレス、データ、数本の制御信号ピン
および電源ピンのみとなり、小さなパッケージで実装す
ることができる。８ビットデータＩ／Ｏの１６ＭＤＲＡ
Ｍを例にとると、アドレスピンとして１１ピン、データ
入出力ピンとして８ピン、制御信号ピンとして４ピン、
電源ピンとして２ピンが使用されており、必要ピン数と
しては２５ピンであり２８ピンのパッケージに実装が可
能となっている。
【０００４】図１で示す回路構成のＤＲＡＭのチップレ
イアウト例を図２に示す。図２では１６ＭビットＤＲＡ
Ｍの場合を示しており、メモリセルアレイ１は４Ｍビッ
トのプレートに４分割され、各々の４Ｍビットのプレー
トはさらに２５６Ｋビットのメモリセルブロック９６に
１６分割されている。２５６Ｋビットの各メモリセルブ
ロック９６は２５６ロー×１０２４コラムのメモリセル
を備えており、センスアンプ４およびコラムセレクタ３
は各メモリセルブロックにメモリセルのコラム数と同数
の１０２４個配置されている。ローデコーダ６およびワ
ードドライバ５は、各メモリセルブロック毎に配置され
ており、コラムデコーダ２は各プレート毎に配置され、
メモリ周辺回路部はチップ中央部での左右のコラムデコ
ーダ２の間９４およびチップ周辺部に配置されている。
ここで、コラムデコーダ２の出力であるコラムセレクタ
３への選択信号は左右のプレートに対して共通な信号で
あるが、コラムデコーダ２が左右のプレートにそれぞれ
配置されているのは、選択信号線が中央部のメモリ周辺
回路部９４を横切ることができないためである。外部ピ
ンとの接続をおこなうためのパッドはチップ中央部９４
内のパッド形成部４０内に配置されており、このパッド
とパッケージの外部ピンとをワイヤボンドで接続してい
る。
イアウト例を図２に示す。図２では１６ＭビットＤＲＡ
Ｍの場合を示しており、メモリセルアレイ１は４Ｍビッ
トのプレートに４分割され、各々の４Ｍビットのプレー
トはさらに２５６Ｋビットのメモリセルブロック９６に
１６分割されている。２５６Ｋビットの各メモリセルブ
ロック９６は２５６ロー×１０２４コラムのメモリセル
を備えており、センスアンプ４およびコラムセレクタ３
は各メモリセルブロックにメモリセルのコラム数と同数
の１０２４個配置されている。ローデコーダ６およびワ
ードドライバ５は、各メモリセルブロック毎に配置され
ており、コラムデコーダ２は各プレート毎に配置され、
メモリ周辺回路部はチップ中央部での左右のコラムデコ
ーダ２の間９４およびチップ周辺部に配置されている。
ここで、コラムデコーダ２の出力であるコラムセレクタ
３への選択信号は左右のプレートに対して共通な信号で
あるが、コラムデコーダ２が左右のプレートにそれぞれ
配置されているのは、選択信号線が中央部のメモリ周辺
回路部９４を横切ることができないためである。外部ピ
ンとの接続をおこなうためのパッドはチップ中央部９４
内のパッド形成部４０内に配置されており、このパッド
とパッケージの外部ピンとをワイヤボンドで接続してい
る。
【０００５】ここで、パッケージに実装した場合での各
信号端子３０〜３２および３５〜３７の端子容量は、入
出力端子となっているデータ入出力端子３６が最も大き
く、入力トランジスタのゲート容量、端子から入力トラ
ンジスタまでの配線容量、入力トランジスタ用サージ保
護デバイスの容量、信号出力トランジスタの拡散容量、
出力トランジスタ用サージ保護デバイスの容量、パッケ
ージのリードとワイヤボンド容量の合計となり５ｐＦ程
度が存在する。メモリは一般にはシステムに複数個用い
られ、複数のメモリの各端子はバス配線により共通に接
続される。このため、ＤＲＡＭにおいては、各ピンに５
０ｐＦの負荷容量が接続されるものとして特性評価をお
こなっており、データＩ／Ｏのビット幅としては、パッ
ケージピン数の制限だけでなく、負荷容量駆動による消
費電力およびノイズの増大等を考慮して、現状では８〜
１６ビット程度のものが実現されている。
信号端子３０〜３２および３５〜３７の端子容量は、入
出力端子となっているデータ入出力端子３６が最も大き
く、入力トランジスタのゲート容量、端子から入力トラ
ンジスタまでの配線容量、入力トランジスタ用サージ保
護デバイスの容量、信号出力トランジスタの拡散容量、
出力トランジスタ用サージ保護デバイスの容量、パッケ
ージのリードとワイヤボンド容量の合計となり５ｐＦ程
度が存在する。メモリは一般にはシステムに複数個用い
られ、複数のメモリの各端子はバス配線により共通に接
続される。このため、ＤＲＡＭにおいては、各ピンに５
０ｐＦの負荷容量が接続されるものとして特性評価をお
こなっており、データＩ／Ｏのビット幅としては、パッ
ケージピン数の制限だけでなく、負荷容量駆動による消
費電力およびノイズの増大等を考慮して、現状では８〜
１６ビット程度のものが実現されている。
【０００６】図３にＤＲＡＭを用いたシステムの実現手
段例を示している。７０はプリント配線基板であり、こ
のプリント配線基板７０上にパッケージされたＤＲＡＭ
７２およびＣＰＵ等の信号処理ＬＳＩ７１がハンダ付さ
れている。ＤＲＡＭ７２と信号処理ＬＳＩ７１との間は
プリント配線７３により接続されている。図３において
はＤＲＡＭを１個用いるシステム構成例を示したが、Ｄ
ＲＡＭを複数個用いるシステムも多くある。
段例を示している。７０はプリント配線基板であり、こ
のプリント配線基板７０上にパッケージされたＤＲＡＭ
７２およびＣＰＵ等の信号処理ＬＳＩ７１がハンダ付さ
れている。ＤＲＡＭ７２と信号処理ＬＳＩ７１との間は
プリント配線７３により接続されている。図３において
はＤＲＡＭを１個用いるシステム構成例を示したが、Ｄ
ＲＡＭを複数個用いるシステムも多くある。
【０００７】
【発明が解決しようとする課題】ＤＲＡＭは小面積で大
容量のメモリセルキャパシタや、リーク電流の少ないメ
モリセルトランジスタを実現するために工程数の多い複
雑な半導体製造プロセスを用いて製造されており、０．
５μｍのデザインルールを用いるＤＲＡＭプロセスにお
いては同一デザインルールでのロジックＬＳＩを実現す
る論理ＬＳＩプロセスに比べ約１．５倍の製造コストと
なっている。
容量のメモリセルキャパシタや、リーク電流の少ないメ
モリセルトランジスタを実現するために工程数の多い複
雑な半導体製造プロセスを用いて製造されており、０．
５μｍのデザインルールを用いるＤＲＡＭプロセスにお
いては同一デザインルールでのロジックＬＳＩを実現す
る論理ＬＳＩプロセスに比べ約１．５倍の製造コストと
なっている。
【０００８】図１に示すＤＲＡＭ回路構成において、Ｄ
ＲＡＭプロセスを必要とする部分はメモリセルアレイ１
のみであり、チップ上でのメモリセルアレイ１以外の部
分はロジックＬＳＩを実現する論理ＬＳＩプロセスで製
造可能なものである。しかしながら、図２に示すように
図１に示す回路構成のすべての部分がＤＲＡＭプロセス
で製造されており、ＤＲＡＭを高価なものとしている。
ＲＡＭプロセスを必要とする部分はメモリセルアレイ１
のみであり、チップ上でのメモリセルアレイ１以外の部
分はロジックＬＳＩを実現する論理ＬＳＩプロセスで製
造可能なものである。しかしながら、図２に示すように
図１に示す回路構成のすべての部分がＤＲＡＭプロセス
で製造されており、ＤＲＡＭを高価なものとしている。
【０００９】このことはＤＲＡＭ以外の半導体メモリに
おいても同様であり、ＳＲＡＭ、ＥＥＰＲＯＭ、フラッ
シュメモリ等も論理ＬＳＩプロセスに比べ高価なプロセ
スでメモリセルアレイ以外の周辺回路部を含めたものを
１チップ上に実現しており、半導体メモリを高価なもの
としている。
おいても同様であり、ＳＲＡＭ、ＥＥＰＲＯＭ、フラッ
シュメモリ等も論理ＬＳＩプロセスに比べ高価なプロセ
スでメモリセルアレイ以外の周辺回路部を含めたものを
１チップ上に実現しており、半導体メモリを高価なもの
としている。
【００１０】また前述のように、メモリのデータＩ／Ｏ
のビット幅は８〜１６ビットまでのものしか実現されて
おらず、多ビット幅のデータ転送を必要とするシステム
においては、小容量のメモリを多数個用いて多ビット幅
データＩ／Ｏを実現しており、大面積かつ高価なシステ
ムとなっていた。
のビット幅は８〜１６ビットまでのものしか実現されて
おらず、多ビット幅のデータ転送を必要とするシステム
においては、小容量のメモリを多数個用いて多ビット幅
データＩ／Ｏを実現しており、大面積かつ高価なシステ
ムとなっていた。
【００１１】さらには、システムの小型化や高速化にと
もなって、メモリを含む複数のベアチップを同一の基板
に実装し、チップ間を最短の配線で結ぶことを目的とし
た、ＭＣＭ技術の開発が盛んになっているが、このＭＣ
Ｍに用いるメモリチップにおいても従来の図２の構成で
製造された高価なメモリをそのまま用いており、メモリ
１チップでのデータＩ／Ｏビット幅が制限されているた
め、多ビット幅のデータＩ／Ｏを実現するためには、小
容量のメモリを多数個用いる必要があった。
もなって、メモリを含む複数のベアチップを同一の基板
に実装し、チップ間を最短の配線で結ぶことを目的とし
た、ＭＣＭ技術の開発が盛んになっているが、このＭＣ
Ｍに用いるメモリチップにおいても従来の図２の構成で
製造された高価なメモリをそのまま用いており、メモリ
１チップでのデータＩ／Ｏビット幅が制限されているた
め、多ビット幅のデータＩ／Ｏを実現するためには、小
容量のメモリを多数個用いる必要があった。
【００１２】また、メモリセルの記憶データ保持特性や
アクセスタイムの高速化のため、ＤＲＡＭにおいては半
導体基板を負電位に設定しており、この負電位はＤＲＡ
Ｍチップに集積された基板電位発生回路２０により発生
される。一方ロジックＬＳＩは通常、半導体基板は接地
される構成となるため、ロジックＬＳＩに比べＤＲＡＭ
の半導体基板のインピーダンスが高くなり、ラッチアッ
プやサージ耐性が低くなってしまう。このため、大面積
の入力サージ保護を必要とするとともに、微細化プロセ
ス技術を用いるＤＲＡＭにおいては、メモリセル領域の
みの基板を負電位とする３重ウェル構造プロセスなどを
必要とし、ＤＲＡＭをより高価なものにしている。
アクセスタイムの高速化のため、ＤＲＡＭにおいては半
導体基板を負電位に設定しており、この負電位はＤＲＡ
Ｍチップに集積された基板電位発生回路２０により発生
される。一方ロジックＬＳＩは通常、半導体基板は接地
される構成となるため、ロジックＬＳＩに比べＤＲＡＭ
の半導体基板のインピーダンスが高くなり、ラッチアッ
プやサージ耐性が低くなってしまう。このため、大面積
の入力サージ保護を必要とするとともに、微細化プロセ
ス技術を用いるＤＲＡＭにおいては、メモリセル領域の
みの基板を負電位とする３重ウェル構造プロセスなどを
必要とし、ＤＲＡＭをより高価なものにしている。
【００１３】さらには、メモリを用いるシステムにおい
ては、ＤＲＡＭのみならずＳＲＡＭ、ＥＥＰＲＯＭ、フ
ラッシュメモリ等の複数種類のメモリを用いる場合が多
く、これらのメモリはすべてメモリセルと同一チップ上
に周辺回路を搭載しており、同様の動作をする回路をす
べてのメモリチップが持つことになる。
ては、ＤＲＡＭのみならずＳＲＡＭ、ＥＥＰＲＯＭ、フ
ラッシュメモリ等の複数種類のメモリを用いる場合が多
く、これらのメモリはすべてメモリセルと同一チップ上
に周辺回路を搭載しており、同様の動作をする回路をす
べてのメモリチップが持つことになる。
【００１４】本発明は上記事情に鑑みてなされたもので
あり、本発明の目的とするところは、高い機能を持つ半
導体装置を低価格で提供することにある。
あり、本発明の目的とするところは、高い機能を持つ半
導体装置を低価格で提供することにある。
【００１５】
【課題を解決するための手段】本発明の半導体装置は、
ブロックパラメータの異なる第１回路ブロック及び第２
回路ブロックを含む複数の回路ブロックを備えた半導体
装置であって、該第１回路ブロックは、第１の半導体チ
ップ上に形成されており、該第２回路ブロックは、第２
の半導体チップ上に形成されており、しかも、該第１回
路ブロックに電気的に接続されてており、そのことによ
り上記目的が達成される。
ブロックパラメータの異なる第１回路ブロック及び第２
回路ブロックを含む複数の回路ブロックを備えた半導体
装置であって、該第１回路ブロックは、第１の半導体チ
ップ上に形成されており、該第２回路ブロックは、第２
の半導体チップ上に形成されており、しかも、該第１回
路ブロックに電気的に接続されてており、そのことによ
り上記目的が達成される。
【００１６】前記ブロックパラメータは、動作クロック
周波数、設計ルール、トランジスタの閾値（Ｖｔ）、電
源電圧、ディジタル回路かアナログ回路かの相違、通常
のＭＯＳ回路かＣＭＯＳ回路かバイポーラ回路かバイＣ
ＭＯＳ回路かの相違、ＲＯＭかＲＡＭかの相違、ロジッ
クかメモリかの相違からなる群から選択されたパラメー
タである。
周波数、設計ルール、トランジスタの閾値（Ｖｔ）、電
源電圧、ディジタル回路かアナログ回路かの相違、通常
のＭＯＳ回路かＣＭＯＳ回路かバイポーラ回路かバイＣ
ＭＯＳ回路かの相違、ＲＯＭかＲＡＭかの相違、ロジッ
クかメモリかの相違からなる群から選択されたパラメー
タである。
【００１７】前記第１回路ブロックは、複数のメモリセ
ルを有するメモリセルブロックであり、前記第２回路ブ
ロックは、該メモリセルブロックの選択されたメモリセ
ルにアクセスするためのメモリ周辺回路ブロックであっ
てもよい。
ルを有するメモリセルブロックであり、前記第２回路ブ
ロックは、該メモリセルブロックの選択されたメモリセ
ルにアクセスするためのメモリ周辺回路ブロックであっ
てもよい。
【００１８】前記第１回路ブロックは、ＣＰＵコアであ
り、前記第２回路ブロックは、周辺回路ブロックであっ
てもよい。
り、前記第２回路ブロックは、周辺回路ブロックであっ
てもよい。
【００１９】本発明の半導体装置の製造方法は、一つの
半導体チップ上に集積され得る回路を、ブロックパラメ
ータの異なる第１回路ブロック及び第２回路ブロックに
分離する工程と、該第１回路ブロックを第１の半導体チ
ップ上に形成する工程と、該第２回路ブロックを第２の
半導体チップ上に形成する工程と、該第１回路ブロック
と該第２回路ブロックとを電気的に接続する工程とを包
含し、そのことにより上記目的が達成される。
半導体チップ上に集積され得る回路を、ブロックパラメ
ータの異なる第１回路ブロック及び第２回路ブロックに
分離する工程と、該第１回路ブロックを第１の半導体チ
ップ上に形成する工程と、該第２回路ブロックを第２の
半導体チップ上に形成する工程と、該第１回路ブロック
と該第２回路ブロックとを電気的に接続する工程とを包
含し、そのことにより上記目的が達成される。
【００２０】前記ブロックパラメータは、動作クロック
周波数、設計ルール、トランジスタの閾値（Ｖｔ）、電
源電圧、ディジタル回路かアナログ回路かの相違、通常
のＭＯＳ回路かＣＭＯＳ回路かバイポーラ回路かバイＣ
ＭＯＳ回路かの相違、ＲＯＭかＲＡＭかの相違、ロジッ
クかメモリかの相違からなる群から選択されたパラメー
タである。
周波数、設計ルール、トランジスタの閾値（Ｖｔ）、電
源電圧、ディジタル回路かアナログ回路かの相違、通常
のＭＯＳ回路かＣＭＯＳ回路かバイポーラ回路かバイＣ
ＭＯＳ回路かの相違、ＲＯＭかＲＡＭかの相違、ロジッ
クかメモリかの相違からなる群から選択されたパラメー
タである。
【００２１】前記第１回路ブロックは、複数のメモリセ
ルを有するメモリセルブロックであり、前記第２回路ブ
ロックは、該メモリセルブロックの選択されたメモリセ
ルにアクセスするためのメモリ周辺回路ブロックであっ
てもよい。
ルを有するメモリセルブロックであり、前記第２回路ブ
ロックは、該メモリセルブロックの選択されたメモリセ
ルにアクセスするためのメモリ周辺回路ブロックであっ
てもよい。
【００２２】前記第１回路ブロックは、ＣＰＵコアであ
り、前記第２回路ブロックは、周辺回路ブロックであっ
てもよい。
り、前記第２回路ブロックは、周辺回路ブロックであっ
てもよい。
【００２３】本発明の他の半導体装置は、一つの半導体
チップ上に集積され得る回路が、ブロックパラメータの
異なる第１回路ブロック及び第２回路ブロックに分離さ
れた半導体装置であって、該第１回路ブロックは第１の
半導体チップ上に形成され、該第２回路ブロックは第２
の半導体チップ上に形成されており、該第１回路ブロッ
クと該第２回路ブロックとが電気的に接続されており、
そのことにより上記目的が達成される。
チップ上に集積され得る回路が、ブロックパラメータの
異なる第１回路ブロック及び第２回路ブロックに分離さ
れた半導体装置であって、該第１回路ブロックは第１の
半導体チップ上に形成され、該第２回路ブロックは第２
の半導体チップ上に形成されており、該第１回路ブロッ
クと該第２回路ブロックとが電気的に接続されており、
そのことにより上記目的が達成される。
【００２４】前記ブロックパラメータは、動作クロック
周波数、設計ルール、トランジスタの閾値（Ｖｔ）、電
源電圧、ディジタル回路かアナログ回路かの相違、通常
のＭＯＳ回路かＣＭＯＳ回路かバイポーラ回路かバイＣ
ＭＯＳ回路かの相違、ＲＯＭかＲＡＭかの相違、ロジッ
クかメモリかの相違からなる群から選択されたパラメー
タである。
周波数、設計ルール、トランジスタの閾値（Ｖｔ）、電
源電圧、ディジタル回路かアナログ回路かの相違、通常
のＭＯＳ回路かＣＭＯＳ回路かバイポーラ回路かバイＣ
ＭＯＳ回路かの相違、ＲＯＭかＲＡＭかの相違、ロジッ
クかメモリかの相違からなる群から選択されたパラメー
タである。
【００２５】本発明の更に他の半導体装置は、少なくと
も第１の機能を果たすための複数の回路ブロックを有す
る第１回路部と、該第１の機能とは異なる第２の機能を
果たすための回路ブロックを有する第２回路部とを備え
た半導体装置であって、該第１回路部の該複数の回路ブ
ロックのうち、少なくとも一つの回路ブロックは、該第
２回路部の回路ブロックとともに、第１の半導体チップ
上に形成されており、該第１回路部の残りの回路ブロッ
クは、該第１の半導体チップとは異なる第２の半導体チ
ップ上に形成され、しかも、該第２の半導体チップ上に
形成された回路ブロックに電気的に接続されており、該
第１半導体チップ上に形成された該第１回路部の回路ブ
ロックに関するブロックパラメータは、該第２半導体チ
ップ上に形成された該第１回路部の他の回路ブロックに
関するブロックパラメータよりも、該第２回路部の回路
ブロックに関するブロックパラメータに近く、そのこと
により上記目的が達成される。
も第１の機能を果たすための複数の回路ブロックを有す
る第１回路部と、該第１の機能とは異なる第２の機能を
果たすための回路ブロックを有する第２回路部とを備え
た半導体装置であって、該第１回路部の該複数の回路ブ
ロックのうち、少なくとも一つの回路ブロックは、該第
２回路部の回路ブロックとともに、第１の半導体チップ
上に形成されており、該第１回路部の残りの回路ブロッ
クは、該第１の半導体チップとは異なる第２の半導体チ
ップ上に形成され、しかも、該第２の半導体チップ上に
形成された回路ブロックに電気的に接続されており、該
第１半導体チップ上に形成された該第１回路部の回路ブ
ロックに関するブロックパラメータは、該第２半導体チ
ップ上に形成された該第１回路部の他の回路ブロックに
関するブロックパラメータよりも、該第２回路部の回路
ブロックに関するブロックパラメータに近く、そのこと
により上記目的が達成される。
【００２６】前記第１回路部は、前記第１の機能を果た
す複数の回路ブロックとして、少なくともメモリセルブ
ロックとメモリ周辺回路ブロックとを有しており、前記
第２回路部は、前記第２の機能を果たす回路ブロックと
して、信号処理回路を有しており、該信号処理回路と該
メモリ周辺回路ブロックとが、前記第１半導体チップ上
に形成され、該メモリセルブロックが前記第２半導体チ
ップ上に形成されていてもよい。
す複数の回路ブロックとして、少なくともメモリセルブ
ロックとメモリ周辺回路ブロックとを有しており、前記
第２回路部は、前記第２の機能を果たす回路ブロックと
して、信号処理回路を有しており、該信号処理回路と該
メモリ周辺回路ブロックとが、前記第１半導体チップ上
に形成され、該メモリセルブロックが前記第２半導体チ
ップ上に形成されていてもよい。
【００２７】前記ブロックパラメータは、動作クロック
周波数、設計ルール、トランジスタの閾値（Ｖｔ）、電
源電圧、ディジタル回路かアナログ回路かの相違、通常
のＭＯＳ回路かＣＭＯＳ回路かバイポーラ回路かバイＣ
ＭＯＳ回路かの相違、ＲＯＭかＲＡＭかの相違、ロジッ
クかメモリかの相違からなる群から選択されたパラメー
タである。
周波数、設計ルール、トランジスタの閾値（Ｖｔ）、電
源電圧、ディジタル回路かアナログ回路かの相違、通常
のＭＯＳ回路かＣＭＯＳ回路かバイポーラ回路かバイＣ
ＭＯＳ回路かの相違、ＲＯＭかＲＡＭかの相違、ロジッ
クかメモリかの相違からなる群から選択されたパラメー
タである。
【００２８】本発明のメモリ周辺回路部チップは、メモ
リセルアレイを含む他の半導体メモリコアチップに対し
て信号の送受信を行うための入出力端子と、与えられる
アドレスによって、該半導体メモリコアチップ内の該メ
モリセルアレイのうちのメモリセルを指定し、該メモリ
セルへのデータ読み出しまたは書き込みをおこなうメモ
リ周辺回路とを備え、そのことにより上記目的が達成さ
れる。
リセルアレイを含む他の半導体メモリコアチップに対し
て信号の送受信を行うための入出力端子と、与えられる
アドレスによって、該半導体メモリコアチップ内の該メ
モリセルアレイのうちのメモリセルを指定し、該メモリ
セルへのデータ読み出しまたは書き込みをおこなうメモ
リ周辺回路とを備え、そのことにより上記目的が達成さ
れる。
【００２９】本発明のメモリコアチップは、メモリ周辺
回路を含む他の半導体チップに対して信号の送受信を行
うための入出力端子と、メモリセルアレイとを備え、与
えられるアドレスによって、該半導体チップの該メモリ
周辺回路からメモリセルを指定され、該メモリセルへの
データ読み出しまたは書き込みをおこない、そのことに
より上記目的が達成される。
回路を含む他の半導体チップに対して信号の送受信を行
うための入出力端子と、メモリセルアレイとを備え、与
えられるアドレスによって、該半導体チップの該メモリ
周辺回路からメモリセルを指定され、該メモリセルへの
データ読み出しまたは書き込みをおこない、そのことに
より上記目的が達成される。
【００３０】本発明の半導体メモリ装置は、第１の半導
体製造プロセスを用いて形成される少なくとも一つのメ
モリコア部チップと、該第１の半導体製造プロセスとは
異なる第２の半導体製造プロセスを用いて形成されるメ
モリ周辺回路部チップと、該メモリコア部チップ及び該
メモリ周辺回路部チップを接続する手段とを備え、その
ことにより上記目的が達成される。
体製造プロセスを用いて形成される少なくとも一つのメ
モリコア部チップと、該第１の半導体製造プロセスとは
異なる第２の半導体製造プロセスを用いて形成されるメ
モリ周辺回路部チップと、該メモリコア部チップ及び該
メモリ周辺回路部チップを接続する手段とを備え、その
ことにより上記目的が達成される。
【００３１】前記メモリコア部チップは、データを記憶
するためのメモリセルを含み、前記メモリ周辺回路部チ
ップは、与えられるアドレスにより該メモリコア部チッ
プ内の該メモリセルを指定し、該メモリセルへのデータ
読み出しまたは書き込みをおこなってもよい。
するためのメモリセルを含み、前記メモリ周辺回路部チ
ップは、与えられるアドレスにより該メモリコア部チッ
プ内の該メモリセルを指定し、該メモリセルへのデータ
読み出しまたは書き込みをおこなってもよい。
【００３２】本発明の他の半導体メモリ装置は、第１の
半導体製造プロセスを用いて形成される複数のメモリコ
ア部チップと、該第１の半導体製造プロセスとは異なる
第２の半導体製造プロセスを用いて形成されるメモリ周
辺回路部チップと、該複数のメモリコア部チップ及び該
メモリ周辺回路部チップを接続する手段とを備え、前記
メモリコア部チップは、該メモリ周辺回路チップ内の少
なくとも一部の回路を共有し、そのことにより上記目的
が達成される。
半導体製造プロセスを用いて形成される複数のメモリコ
ア部チップと、該第１の半導体製造プロセスとは異なる
第２の半導体製造プロセスを用いて形成されるメモリ周
辺回路部チップと、該複数のメモリコア部チップ及び該
メモリ周辺回路部チップを接続する手段とを備え、前記
メモリコア部チップは、該メモリ周辺回路チップ内の少
なくとも一部の回路を共有し、そのことにより上記目的
が達成される。
【００３３】本発明の更に他の半導体装置は、第１の半
導体製造プロセスを用いて形成されるデータを記憶する
ためのメモリセルを含む少なくとも一つのメモリコア部
チップと、該第１の半導体製造プロセスとは異なる第２
の半導体製造プロセスを用いて形成されるメモリ周辺回
路部およびメモリコア部チップに記憶されるデータを用
いて処理をおこなう信号処理回路を搭載する信号処理チ
ップと、該メモリコア部チップ及び該信号処理チップを
接続する手段とを備え、そのことにより上記目的が達成
される。
導体製造プロセスを用いて形成されるデータを記憶する
ためのメモリセルを含む少なくとも一つのメモリコア部
チップと、該第１の半導体製造プロセスとは異なる第２
の半導体製造プロセスを用いて形成されるメモリ周辺回
路部およびメモリコア部チップに記憶されるデータを用
いて処理をおこなう信号処理回路を搭載する信号処理チ
ップと、該メモリコア部チップ及び該信号処理チップを
接続する手段とを備え、そのことにより上記目的が達成
される。
【００３４】前記メモリ周辺回路部は、与えられるアド
レスによって前記メモリコア部チップ内の前記メモリセ
ルを指定し、該メモリセルへのデータ読み出しまたは書
き込みをおこなってもよい。
レスによって前記メモリコア部チップ内の前記メモリセ
ルを指定し、該メモリセルへのデータ読み出しまたは書
き込みをおこなってもよい。
【００３５】前記メモリコア部チップは複数個あり、メ
モリ周辺回路チップ内の少なくとも一部の回路を共有す
る。
モリ周辺回路チップ内の少なくとも一部の回路を共有す
る。
【００３６】本発明の更に他の半導体装置は、メモリチ
ップおよび信号処理チップがマルチチップ実装手段によ
り実装された半導体装置であって、該メモリチップは、
データを格納する複数のメモリセルを備えたメモリセル
アレイ部と、与えられるアドレスにより該メモリセルア
レイ内の該メモリセルを指定し、データを入出力するア
クセス手段と、複数データを並列に入出力するためのデ
ータ端子とを備えており、該信号処理チップは、複数デ
ータを並列に入出力するデータ端子を備えており、該メ
モリチップと該信号処理チップとの間で複数のデータを
並列に転送する手段を備え、そのことにより上記目的が
達成される。
ップおよび信号処理チップがマルチチップ実装手段によ
り実装された半導体装置であって、該メモリチップは、
データを格納する複数のメモリセルを備えたメモリセル
アレイ部と、与えられるアドレスにより該メモリセルア
レイ内の該メモリセルを指定し、データを入出力するア
クセス手段と、複数データを並列に入出力するためのデ
ータ端子とを備えており、該信号処理チップは、複数デ
ータを並列に入出力するデータ端子を備えており、該メ
モリチップと該信号処理チップとの間で複数のデータを
並列に転送する手段を備え、そのことにより上記目的が
達成される。
【００３７】前記メモリチップは、第１の半導体製造プ
ロセスを用いて実現されており、前記信号処理チップ
は、該第１の半導体製造プロセスとは異なる第２の半導
体製造プロセスを用いて実現されていてもよい。
ロセスを用いて実現されており、前記信号処理チップ
は、該第１の半導体製造プロセスとは異なる第２の半導
体製造プロセスを用いて実現されていてもよい。
【００３８】前記信号処理チップは、さらに複数の信号
処理回路を備えていてもよい。
処理回路を備えていてもよい。
【００３９】本発明の更に他の半導体装置は、メモリコ
ア部チップおよび信号処理チップがマルチチップ実装手
段により実装された半導体装置であって、該メモリコア
部チップは、データを格納する複数のメモリセルを備え
たメモリセルアレイと、複数データを並列に入出力する
データ端子を備えており、該信号処理チップは、与えら
れるアドレスにより該メモリコア部チップ内の該メモリ
セルを指定し、該メモリセルへのデータ読み出しまたは
書き込みをおこない、複数データを並列に入出力するデ
ータ端子および複数の信号処理回路を備えており、該メ
モリコア部チップと該信号処理チップとの間で複数のデ
ータを並列に転送する手段を備え、そのことにより上記
目的が達成される。
ア部チップおよび信号処理チップがマルチチップ実装手
段により実装された半導体装置であって、該メモリコア
部チップは、データを格納する複数のメモリセルを備え
たメモリセルアレイと、複数データを並列に入出力する
データ端子を備えており、該信号処理チップは、与えら
れるアドレスにより該メモリコア部チップ内の該メモリ
セルを指定し、該メモリセルへのデータ読み出しまたは
書き込みをおこない、複数データを並列に入出力するデ
ータ端子および複数の信号処理回路を備えており、該メ
モリコア部チップと該信号処理チップとの間で複数のデ
ータを並列に転送する手段を備え、そのことにより上記
目的が達成される。
【００４０】前記メモリコア部チップは、第１の半導体
製造プロセスを用いて実現されており、前記信号処理チ
ップは、該第１の半導体製造プロセスとは異なる第２の
半導体製造プロセスを用いて形成されてもよい。
製造プロセスを用いて実現されており、前記信号処理チ
ップは、該第１の半導体製造プロセスとは異なる第２の
半導体製造プロセスを用いて形成されてもよい。
【００４１】
【発明の実施の形態】本発明の半導体装置は、ブロック
パラメータの異なる第１回路ブロック及び第２回路ブロ
ックを含む複数の回路ブロックを備えており、第１回路
ブロックは、第１の半導体チップ上に形成され、第２回
路ブロックは、第２の半導体チップ上に形成されてい
る。ここで、ブロックパラメータとは、動作クロック周
波数、設計ルール、トランジスタの閾値（Ｖｔ）、電源
電圧、ディジタル回路かアナログ回路かの相違、通常の
ＭＯＳ回路かＣＭＯＳ回路かバイポーラ回路かバイＣＭ
ＯＳ回路か等の相違である。ブロックパラメータとして
は、ほかに、ＲＯＭかＲＡＭかの相違、ロジックかメモ
リかの相違等の論理特性の相違も含まれる。
パラメータの異なる第１回路ブロック及び第２回路ブロ
ックを含む複数の回路ブロックを備えており、第１回路
ブロックは、第１の半導体チップ上に形成され、第２回
路ブロックは、第２の半導体チップ上に形成されてい
る。ここで、ブロックパラメータとは、動作クロック周
波数、設計ルール、トランジスタの閾値（Ｖｔ）、電源
電圧、ディジタル回路かアナログ回路かの相違、通常の
ＭＯＳ回路かＣＭＯＳ回路かバイポーラ回路かバイＣＭ
ＯＳ回路か等の相違である。ブロックパラメータとして
は、ほかに、ＲＯＭかＲＡＭかの相違、ロジックかメモ
リかの相違等の論理特性の相違も含まれる。
【００４２】近年、大規模なシステムを一つの半導体チ
ップ上に形成し、それによって、動作速度などの特性を
向上させ、製造コストを低減しようとするシステムオン
チップの考え方が主流になってきた。このようなシステ
ムオンチップ型の半導体装置では、一つの半導体チップ
上に複数の回路ブロックが集積されており、それら複数
の回路ブロックが最適なレイアウトで配置されるように
設計が行われている。集積される複数の回路ブロック
は、ブロックパラメータが相互に異なる場合があるが、
ひとつの半導体チップ上に集積することが最も好ましい
と信じられてきた。本願発明者は、その常識にとらわれ
ず、あえて、複数の回路ブロックを種々のパラメータに
基づいて分類し、異なる半導体チップ上に配分すれば、
かえって製造コストの低減などの効果が得られることを
見いだした。
ップ上に形成し、それによって、動作速度などの特性を
向上させ、製造コストを低減しようとするシステムオン
チップの考え方が主流になってきた。このようなシステ
ムオンチップ型の半導体装置では、一つの半導体チップ
上に複数の回路ブロックが集積されており、それら複数
の回路ブロックが最適なレイアウトで配置されるように
設計が行われている。集積される複数の回路ブロック
は、ブロックパラメータが相互に異なる場合があるが、
ひとつの半導体チップ上に集積することが最も好ましい
と信じられてきた。本願発明者は、その常識にとらわれ
ず、あえて、複数の回路ブロックを種々のパラメータに
基づいて分類し、異なる半導体チップ上に配分すれば、
かえって製造コストの低減などの効果が得られることを
見いだした。
【００４３】複数の回路ブロックの配分に際して重要な
点は、各回路ブロックをどのような基準で分類し、各半
導体チップ上に形成するかということである。その点を
図４（ａ）〜（ｃ）を参照しながら以下に説明する。
点は、各回路ブロックをどのような基準で分類し、各半
導体チップ上に形成するかということである。その点を
図４（ａ）〜（ｃ）を参照しながら以下に説明する。
【００４４】図４（ａ）は、通常の機能的に分類された
複数の回路ブロックを示し、図４（ｂ）は、これらの回
路ブロックを一つの半導体チップ上に集積した半導体装
置のレイアウトを模式的に示している。図４（ｃ）は、
ディジタルかアナログかというブロックパラメータに基
づいて回路ブロックを２つのグループに分類し、各々を
２つの異なる半導体チップ上に再配置した半導体装置の
レイアウトを模式的に示している。
複数の回路ブロックを示し、図４（ｂ）は、これらの回
路ブロックを一つの半導体チップ上に集積した半導体装
置のレイアウトを模式的に示している。図４（ｃ）は、
ディジタルかアナログかというブロックパラメータに基
づいて回路ブロックを２つのグループに分類し、各々を
２つの異なる半導体チップ上に再配置した半導体装置の
レイアウトを模式的に示している。
【００４５】家庭用ゲーム器などに使用される画像処理
システムは、図４（ａ）に示されるように、ＣＰＵ、画
像処理用ＬＳＩ、及びＮＴＳＣエンコーダから構成され
ている。ＮＴＳＣエンコーダは、論理回路（ＬＯＧＩ
Ｃ）部とＤ／Ａコンバータ（ＤＡＣ）部を含んでおり、
これらが全体として、ＮＴＳＣエンコーダの機能を発揮
するように動作する。ＬＯＧＩＣ部は、ＲＧＢディジタ
ル信号に基づいてＤＡＣ部の出力レベルを制御する。Ｄ
ＡＣ部は、ディジタル信号をデコードするデコーダ部分
（ＤＡＣ−ＤＥＣ）と、デコーダ部分からの信号に応じ
てアナログ信号を出力する電流セルアレイ部分（ＤＡＣ
−ＡＲＲＡＹ）とを含んでいる。デコーダ部分（ＤＡＣ
−ＤＥＣ）はディジタル回路によって構成され、電流セ
ルアレイ部分（ＤＡＣ−ＡＲＲＡＹ）はアナログ回路に
よって構成されている。この結果、ＮＴＳＣエンコーダ
は、ＲＧＢディジタル信号からＮＴＳＣコンポジット信
号を生成することができる。ＣＰＵ、画像処理用ＬＳ
Ｉ、及びＮＴＳＣエンコーダは、各々、別々の半導体チ
ップ上に形成される。各半導体チップは、回路基板上に
配置され、回路基板上の配線によって電気的に接続され
る。回路基板上の配線で相互接続することは高速動作を
阻害すると考えられるので、大規模ＬＳＩ製造技術の発
展と、ＣＡＤを用いた設計支援ツールの充実によって、
図４（ａ）のシステムは、図４（ｂ）に示すように一つ
の半導体チップ上に集積されつつある。
システムは、図４（ａ）に示されるように、ＣＰＵ、画
像処理用ＬＳＩ、及びＮＴＳＣエンコーダから構成され
ている。ＮＴＳＣエンコーダは、論理回路（ＬＯＧＩ
Ｃ）部とＤ／Ａコンバータ（ＤＡＣ）部を含んでおり、
これらが全体として、ＮＴＳＣエンコーダの機能を発揮
するように動作する。ＬＯＧＩＣ部は、ＲＧＢディジタ
ル信号に基づいてＤＡＣ部の出力レベルを制御する。Ｄ
ＡＣ部は、ディジタル信号をデコードするデコーダ部分
（ＤＡＣ−ＤＥＣ）と、デコーダ部分からの信号に応じ
てアナログ信号を出力する電流セルアレイ部分（ＤＡＣ
−ＡＲＲＡＹ）とを含んでいる。デコーダ部分（ＤＡＣ
−ＤＥＣ）はディジタル回路によって構成され、電流セ
ルアレイ部分（ＤＡＣ−ＡＲＲＡＹ）はアナログ回路に
よって構成されている。この結果、ＮＴＳＣエンコーダ
は、ＲＧＢディジタル信号からＮＴＳＣコンポジット信
号を生成することができる。ＣＰＵ、画像処理用ＬＳ
Ｉ、及びＮＴＳＣエンコーダは、各々、別々の半導体チ
ップ上に形成される。各半導体チップは、回路基板上に
配置され、回路基板上の配線によって電気的に接続され
る。回路基板上の配線で相互接続することは高速動作を
阻害すると考えられるので、大規模ＬＳＩ製造技術の発
展と、ＣＡＤを用いた設計支援ツールの充実によって、
図４（ａ）のシステムは、図４（ｂ）に示すように一つ
の半導体チップ上に集積されつつある。
【００４６】本願発明によれば、ディジタルかアナログ
かというブロックパラメータに基づいて、上記システム
の回路ブロックを分類し、異なる半導体チップ上に配分
する。具体的には、ＮＴＳＣエンコーダの中のＬＯＧＩ
Ｃ部とＤＡＣ部中のディジタル動作を行う回路部分を、
ＤＡＣ部中のアナログ動作を行う回路部分から分離し、
ＣＰＵブロック及びＣＧブロックとともに一つの半導体
チップ（ディジタル回路用）上に集積する。他方、ＮＴ
ＳＣエンコーダのＤＡＣ部のアナログ回路部分は、他の
半導体チップ（アナログ回路用）上に形成する。このよ
うにすることで、以下の効果が得られる。すなわち、Ｎ
ＴＳＣエンコーダのＤＡＣ部のアナログ回路部分は、ノ
イズに敏感でノイズによる悪影響を受けやすい。このた
め、ＤＡＣ部をディジタル回路によって形成されている
ＬＯＧＩＣ部と同一半導体チップ上に形成すれば、ディ
ジタル回路の動作に起因するノイズが半導体チップを介
してＤＡＣ部に到達するおそれがある。ＮＴＳＣエンコ
ーダの持つ機能を達成するために必要な回路ブロックを
上述のように２つの半導体チップ上に形成すれば、その
ようなノイズによる問題を解決することができる。ま
た、半導体製造プロセスによって、アナログ回路を形成
する工程と、ディジタル回路を形成する工程とは異なっ
ており、それぞれのデザインルールも違う。このため、
ディジタル回路用の半導体チップとアナログ回路用の半
導体チップとに分けて製造工程を行えば、それぞれの半
導体チップを、最適なデザインルールで、しかも不要な
工程を割愛した製造手順で作製できる。通常、デザイン
ルールの厳しいプロセスは、一工程あたりのコストが相
対的に高価であるので、緩いデザインルールに従って作
製可能な回路ブロックを見つけ、その回路ブロックを他
の半導体チップ上に分離すれば、製造コストは全体とし
て低減できる。
かというブロックパラメータに基づいて、上記システム
の回路ブロックを分類し、異なる半導体チップ上に配分
する。具体的には、ＮＴＳＣエンコーダの中のＬＯＧＩ
Ｃ部とＤＡＣ部中のディジタル動作を行う回路部分を、
ＤＡＣ部中のアナログ動作を行う回路部分から分離し、
ＣＰＵブロック及びＣＧブロックとともに一つの半導体
チップ（ディジタル回路用）上に集積する。他方、ＮＴ
ＳＣエンコーダのＤＡＣ部のアナログ回路部分は、他の
半導体チップ（アナログ回路用）上に形成する。このよ
うにすることで、以下の効果が得られる。すなわち、Ｎ
ＴＳＣエンコーダのＤＡＣ部のアナログ回路部分は、ノ
イズに敏感でノイズによる悪影響を受けやすい。このた
め、ＤＡＣ部をディジタル回路によって形成されている
ＬＯＧＩＣ部と同一半導体チップ上に形成すれば、ディ
ジタル回路の動作に起因するノイズが半導体チップを介
してＤＡＣ部に到達するおそれがある。ＮＴＳＣエンコ
ーダの持つ機能を達成するために必要な回路ブロックを
上述のように２つの半導体チップ上に形成すれば、その
ようなノイズによる問題を解決することができる。ま
た、半導体製造プロセスによって、アナログ回路を形成
する工程と、ディジタル回路を形成する工程とは異なっ
ており、それぞれのデザインルールも違う。このため、
ディジタル回路用の半導体チップとアナログ回路用の半
導体チップとに分けて製造工程を行えば、それぞれの半
導体チップを、最適なデザインルールで、しかも不要な
工程を割愛した製造手順で作製できる。通常、デザイン
ルールの厳しいプロセスは、一工程あたりのコストが相
対的に高価であるので、緩いデザインルールに従って作
製可能な回路ブロックを見つけ、その回路ブロックを他
の半導体チップ上に分離すれば、製造コストは全体とし
て低減できる。
【００４７】このように複数の半導体チップに分離して
回路ブロックを形成した後、それら複数の半導体チップ
から、ＭＣＭを形成する。ＭＣＭは、たとえば、図５
（ａ）〜（ｃ）に示すように２つのＬＳＩチップを配置
し、半田バンプによって相互接続することによって作製
される。本発明の半導体装置が、従来のＭＣＭと異なる
点は、本発明の半導体装置が既存の複数の半導体チップ
を単純に組み合わせて一つのモジュールを形成するので
はなく、複数の回路ブロックを有する一つのシステムを
構築した後、特定のブロックパラメータが相互に共通す
るグループまたはブロックパラメータの近いグループご
とに分離された半導体チップをモジュールに使用する点
にある。
回路ブロックを形成した後、それら複数の半導体チップ
から、ＭＣＭを形成する。ＭＣＭは、たとえば、図５
（ａ）〜（ｃ）に示すように２つのＬＳＩチップを配置
し、半田バンプによって相互接続することによって作製
される。本発明の半導体装置が、従来のＭＣＭと異なる
点は、本発明の半導体装置が既存の複数の半導体チップ
を単純に組み合わせて一つのモジュールを形成するので
はなく、複数の回路ブロックを有する一つのシステムを
構築した後、特定のブロックパラメータが相互に共通す
るグループまたはブロックパラメータの近いグループご
とに分離された半導体チップをモジュールに使用する点
にある。
【００４８】他の実施形態では、複数のメモリセルを有
するメモリセルブロックと、メモリセルブロック中の選
択されたメモリセルにアクセスするためのメモリ周辺回
路ブロックとを、異なる半導体チップ上に形成する。メ
モリセルブロックとメモリ周辺回路ブロックとでは、デ
ザインルール（最小寸法）が異なり、製造プロセスのシ
ーケンスも異なる。しかし、これらのブロックは、ＤＲ
ＡＭとしての機能を発揮するためには、一つの半導体チ
ップ上に集積されるべきであると信じられていた。本発
明によれば、メモリセルブロックと周辺回路ブロックと
をデザインルールというブロックパラメータを基準に分
類し、異なる半導体チップ上に形成する。この発明につ
いては、後に実施例を詳細に説明する。
するメモリセルブロックと、メモリセルブロック中の選
択されたメモリセルにアクセスするためのメモリ周辺回
路ブロックとを、異なる半導体チップ上に形成する。メ
モリセルブロックとメモリ周辺回路ブロックとでは、デ
ザインルール（最小寸法）が異なり、製造プロセスのシ
ーケンスも異なる。しかし、これらのブロックは、ＤＲ
ＡＭとしての機能を発揮するためには、一つの半導体チ
ップ上に集積されるべきであると信じられていた。本発
明によれば、メモリセルブロックと周辺回路ブロックと
をデザインルールというブロックパラメータを基準に分
類し、異なる半導体チップ上に形成する。この発明につ
いては、後に実施例を詳細に説明する。
【００４９】他の好ましい実施形態では、ＣＰＵコア
と、周辺回路ブロックとを、別々の半導体チップ上に形
成する。なお、ここで、ＣＰＵコアとは、少なくとも命
令を解読し、制御動作を行う制御部と、算術論理演算を
行う演算部を有しており、周辺装置の制御を行う回路で
ある。
と、周辺回路ブロックとを、別々の半導体チップ上に形
成する。なお、ここで、ＣＰＵコアとは、少なくとも命
令を解読し、制御動作を行う制御部と、算術論理演算を
行う演算部を有しており、周辺装置の制御を行う回路で
ある。
【００５０】これらの複数のブロックの配分の仕方に
は、大きく分けて２つある。第１は、図６（ａ）に示す
ように、一つの機能を達成するための複数の回路ブロッ
クＡからＣが一つの半導体チップ７００上に形成されて
いた場合において、ブロックパラメータが他の回路ブロ
ックと異なる回路ブロックを見つけだし、図６（ｂ）に
示すように、ブロックＡ及びＢを半導体チップ７１０上
に形成し、ブロックＣを半導体チップ７２０上に形成す
るというものである。２つ半導体チップ７１０及び７２
０は相互に接続される。
は、大きく分けて２つある。第１は、図６（ａ）に示す
ように、一つの機能を達成するための複数の回路ブロッ
クＡからＣが一つの半導体チップ７００上に形成されて
いた場合において、ブロックパラメータが他の回路ブロ
ックと異なる回路ブロックを見つけだし、図６（ｂ）に
示すように、ブロックＡ及びＢを半導体チップ７１０上
に形成し、ブロックＣを半導体チップ７２０上に形成す
るというものである。２つ半導体チップ７１０及び７２
０は相互に接続される。
【００５１】第２は、図７（ａ）に示すように、第１の
機能を達成するための複数の回路ブロックＡ〜Ｃが第１
の半導体チップ８００上に形成され、かつ、第２の機能
を達成するための複数の回路ブロックＤ及びＥが第２の
半導体チップ８１０上に形成されていた場合において、
図７（ｂ）に示すようにブロックパラメータが他の回路
ブロックＡ及びＢと異なる回路ブロックＣを見つけだ
し、他の半導体チップ８３０上に形成するというもので
ある。残りの回路ブロックＡ及びＢは、半導体チップ８
２０上に形成する。２つ半導体チップ８２０及び８３０
は相互に接続される。
機能を達成するための複数の回路ブロックＡ〜Ｃが第１
の半導体チップ８００上に形成され、かつ、第２の機能
を達成するための複数の回路ブロックＤ及びＥが第２の
半導体チップ８１０上に形成されていた場合において、
図７（ｂ）に示すようにブロックパラメータが他の回路
ブロックＡ及びＢと異なる回路ブロックＣを見つけだ
し、他の半導体チップ８３０上に形成するというもので
ある。残りの回路ブロックＡ及びＢは、半導体チップ８
２０上に形成する。２つ半導体チップ８２０及び８３０
は相互に接続される。
【００５２】以下に、図８を参照しながら、本発明によ
る半導体装置の製造方法を説明する。
る半導体装置の製造方法を説明する。
【００５３】まず、図８に示す工程Ｓ１で、ＣＡＤを用
いてネットリストを決定し、ブロックパラメータの読み
込みを行う。この後、回路ブロックについて階層展開を
行う。次に、工程Ｓ２で、特定のブロックパラメータを
基準に回路ブロックをグループ分けする。この後、工程
Ｓ３で、ネットリストにグループ階層を追加する。これ
によって、回路ブロックの複数の半導体チップ上に割り
当てを完了する。
いてネットリストを決定し、ブロックパラメータの読み
込みを行う。この後、回路ブロックについて階層展開を
行う。次に、工程Ｓ２で、特定のブロックパラメータを
基準に回路ブロックをグループ分けする。この後、工程
Ｓ３で、ネットリストにグループ階層を追加する。これ
によって、回路ブロックの複数の半導体チップ上に割り
当てを完了する。
【００５４】この後は、各半導体チップを製造するため
の公知の工程を行うことになる。具体的には、工程Ｓ４
で、各半導体チップ上に形成する回路のレイアウトの決
定を行い、工程Ｓ５でレイアウトの検証を行う。工程Ｓ
６でマスクデータを作製し、工程Ｓ７でマスクを作製す
る。それらのマスクを用いて、工程Ｓ８及びＳ９で各半
導体チップに回路を形成する。工程Ｓ８及びＳ９は、そ
れぞれ、薄膜堆積やフォトリソグラフィ等の複数のサブ
工程を含んでいる。
の公知の工程を行うことになる。具体的には、工程Ｓ４
で、各半導体チップ上に形成する回路のレイアウトの決
定を行い、工程Ｓ５でレイアウトの検証を行う。工程Ｓ
６でマスクデータを作製し、工程Ｓ７でマスクを作製す
る。それらのマスクを用いて、工程Ｓ８及びＳ９で各半
導体チップに回路を形成する。工程Ｓ８及びＳ９は、そ
れぞれ、薄膜堆積やフォトリソグラフィ等の複数のサブ
工程を含んでいる。
【００５５】こうして形成された少なくとも２つの半導
体チップは、好ましくはＭＣＭ技術によって相互に接続
され、一つの半導体装置を形成する。
体チップは、好ましくはＭＣＭ技術によって相互に接続
され、一つの半導体装置を形成する。
【００５６】次に、どのようなブロックパラメータに基
づいて回路ブロックを分割すれば、どのような利点が得
られるかを、下記表を用いて説明する。表１から表５
は、回路ブロック分割の基準として選択するブロックパ
ラメータをＡ欄に、第１の半導体チップ上に形成される
回路名をＢ欄に、第２の半導体チップ上に形成される回
路名をＣ欄に記載している。
づいて回路ブロックを分割すれば、どのような利点が得
られるかを、下記表を用いて説明する。表１から表５
は、回路ブロック分割の基準として選択するブロックパ
ラメータをＡ欄に、第１の半導体チップ上に形成される
回路名をＢ欄に、第２の半導体チップ上に形成される回
路名をＣ欄に記載している。
【００５７】
【表１】
【００５８】
【表２】
【００５９】
【表３】
【００６０】
【表４】
【００６１】
【表５】
【００６２】表１の第１行は、デザインルールを基準と
して、第１の半導体チップ上に行デコーダや列デコーダ
などの周辺回路を形成し、第２の半導体チップ上に多数
のメモリセルが配列されたメモリコア回路を形成した場
合を示している。これらの半導体チップは相互接続さ
れ、一つの半導体メモリ装置を構成する。
して、第１の半導体チップ上に行デコーダや列デコーダ
などの周辺回路を形成し、第２の半導体チップ上に多数
のメモリセルが配列されたメモリコア回路を形成した場
合を示している。これらの半導体チップは相互接続さ
れ、一つの半導体メモリ装置を構成する。
【００６３】表１に示す例によれば、製造コストを低減
できる。デザインルールが異なる回路ブロックを一つの
半導体チップ上に形成すると、デザインルールの比較的
に緩い回路ブロックまで、デザインルールの厳しい回路
ブロックとともに形成される。
できる。デザインルールが異なる回路ブロックを一つの
半導体チップ上に形成すると、デザインルールの比較的
に緩い回路ブロックまで、デザインルールの厳しい回路
ブロックとともに形成される。
【００６４】デザインルールの厳しい回路ブロックの製
造には、相対的に高価な製造装置が必要であり、また、
微細な構造の形成のために特殊な製造工程が余分に要求
される場合が多い。デザインルールの相対的に緩い回路
ブロックを、相対的に厳しい回路ブロックとは別の半導
体チップ上に分けて形成すれば、その半導体チップは比
較的に安価の工程で簡単に形成され、また、製造歩留ま
りも向上する。その結果、２つの半導体チップから形成
される半導体装置も、全体として、低いコストで歩留ま
り良く製造される。
造には、相対的に高価な製造装置が必要であり、また、
微細な構造の形成のために特殊な製造工程が余分に要求
される場合が多い。デザインルールの相対的に緩い回路
ブロックを、相対的に厳しい回路ブロックとは別の半導
体チップ上に分けて形成すれば、その半導体チップは比
較的に安価の工程で簡単に形成され、また、製造歩留ま
りも向上する。その結果、２つの半導体チップから形成
される半導体装置も、全体として、低いコストで歩留ま
り良く製造される。
【００６５】表２に示す例によれば、低い消費電力で高
速動作する半導体装置が得られる。一般に、高速動作が
可能な半導体装置は、大きなリーク電流を生じやすいた
め、消費電力が大きい傾向がある。トランジスタの閾値
が低い回路ブロックは、相対的に高い速度で動作する
が、リーク電流が相対的に大きい。トランジスタの閾値
に基づいて、相対的に高速で動作させるべき回路ブロッ
クと、相対的に低速で動作させても良い回路ブロックに
分離すれば、それぞれに適した製造プロセスによって各
半導体チップを形成することができるので、低い消費電
力で高速動作する半導体装置が比較的に安価に形成でき
る。
速動作する半導体装置が得られる。一般に、高速動作が
可能な半導体装置は、大きなリーク電流を生じやすいた
め、消費電力が大きい傾向がある。トランジスタの閾値
が低い回路ブロックは、相対的に高い速度で動作する
が、リーク電流が相対的に大きい。トランジスタの閾値
に基づいて、相対的に高速で動作させるべき回路ブロッ
クと、相対的に低速で動作させても良い回路ブロックに
分離すれば、それぞれに適した製造プロセスによって各
半導体チップを形成することができるので、低い消費電
力で高速動作する半導体装置が比較的に安価に形成でき
る。
【００６６】表３の示す例によれば、各半導体チップ毎
に最適な電源電圧を設定することができるので、表２の
例と同様に、低い消費電力で高速動作する半導体装置が
比較的に安価に形成できる。一般に、超大規模集積回路
（ＬＳＩ）の動作速度は電源電圧に比例する。すなわ
ち、電源電圧が低下すると、動作し得る最高の周波数が
低くなる。他方、消費電力は電源電圧の２乗に比例す
る。同一の周波数で動作するＬＳＩの場合、３ボルトの
電源電圧で動作させるときの消費電力は、５ボルトの電
源電圧で動作させる場合の消費電力の約４０％になる。
３ボルトでは５０ＭＨｚの動作、２ボルトでは２５ＭＨ
ｚの動作が可能なＭＣＵコア（マイコロ・コントローラ
・ユニット・コア）を使用して、たとえば３ボルトで２
５ＭＨｚの動作を行う画像処理用ＭＣＵを形成した場
合、この画像処理用ＭＣＵは、その動作周波数の割に高
い電源電圧で動作することになる。これは、無駄な電力
の消費を招く。ＭＣＵの動作には、２ボルトの電源電圧
が好ましく、周辺回路の動作には３ボルトの電源電圧が
好ましい場合がある。このような場合、ＭＣＵコアと周
辺回路とを別々の半導体チップ上に形成し、各々の半導
体チップには異なる電圧を供給すれば、半導体装置とし
ては、最適な電源電圧のもとで高速低消費電力の動作が
実現する。
に最適な電源電圧を設定することができるので、表２の
例と同様に、低い消費電力で高速動作する半導体装置が
比較的に安価に形成できる。一般に、超大規模集積回路
（ＬＳＩ）の動作速度は電源電圧に比例する。すなわ
ち、電源電圧が低下すると、動作し得る最高の周波数が
低くなる。他方、消費電力は電源電圧の２乗に比例す
る。同一の周波数で動作するＬＳＩの場合、３ボルトの
電源電圧で動作させるときの消費電力は、５ボルトの電
源電圧で動作させる場合の消費電力の約４０％になる。
３ボルトでは５０ＭＨｚの動作、２ボルトでは２５ＭＨ
ｚの動作が可能なＭＣＵコア（マイコロ・コントローラ
・ユニット・コア）を使用して、たとえば３ボルトで２
５ＭＨｚの動作を行う画像処理用ＭＣＵを形成した場
合、この画像処理用ＭＣＵは、その動作周波数の割に高
い電源電圧で動作することになる。これは、無駄な電力
の消費を招く。ＭＣＵの動作には、２ボルトの電源電圧
が好ましく、周辺回路の動作には３ボルトの電源電圧が
好ましい場合がある。このような場合、ＭＣＵコアと周
辺回路とを別々の半導体チップ上に形成し、各々の半導
体チップには異なる電圧を供給すれば、半導体装置とし
ては、最適な電源電圧のもとで高速低消費電力の動作が
実現する。
【００６７】表４に示す例によれば、製造コストを低減
できる。相対的に高い動作周波数で動作する回路ブロッ
クと相対的に低い動作周波数で動作する回路ブロックと
は、異なる製造プロセスによって製造されるべき構造を
持つため、別々の半導体チップ上にそれぞれの回路ブロ
ックを形成すれば、製造コストが全体として低減され
る。また、表２に示す例から得られる効果も同様に得ら
れる。
できる。相対的に高い動作周波数で動作する回路ブロッ
クと相対的に低い動作周波数で動作する回路ブロックと
は、異なる製造プロセスによって製造されるべき構造を
持つため、別々の半導体チップ上にそれぞれの回路ブロ
ックを形成すれば、製造コストが全体として低減され
る。また、表２に示す例から得られる効果も同様に得ら
れる。
【００６８】表５の第１行から第５行に示す例によれ
ば、設計コストも含めた製造コストが低減される。表５
の第１行から第５行の例では、２つの半導体チップのう
ち、一方の半導体チップ上の回路を汎用の機能を持つ回
路ブロックで構成し、他方の半導体チップ上の回路の構
成がユーザ毎に異なることを可能としている。このた
め、ユーザ毎に設計が異なり得る半導体チップは、種々
の構成を持つように設計され、製造されことになるが、
そのようにして製造された多種類の半導体チップに対し
て、汎用の半導体チップは共通に使用され得る。このた
め、複数の半導体装置を製造する場合や、設計変更が行
われる場合に、製造コストが低減されるという利点が得
られる。
ば、設計コストも含めた製造コストが低減される。表５
の第１行から第５行の例では、２つの半導体チップのう
ち、一方の半導体チップ上の回路を汎用の機能を持つ回
路ブロックで構成し、他方の半導体チップ上の回路の構
成がユーザ毎に異なることを可能としている。このた
め、ユーザ毎に設計が異なり得る半導体チップは、種々
の構成を持つように設計され、製造されことになるが、
そのようにして製造された多種類の半導体チップに対し
て、汎用の半導体チップは共通に使用され得る。このた
め、複数の半導体装置を製造する場合や、設計変更が行
われる場合に、製造コストが低減されるという利点が得
られる。
【００６９】表５の第６行に示す例によれば、ノイズに
よる性能の劣化が防止される。これについては、前述の
通りである。また、表５の第７行及び第８行に示す例に
よれば、各半導体チップ上の回路が各々に最適な製造プ
ロセスによって製造されることによって、製造コストが
低減されるという効果がある。
よる性能の劣化が防止される。これについては、前述の
通りである。また、表５の第７行及び第８行に示す例に
よれば、各半導体チップ上の回路が各々に最適な製造プ
ロセスによって製造されることによって、製造コストが
低減されるという効果がある。
【００７０】（実施例１）以下に、本発明による半導体
装置の第１の実施例を詳細に説明する。
装置の第１の実施例を詳細に説明する。
【００７１】図９に本実施例の半導体メモリの構成例を
示す。図９は、ＤＲＡＭの構成を示しており、各回路構
成要素は図１と同一であって、それぞれに同一番号を付
している。ＤＲＡＭ８０はメモリコア部５０とメモリ周
辺回路部６０が異なる半導体チップで構成されている。
メモリコア部チップ５０はメモリセルアレイ１と、この
メモリセルアレイ１内のメモリセルと同一ピッチでレイ
アウトされるセンスアンプ４、コラムセレクタ３、コラ
ムデコーダ２、ワードドライバ６およびローデコーダ５
より構成されており、このメモリコア部チップ５０への
入出力信号としては、ローデコーダ５へのプリデコード
アドレス入力信号ＸＡｉ（２７：０）５５、コラムデコ
ーダ２へのプリデコードアドレス入力信号ＹＡｉ（２
３：０）５２、コラムセレクタ３へのデータ入出力信号
Ｄｃｏ（７：０）５１、基板電位入力ＶＢＢ５６、昇圧
電位入力ＶＰＰ５５、セルプレート電位およびビット線
プリチャージ電位入力ＶＢＰ、ＶＣＰ５４および電源入
力ＶＣＣ５７、ＶＳＳ５８、さらには図示されていない
何本かの制御信号入力がある。
示す。図９は、ＤＲＡＭの構成を示しており、各回路構
成要素は図１と同一であって、それぞれに同一番号を付
している。ＤＲＡＭ８０はメモリコア部５０とメモリ周
辺回路部６０が異なる半導体チップで構成されている。
メモリコア部チップ５０はメモリセルアレイ１と、この
メモリセルアレイ１内のメモリセルと同一ピッチでレイ
アウトされるセンスアンプ４、コラムセレクタ３、コラ
ムデコーダ２、ワードドライバ６およびローデコーダ５
より構成されており、このメモリコア部チップ５０への
入出力信号としては、ローデコーダ５へのプリデコード
アドレス入力信号ＸＡｉ（２７：０）５５、コラムデコ
ーダ２へのプリデコードアドレス入力信号ＹＡｉ（２
３：０）５２、コラムセレクタ３へのデータ入出力信号
Ｄｃｏ（７：０）５１、基板電位入力ＶＢＢ５６、昇圧
電位入力ＶＰＰ５５、セルプレート電位およびビット線
プリチャージ電位入力ＶＢＰ、ＶＣＰ５４および電源入
力ＶＣＣ５７、ＶＳＳ５８、さらには図示されていない
何本かの制御信号入力がある。
【００７２】メモリ周辺回路部チップ６０は、ローアド
レスバッファ１０、コラムアドレスバッファ９、ローア
ドレスカウンタ１１、ロープリデコーダ８、コラムプリ
デコーダ７、データ入出力バッファ１２、１３、ライト
アンプ１４、リードアンプ１５、ＲＡＳ系ＣＡＳ系クロ
ック発生回路１６、ＷＥ系クロック発生回路１７、ＯＥ
系クロック発生回路１８および、昇圧電位発生回路１
９、基板電位発生回路２０、１／２ＶＣＣ発生回路２１
より構成され、このメモリ周辺回路部チップ６０への入
出力信号としては、ＤＲＡＭ８０に対する外部信号とし
てアドレス入力信号Ａ（１０：０）３２、データ入出力
信号ＤＱ（７：０）３６、ＲＡＳ入力信号３０、ＣＡＳ
入力信号３１、ＷＥ入力信号３５、ＯＥ入力信号３７お
よび電源ＶＣＣ３３およびＶＳＳ３４と、メモリコア部
チップ５０との間の信号として、ロープリデコーダ８の
プリデコードアドレス出力信号ＸＡｏ（２７：０）６
３、コラムプリデコーダ７のプリデコードアドレス出力
信号ＹＡｏ（２３：０）６２、データラインへのデータ
入出力信号Ｄｐｅ（７：０）６１、基板電位発生回路出
力ＶＢＢ６６、昇圧電位発生回路出力ＶＰＰ６５、１／
２ＶＣＣ発生回路出力ＶＣＰ、ＶＢＰ６４、さらには図
示されていない何本かの制御信号出力がある。
レスバッファ１０、コラムアドレスバッファ９、ローア
ドレスカウンタ１１、ロープリデコーダ８、コラムプリ
デコーダ７、データ入出力バッファ１２、１３、ライト
アンプ１４、リードアンプ１５、ＲＡＳ系ＣＡＳ系クロ
ック発生回路１６、ＷＥ系クロック発生回路１７、ＯＥ
系クロック発生回路１８および、昇圧電位発生回路１
９、基板電位発生回路２０、１／２ＶＣＣ発生回路２１
より構成され、このメモリ周辺回路部チップ６０への入
出力信号としては、ＤＲＡＭ８０に対する外部信号とし
てアドレス入力信号Ａ（１０：０）３２、データ入出力
信号ＤＱ（７：０）３６、ＲＡＳ入力信号３０、ＣＡＳ
入力信号３１、ＷＥ入力信号３５、ＯＥ入力信号３７お
よび電源ＶＣＣ３３およびＶＳＳ３４と、メモリコア部
チップ５０との間の信号として、ロープリデコーダ８の
プリデコードアドレス出力信号ＸＡｏ（２７：０）６
３、コラムプリデコーダ７のプリデコードアドレス出力
信号ＹＡｏ（２３：０）６２、データラインへのデータ
入出力信号Ｄｐｅ（７：０）６１、基板電位発生回路出
力ＶＢＢ６６、昇圧電位発生回路出力ＶＰＰ６５、１／
２ＶＣＣ発生回路出力ＶＣＰ、ＶＢＰ６４、さらには図
示されていない何本かの制御信号出力がある。
【００７３】メモリコア部チップ５０とメモリ周辺回路
部チップ６０との間の必要な信号を接続することにより
ＤＲＡＭ８０は図１に示すＤＲＡＭ９５と同一の機能を
実現する。
部チップ６０との間の必要な信号を接続することにより
ＤＲＡＭ８０は図１に示すＤＲＡＭ９５と同一の機能を
実現する。
【００７４】図１０は、図９に示すようにメモリコア部
チップ５０とメモリ周辺回路部チップ６０に分割された
ＤＲＡＭ８０におけるメモリコア部チップ５０のチップ
レイアウト例と、両チップの実装例を示すものである。
メモリコア部チップ５０はＤＲＡＭプロセスを用いて製
造されており、メモリセルアレイ１、センスアンプ３、
コラムセレクタ４、ローデコーダ６、およびワードドラ
イバ５が配置されている。メモリセルアレイ１が４分割
されたメモリプレートとローデコーダ６、およびワード
ドライバ５は図２と同一レイアウトであるが、コラムデ
コーダ２は左右のメモリプレートに対して共通に１個配
置され、コラムデコーダ２の出力であるコラムセレクタ
選択信号は左右のメモリプレート内のコラムセレクタに
共通に配線されている。
チップ５０とメモリ周辺回路部チップ６０に分割された
ＤＲＡＭ８０におけるメモリコア部チップ５０のチップ
レイアウト例と、両チップの実装例を示すものである。
メモリコア部チップ５０はＤＲＡＭプロセスを用いて製
造されており、メモリセルアレイ１、センスアンプ３、
コラムセレクタ４、ローデコーダ６、およびワードドラ
イバ５が配置されている。メモリセルアレイ１が４分割
されたメモリプレートとローデコーダ６、およびワード
ドライバ５は図２と同一レイアウトであるが、コラムデ
コーダ２は左右のメモリプレートに対して共通に１個配
置され、コラムデコーダ２の出力であるコラムセレクタ
選択信号は左右のメモリプレート内のコラムセレクタに
共通に配線されている。
【００７５】メモリ周辺回路部チップ６０は図９でのメ
モリ周辺回路部６０に示す回路が配置され、論理ＬＳＩ
プロセス等のようにメモリコア部チップ５０の製造に用
いるＤＲＡＭプロセスとは異なるプロセスで製造され
る。メモリ周辺回路部チップ６０とメモリコア部チップ
５０が共通基板８１に実装され、両チップ間の接続をワ
イヤボド配線８２で接続することにより図９でのＤＲＡ
Ｍ８０を構成している。また、外部ピントの接続をおこ
なうためのパッド８３はメモリ周辺回路部チップ６０に
配置されており、この図１０に示すＤＲＡＭ構成を従来
のＤＲＡＭと同様のパッケージに実装し、メモリ周辺回
路部チップ６０に配置されたパッド形成部８３内のパッ
ドと外部ピンを接続する。
モリ周辺回路部６０に示す回路が配置され、論理ＬＳＩ
プロセス等のようにメモリコア部チップ５０の製造に用
いるＤＲＡＭプロセスとは異なるプロセスで製造され
る。メモリ周辺回路部チップ６０とメモリコア部チップ
５０が共通基板８１に実装され、両チップ間の接続をワ
イヤボド配線８２で接続することにより図９でのＤＲＡ
Ｍ８０を構成している。また、外部ピントの接続をおこ
なうためのパッド８３はメモリ周辺回路部チップ６０に
配置されており、この図１０に示すＤＲＡＭ構成を従来
のＤＲＡＭと同様のパッケージに実装し、メモリ周辺回
路部チップ６０に配置されたパッド形成部８３内のパッ
ドと外部ピンを接続する。
【００７６】ここで、メモリ周辺回路部チップ６０とメ
モリコア部チップ５０との間の接続信号本数は、図９に
示す構成での１６ＭビットＤＲＡＭにおいては約６０本
となり、図１０に示すようなワイヤボンド配線８２を用
いた接続により低価格で実現可能である。さらに本数の
多いチップ間接続をおこなう場合には、配線基板を用
い、バンプによりチップを基板に実装する方式等により
容易に実現することができる。
モリコア部チップ５０との間の接続信号本数は、図９に
示す構成での１６ＭビットＤＲＡＭにおいては約６０本
となり、図１０に示すようなワイヤボンド配線８２を用
いた接続により低価格で実現可能である。さらに本数の
多いチップ間接続をおこなう場合には、配線基板を用
い、バンプによりチップを基板に実装する方式等により
容易に実現することができる。
【００７７】このようなメモリ構成とすることにより、
メモリコア部チップ５０のみを高価なメモリプロセスを
用いて製造し、メモリ周辺回路部チップ６０の製造には
安価な論理ＬＳＩプロセスを用いることが可能となるの
で、安価なＤＲＡＭを実現することができる。
メモリコア部チップ５０のみを高価なメモリプロセスを
用いて製造し、メモリ周辺回路部チップ６０の製造には
安価な論理ＬＳＩプロセスを用いることが可能となるの
で、安価なＤＲＡＭを実現することができる。
【００７８】また、ＤＲＡＭの性能向上のため半導体基
板を基板電位ＶＢＢとするのはメモリコア部チップ５０
だけでよく、メモリ周辺回路部チップ６０の基板電位は
論理ＬＳＩと同様に接地電位とすることができるととも
に、パッケージの外部ピンに直接接続される回路素子は
メモリ周辺回路部チップ６０のみに存在することになる
ので、ラッチアップおおびサージ耐性を論理ＬＳＩと同
様にすることができ、保護回路の面積を小さくすること
ができるとともに、微細化プロセスを用いるＤＲＡＭに
おいても、ラッチアップおおびサージ対策を容易にする
ことができる。なお、図１０に示すメモリコア部チップ
５０とメモリ周辺回路部チップ６０のそれぞれには、図
９に示すそれぞれの回路要素により構成されているが、
どのような回路構成でメモリコア部チップ５０とメモリ
周辺回路部チップ６０を製造するかは、メモリのブロッ
ク分割方式やチップ間の配線本数等に依存するものであ
り、最適な回路構成要素のメモリコア部チップ５０とメ
モリ周辺回路部チップ６０への割り振りは実現するメモ
リの要求仕様に依存する。
板を基板電位ＶＢＢとするのはメモリコア部チップ５０
だけでよく、メモリ周辺回路部チップ６０の基板電位は
論理ＬＳＩと同様に接地電位とすることができるととも
に、パッケージの外部ピンに直接接続される回路素子は
メモリ周辺回路部チップ６０のみに存在することになる
ので、ラッチアップおおびサージ耐性を論理ＬＳＩと同
様にすることができ、保護回路の面積を小さくすること
ができるとともに、微細化プロセスを用いるＤＲＡＭに
おいても、ラッチアップおおびサージ対策を容易にする
ことができる。なお、図１０に示すメモリコア部チップ
５０とメモリ周辺回路部チップ６０のそれぞれには、図
９に示すそれぞれの回路要素により構成されているが、
どのような回路構成でメモリコア部チップ５０とメモリ
周辺回路部チップ６０を製造するかは、メモリのブロッ
ク分割方式やチップ間の配線本数等に依存するものであ
り、最適な回路構成要素のメモリコア部チップ５０とメ
モリ周辺回路部チップ６０への割り振りは実現するメモ
リの要求仕様に依存する。
【００７９】また、これまでの説明においては、メモリ
周辺回路部チップ６０とメモリコア部チップ５０を異な
る半導体製造プロセスを用いて実現する、本発明による
安価なＤＲＡＭ実現手段について述べてきたが、ＤＲＡ
Ｍ以外のＳＲＡＭ、ＥＥＰＲＯＭ、フラッシュメモリ等
の半導体メモリにおいても、図９および図１０に示すメ
モリ実現手段を用いることにより同様の効果を達成でき
ることは容易に類推することができる。
周辺回路部チップ６０とメモリコア部チップ５０を異な
る半導体製造プロセスを用いて実現する、本発明による
安価なＤＲＡＭ実現手段について述べてきたが、ＤＲＡ
Ｍ以外のＳＲＡＭ、ＥＥＰＲＯＭ、フラッシュメモリ等
の半導体メモリにおいても、図９および図１０に示すメ
モリ実現手段を用いることにより同様の効果を達成でき
ることは容易に類推することができる。
【００８０】（実施例２）図９および図１０において
は、１つのメモリコアを用いる場合のメモリ実現手段を
示したが、メモリを用いるシステムにおいて、システム
が必要とする容量のメモリを１チップで実現できない場
合には、複数チップのメモリを用いてシステムを実現す
ることになる。図１１に、複数のメモリコアを用いる場
合での、メモリコア部とメモリ周辺回路部を異なるチッ
プで構成する本発明の半導体メモリにおける第２の構成
例を示しており、図１１においては、メモリコア部チッ
プを２個用いる場合の例を示している。１２１−１、１
２１−２はそれぞれ、図９に示すメモリコア部チップと
同一の要素回路を備えたメモリコア部チップであり、こ
のメモリコア部チップ１２１−１、１２１−２の各入出
力信号にはバッファ６７〜６９を備えており、チップセ
レクト信号ＣＳ５９−１、５９−２により活性化される
よう制御される。１２２は周辺回路チップであり、２本
のチップセレクト信号（ＣＳ１、ＣＳ２）３８、３９が
チップを横切っている以外は図９に示す周辺回路チップ
と同一である。メモリコア部チップ１２１−１、１２１
−２および周辺回路チップ１２２を基板に実装し、各チ
ップ間を接続した例を図１２に示す。メモリコア部チッ
プ１２１−１、１２１−２および周辺回路チップ１２２
は基板１２０に実装され、それぞれの信号パッドはワイ
ヤボンド８２により基板１２０に接続されている。メモ
リコア部チップ１２１−１および１２１−２の信号線は
基板上での配線１３１によりチップセレクト信号ＣＳを
除いて共通接続され、周辺回路チップ１２２と接続され
る。メモリコア部チップ１２１−１および１２１−２の
チップセレクト信号ＣＳはそれぞれ独立に周辺回路チッ
プ１２２のチップセレクト信号（ＣＳ１、ＣＳ２）３
８、３９と接続される。
は、１つのメモリコアを用いる場合のメモリ実現手段を
示したが、メモリを用いるシステムにおいて、システム
が必要とする容量のメモリを１チップで実現できない場
合には、複数チップのメモリを用いてシステムを実現す
ることになる。図１１に、複数のメモリコアを用いる場
合での、メモリコア部とメモリ周辺回路部を異なるチッ
プで構成する本発明の半導体メモリにおける第２の構成
例を示しており、図１１においては、メモリコア部チッ
プを２個用いる場合の例を示している。１２１−１、１
２１−２はそれぞれ、図９に示すメモリコア部チップと
同一の要素回路を備えたメモリコア部チップであり、こ
のメモリコア部チップ１２１−１、１２１−２の各入出
力信号にはバッファ６７〜６９を備えており、チップセ
レクト信号ＣＳ５９−１、５９−２により活性化される
よう制御される。１２２は周辺回路チップであり、２本
のチップセレクト信号（ＣＳ１、ＣＳ２）３８、３９が
チップを横切っている以外は図９に示す周辺回路チップ
と同一である。メモリコア部チップ１２１−１、１２１
−２および周辺回路チップ１２２を基板に実装し、各チ
ップ間を接続した例を図１２に示す。メモリコア部チッ
プ１２１−１、１２１−２および周辺回路チップ１２２
は基板１２０に実装され、それぞれの信号パッドはワイ
ヤボンド８２により基板１２０に接続されている。メモ
リコア部チップ１２１−１および１２１−２の信号線は
基板上での配線１３１によりチップセレクト信号ＣＳを
除いて共通接続され、周辺回路チップ１２２と接続され
る。メモリコア部チップ１２１−１および１２１−２の
チップセレクト信号ＣＳはそれぞれ独立に周辺回路チッ
プ１２２のチップセレクト信号（ＣＳ１、ＣＳ２）３
８、３９と接続される。
【００８１】外部よりメモリコア部チップ１２１−１に
アクセスする場合には、ＲＡＳ（３０）、ＣＡＳ（３
１）、ＷＥ（３５）およびＯＥ（３７）に必要な信号を
与えるとともにＣＳ１（３８）に選択信号を与え、メモ
リコア部チップ１２１−１の信号線バッファ６７〜６９
を活性化し、必要な信号をメモリコアに与えアクセスを
おこなう。このとき、ＣＳ２（３９）には選択信号が与
えられていないため、メモリコア部チップ１２１−２の
信号線バッファ６７〜６９は活性化されず、メモリコア
へのアクセスはおこなわれない。したがって、メモリに
対するアドレスの１ビットによりチップセレクト信号
（ＣＳ１、ＣＳ２）を発生し、残りのアドレスをアドレ
ス端子３２に与えることにより、メモリコア部チップ１
２１−１および１２１−２で構成される全メモリ空間に
対するアクセスをおこなうことができる。
アクセスする場合には、ＲＡＳ（３０）、ＣＡＳ（３
１）、ＷＥ（３５）およびＯＥ（３７）に必要な信号を
与えるとともにＣＳ１（３８）に選択信号を与え、メモ
リコア部チップ１２１−１の信号線バッファ６７〜６９
を活性化し、必要な信号をメモリコアに与えアクセスを
おこなう。このとき、ＣＳ２（３９）には選択信号が与
えられていないため、メモリコア部チップ１２１−２の
信号線バッファ６７〜６９は活性化されず、メモリコア
へのアクセスはおこなわれない。したがって、メモリに
対するアドレスの１ビットによりチップセレクト信号
（ＣＳ１、ＣＳ２）を発生し、残りのアドレスをアドレ
ス端子３２に与えることにより、メモリコア部チップ１
２１−１および１２１−２で構成される全メモリ空間に
対するアクセスをおこなうことができる。
【００８２】図１１および図１２においては、メモリコ
ア部チップを２個用いた場合について説明してきたが、
さらに多数のメモリコア部チップを用いる場合において
も、メモリ周辺回路に与えるチップセレクト信号をメモ
リコア部チップの数だけ備えることにより同様の機能が
実現できることは容易に理解することができる。
ア部チップを２個用いた場合について説明してきたが、
さらに多数のメモリコア部チップを用いる場合において
も、メモリ周辺回路に与えるチップセレクト信号をメモ
リコア部チップの数だけ備えることにより同様の機能が
実現できることは容易に理解することができる。
【００８３】このように、図１１および図１２示す構成
とすることにより、複数のメモリコア部チップを用いる
場合に、メモリ周辺回路を共用することが可能となる。
とすることにより、複数のメモリコア部チップを用いる
場合に、メモリ周辺回路を共用することが可能となる。
【００８４】以上述べてきたように、半導体メモリをメ
モリコア部チップとメモリ周辺回路部チップとに分割し
て製造し、実装手段により両チップを接続することによ
り、安価な半導体メモリを実現することができる。
モリコア部チップとメモリ周辺回路部チップとに分割し
て製造し、実装手段により両チップを接続することによ
り、安価な半導体メモリを実現することができる。
【００８５】（実施例３）メモリは信号処理ＬＳＩ等の
他のＬＳＩと共に用いられシステムを構成しており、こ
のようなメモリと信号処理ＬＳＩを含むシステムレベル
での最適な半導体装置実現手段を以下に説明する。
他のＬＳＩと共に用いられシステムを構成しており、こ
のようなメモリと信号処理ＬＳＩを含むシステムレベル
での最適な半導体装置実現手段を以下に説明する。
【００８６】信号処理システムを実現する場合には、集
積化された信号処理チップおよび半導体メモリは不可欠
な存在となっている。したがって、信号処理システムは
複数の信号処理チップおよび複数のメモリチップを組み
合わせて実現されている。
積化された信号処理チップおよび半導体メモリは不可欠
な存在となっている。したがって、信号処理システムは
複数の信号処理チップおよび複数のメモリチップを組み
合わせて実現されている。
【００８７】一方、携帯機器等のシステムの小型化のた
めの技術としてＭＣＭによるベアチップ実装が盛んにな
ってきている。ＭＣＭは、ＬＳＩチップをベアチップま
ま基板に実装し、ＬＳＩチップ間を種々の方法を用いて
接続するものである。
めの技術としてＭＣＭによるベアチップ実装が盛んにな
ってきている。ＭＣＭは、ＬＳＩチップをベアチップま
ま基板に実装し、ＬＳＩチップ間を種々の方法を用いて
接続するものである。
【００８８】図１３に半導体メモリと信号処理チップを
用いたシステムでの本発明における半導体装置の第１の
構成例を示しており、半導体メモリとしてはＤＲＡＭを
用いた例としている。図１３において、２００は回路基
板であり、ＤＲＡＭコア部チップ２０１および信号処理
チップ２０２が実装されている。ＤＲＡＭコア部チップ
２０１は図９でのメモリコア部５０に示す回路構成とな
っており、メモリプロセスで製造される。信号処理チッ
プ２０２は論理演算等をおこなう信号処理回路２０６と
ＤＲＡＭ周辺回路部２０３および外部ピンとの接続をお
こなうためのパッド形成部２０４を備えており、信号処
理チップ２０２内の信号処理回路２０６は論理演算をお
こなうものであり、ＤＲＡＭ周辺回路部２０３は図９で
のメモリ周辺回路部６０に示す回路構成となっているの
で、この信号処理チップ２０２は論理ＬＳＩプロセスで
製造可能なチップである。このＤＲＡＭ周辺回路部２０
３とＤＲＡＭコア部チップ２０１の間の必要な接続はワ
イヤボンド配線２０８で接続している。ここで、システ
ムが必要とするメモリ容量が２Ｍバイトの場合には、Ｄ
ＲＡＭコア部チップのメモリ容量は１６Ｍビットとな
り、現在の半導体製造技術においては１チップで実現可
能である。信号処理回路２０６とメモリとの間でのデー
タ転送のビット幅を８ビットでおこなう場合には図１０
での説明のように、ＤＲＡＭ周辺回路部２０３とＤＲＡ
Ｍコア部チップ２０１との間の信号線接続本数は約７０
本となり、図で示すようなワイヤボンドでの接続で実現
可能である。
用いたシステムでの本発明における半導体装置の第１の
構成例を示しており、半導体メモリとしてはＤＲＡＭを
用いた例としている。図１３において、２００は回路基
板であり、ＤＲＡＭコア部チップ２０１および信号処理
チップ２０２が実装されている。ＤＲＡＭコア部チップ
２０１は図９でのメモリコア部５０に示す回路構成とな
っており、メモリプロセスで製造される。信号処理チッ
プ２０２は論理演算等をおこなう信号処理回路２０６と
ＤＲＡＭ周辺回路部２０３および外部ピンとの接続をお
こなうためのパッド形成部２０４を備えており、信号処
理チップ２０２内の信号処理回路２０６は論理演算をお
こなうものであり、ＤＲＡＭ周辺回路部２０３は図９で
のメモリ周辺回路部６０に示す回路構成となっているの
で、この信号処理チップ２０２は論理ＬＳＩプロセスで
製造可能なチップである。このＤＲＡＭ周辺回路部２０
３とＤＲＡＭコア部チップ２０１の間の必要な接続はワ
イヤボンド配線２０８で接続している。ここで、システ
ムが必要とするメモリ容量が２Ｍバイトの場合には、Ｄ
ＲＡＭコア部チップのメモリ容量は１６Ｍビットとな
り、現在の半導体製造技術においては１チップで実現可
能である。信号処理回路２０６とメモリとの間でのデー
タ転送のビット幅を８ビットでおこなう場合には図１０
での説明のように、ＤＲＡＭ周辺回路部２０３とＤＲＡ
Ｍコア部チップ２０１との間の信号線接続本数は約７０
本となり、図で示すようなワイヤボンドでの接続で実現
可能である。
【００８９】このような構成においては、信号処理チッ
プ２０２内の信号処理回路２０６がＤＲＡＭにアクセス
する場合には、信号処理回路２０６は同一チップ内のＤ
ＲＡＭ周辺回路部２０３に対してアドレス、および制御
信号を与えデータの入出力をおこなうことになる。
プ２０２内の信号処理回路２０６がＤＲＡＭにアクセス
する場合には、信号処理回路２０６は同一チップ内のＤ
ＲＡＭ周辺回路部２０３に対してアドレス、および制御
信号を与えデータの入出力をおこなうことになる。
【００９０】このような構成とすることにより、高価な
プロセスを用いて実現されるＤＲＡＭコア部チップ２０
１は、メモリセルのピッチでレイアウトされるメモリコ
ア部のみとなり、ＤＲＡＭ周辺回路部２０３を信号処理
回路２０６と一緒にメモリプロセスに比べ安価な半導体
製造プロセスで実現することができる。信号処理チップ
２０２での信号処理回路２０６が大規模なものである場
合には、信号処理チップ２０２はＤＲＡＭ周辺回路部２
０３を含まない場合に比べチップサイズの増加の割合は
極めて小さい。したがって、ＤＲＡＭ周辺回路２０３を
含めたことによる製造歩留まりの低下や、チップコスト
の上昇は同様に極めて小さく、安価なシステムを実現す
ることができる。
プロセスを用いて実現されるＤＲＡＭコア部チップ２０
１は、メモリセルのピッチでレイアウトされるメモリコ
ア部のみとなり、ＤＲＡＭ周辺回路部２０３を信号処理
回路２０６と一緒にメモリプロセスに比べ安価な半導体
製造プロセスで実現することができる。信号処理チップ
２０２での信号処理回路２０６が大規模なものである場
合には、信号処理チップ２０２はＤＲＡＭ周辺回路部２
０３を含まない場合に比べチップサイズの増加の割合は
極めて小さい。したがって、ＤＲＡＭ周辺回路２０３を
含めたことによる製造歩留まりの低下や、チップコスト
の上昇は同様に極めて小さく、安価なシステムを実現す
ることができる。
【００９１】前述のようにＭＣＭ技術を用いることによ
り、信号処理チップとメモリチップを多数の配線で接続
することができるようになるので、このＭＣＭ技術を用
いることにより、安価な構成で高性能な信号処理システ
ムを実現することができる。
り、信号処理チップとメモリチップを多数の配線で接続
することができるようになるので、このＭＣＭ技術を用
いることにより、安価な構成で高性能な信号処理システ
ムを実現することができる。
【００９２】（実施例４）図１４は半導体メモリと信号
処理チップを用いた信号処理システムをＭＣＭ技術を用
いて構成する本発明における半導体装置の第２の構成例
を示している。図においては、半導体メモリとしてＤＲ
ＡＭを用いるシステムの例を示している。信号処理チッ
プ３０２は演算をおこなうＣＰＵコア３０３を備えてお
り、メモリとのアクセスの高速化のためにデータキャッ
シュメモリ３０４およびインストラクションメモリ３０
５を備えている。ＣＰＵコア３０３からのデータキャッ
シュメモリ３０４およびインストラクションキャッシュ
メモリ３０５に対するアクセスがミスヒットの場合に
は、このデータキャッシュメモリ３０４およびインスト
ラクションメモリ３０５内のブロックデータをＤＲＡＭ
チップ３０１のデータと置き換えるため、大量のデータ
をＤＲＡＭチップ３０１とデータキャッシュメモリ３０
４およびインストラクションメモリ３０５との間で転送
する必要がある。この転送時間がシステムの処理性能に
影響するため、短時間で転送することが要求される。
処理チップを用いた信号処理システムをＭＣＭ技術を用
いて構成する本発明における半導体装置の第２の構成例
を示している。図においては、半導体メモリとしてＤＲ
ＡＭを用いるシステムの例を示している。信号処理チッ
プ３０２は演算をおこなうＣＰＵコア３０３を備えてお
り、メモリとのアクセスの高速化のためにデータキャッ
シュメモリ３０４およびインストラクションメモリ３０
５を備えている。ＣＰＵコア３０３からのデータキャッ
シュメモリ３０４およびインストラクションキャッシュ
メモリ３０５に対するアクセスがミスヒットの場合に
は、このデータキャッシュメモリ３０４およびインスト
ラクションメモリ３０５内のブロックデータをＤＲＡＭ
チップ３０１のデータと置き換えるため、大量のデータ
をＤＲＡＭチップ３０１とデータキャッシュメモリ３０
４およびインストラクションメモリ３０５との間で転送
する必要がある。この転送時間がシステムの処理性能に
影響するため、短時間で転送することが要求される。
【００９３】ここで、システムが必要とするメモリ容量
が２Ｍバイトの場合には、ＤＲＡＭチップ３０１のメモ
リ容量は１６Ｍビットであり、現在の半導体製造技術に
おいては、１チップで実現可能な技術が確立されてい
る。従来の１６ＭビットＤＲＡＭでは、データ入出力ビ
ット幅は前述のように、負荷容量駆動による消費電力お
よびノイズの増大等を考慮して、８〜１６ビット程度と
なっている。また、図３に示すパッケージされたＤＲＡ
Ｍのデータピン端子容量は前述のように５ｐＦ程度とな
り、信号処理ＬＳＩのデータピン端子容量も同程度の値
となるので、図３に示す信号処理ＬＳＩとＤＲＡＭのプ
リント配線基板への実装では、信号処理ＬＳＩとＤＲＡ
Ｍが接続されるデータ線の容量としては、それぞれの端
子容量およびプリント配線容量の合計として１５ｐＦ程
度となる。これに対して、図１４に示す構成において
は、ＭＣＭによる実装を前提としてそれぞれのチップを
製造することができるので、信号処理ＬＳＩとＤＲＡＭ
のデータピンは、外部負荷容量が限定されるため入出力
バッファのトランジスタサイズを大きくする必要がな
く、また、外部ピンとは直接接続されることはないため
サージ保護デバイスが不要となることにより、データピ
ンの端子容量はそれぞれ１ｐＦ程度とすることができ
る。したがって、信号処理ＬＳＩとＤＲＡＭが接続され
るデータ線の容量は２ｐＦ程度となるので、データピン
数として６０〜１２０ビットとした場合においても、デ
ータピン容量駆動のための消費電力は図３での実装の場
合と同一となる。
が２Ｍバイトの場合には、ＤＲＡＭチップ３０１のメモ
リ容量は１６Ｍビットであり、現在の半導体製造技術に
おいては、１チップで実現可能な技術が確立されてい
る。従来の１６ＭビットＤＲＡＭでは、データ入出力ビ
ット幅は前述のように、負荷容量駆動による消費電力お
よびノイズの増大等を考慮して、８〜１６ビット程度と
なっている。また、図３に示すパッケージされたＤＲＡ
Ｍのデータピン端子容量は前述のように５ｐＦ程度とな
り、信号処理ＬＳＩのデータピン端子容量も同程度の値
となるので、図３に示す信号処理ＬＳＩとＤＲＡＭのプ
リント配線基板への実装では、信号処理ＬＳＩとＤＲＡ
Ｍが接続されるデータ線の容量としては、それぞれの端
子容量およびプリント配線容量の合計として１５ｐＦ程
度となる。これに対して、図１４に示す構成において
は、ＭＣＭによる実装を前提としてそれぞれのチップを
製造することができるので、信号処理ＬＳＩとＤＲＡＭ
のデータピンは、外部負荷容量が限定されるため入出力
バッファのトランジスタサイズを大きくする必要がな
く、また、外部ピンとは直接接続されることはないため
サージ保護デバイスが不要となることにより、データピ
ンの端子容量はそれぞれ１ｐＦ程度とすることができ
る。したがって、信号処理ＬＳＩとＤＲＡＭが接続され
るデータ線の容量は２ｐＦ程度となるので、データピン
数として６０〜１２０ビットとした場合においても、デ
ータピン容量駆動のための消費電力は図３での実装の場
合と同一となる。
【００９４】したがって、図１４に示す構成とすること
により、信号処理チップ３０２とＤＲＡＭチップ３０１
との間で高速のデータ転送をおこなうために、両チップ
には複数のデータ端子を有し、同時に複数データの転送
をおこなうことが可能となり、前述のようにＣＰＵコア
３０３からのデータキャッシュメモリ３０４およびイン
ストラクションメモリ３０５に対するアクセスがミスヒ
ットの場合に、ＤＲＡＭチップ３０１との間でデータの
転送レートを大きくすることができるので、高性能のシ
ステムを実現することができる。
により、信号処理チップ３０２とＤＲＡＭチップ３０１
との間で高速のデータ転送をおこなうために、両チップ
には複数のデータ端子を有し、同時に複数データの転送
をおこなうことが可能となり、前述のようにＣＰＵコア
３０３からのデータキャッシュメモリ３０４およびイン
ストラクションメモリ３０５に対するアクセスがミスヒ
ットの場合に、ＤＲＡＭチップ３０１との間でデータの
転送レートを大きくすることができるので、高性能のシ
ステムを実現することができる。
【００９５】このように、図１４に示すようなＭＣＭ技
術を用いたシステム構成でＬＳＩ実現においては、信号
処理チップとメモリチップを多数の配線で接続すること
が可能となるので、信号処理チップ３０２およびＤＲＡ
Ｍチップ３０１のそれぞれに複数のデータ端子を設け、
複数のデータを同時に転送することにより、高速のデー
タ転送を実現することができる。
術を用いたシステム構成でＬＳＩ実現においては、信号
処理チップとメモリチップを多数の配線で接続すること
が可能となるので、信号処理チップ３０２およびＤＲＡ
Ｍチップ３０１のそれぞれに複数のデータ端子を設け、
複数のデータを同時に転送することにより、高速のデー
タ転送を実現することができる。
【００９６】（実施例５）このような、ＭＣＭ技術を用
いた複数データを同時転送が可能なシステムにおいて、
低電圧・低消費電力動作を実現する本発明における半導
体装置の第３のシステム構成例を以下に説明する。
いた複数データを同時転送が可能なシステムにおいて、
低電圧・低消費電力動作を実現する本発明における半導
体装置の第３のシステム構成例を以下に説明する。
【００９７】図１５は、本発明における半導体装置の第
３の構成例を示すものであり、半導体メモリと信号処理
ＬＳＩとの間の複数データ転送と、信号処理ＬＳＩでの
並列処理を用いるシステムの構成例である。図において
は、半導体メモリとしてＤＲＡＭを用いるシステムの例
を示している。信号処理チップ４０２は並列処理をおこ
なうために２個のＣＰＵコア４０３および４０４を備え
ているとともに、ＤＲＡＭチップ４０１との間で複数デ
ータでのデータ転送をおこなうためにＤＲＡＭチップ４
０１および信号処理チップ４０２のそれぞれは複数のデ
ータ端子をそなえており、信号処理チップ４０２とＤＲ
ＡＭチップ４０１との間を多数のワイヤボンド配線４０
６で接続している。
３の構成例を示すものであり、半導体メモリと信号処理
ＬＳＩとの間の複数データ転送と、信号処理ＬＳＩでの
並列処理を用いるシステムの構成例である。図において
は、半導体メモリとしてＤＲＡＭを用いるシステムの例
を示している。信号処理チップ４０２は並列処理をおこ
なうために２個のＣＰＵコア４０３および４０４を備え
ているとともに、ＤＲＡＭチップ４０１との間で複数デ
ータでのデータ転送をおこなうためにＤＲＡＭチップ４
０１および信号処理チップ４０２のそれぞれは複数のデ
ータ端子をそなえており、信号処理チップ４０２とＤＲ
ＡＭチップ４０１との間を多数のワイヤボンド配線４０
６で接続している。
【００９８】このような構成の信号処理システムにおい
て、処理システムが８ビットのアーキテクチュアであ
り、ＣＰＵコア４０３および４０４がそれぞれ８ビット
の処理をおこなう場合において、ＤＲＡＭチップ４０１
との間でのデータ転送を１６ビットでおこなうことによ
り、ＣＰＵコア４０３および４０４により２つのデータ
を同時に処理することができるようになる。したがっ
て、図３に示す構成での信号処理ＬＳＩとＤＲＡＭとの
８ビットデータ転送、信号処理ＬＳＩでの８ビット信号
処理と比較して２倍の処理能力とすることができる。
て、処理システムが８ビットのアーキテクチュアであ
り、ＣＰＵコア４０３および４０４がそれぞれ８ビット
の処理をおこなう場合において、ＤＲＡＭチップ４０１
との間でのデータ転送を１６ビットでおこなうことによ
り、ＣＰＵコア４０３および４０４により２つのデータ
を同時に処理することができるようになる。したがっ
て、図３に示す構成での信号処理ＬＳＩとＤＲＡＭとの
８ビットデータ転送、信号処理ＬＳＩでの８ビット信号
処理と比較して２倍の処理能力とすることができる。
【００９９】また、図１５に示すシステム構成におい
て、図３でのシステム構成と同一の処理能力を実現する
場合には、大幅に消費電力を低減することが可能とな
る。図１６（ａ）および（ｂ）には信号処理チップ４０
２で用いられる論理ゲートでのゲート遅延の電源電圧依
存性およびＤＲＡＭチップ４０１でのアクセスタイムの
電源電圧依存性を示している。従来一般に用いられてい
る電源電圧３．３Ｖでの遅延に対して、２倍の遅延とな
る電圧は論理ゲート（ａ）とＤＲＡＭ（ｂ）共に約１．
９Ｖである。したがって、ＤＲＡＭチップ４０１とのデ
ータ転送を２ワードでおこない、２個のＣＰＵコア４０
３および４０４による並列信号処理をおこなう信号処理
チップ４０２よる図１５に示したシステム構成によれ
ば、１．９Ｖの電源電圧を用いて３．３Ｖ動作での図３
に示すシステム構成と同一の処理性能を実現することが
できる。
て、図３でのシステム構成と同一の処理能力を実現する
場合には、大幅に消費電力を低減することが可能とな
る。図１６（ａ）および（ｂ）には信号処理チップ４０
２で用いられる論理ゲートでのゲート遅延の電源電圧依
存性およびＤＲＡＭチップ４０１でのアクセスタイムの
電源電圧依存性を示している。従来一般に用いられてい
る電源電圧３．３Ｖでの遅延に対して、２倍の遅延とな
る電圧は論理ゲート（ａ）とＤＲＡＭ（ｂ）共に約１．
９Ｖである。したがって、ＤＲＡＭチップ４０１とのデ
ータ転送を２ワードでおこない、２個のＣＰＵコア４０
３および４０４による並列信号処理をおこなう信号処理
チップ４０２よる図１５に示したシステム構成によれ
ば、１．９Ｖの電源電圧を用いて３．３Ｖ動作での図３
に示すシステム構成と同一の処理性能を実現することが
できる。
【０１００】図１７には図１５で示す本発明の半導体装
置における第３のシステム構成例と従来のシステム構成
の比較を示している。図において、システム構成１のデ
ィスクリートは図３に示すようなパッケージされたメモ
リおよび信号処理ＬＳＩをプリント基板上に実装するも
の、システム構成２の汎用チップＭＣＭは従来のメモリ
チップと信号処理チップを用いてＭＣＭ技術により実装
したシステムであり、システム構成３の本発明は図１５
に示す本発明の半導体装置における第３のシステム構成
例である。特徴的なことは、システム構成３では信号処
理チップとメモリとの間のデータ転送を複数データ同時
におこない、並列処理をおこなっており、システム構成
１およびシステム構成２では２０ＭＨｚで動作している
のに対して、システム構成３では１０ＭＨｚで動作して
いる。しかしながら、システム構成３では並列動作をお
こなっているので、システム構成１およびシステム構成
２と同一のシステム性能を実現している。したがって、
システム構成１およびシステム構成２は電源電圧３．３
Ｖで動作しているが、システム構成３は１．９Ｖで動作
可能である。これにより、消費電力はシステム構成１お
よびシステム構成２は、約１Ｗであるのに対してシステ
ム構成３は約２５０ｍＷで動作することになり、約１／
４の電力で同一性能を実現している。
置における第３のシステム構成例と従来のシステム構成
の比較を示している。図において、システム構成１のデ
ィスクリートは図３に示すようなパッケージされたメモ
リおよび信号処理ＬＳＩをプリント基板上に実装するも
の、システム構成２の汎用チップＭＣＭは従来のメモリ
チップと信号処理チップを用いてＭＣＭ技術により実装
したシステムであり、システム構成３の本発明は図１５
に示す本発明の半導体装置における第３のシステム構成
例である。特徴的なことは、システム構成３では信号処
理チップとメモリとの間のデータ転送を複数データ同時
におこない、並列処理をおこなっており、システム構成
１およびシステム構成２では２０ＭＨｚで動作している
のに対して、システム構成３では１０ＭＨｚで動作して
いる。しかしながら、システム構成３では並列動作をお
こなっているので、システム構成１およびシステム構成
２と同一のシステム性能を実現している。したがって、
システム構成１およびシステム構成２は電源電圧３．３
Ｖで動作しているが、システム構成３は１．９Ｖで動作
可能である。これにより、消費電力はシステム構成１お
よびシステム構成２は、約１Ｗであるのに対してシステ
ム構成３は約２５０ｍＷで動作することになり、約１／
４の電力で同一性能を実現している。
【０１０１】このように、本発明のＭＣＭ技術を用いた
複数データの転送と並列処理を用いることにより、低電
圧・低消費電力のシステムを実現することができる。
複数データの転送と並列処理を用いることにより、低電
圧・低消費電力のシステムを実現することができる。
【０１０２】（実施例６）図１８は、ＭＣＭ技術を用い
た複数データの転送と並列処理を用いるシステムを低価
格で実現する、本発明における半導体装置の第４の構成
例を示すものである。図はＭＣＭ技術を用いて構成され
たＤＲＡＭとフラッシュメモリおよび信号処理チップを
用いた携帯情報端末等のシステムの構成例を示してい
る。信号処理チップ１０２、ＤＲＡＭコア部チップ１０
１およびフラッシュメモリコア部チップ１０３が共通基
板１００に実装されており、信号処理チップ１０２は並
列処理をおこなうために２個のＣＰＵコア１０７および
１０８を備えているとともに、ＤＲＡＭ周辺回路部１０
４およびフラッシュメモリ周辺回路部１０５を備えてい
る。さらに、信号処理チップ１０２とＤＲＡＭコア部チ
ップ１０１およびフラッシュメモリコア部チップ１０３
との間で複数データでのデータ転送をおこなうために、
ＤＲＡＭコア部チップ１０１、フラッシュメモリコア部
チップ１０３および信号処理チップ１０２内のＤＲＡＭ
周辺回路部１０４とフラッシュメモリ周辺回路部１０５
のそれぞれは複数のデータ端子をそなえており、信号処
理チップ１０２とＤＲＡＭコア部チップ１０１およびフ
ラッシュメモリコア部チップ１０３との間を多数のワイ
ヤボンド配線１１０および１１１で接続している。
た複数データの転送と並列処理を用いるシステムを低価
格で実現する、本発明における半導体装置の第４の構成
例を示すものである。図はＭＣＭ技術を用いて構成され
たＤＲＡＭとフラッシュメモリおよび信号処理チップを
用いた携帯情報端末等のシステムの構成例を示してい
る。信号処理チップ１０２、ＤＲＡＭコア部チップ１０
１およびフラッシュメモリコア部チップ１０３が共通基
板１００に実装されており、信号処理チップ１０２は並
列処理をおこなうために２個のＣＰＵコア１０７および
１０８を備えているとともに、ＤＲＡＭ周辺回路部１０
４およびフラッシュメモリ周辺回路部１０５を備えてい
る。さらに、信号処理チップ１０２とＤＲＡＭコア部チ
ップ１０１およびフラッシュメモリコア部チップ１０３
との間で複数データでのデータ転送をおこなうために、
ＤＲＡＭコア部チップ１０１、フラッシュメモリコア部
チップ１０３および信号処理チップ１０２内のＤＲＡＭ
周辺回路部１０４とフラッシュメモリ周辺回路部１０５
のそれぞれは複数のデータ端子をそなえており、信号処
理チップ１０２とＤＲＡＭコア部チップ１０１およびフ
ラッシュメモリコア部チップ１０３との間を多数のワイ
ヤボンド配線１１０および１１１で接続している。
【０１０３】このような構成とすることにより、図１５
〜図１７で説明したように、ＭＣＭ技術を用いた複数デ
ータの転送と並列処理を用いることにより、低電圧・低
消費電力のシステムを実現することができるとともに、
図１３での説明と同様に、高価な半導体製造プロセスを
用いて実現されるＤＲＡＭコア部チップ１０１およびフ
ラッシュメモリコア部チップ１０３は、メモリセルのピ
ッチでレイアウトされるメモリコア部のみとすることが
でき、ＤＲＡＭ周辺回路部１０４およびフラッシュメモ
リ周辺回路部１０５を信号処理回路１０６やＣＰＵコア
１０７および１０８と同一チップ上にメモリプロセスに
比べ安価な論理ＬＳＩプロセス等の半導体製造プロセス
で実現することができるので、低電圧・低消費電力のシ
ステムを安価に実現することが可能となる。
〜図１７で説明したように、ＭＣＭ技術を用いた複数デ
ータの転送と並列処理を用いることにより、低電圧・低
消費電力のシステムを実現することができるとともに、
図１３での説明と同様に、高価な半導体製造プロセスを
用いて実現されるＤＲＡＭコア部チップ１０１およびフ
ラッシュメモリコア部チップ１０３は、メモリセルのピ
ッチでレイアウトされるメモリコア部のみとすることが
でき、ＤＲＡＭ周辺回路部１０４およびフラッシュメモ
リ周辺回路部１０５を信号処理回路１０６やＣＰＵコア
１０７および１０８と同一チップ上にメモリプロセスに
比べ安価な論理ＬＳＩプロセス等の半導体製造プロセス
で実現することができるので、低電圧・低消費電力のシ
ステムを安価に実現することが可能となる。
【０１０４】図１１および図１２で説明したように、同
一構成のメモリコア部チップを複数個用いる場合には、
メモリ周辺回路を共有することが可能である。同様に、
図１８に示すＭＣＭ技術を用いた半導体装置において、
ＤＲＡＭコアチップ１０１とフラッシュメモリコア部チ
ップ１０３のワード構成を同一とすることにより図１９
（ａ）に示すように、ＤＲＡＭコアチップとフラッシュ
メモリコア部チップのメモリ周辺回路を共有することが
可能となる。図１９（ａ）において、５０１はＤＲＡＭ
コアチップ、５０３はフラッシュメモリコア部チップ、
５０２は信号処理チップであり、信号処理チップ５０２
は信号処理回路５０６、ＣＰＵコア５０７および５０
８、メモリ周辺回路５０４を備えている。
一構成のメモリコア部チップを複数個用いる場合には、
メモリ周辺回路を共有することが可能である。同様に、
図１８に示すＭＣＭ技術を用いた半導体装置において、
ＤＲＡＭコアチップ１０１とフラッシュメモリコア部チ
ップ１０３のワード構成を同一とすることにより図１９
（ａ）に示すように、ＤＲＡＭコアチップとフラッシュ
メモリコア部チップのメモリ周辺回路を共有することが
可能となる。図１９（ａ）において、５０１はＤＲＡＭ
コアチップ、５０３はフラッシュメモリコア部チップ、
５０２は信号処理チップであり、信号処理チップ５０２
は信号処理回路５０６、ＣＰＵコア５０７および５０
８、メモリ周辺回路５０４を備えている。
【０１０５】メモリ周辺回路５０４の詳細構成を図１９
（ｂ）に示している。ＤＲＡＭコアチップ５０１とフラ
ッシュメモリコア部チップ５０３は異なる制御となって
いるため、メモリ周辺回路５０４はＤＲＡＭ制御回路５
２０およびフラッシュメモリ制御回路５２３を備えてお
り、ＤＲＡＭ制御回路５２０はＲＡＳ信号及びＣＡＳ信
号を基に制御され、フラッシュメモリ制御回路５２３は
チップイネーブル信号（ＣＥ）を基に制御されている。
図９におけるコラムアドレスバッファ９、ローアドバッ
ファ１０、ローアドレスカウンタ１１、コラムプリデコ
ーダ７及びロープリデコーダ８から成るアドレス系回路
５２１と、データ入力バッファ１２、データ出力バッフ
ァ１３、ライトアンプ１４およびリードアンプ１５から
成るデータ系回路５２２はＤＲＡＭコアチップ５０１お
よびフラッシュメモリコア部チップ５０３により共有さ
れる。
（ｂ）に示している。ＤＲＡＭコアチップ５０１とフラ
ッシュメモリコア部チップ５０３は異なる制御となって
いるため、メモリ周辺回路５０４はＤＲＡＭ制御回路５
２０およびフラッシュメモリ制御回路５２３を備えてお
り、ＤＲＡＭ制御回路５２０はＲＡＳ信号及びＣＡＳ信
号を基に制御され、フラッシュメモリ制御回路５２３は
チップイネーブル信号（ＣＥ）を基に制御されている。
図９におけるコラムアドレスバッファ９、ローアドバッ
ファ１０、ローアドレスカウンタ１１、コラムプリデコ
ーダ７及びロープリデコーダ８から成るアドレス系回路
５２１と、データ入力バッファ１２、データ出力バッフ
ァ１３、ライトアンプ１４およびリードアンプ１５から
成るデータ系回路５２２はＤＲＡＭコアチップ５０１お
よびフラッシュメモリコア部チップ５０３により共有さ
れる。
【０１０６】ＤＲＡＭコアチップ５０１、信号処理チッ
プ５０２、フラッシュメモリコア部チップ５０３は基板
５００上に実装され、各チップ間を繋ぐための信号端子
はワイヤボンド５１０により基板５００にボンディング
され、基板５００上の配線５１１〜５１３により各チッ
プ間が接続されている。メモリ周辺回路５０４の信号端
子の内、ＤＲＡＭコア制御信号は配線５１１によりＤＲ
ＡＭコアチップ５０１に接続され、フラッシュメモリ制
御信号は配線５１２によりフラッシュメモリコア部チッ
プ５０３に接続され、アドレス系及びデータ系信号は配
線５１３によりＤＲＡＭコアチップ５０１およびフラッ
シュメモリコア部チップ５０３に接続される。
プ５０２、フラッシュメモリコア部チップ５０３は基板
５００上に実装され、各チップ間を繋ぐための信号端子
はワイヤボンド５１０により基板５００にボンディング
され、基板５００上の配線５１１〜５１３により各チッ
プ間が接続されている。メモリ周辺回路５０４の信号端
子の内、ＤＲＡＭコア制御信号は配線５１１によりＤＲ
ＡＭコアチップ５０１に接続され、フラッシュメモリ制
御信号は配線５１２によりフラッシュメモリコア部チッ
プ５０３に接続され、アドレス系及びデータ系信号は配
線５１３によりＤＲＡＭコアチップ５０１およびフラッ
シュメモリコア部チップ５０３に接続される。
【０１０７】信号処理チップ５０２がＤＲＡＭコアチッ
プ５０１からデータを読み出す場合には、信号処理回路
５０６によりＲＡＳ、ＣＡＳおよびＯＥ信号が発生さ
れ、アドレスとともにメモリ周辺回路５０４へ与えられ
る。メモリ周辺回路５０４はＲＡＳ、ＣＡＳおよびＯＥ
信号を基にＤＲＡＭ制御回路５２０によりＤＲＡＭコア
制御信号を発生するとともに、アドレス系回路５２１に
よりプリデコードアドレスを発生しＤＲＡＭコアチップ
５０１へ与えることにより、ＤＲＡＭコアからデータを
読み出し、データ系回路５２２を介して信号処理回路５
０６へ出力する。このときフラッシュメモリ制御回路５
２３はＣＥが与えられていないため、フラッシュメモリ
制御信号は発生されず、フラッシュメモリコア部チップ
５０３は待機状態のままである。信号処理チップ５０２
がフラッシュメモリコア部チップ５０３からデータを読
み出す場合には、信号処理回路５０６によりＣＥおよび
ＯＥ信号が発生され、アドレスとともにメモリ周辺回路
５０４へ与えられる。メモリ周辺回路５０４はＣＥおよ
びＯＥ信号を基にフラッシュメモリ制御回路５２３によ
りフラッシュメモリコア制御信号を発生するとともに、
アドレス系回路５２１によりプリデコードアドレスを発
生しフラッシュメモリコア部チップ５０３へ与えること
により、フラッシュメモリコアからデータを読み出し、
データ系回路５２２を介して信号処理回路５０６へ出力
する。このときＤＲＡＭ制御回路５２０はＲＡＳおよび
ＣＡＳが与えられていないため、ＤＲＡＭ制御信号は発
生されず、ＤＲＡＭコアチップ５０１は待機状態のまま
である。信号処理チップ５０２からＤＲＡＭコアチップ
５０１またはフラッシュメモリコア部チップ５０３への
データ書き込みも同様に、ＲＡＳ及びＣＡＳまたはＣＥ
信号のいづれかをメモリ周辺回路５０４へ与えることに
より、ＤＲＡＭコアチップ５０１またはフラッシュメモ
リコア部チップ５０３のいづれか一方のみに書き込むこ
とが可能である。
プ５０１からデータを読み出す場合には、信号処理回路
５０６によりＲＡＳ、ＣＡＳおよびＯＥ信号が発生さ
れ、アドレスとともにメモリ周辺回路５０４へ与えられ
る。メモリ周辺回路５０４はＲＡＳ、ＣＡＳおよびＯＥ
信号を基にＤＲＡＭ制御回路５２０によりＤＲＡＭコア
制御信号を発生するとともに、アドレス系回路５２１に
よりプリデコードアドレスを発生しＤＲＡＭコアチップ
５０１へ与えることにより、ＤＲＡＭコアからデータを
読み出し、データ系回路５２２を介して信号処理回路５
０６へ出力する。このときフラッシュメモリ制御回路５
２３はＣＥが与えられていないため、フラッシュメモリ
制御信号は発生されず、フラッシュメモリコア部チップ
５０３は待機状態のままである。信号処理チップ５０２
がフラッシュメモリコア部チップ５０３からデータを読
み出す場合には、信号処理回路５０６によりＣＥおよび
ＯＥ信号が発生され、アドレスとともにメモリ周辺回路
５０４へ与えられる。メモリ周辺回路５０４はＣＥおよ
びＯＥ信号を基にフラッシュメモリ制御回路５２３によ
りフラッシュメモリコア制御信号を発生するとともに、
アドレス系回路５２１によりプリデコードアドレスを発
生しフラッシュメモリコア部チップ５０３へ与えること
により、フラッシュメモリコアからデータを読み出し、
データ系回路５２２を介して信号処理回路５０６へ出力
する。このときＤＲＡＭ制御回路５２０はＲＡＳおよび
ＣＡＳが与えられていないため、ＤＲＡＭ制御信号は発
生されず、ＤＲＡＭコアチップ５０１は待機状態のまま
である。信号処理チップ５０２からＤＲＡＭコアチップ
５０１またはフラッシュメモリコア部チップ５０３への
データ書き込みも同様に、ＲＡＳ及びＣＡＳまたはＣＥ
信号のいづれかをメモリ周辺回路５０４へ与えることに
より、ＤＲＡＭコアチップ５０１またはフラッシュメモ
リコア部チップ５０３のいづれか一方のみに書き込むこ
とが可能である。
【０１０８】図１９においては、ＤＲＡＭコアチップ５
０１およびフラッシュメモリコア部チップ５０３のメモ
リコア部のワード構成を同一をした場合について説明し
たが、ワード構成が異なる場合においてもアドレス系回
路５２１内のコラムアドレスバッファ、ローアドレスバ
ッファ、コラムプリデコーダおよびロープリデコーダの
一部や、データ系回路５２２内のデータ入力バッファ、
データ出力バッファ、リードアンプ、およびライトアン
プの一部を共有することが可能であることは容易に理解
できる。
０１およびフラッシュメモリコア部チップ５０３のメモ
リコア部のワード構成を同一をした場合について説明し
たが、ワード構成が異なる場合においてもアドレス系回
路５２１内のコラムアドレスバッファ、ローアドレスバ
ッファ、コラムプリデコーダおよびロープリデコーダの
一部や、データ系回路５２２内のデータ入力バッファ、
データ出力バッファ、リードアンプ、およびライトアン
プの一部を共有することが可能であることは容易に理解
できる。
【０１０９】このように、異なる種類のメモリを複数用
いる場合においても、メモリコア部とメモリ周辺回路部
を異なるチップで実現することにより、メモリ周辺回路
の一部を共有することが可能となる。
いる場合においても、メモリコア部とメモリ周辺回路部
を異なるチップで実現することにより、メモリ周辺回路
の一部を共有することが可能となる。
【０１１０】上記実施例では、ＤＲＡＭについて本発明
を説明してきたが、最初に述べたように、本発明はＤＲ
ＡＭに限定されるものではない。ＤＲＡＭについて、実
施例を詳細に説明したのは、ＤＲＡＭのメモリコア部と
メモリ周辺回路部とが同一の半導体チップ上に形成され
るべきであるとの常識が強くあったため、このメモリコ
ア部とメモリ周辺回路部と異なる半導体チップに形成す
るという実施例の説明が発明の特徴を表現するのに最も
適しているからである。また、本発明はＭＣＭに限定さ
れない。
を説明してきたが、最初に述べたように、本発明はＤＲ
ＡＭに限定されるものではない。ＤＲＡＭについて、実
施例を詳細に説明したのは、ＤＲＡＭのメモリコア部と
メモリ周辺回路部とが同一の半導体チップ上に形成され
るべきであるとの常識が強くあったため、このメモリコ
ア部とメモリ周辺回路部と異なる半導体チップに形成す
るという実施例の説明が発明の特徴を表現するのに最も
適しているからである。また、本発明はＭＣＭに限定さ
れない。
【０１１１】以下に、複数の半導体チップに回路ブロッ
クを分ける方法を、図面を参照しながら説明する。
クを分ける方法を、図面を参照しながら説明する。
【０１１２】図２０（ａ）及び（ｂ）は、一般的な制御
用ＭＣＵ９０２及び画像処理用ＭＣＵ９０３の構成を示
すブロック図である。
用ＭＣＵ９０２及び画像処理用ＭＣＵ９０３の構成を示
すブロック図である。
【０１１３】まず、制御用ＭＣＵ９０２の回路情報と各
構成ブロックの特徴を示すブロックパラメータを抽出
し、ＣＡＤに読み込む。次に、グループ化が可能になる
まで、ブロックの階層展開を行う。たとえば、ＬＳＩ０
を、ＭＣＵコア、シリアルＩ／Ｆ、ＲＯＭ、ＲＡＭ、タ
イマー、割込制御、Ｄ／Ａ、Ａ／Ｄの各回路ブロックに
展開する。
構成ブロックの特徴を示すブロックパラメータを抽出
し、ＣＡＤに読み込む。次に、グループ化が可能になる
まで、ブロックの階層展開を行う。たとえば、ＬＳＩ０
を、ＭＣＵコア、シリアルＩ／Ｆ、ＲＯＭ、ＲＡＭ、タ
イマー、割込制御、Ｄ／Ａ、Ａ／Ｄの各回路ブロックに
展開する。
【０１１４】次に、「ＭＣＵコア」か「周辺回路」かの
相違をパラメータとして、階層展開された回路ブロック
をグループ化する。
相違をパラメータとして、階層展開された回路ブロック
をグループ化する。
【０１１５】この例の場合、ＬＳＩ１のグループとし
て、ＭＣＵコアの回路ブロックが選択され、ＬＳＩ２の
グループとしてシリアルＩ／Ｆ、ＲＯＭ、ＲＡＭ、タイ
マー、割込制御、Ｄ／Ａ、Ａ／Ｄの回路ブロックが選択
され、その結果、階層ＬＳＩ１及びＬＳＩ２が生成され
ることになる。
て、ＭＣＵコアの回路ブロックが選択され、ＬＳＩ２の
グループとしてシリアルＩ／Ｆ、ＲＯＭ、ＲＡＭ、タイ
マー、割込制御、Ｄ／Ａ、Ａ／Ｄの回路ブロックが選択
され、その結果、階層ＬＳＩ１及びＬＳＩ２が生成され
ることになる。
【０１１６】同様の手順で、画像処理用ＭＣＵについて
も、階層ＬＳＩ１及びＬＳＩ２を生成することができ
る。
も、階層ＬＳＩ１及びＬＳＩ２を生成することができ
る。
【０１１７】図２１（ａ）は、制御用ＭＣＵ９０２及び
画像処理用ＭＣＵ９０３から、ＭＣＵコア９０５と周辺
回路９０４を分離した状態を模式的に示しており、図２
１（ｂ）は、ＭＣＵコア用チップ９０５と周辺回路用チ
ップ９０４とがＭＣＭ技術で接続された半導体装置の断
面を模式的に示している。
画像処理用ＭＣＵ９０３から、ＭＣＵコア９０５と周辺
回路９０４を分離した状態を模式的に示しており、図２
１（ｂ）は、ＭＣＵコア用チップ９０５と周辺回路用チ
ップ９０４とがＭＣＭ技術で接続された半導体装置の断
面を模式的に示している。
【０１１８】図２２（ａ）は、グループ化に際して、Ｌ
ＳＩ１のグループとして、ＭＣＵコア、ＲＯＭ、及びＲ
ＡＭの回路ブロックが選択され、ＬＳＩ２のグループと
してシリアルＩ／Ｆ、タイマー、割込制御、Ｄ／Ａ、及
びＡ／Ｄの回路ブロックが選択された場合を示してい
る。図２１（ｂ）は、ＭＣＵコアと共通部のためのチッ
プ９０８と周辺回路用チップ９０７（９０９）とがＭＣ
Ｍ技術で接続された半導体装置の断面を模式的に示して
いる。
ＳＩ１のグループとして、ＭＣＵコア、ＲＯＭ、及びＲ
ＡＭの回路ブロックが選択され、ＬＳＩ２のグループと
してシリアルＩ／Ｆ、タイマー、割込制御、Ｄ／Ａ、及
びＡ／Ｄの回路ブロックが選択された場合を示してい
る。図２１（ｂ）は、ＭＣＵコアと共通部のためのチッ
プ９０８と周辺回路用チップ９０７（９０９）とがＭＣ
Ｍ技術で接続された半導体装置の断面を模式的に示して
いる。
【０１１９】こうして、「ＭＣＵコアチップ」または
「ＭＣＵコアと共通部のためのチップ」と、周辺回路チ
ップとに回路を分割することによって、以下のような利
点がある。
「ＭＣＵコアと共通部のためのチップ」と、周辺回路チ
ップとに回路を分割することによって、以下のような利
点がある。
【０１２０】すなわち、２種類のＭＣＵに共通する回路
ブロックを一つの半導体チップ上に形成すると、全体と
して、２つのチップから形成される半導体装置の回路面
積が縮小し、製造歩留まりも向上する。また、ＭＣＵを
新規に設計したり、設計変更を行う場合に、ＭＣＵコア
の設計は変更することなく、比較的に小規模な周辺回路
のみを新たに設計したり、または設計変更すれば足り
る。また、新規に設計された周辺回路のテストだけを行
えば良いので、テスト用回路を新たに設ける必要もなく
なる。このため、半導体装置の全体としての開発コスト
が低減される。
ブロックを一つの半導体チップ上に形成すると、全体と
して、２つのチップから形成される半導体装置の回路面
積が縮小し、製造歩留まりも向上する。また、ＭＣＵを
新規に設計したり、設計変更を行う場合に、ＭＣＵコア
の設計は変更することなく、比較的に小規模な周辺回路
のみを新たに設計したり、または設計変更すれば足り
る。また、新規に設計された周辺回路のテストだけを行
えば良いので、テスト用回路を新たに設ける必要もなく
なる。このため、半導体装置の全体としての開発コスト
が低減される。
【０１２１】
【発明の効果】本発明によれば、ブロックパラメータの
異なる第１回路ブロック及び第２回路ブロックを各々異
なる半導体チップ上に形成し、それらを電気的に接続す
ることによって、異なるブロックパラメータを持つ回路
ブロックから構成される回路を一つの半導体チップ上に
集積することから生じる種々の問題を解決することが出
来る。
異なる第１回路ブロック及び第２回路ブロックを各々異
なる半導体チップ上に形成し、それらを電気的に接続す
ることによって、異なるブロックパラメータを持つ回路
ブロックから構成される回路を一つの半導体チップ上に
集積することから生じる種々の問題を解決することが出
来る。
【０１２２】特に、第１の半導体製造プロセスを用いて
実現されるメモリコア部チップと、第１の半導体製造プ
ロセスとは異なる第２の半導体製造プロセスを用いて実
現されるメモリ周辺回路部チップに分離することによっ
て、メモリコア部チップのみを高価なメモリプロセスを
用いて製造し、メモリ周辺回路部チップの製造には安価
な論理ＬＳＩプロセスを用いることが可能となるので、
半導体メモリの低価格化に有効である。
実現されるメモリコア部チップと、第１の半導体製造プ
ロセスとは異なる第２の半導体製造プロセスを用いて実
現されるメモリ周辺回路部チップに分離することによっ
て、メモリコア部チップのみを高価なメモリプロセスを
用いて製造し、メモリ周辺回路部チップの製造には安価
な論理ＬＳＩプロセスを用いることが可能となるので、
半導体メモリの低価格化に有効である。
【０１２３】更に、高価なプロセスを用いて実現される
メモリコア部チップは、メモリセルのピッチでレイアウ
トされるメモリコア部のみとすることができ、メモリ周
辺回路部を信号処理回路一緒にメモリプロセスに比べ安
価な半導体製造プロセスで実現することができる。この
ため、信号処理チップでの信号処理回路が大規模なもの
である場合には、信号処理チップはメモリ周辺回路部を
含まない場合に比べチップサイズの増加の割合は極めて
小さくなり、メモリ周辺回路部を含めたことによる製造
歩留まりの低下や、チップコストの上昇は同様に極めて
小さいため、システムを構成する半導体装置の低価格化
に有効である。
メモリコア部チップは、メモリセルのピッチでレイアウ
トされるメモリコア部のみとすることができ、メモリ周
辺回路部を信号処理回路一緒にメモリプロセスに比べ安
価な半導体製造プロセスで実現することができる。この
ため、信号処理チップでの信号処理回路が大規模なもの
である場合には、信号処理チップはメモリ周辺回路部を
含まない場合に比べチップサイズの増加の割合は極めて
小さくなり、メモリ周辺回路部を含めたことによる製造
歩留まりの低下や、チップコストの上昇は同様に極めて
小さいため、システムを構成する半導体装置の低価格化
に有効である。
【０１２４】第１の半導体製造プロセスを用いて実現さ
れるデータを記憶するためのメモリセルを含むメモリコ
ア部チップと、第１の半導体製造プロセスとは異なる第
２の半導体製造プロセスを用いて実現されるメモリ周辺
回路部およびメモリコア部チップに記憶されるデータを
用いて処理をおこなう信号処理回路を搭載する信号処理
チップとを接続することによって、信号処理チップとメ
モリチップとの間で高速のデータ転送が可能となり、シ
ステムの高性能化に有効である。更に、複数データの転
送と並列処理を用いることにより、システムの低電圧・
低消費電力化に極めて有効であるとともに、低価格にお
いても有効となる。
れるデータを記憶するためのメモリセルを含むメモリコ
ア部チップと、第１の半導体製造プロセスとは異なる第
２の半導体製造プロセスを用いて実現されるメモリ周辺
回路部およびメモリコア部チップに記憶されるデータを
用いて処理をおこなう信号処理回路を搭載する信号処理
チップとを接続することによって、信号処理チップとメ
モリチップとの間で高速のデータ転送が可能となり、シ
ステムの高性能化に有効である。更に、複数データの転
送と並列処理を用いることにより、システムの低電圧・
低消費電力化に極めて有効であるとともに、低価格にお
いても有効となる。
【図１】従来ＤＲＡＭの回路構成例である。
【図２】図１におけるＤＲＡＭのレイアウト例である。
【図３】半導体メモリを用いる従来システム構成例を示
す図である。
す図である。
【図４】（ａ）は、通常の機能的に分類された複数の回
路ブロックを示し、（ｂ）は、これらの回路ブロックを
一つの半導体チップ上に集積した半導体装置のレイアウ
トを模式的に示し、（ｃ）は、ディジタルかアナログか
というブロックパラメータに基づいて回路ブロックを２
つのグループに分類し、各々を２つの異なる半導体チッ
プ上に再配置した半導体装置のレイアウトを模式的に示
す図である。
路ブロックを示し、（ｂ）は、これらの回路ブロックを
一つの半導体チップ上に集積した半導体装置のレイアウ
トを模式的に示し、（ｃ）は、ディジタルかアナログか
というブロックパラメータに基づいて回路ブロックを２
つのグループに分類し、各々を２つの異なる半導体チッ
プ上に再配置した半導体装置のレイアウトを模式的に示
す図である。
【図５】（ａ）は、ＭＣＭの平面図、（ｂ）は、その断
面図、（ｃ）は、その斜視図である。
面図、（ｃ）は、その斜視図である。
【図６】（ａ）及び（ｂ）は、複数のブロックの配分の
第１の仕方を説明する平面図である。
第１の仕方を説明する平面図である。
【図７】（ａ）及び（ｂ）は、複数のブロックの配分の
第２の仕方を説明する平面図である。
第２の仕方を説明する平面図である。
【図８】本発明による半導体装置の製造方法を示すフロ
ーチャートである。
ーチャートである。
【図９】本発明における半導体メモリの第１の構成例で
ある。
ある。
【図１０】図９における半導体メモリのレイアウト例で
ある。
ある。
【図１１】本発明における半導体メモリの第２の構成例
である。
である。
【図１２】図１１における半導体メモリの実装例であ
る。
る。
【図１３】本発明の半導体装置の第１の構成例である。
【図１４】本発明の半導体装置の第２の構成例である。
【図１５】本発明の半導体装置の第３の構成例である。
【図１６】論理ゲート遅延時間およびＤＲＡＭアクセス
タイムの電源電圧依存特性を示す図である。
タイムの電源電圧依存特性を示す図である。
【図１７】システム構成例による諸性能比較を示す図で
ある。
ある。
【図１８】本発明の半導体装置の第４の構成例である。
【図１９】本発明における半導体装置の第５の構成例で
ある。
ある。
【図２０】（ａ）は、制御用マイコンの構成を模式的に
示す図、（ｂ）は、画像処理用マイコンの構成を模式的
に示す図である。
示す図、（ｂ）は、画像処理用マイコンの構成を模式的
に示す図である。
【図２１】（ａ）は、制御用マイコンと画像処理用マイ
コンについて、回路ブロックの分割を説明するための
図、（ｂ）は、分割された回路ブロックの形成された２
つの半導体チップの接続を模式的に示す断面図である。
コンについて、回路ブロックの分割を説明するための
図、（ｂ）は、分割された回路ブロックの形成された２
つの半導体チップの接続を模式的に示す断面図である。
【図２２】（ａ）は、制御用マイコンと画像処理用マイ
コンについて、回路ブロックの分割を説明するための他
の図、（ｂ）は、分割された回路ブロックの形成された
２つの半導体チップの接続を模式的に示す断面図であ
る。
コンについて、回路ブロックの分割を説明するための他
の図、（ｂ）は、分割された回路ブロックの形成された
２つの半導体チップの接続を模式的に示す断面図であ
る。
１‥‥メモリセルアレイ、 ２‥‥コラムデコーダ、 ３‥‥コラムセレクタ、 ４‥‥センスアンプ、 ５‥‥ローデコーダ、 ６‥‥ワードラインドライバ、 ７‥‥コラムプリデコーダ、 ８‥‥ロープリデコーダ、 ９‥‥コラムアドレスバッファ、 １０‥‥ローアドレスバッファ、 １１‥‥ローアドレスカウンタ、 １２‥‥データ入力バッファ、 １３‥‥データ出力バッファ、 １４‥‥ライトアンプ、 １５‥‥リードアンプ、 １６‥‥ＲＡＳ系／ＣＡＳ系クロック発生回路、 １７‥‥ＷＥ系クロック発生回路、 １８‥‥ＯＥ系クロック発生回路、 １９‥‥昇圧電位発生回路、 ２０‥‥基板電位発生回路、 ２１‥‥１／２ＶＣＣ電位発生回路、 ３０‥‥ＲＡＳ信号入力端子、 ３１‥‥ＣＡＳ信号入力端子、 ３２‥‥アドレス入力端子、 ３３‥‥ＶＣＣ端子、 ３５‥‥ＷＥ信号入力端子、 ３６‥‥データ入出力端子、 ３７‥‥ＯＥ信号入力端子、 ３８‥‥ＣＳ１信号入力端子、 ３９‥‥ＣＳ２信号入力端子、 ４０‥‥パッド、 ５０‥‥ＤＲＡＭコア部、 ５１‥‥データ入出力端子、 ５２‥‥コラムプリデコーダ入力、 ５３‥‥ロープリデコーダ入力、 ５４‥‥ＶＢＰ／ＶＣＰ端子、 ５５‥‥ＶＰＰ端子、 ５６‥‥ＶＢＢ端子、 ５７‥‥ＶＣＣ端子、 ６０‥‥ＤＲＡＭ周辺回路部、 ６１‥‥データ入出力端子、 ６２‥‥コラムプリデコーダ出力、 ６３‥‥ロープリデコーダ出力、 ６４‥‥ＶＢＰ／ＶＣＰ端子、 ６５‥‥ＶＰＰ端子、 ６６‥‥ＶＢＢ端子、 ６７、６８、６９‥‥信号線バッファ、 ７０‥‥プリント配線基板、 ７１‥‥信号処理ＬＳＩ、 ７２‥‥ＤＲＡＭ、 ７３‥‥プリント配線、 ８１‥‥ワイヤボンド配線、 ８３‥‥パッド、 ９４‥‥ＤＲＡＭ周辺回路部、 ９５‥‥ＤＲＡＭ、 １００‥‥基板、 １０１‥‥ＤＲＡＭコア部チップ、 １０２‥‥信号処理チップ、 １０３‥‥フラッシュメモリコア部チップ、 １０４‥‥ＤＲＡＭ周辺回路部、 １０５‥‥フラッシュメモリ周辺回路部、 １０６‥‥信号処理回路、 １０７、１０８‥‥ＣＰＵコア、 １０９‥‥パッド、 １１０、１１１‥‥ワイヤボンド配線、 １２０‥‥基板、 １２２‥‥メモリ周辺回路部チップ、 １３１‥‥基板配線、 ２００‥‥基板、 ２０１‥‥ＤＲＡＭコア部チップ、 ２０２‥‥信号処理チップ、 ２０３‥‥ＤＲＡＭ周辺回路部、 ２０４‥‥パッド、 ３００‥‥基板、 ３０１‥‥ＤＲＡＭチップ、 ３０２‥‥信号処理チップ、 ３０３‥‥ＣＰＵコア、 ３０４‥‥データキャッシュ、 ３０５‥‥インストラクションキャッシュ、 ３０６‥‥パッド、 ３０７‥‥ワイヤボンド配線、 ４００‥‥基板、 ４０１‥‥ＤＲＡＭチップ、 ４０２‥‥信号処理チップ、 ４０３、４０４‥‥ＣＰＵコア、 ４０５‥‥パッド、 ４０６‥‥ワイヤボンド配線、 ５００‥‥基板、 ５０１‥‥ＤＲＡＭコア部チップ、 ５０２‥‥信号処理チップ、 ５０３‥‥フラッシュメモリコア部チップ、 ５０４‥‥メモリ周辺回路部、 ５０６‥‥信号処理回路、 ５０７、５０８‥‥ＣＰＵコア、 ５１０‥‥ワイヤボンド配線、 ５１１、５１２、５１３‥‥基板配線、 ５２０‥‥ＤＲＡＭ制御回路、 ５２１‥‥アドレス系回路、 ５２２‥‥データ系回路、 ５２３‥‥フラッシュメモリ制御回路。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 25/04 25/18 Ｈ０１Ｌ 25/04 Ｚ (72)発明者 瀬川 礼二 大阪府門真市大字門真1006番地 松下電器 産業株式会社内
Claims (26)
- 【請求項１】 ブロックパラメータの異なる第１回路ブ
ロック及び第２回路ブロックを含む複数の回路ブロック
を備えた半導体装置であって、 該第１回路ブロックは、第１の半導体チップ上に形成さ
れており、 該第２回路ブロックは、第２の半導体チップ上に形成さ
れており、しかも、該第１回路ブロックに電気的に接続
されている、半導体装置。 - 【請求項２】 前記ブロックパラメータは、動作クロッ
ク周波数、設計ルール、トランジスタの閾値（Ｖｔ）、
電源電圧、ディジタル回路かアナログ回路かの相違、通
常のＭＯＳ回路かＣＭＯＳ回路かバイポーラ回路かバイ
ＣＭＯＳ回路かの相違、ＲＯＭかＲＡＭかの相違、ロジ
ックかメモリかの相違からなる群から選択されたパラメ
ータである、請求項１に記載の半導体装置。 - 【請求項３】 前記第１回路ブロックは、複数のメモリ
セルを有するメモリセルブロックであり、前記第２回路
ブロックは、該メモリセルブロックの選択されたメモリ
セルにアクセスするためのメモリ周辺回路ブロックであ
る、請求項１に記載の半導体装置。 - 【請求項４】 前記第１回路ブロックは、ＣＰＵコアで
あり、前記第２回路ブロックは、周辺回路ブロックであ
る、請求項１に記載の半導体装置。 - 【請求項５】 一つの半導体チップ上に集積され得る回
路を、ブロックパラメータの異なる第１回路ブロック及
び第２回路ブロックに分離する工程と、 該第１回路ブロックを第１の半導体チップ上に形成する
工程と、 該第２回路ブロックを第２の半導体チップ上に形成する
工程と、 該第１回路ブロックと該第２回路ブロックとを電気的に
接続する工程と、を包含する、半導体装置の製造方法。 - 【請求項６】 前記ブロックパラメータは、動作クロッ
ク周波数、設計ルール、トランジスタの閾値（Ｖｔ）、
電源電圧、ディジタル回路かアナログ回路かの相違、通
常のＭＯＳ回路かＣＭＯＳ回路かバイポーラ回路かバイ
ＣＭＯＳ回路かの相違、ＲＯＭかＲＡＭかの相違、ロジ
ックかメモリかの相違からなる群から選択されたパラメ
ータである、請求項５に記載の半導体装置の製造方法。 - 【請求項７】 前記第１回路ブロックは、複数のメモリ
セルを有するメモリセルブロックであり、前記第２回路
ブロックは、該メモリセルブロックの選択されたメモリ
セルにアクセスするためのメモリ周辺回路ブロックであ
る、請求項５に記載の半導体装置の製造方法。 - 【請求項８】 前記第１回路ブロックは、ＣＰＵコアで
あり、前記第２回路ブロックは、周辺回路ブロックであ
る、請求項５に記載の半導体装置の製造方法。 - 【請求項９】 一つの半導体チップ上に集積され得る回
路が、ブロックパラメータの異なる第１回路ブロック及
び第２回路ブロックに分離された半導体装置であって、 該第１回路ブロックは第１の半導体チップ上に形成さ
れ、該第２回路ブロックは第２の半導体チップ上に形成
されており、該第１回路ブロックと該第２回路ブロック
とが電気的に接続されている、半導体装置。 - 【請求項１０】 前記ブロックパラメータは、動作クロ
ック周波数、設計ルール、トランジスタの閾値（Ｖ
ｔ）、電源電圧、ディジタル回路かアナログ回路かの相
違、通常のＭＯＳ回路かＣＭＯＳ回路かバイポーラ回路
かバイＣＭＯＳ回路かの相違、ＲＯＭかＲＡＭかの相
違、ロジックかメモリかの相違からなる群から選択され
たパラメータである、請請求項９に記載の半導体装置。 - 【請求項１１】 少なくとも第１の機能を果たすための
複数の回路ブロックを有する第１回路部と、該第１の機
能とは異なる第２の機能を果たすための回路ブロックを
有する第２回路部とを備えた半導体装置であって、 該第１回路部の該複数の回路ブロックのうち、少なくと
も一つの回路ブロックは、該第２回路部の回路ブロック
とともに、第１の半導体チップ上に形成されており、 該第１回路部の残りの回路ブロックは、該第１の半導体
チップとは異なる第２の半導体チップ上に形成され、し
かも、該第２の半導体チップ上に形成された回路ブロッ
クに電気的に接続されており、 該第１半導体チップ上に形成された該第１回路部の回路
ブロックに関するブロックパラメータは、該第２半導体
チップ上に形成された該第１回路部の他の回路ブロック
に関するブロックパラメータよりも、該第２回路部の回
路ブロックに関するブロックパラメータに近い、半導体
装置。 - 【請求項１２】 前記第１回路部は、前記第１の機能を
果たす複数の回路ブロックとして、少なくともメモリセ
ルブロックとメモリ周辺回路ブロックとを有しており、 前記第２回路部は、前記第２の機能を果たす回路ブロッ
クとして、信号処理回路を有しており、 該信号処理回路と該メモリ周辺回路ブロックとが、前記
第１半導体チップ上に形成され、該メモリセルブロック
が前記第２半導体チップ上に形成されている、請求項１
１に記載の半導体装置。 - 【請求項１３】 前記ブロックパラメータは、動作クロ
ック周波数、設計ルール、トランジスタの閾値（Ｖ
ｔ）、電源電圧、ディジタル回路かアナログ回路かの相
違、通常のＭＯＳ回路かＣＭＯＳ回路かバイポーラ回路
かバイＣＭＯＳ回路かの相違、ＲＯＭかＲＡＭかの相
違、ロジックかメモリかの相違からなる群から選択され
たパラメータである、請求項１１に記載の半導体装置。 - 【請求項１４】 メモリセルアレイを含む他の半導体メ
モリコアチップに対して信号の送受信を行うための入出
力端子と、 与えられるアドレスによって、該半導体メモリコアチッ
プ内の該メモリセルアレイのうちのメモリセルを指定
し、該メモリセルへのデータ読み出しまたは書き込みを
おこなうメモリ周辺回路と、 を備えたメモリ周辺回路部チップ。 - 【請求項１５】 メモリ周辺回路を含む他の半導体チッ
プに対して信号の送受信を行うための入出力端子と、 メモリセルアレイとを備え、 与えられるアドレスによって、該半導体チップの該メモ
リ周辺回路からメモリセルを指定され、該メモリセルへ
のデータ読み出しまたは書き込みをおこなうメモリコア
チップ。 - 【請求項１６】 第１の半導体製造プロセスを用いて形
成される少なくとも一つのメモリコア部チップと、 該第１の半導体製造プロセスとは異なる第２の半導体製
造プロセスを用いて形成されるメモリ周辺回路部チップ
と、 該メモリコア部チップ及び該メモリ周辺回路部チップを
接続する手段と、を備えた半導体メモリ装置。 - 【請求項１７】 前記メモリコア部チップは、データを
記憶するためのメモリセルを含み、 前記メモリ周辺回路部チップは、与えられるアドレスに
より該メモリコア部チップ内の該メモリセルを指定し、
該メモリセルへのデータ読み出しまたは書き込みをおこ
なう請求項１６に記載の半導体メモリ装置。 - 【請求項１８】 第１の半導体製造プロセスを用いて形
成される複数のメモリコア部チップと、 該第１の半導体製造プロセスとは異なる第２の半導体製
造プロセスを用いて形成されるメモリ周辺回路部チップ
と、 該複数のメモリコア部チップ及び該メモリ周辺回路部チ
ップを接続する手段と、を備え、 前記メモリコア部チップは、該メモリ周辺回路チップ内
の少なくとも一部の回路を共有する半導体メモリ装置。 - 【請求項１９】 第１の半導体製造プロセスを用いて形
成されるデータを記憶するためのメモリセルを含む少な
くとも一つのメモリコア部チップと、 該第１の半導体製造プロセスとは異なる第２の半導体製
造プロセスを用いて形成されるメモリ周辺回路部および
メモリコア部チップに記憶されるデータを用いて処理を
おこなう信号処理回路を搭載する信号処理チップと、 該メモリコア部チップ及び該信号処理チップを接続する
手段と、 を備えた半導体装置。 - 【請求項２０】 前記メモリ周辺回路部は、与えられる
アドレスによって前記メモリコア部チップ内の前記メモ
リセルを指定し、該メモリセルへのデータ読み出しまた
は書き込みをおこなう請求項１９記載の半導体装置。 - 【請求項２１】 前記メモリコア部チップは複数個あ
り、メモリ周辺回路チップ内の少なくとも一部の回路を
共有する請求項１９に記載の半導体装置。 - 【請求項２２】 メモリチップおよび信号処理チップが
マルチチップ実装手段により実装された半導体装置であ
って、 該メモリチップは、データを格納する複数のメモリセル
を備えたメモリセルアレイ部と、与えられるアドレスに
より該メモリセルアレイ内の該メモリセルを指定し、デ
ータを入出力するアクセス手段と、複数データを並列に
入出力するためのデータ端子とを備えており、 該信号処理チップは、複数データを並列に入出力するデ
ータ端子を備えており、 該メモリチップと該信号処理チップとの間で複数のデー
タを並列に転送する手段を備えた半導体装置。 - 【請求項２３】 前記メモリチップは、第１の半導体製
造プロセスを用いて実現されており、 前記信号処理チップは、該第１の半導体製造プロセスと
は異なる第２の半導体製造プロセスを用いて実現されて
いる請求項２２記載の半導体装置。 - 【請求項２４】 前記信号処理チップは、さらに複数の
信号処理回路を備えている請求項２２記載の半導体装
置。 - 【請求項２５】 メモリコア部チップおよび信号処理チ
ップがマルチチップ実装手段により実装された半導体装
置であって、 該メモリコア部チップは、データを格納する複数のメモ
リセルを備えたメモリセルアレイと、複数データを並列
に入出力するデータ端子を備えており、 該信号処理チップは、与えられるアドレスにより該メモ
リコア部チップ内の該メモリセルを指定し、該メモリセ
ルへのデータ読み出しまたは書き込みをおこない、複数
データを並列に入出力するデータ端子および複数の信号
処理回路を備えており、 該メモリコア部チップと該信号処理チップとの間で複数
のデータを並列に転送する手段を備えた半導体装置。 - 【請求項２６】 前記メモリコア部チップは、第１の半
導体製造プロセスを用いて実現されており、 前記信号処理チップは、該第１の半導体製造プロセスと
は異なる第２の半導体製造プロセスを用いて形成される
請求項２５記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7263382A JPH08167703A (ja) | 1994-10-11 | 1995-10-11 | 半導体装置及びその製造方法、ならびにメモリコアチップ及びメモリ周辺回路チップ |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6-245312 | 1994-10-11 | ||
| JP24531294 | 1994-10-11 | ||
| JP7263382A JPH08167703A (ja) | 1994-10-11 | 1995-10-11 | 半導体装置及びその製造方法、ならびにメモリコアチップ及びメモリ周辺回路チップ |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003060544A Division JP2003282813A (ja) | 1994-10-11 | 2003-03-06 | 半導体装置、メモリコア部チップ、メモリ周辺回路部チップおよび半導体メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08167703A true JPH08167703A (ja) | 1996-06-25 |
Family
ID=26537166
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7263382A Withdrawn JPH08167703A (ja) | 1994-10-11 | 1995-10-11 | 半導体装置及びその製造方法、ならびにメモリコアチップ及びメモリ周辺回路チップ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08167703A (ja) |
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- 1995-10-11 JP JP7263382A patent/JPH08167703A/ja not_active Withdrawn
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