JP2564659B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2564659B2 JP2564659B2 JP1242665A JP24266589A JP2564659B2 JP 2564659 B2 JP2564659 B2 JP 2564659B2 JP 1242665 A JP1242665 A JP 1242665A JP 24266589 A JP24266589 A JP 24266589A JP 2564659 B2 JP2564659 B2 JP 2564659B2
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- Japan
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- cell
- functional
- power supply
- functional block
- semiconductor device
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Description
【発明の詳細な説明】 ［概要］ 集積回路を構成する機能ブロックの機能仕様に対し、
セルライブラリ中のセルデータを組み合わせて、該機能
ブロックのマスクパターンのレイアウトデータと論理情
報とを自動生成する半導体装置の製造方法に関し、 より多数本の信号線が機能ブロック内を通過できるよ
うにして信号線のチップ占有面積を狭くすることによ
り、高集積化を可能にすることを目的とし、 該機能仕様の一つとして動作クロック周波数を与える
ことにより、該機能ブロックの入出力間を通る電源供給
線を、該入出力間に配置されたセルについて、該機能ブ
ロックの動作クロック周波数に応じた複数個のセル毎に
１本配置するように構成する。
セルライブラリ中のセルデータを組み合わせて、該機能
ブロックのマスクパターンのレイアウトデータと論理情
報とを自動生成する半導体装置の製造方法に関し、 より多数本の信号線が機能ブロック内を通過できるよ
うにして信号線のチップ占有面積を狭くすることによ
り、高集積化を可能にすることを目的とし、 該機能仕様の一つとして動作クロック周波数を与える
ことにより、該機能ブロックの入出力間を通る電源供給
線を、該入出力間に配置されたセルについて、該機能ブ
ロックの動作クロック周波数に応じた複数個のセル毎に
１本配置するように構成する。
［産業上の利用分野］ 本発明は、集積回路を構成する機能ブロックの機能仕
様に対し、セルライブラリ中のセルデータを組み合わせ
て、該機能ブロックのマスクパターンのレイアウトデー
タと論理情報とを自動生成する半導体装置の製造方法に
関する。
様に対し、セルライブラリ中のセルデータを組み合わせ
て、該機能ブロックのマスクパターンのレイアウトデー
タと論理情報とを自動生成する半導体装置の製造方法に
関する。
［従来の技術］ 第５図は、LSIのなかの並設された３つの機能ブロッ
クにおける、機能ブロックＢを挟んだ機能ブロックＡ、
Ｃ間の接続を示す。隣り合う機能ブロックＡ、Ｂ間及び
Ｂ、Ｃ間のみならず、一般に、機能ブロックＡ、Ｃ間も
信号線で接続される場合がある。このような場合、機能
ブロックＢについてセルコンパイラを用い、レイアウト
パターンと論理情報を自動生成させると、従来では、機
能ブロックＢの入出力間（機能ブロックＡ、Ｃ間）を通
る電源供給線を、入出力間に配置された各セルについて
１本配置されていた。これは、機能ブロックＢの動作ク
ロック周波数に関係なく、ワーストケースを想定して電
源供給線を配置していたためである。
クにおける、機能ブロックＢを挟んだ機能ブロックＡ、
Ｃ間の接続を示す。隣り合う機能ブロックＡ、Ｂ間及び
Ｂ、Ｃ間のみならず、一般に、機能ブロックＡ、Ｃ間も
信号線で接続される場合がある。このような場合、機能
ブロックＢについてセルコンパイラを用い、レイアウト
パターンと論理情報を自動生成させると、従来では、機
能ブロックＢの入出力間（機能ブロックＡ、Ｃ間）を通
る電源供給線を、入出力間に配置された各セルについて
１本配置されていた。これは、機能ブロックＢの動作ク
ロック周波数に関係なく、ワーストケースを想定して電
源供給線を配置していたためである。
［発明が解決しようとする課題］ しかし、高集積化が進み、各機能ブロックの内部配線
密度が高くなるとともに配線スペースが制限されてきた
ため、機能ブロックＡ、Ｃ間を接続する信号線はその全
てが機能ブロックＢのブロック内を通過することができ
なくなり、機能ブロックＢを迂回して機能ブロックＡ、
Ｃ間を信号線で接続しなければならなくなる場合が生じ
てきた。このため、信号線のチップ占有面積が広くな
り、高集積化の妨げになるという問題点があった。
密度が高くなるとともに配線スペースが制限されてきた
ため、機能ブロックＡ、Ｃ間を接続する信号線はその全
てが機能ブロックＢのブロック内を通過することができ
なくなり、機能ブロックＢを迂回して機能ブロックＡ、
Ｃ間を信号線で接続しなければならなくなる場合が生じ
てきた。このため、信号線のチップ占有面積が広くな
り、高集積化の妨げになるという問題点があった。
本発明の目的は、このような問題点に鑑み、より多数
本の信号線が機能ブロック内部を通過できるようにして
信号線のチップ占有面積を狭くすることにより、高集積
化を可能にする半導体装置の製造方法を提供することに
ある。
本の信号線が機能ブロック内部を通過できるようにして
信号線のチップ占有面積を狭くすることにより、高集積
化を可能にする半導体装置の製造方法を提供することに
ある。
［課題を解決するための手段］ 第１図は本発明の原理構成を示す。
図中、１はセルコンパイラであり、計算機で構成され
る。２はセルライブラリであり、磁気テープ又は磁気デ
ィスク等に、機能単位の論理回路を構成するデータが多
数のセルC1〜CNについて記憶されている。
る。２はセルライブラリであり、磁気テープ又は磁気デ
ィスク等に、機能単位の論理回路を構成するデータが多
数のセルC1〜CNについて記憶されている。
セルコンパイラ１は、設計対象である集積回路を構成
する機能ブロックの機能仕様が供給されると、セルライ
ブラリ２中のセルデータを組み合わせて、この機能ブロ
ックのマスクパターンのレイアウトデータと論理情報と
を自動生成する。
する機能ブロックの機能仕様が供給されると、セルライ
ブラリ２中のセルデータを組み合わせて、この機能ブロ
ックのマスクパターンのレイアウトデータと論理情報と
を自動生成する。
この機能仕様には当該機能ブロックの動作クロック周
波数が含まれており、セルライブラリ２は、当該機能ブ
ロックの入出力間を通る電源供給線を、この入出力間に
配置された例えばセルC11〜C18について、該動作クロッ
ク周波数に応じた複数個（Ｎ個）のセル毎に１本配置す
る。
波数が含まれており、セルライブラリ２は、当該機能ブ
ロックの入出力間を通る電源供給線を、この入出力間に
配置された例えばセルC11〜C18について、該動作クロッ
ク周波数に応じた複数個（Ｎ個）のセル毎に１本配置す
る。
ここで、動作クロック周波数に応じてとは、一般に動
作クロック周波数が低いほど消費電力が低いので、動作
クロック周波数が低いほどＮの値を大きくすることを意
味する。Ｎの値は、電源電圧が許容範囲を越えないよう
に、すなわち電源電圧が不安定にならないように決定さ
れる。
作クロック周波数が低いほど消費電力が低いので、動作
クロック周波数が低いほどＮの値を大きくすることを意
味する。Ｎの値は、電源電圧が許容範囲を越えないよう
に、すなわち電源電圧が不安定にならないように決定さ
れる。
［作用］ 全てのセルC11〜C18に電源供給線を配置していないの
で、配置していない分、不図示の離れた機能ブロック間
を接続するために当該機能ブロック内を通る通過信号線
の本数を従来よりも多くすることができ、この機能ブロ
ックを通過できないためにこの機能ブロックの周囲を通
って迂回せざるを得ない信号線、例えば、第５図のよう
に機能ブロックＢを迂回する信号線の本数を低減させあ
るいはなくすることができる。
で、配置していない分、不図示の離れた機能ブロック間
を接続するために当該機能ブロック内を通る通過信号線
の本数を従来よりも多くすることができ、この機能ブロ
ックを通過できないためにこの機能ブロックの周囲を通
って迂回せざるを得ない信号線、例えば、第５図のよう
に機能ブロックＢを迂回する信号線の本数を低減させあ
るいはなくすることができる。
したがって、信号線のチップ占有面積が狭くなり、高
集積化が可能となる。
集積化が可能となる。
［実施例］ 以下、図面に基づいて本発明の一実施例を説明する。
第２図はセルコンパイラの入出力関係を示す。
LSIを構成する機能ブロックの機能仕様、具体的には
従来同様の機能仕様である多数の論理仕様やビット長等
と、本実施例特有の機能仕様である動作クロック周波数
をセルコンパイラ１に与える。セルコンパイラ１は、磁
気テープ又は磁気ディスク等に記憶されているセルライ
ブラリ２を検索し、そのセルを組み合わせて、与えられ
た機能仕様を満たす機能ブロックの端子及び形状情報
３、機能ブロックのマスクパターンデータ４及び論理シ
ミュレーションデータ６を自動生成し、磁気テープ又は
磁気ディスク等にこれらを記憶させる。なお、此処で言
うセルとは、AND、OR等の論理を示すセル以外に、ある
１つの機能をもったものも含む構成であってもよい。
従来同様の機能仕様である多数の論理仕様やビット長等
と、本実施例特有の機能仕様である動作クロック周波数
をセルコンパイラ１に与える。セルコンパイラ１は、磁
気テープ又は磁気ディスク等に記憶されているセルライ
ブラリ２を検索し、そのセルを組み合わせて、与えられ
た機能仕様を満たす機能ブロックの端子及び形状情報
３、機能ブロックのマスクパターンデータ４及び論理シ
ミュレーションデータ６を自動生成し、磁気テープ又は
磁気ディスク等にこれらを記憶させる。なお、此処で言
うセルとは、AND、OR等の論理を示すセル以外に、ある
１つの機能をもったものも含む構成であってもよい。
第３図は、このレイアウトデータ３を図形化した概略
（セルの外形及び電源供給線のみ）を示す。図中、点線
はセル間の境界線であり、列１〜16の上端にある各セル
に１ビットのデータが入力され、列１〜16の下端にある
各セルから１ビットのデータが出力される。各列は、行
Ａ〜Ｉに分割されたセルからなる。ただし、Ｇ行は、列
１〜８を含む１つのセルと列９〜16を含む１つのセルと
からなり、Ｈ行はそれぞれ、列１〜４、列５〜８、列９
〜12、列13〜16を含む４つのセルからなる。
（セルの外形及び電源供給線のみ）を示す。図中、点線
はセル間の境界線であり、列１〜16の上端にある各セル
に１ビットのデータが入力され、列１〜16の下端にある
各セルから１ビットのデータが出力される。各列は、行
Ａ〜Ｉに分割されたセルからなる。ただし、Ｇ行は、列
１〜８を含む１つのセルと列９〜16を含む１つのセルと
からなり、Ｈ行はそれぞれ、列１〜４、列５〜８、列９
〜12、列13〜16を含む４つのセルからなる。
各セルは、機能単位である論理回路（回路素子間を接
続する信号線を含む）と、セル間を接続する入出力端子
と、配線層において機能ブロックの入出力間を通る電源
供給線及び通過信号線とからなる。この電源供給線は、
従来では全ての列１〜16について１本づつ配置（供給）
していたが、本実施例では、動作クロック周波数に応じ
たＮ列に１本、具体的には列１、５、９及び13に各１本
の電源供給線51〜54を配置している。一般に動作クロッ
ク周波数が低いほど消費電力が低いので、Ｎの値は、動
作クロック周波数が低いほど大きくする。この際、電源
電圧が許容範囲を越えないように、すなわち電源電圧が
不安定にならないように、設計データに基づいてＮの値
を決定する。
続する信号線を含む）と、セル間を接続する入出力端子
と、配線層において機能ブロックの入出力間を通る電源
供給線及び通過信号線とからなる。この電源供給線は、
従来では全ての列１〜16について１本づつ配置（供給）
していたが、本実施例では、動作クロック周波数に応じ
たＮ列に１本、具体的には列１、５、９及び13に各１本
の電源供給線51〜54を配置している。一般に動作クロッ
ク周波数が低いほど消費電力が低いので、Ｎの値は、動
作クロック周波数が低いほど大きくする。この際、電源
電圧が許容範囲を越えないように、すなわち電源電圧が
不安定にならないように、設計データに基づいてＮの値
を決定する。
また、Ｃ行及びＧ行にはそれぞれ、電源供給線51〜54
と交差する、従来同様の電源供給線71、72が配置されて
いる。
と交差する、従来同様の電源供給線71、72が配置されて
いる。
列方向の通過線のみに着目すると、各セルは、第４図
（Ａ）に示すような電源供給線５及び通過信号線８が通
るセルと、同図（Ｂ）に示すような通過信号線８のみが
通るセルとに分けられる。
（Ａ）に示すような電源供給線５及び通過信号線８が通
るセルと、同図（Ｂ）に示すような通過信号線８のみが
通るセルとに分けられる。
本実施例では、列２〜４、６〜８、10〜12及び14〜16
に電源供給線を配置していないので、その分、機能ブロ
ック内を通る通過信号線の本数を従来よりも多くするこ
とができ、この機能ブロックを迂回する信号線の本数を
低減させあるいはなくすることができる。
に電源供給線を配置していないので、その分、機能ブロ
ック内を通る通過信号線の本数を従来よりも多くするこ
とができ、この機能ブロックを迂回する信号線の本数を
低減させあるいはなくすることができる。
［発明の効果］ 以上説明した如く、本発明に係る半導体装置の製造方
法では、機能ブロックのブロック内を通る電源供給線
を、この入出力間に配置された全てのセルについて配置
せず、動作クロック周波数に応じた複数個のセル毎に１
本配置しているので、電源供給線を配置していない分、
機能ブロック内を通る通過信号線の本数を従来よりも多
くするこができ、したがって、この機能ブロックを通過
できずに迂回する信号線の本数を低減させあるいはなく
すことにより信号線のチップ占有面積を狭くすることが
できるという効果を奏し、半導体集積回路の高集積化に
寄与するところが大きい。
法では、機能ブロックのブロック内を通る電源供給線
を、この入出力間に配置された全てのセルについて配置
せず、動作クロック周波数に応じた複数個のセル毎に１
本配置しているので、電源供給線を配置していない分、
機能ブロック内を通る通過信号線の本数を従来よりも多
くするこができ、したがって、この機能ブロックを通過
できずに迂回する信号線の本数を低減させあるいはなく
すことにより信号線のチップ占有面積を狭くすることが
できるという効果を奏し、半導体集積回路の高集積化に
寄与するところが大きい。
第１図は本発明に係る半導体装置の製造方法の原理構成
を示すブロック図である。 第２図乃至第４図は本発明の一実施例に係り、 第２図はセルコンパイラの入出力関係を示すブロック
図、 第３図はセルコンパイラによるセル及び電源供給線のレ
イアウト図、 第４図は電源供給線及び信号線が通過するセルを示す図
である。 第５図は従来技術の問題点説明図である。 図中、 １はセルコンパイラ ２はセルライブラリ ３はマイクパターンのレイアウトデータ ４は論理情報 ５、51〜54、71、72は電源供給線 ６は論理シミュレーションデータ ８は通過信号線
を示すブロック図である。 第２図乃至第４図は本発明の一実施例に係り、 第２図はセルコンパイラの入出力関係を示すブロック
図、 第３図はセルコンパイラによるセル及び電源供給線のレ
イアウト図、 第４図は電源供給線及び信号線が通過するセルを示す図
である。 第５図は従来技術の問題点説明図である。 図中、 １はセルコンパイラ ２はセルライブラリ ３はマイクパターンのレイアウトデータ ４は論理情報 ５、51〜54、71、72は電源供給線 ６は論理シミュレーションデータ ８は通過信号線
Claims (1)
- 【請求項１】集積回路を構成する機能ブロックの機能仕
様に対し、セルライブラリ（２）中のセルデータ（C1〜
CN）を組み合わせて、該機能ブロックのマスクパターン
のレイアウトデータ（３）と論理情報（４）とを自動生
成する半導体装置の製造工程（１）において、 動作クロック周波数を与えることにより、該機能ブロッ
クの入出力間を通る電源供給線（51〜54）を、該入出力
間に配置されたセル（C11〜C18）について、該機能ブロ
ックの動作クロック周波数に応じた複数個のセル毎に１
本配置するようにしたことを特徴とする半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1242665A JP2564659B2 (ja) | 1989-09-19 | 1989-09-19 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1242665A JP2564659B2 (ja) | 1989-09-19 | 1989-09-19 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03104258A JPH03104258A (ja) | 1991-05-01 |
| JP2564659B2 true JP2564659B2 (ja) | 1996-12-18 |
Family
ID=17092422
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1242665A Expired - Fee Related JP2564659B2 (ja) | 1989-09-19 | 1989-09-19 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2564659B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6328974B2 (ja) * | 2014-03-28 | 2018-05-23 | 株式会社メガチップス | 半導体装置及び半導体装置の設計手法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02187050A (ja) * | 1989-01-13 | 1990-07-23 | Hitachi Ltd | 半導体集積回路装置 |
-
1989
- 1989-09-19 JP JP1242665A patent/JP2564659B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03104258A (ja) | 1991-05-01 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |