JP2003282813A - 半導体装置、メモリコア部チップ、メモリ周辺回路部チップおよび半導体メモリ装置 - Google Patents
半導体装置、メモリコア部チップ、メモリ周辺回路部チップおよび半導体メモリ装置Info
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Abstract
装置を提供する。 【解決手段】 デザインルール等のブロックパラメータ
の異なる第1回路ブロック(DRAMコア)及び第2回
路ブロック(DRAM周辺回路)を含む複数の回路ブロ
ックを備えた半導体装置であって、第1回路ブロック
は、第1の半導体チップ(DRAMコアチップ)101
上に形成されおり、第2回路ブロックは、第2の半導体
チップ102上に形成され、第1回路ブロックに電気的
に接続されている。この結果、低コストで各半導体チッ
プを製造できる。
Description
などの半導体装置及びその製造方法に関するものであ
り、特に、マルチチップモジュール(以下、MCMと記
す)に適した半導体装置に関する。
・ランダムアクセス・メモリ(DRAM)は、記憶部と
して、メモリセルがアレイ状に配置されたメモリセルア
レイを備えたものである。DRAMは、パッケージのピ
ン数を極力少なくできるように図1に示すような回路構
成でチップが実現されている。図1において、DRAM
95はメモリセルがアレイ状に配置されたメモリセルア
レイ1を中心に、メモリセルアレイ1内のメモリセルと
同一ピッチでレイアウトされる回路ブロック50とし
て、ワードラインを選択するためのローデコーダ5およ
びワードラインドライバ6、ビットラインの信号を増幅
するためのセンスアンプ4、センスアンプ4により増幅
された信号の中から任意の位置のビットデータを選択し
データラインに出力するコラムセレクタ3および、コラ
ムセレクタ3へ与える選択信号を発生するコラムデコー
ダ2を有しており、以降の説明においては、メモリセル
アレイ1およびメモリセルアレイ1内のメモリセルと同
一ピッチでレイアウトされる回路を合わせた回路ブロッ
ク50をメモリコア部と表現する。また、メモリセルア
レイ1内のメモリセルピッチには依存しないでレイアウ
トされる回路としては、アドレス信号入力端子A(1
0:0)32からローアドレスを受け取るローアドレス
バッファ10、コラムアドレスを受け取るコラムアドレ
スバッファ9、リフレッシュアドレスを発生するローア
ドレスカウンタ11、ローアドレスバッファ10および
コラムアドレスバッファ9の出力信号からローデコーダ
5およびコラムデコーダ2へ与える信号に変換するため
に、入力されるアドレス信号をあらかじめデコードする
ロープリデコーダ8およびコラムプリデコーダ7、デー
タ入出力端子DQ(7:0)36へのデータの入出力を
おこなうデータ入力バッファ12およびデータ出力バッ
ファ13、メモリセルへのデータ書き込みをおこなうた
めのライトアンプ14、メモリセルからのデータ読み出
しをおこなうためのリードアンプ15、RAS信号入力
端子30およびCAS信号入力端子31から入力される
RASおよびCAS信号を基にDRAM内部のタイミン
グ信号を発生するRAS系/CAS系クロック発生回路
16、WE信号入力端子35から入力されるWE信号を
基に書き込みのタイミング信号を発生するWE系クロッ
ク発生回路17、OE信号入力端子37から入力される
OE信号を基にデータ出力のタイミング信号を発生する
OE系クロック発生回路18および、DRAM内部に必
要な電圧を発生する回路として、ワード線電位を昇圧す
るのに必要となる昇圧電位発生回路19、基板に与える
電位を発生する基板電位発生回路20、ビット線プリチ
ャージやセルプレートに与える電位として必要となる1
/2VCC発生回路21を有している。以降の説明にお
いては、このモリセルアレイ1内のメモリセルピッチと
は依存しないでレイアウトされる回路を合わせてメモリ
周辺回路部と表現する。
路を備えることにより、パッケージに実装する場合の外
部ピンとしてはアドレス、データ、数本の制御信号ピン
および電源ピンのみとなり、小さなパッケージで実装す
ることができる。8ビットデータI/Oの16MDRA
Mを例にとると、アドレスピンとして11ピン、データ
入出力ピンとして8ピン、制御信号ピンとして4ピン、
電源ピンとして2ピンが使用されており、必要ピン数と
しては25ピンであり28ピンのパッケージに実装が可
能となっている。
イアウト例を図2に示す。図2では16MビットDRA
Mの場合を示しており、メモリセルアレイ1は4Mビッ
トのプレートに4分割され、各々の4Mビットのプレー
トはさらに256Kビットのメモリセルブロック96に
16分割されている。256Kビットの各メモリセルブ
ロック96は256ロー×1024コラムのメモリセル
を備えており、センスアンプ4およびコラムセレクタ3
は各メモリセルブロックにメモリセルのコラム数と同数
の1024個配置されている。ローデコーダ6およびワ
ードドライバ5は、各メモリセルブロック毎に配置され
ており、コラムデコーダ2は各プレート毎に配置され、
メモリ周辺回路部はチップ中央部での左右のコラムデコ
ーダ2の間94およびチップ周辺部に配置されている。
ここで、コラムデコーダ2の出力であるコラムセレクタ
3への選択信号は左右のプレートに対して共通な信号で
あるが、コラムデコーダ2が左右のプレートにそれぞれ
配置されているのは、選択信号線が中央部のメモリ周辺
回路部94を横切ることができないためである。外部ピ
ンとの接続をおこなうためのパッドはチップ中央部94
内のパッド形成部40内に配置されており、このパッド
とパッケージの外部ピンとをワイヤボンドで接続してい
る。
信号端子30〜32および35〜37の端子容量は、入
出力端子となっているデータ入出力端子36が最も大き
く、入力トランジスタのゲート容量、端子から入力トラ
ンジスタまでの配線容量、入力トランジスタ用サージ保
護デバイスの容量、信号出力トランジスタの拡散容量、
出力トランジスタ用サージ保護デバイスの容量、パッケ
ージのリードとワイヤボンド容量の合計となり5pF程
度が存在する。メモリは一般にはシステムに複数個用い
られ、複数のメモリの各端子はバス配線により共通に接
続される。このため、DRAMにおいては、各ピンに5
0pFの負荷容量が接続されるものとして特性評価をお
こなっており、データI/Oのビット幅としては、パッ
ケージピン数の制限だけでなく、負荷容量駆動による消
費電力およびノイズの増大等を考慮して、現状では8〜
16ビット程度のものが実現されている。
段例を示している。70はプリント配線基板であり、こ
のプリント配線基板70上にパッケージされたDRAM
72およびCPU等の信号処理LSI71がハンダ付さ
れている。DRAM72と信号処理LSI71との間は
プリント配線73により接続されている。図3において
はDRAMを1個用いるシステム構成例を示したが、D
RAMを複数個用いるシステムも多くある。
容量のメモリセルキャパシタや、リーク電流の少ないメ
モリセルトランジスタを実現するために工程数の多い複
雑な半導体製造プロセスを用いて製造されており、0.
5μmのデザインルールを用いるDRAMプロセスにお
いては同一デザインルールでのロジックLSIを実現す
る論理LSIプロセスに比べ約1.5倍の製造コストと
なっている。
RAMプロセスを必要とする部分はメモリセルアレイ1
のみであり、チップ上でのメモリセルアレイ1以外の部
分はロジックLSIを実現する論理LSIプロセスで製
造可能なものである。しかしながら、図2に示すように
図1に示す回路構成のすべての部分がDRAMプロセス
で製造されており、DRAMを高価なものとしている。
おいても同様であり、SRAM、EEPROM、フラッ
シュメモリ等も論理LSIプロセスに比べ高価なプロセ
スでメモリセルアレイ以外の周辺回路部を含めたものを
1チップ上に実現しており、半導体メモリを高価なもの
としている。
のビット幅は8〜16ビットまでのものしか実現されて
おらず、多ビット幅のデータ転送を必要とするシステム
においては、小容量のメモリを多数個用いて多ビット幅
データI/Oを実現しており、大面積かつ高価なシステ
ムとなっていた。
もなって、メモリを含む複数のベアチップを同一の基板
に実装し、チップ間を最短の配線で結ぶことを目的とし
た、MCM技術の開発が盛んになっているが、このMC
Mに用いるメモリチップにおいても従来の図2の構成で
製造された高価なメモリをそのまま用いており、メモリ
1チップでのデータI/Oビット幅が制限されているた
め、多ビット幅のデータI/Oを実現するためには、小
容量のメモリを多数個用いる必要があった。
アクセスタイムの高速化のため、DRAMにおいては半
導体基板を負電位に設定しており、この負電位はDRA
Mチップに集積された基板電位発生回路20により発生
される。一方ロジックLSIは通常、半導体基板は接地
される構成となるため、ロジックLSIに比べDRAM
の半導体基板のインピーダンスが高くなり、ラッチアッ
プやサージ耐性が低くなってしまう。このため、大面積
の入力サージ保護を必要とするとともに、微細化プロセ
ス技術を用いるDRAMにおいては、メモリセル領域の
みの基板を負電位とする3重ウェル構造プロセスなどを
必要とし、DRAMをより高価なものにしている。
ては、DRAMのみならずSRAM、EEPROM、フ
ラッシュメモリ等の複数種類のメモリを用いる場合が多
く、これらのメモリはすべてメモリセルと同一チップ上
に周辺回路を搭載しており、同様の動作をする回路をす
べてのメモリチップが持つことになる。
あり、本発明の目的とするところは、高い機能を持つ半
導体装置を低価格で提供することにある。
ブロックパラメータの異なる第1回路ブロック及び第2
回路ブロックを含む複数の回路ブロックを備えた半導体
装置であって、該第1回路ブロックは、第1の半導体チ
ップ上に形成されており、該第2回路ブロックは、第2
の半導体チップ上に形成されており、しかも、該第1回
路ブロックに電気的に接続されてており、そのことによ
り上記目的が達成される。
周波数、設計ルール、トランジスタの閾値(Vt)、電
源電圧、ディジタル回路かアナログ回路かの相違、通常
のMOS回路かCMOS回路かバイポーラ回路かバイC
MOS回路かの相違、ROMかRAMかの相違、ロジッ
クかメモリかの相違からなる群から選択されたパラメー
タである。
ルを有するメモリセルブロックであり、前記第2回路ブ
ロックは、該メモリセルブロックの選択されたメモリセ
ルにアクセスするためのメモリ周辺回路ブロックであっ
てもよい。
り、前記第2回路ブロックは、周辺回路ブロックであっ
てもよい。
半導体チップ上に集積され得る回路を、ブロックパラメ
ータの異なる第1回路ブロック及び第2回路ブロックに
分離する工程と、該第1回路ブロックを第1の半導体チ
ップ上に形成する工程と、該第2回路ブロックを第2の
半導体チップ上に形成する工程と、該第1回路ブロック
と該第2回路ブロックとを電気的に接続する工程とを包
含し、そのことにより上記目的が達成される。
周波数、設計ルール、トランジスタの閾値(Vt)、電
源電圧、ディジタル回路かアナログ回路かの相違、通常
のMOS回路かCMOS回路かバイポーラ回路かバイC
MOS回路かの相違、ROMかRAMかの相違、ロジッ
クかメモリかの相違からなる群から選択されたパラメー
タである。
ルを有するメモリセルブロックであり、前記第2回路ブ
ロックは、該メモリセルブロックの選択されたメモリセ
ルにアクセスするためのメモリ周辺回路ブロックであっ
てもよい。
り、前記第2回路ブロックは、周辺回路ブロックであっ
てもよい。
チップ上に集積され得る回路が、ブロックパラメータの
異なる第1回路ブロック及び第2回路ブロックに分離さ
れた半導体装置であって、該第1回路ブロックは第1の
半導体チップ上に形成され、該第2回路ブロックは第2
の半導体チップ上に形成されており、該第1回路ブロッ
クと該第2回路ブロックとが電気的に接続されており、
そのことにより上記目的が達成される。
周波数、設計ルール、トランジスタの閾値(Vt)、電
源電圧、ディジタル回路かアナログ回路かの相違、通常
のMOS回路かCMOS回路かバイポーラ回路かバイC
MOS回路かの相違、ROMかRAMかの相違、ロジッ
クかメモリかの相違からなる群から選択されたパラメー
タである。
も第1の機能を果たすための複数の回路ブロックを有す
る第1回路部と、該第1の機能とは異なる第2の機能を
果たすための回路ブロックを有する第2回路部とを備え
た半導体装置であって、該第1回路部の該複数の回路ブ
ロックのうち、少なくとも一つの回路ブロックは、該第
2回路部の回路ブロックとともに、第1の半導体チップ
上に形成されており、該第1回路部の残りの回路ブロッ
クは、該第1の半導体チップとは異なる第2の半導体チ
ップ上に形成され、しかも、該第2の半導体チップ上に
形成された回路ブロックに電気的に接続されており、該
第1半導体チップ上に形成された該第1回路部の回路ブ
ロックに関するブロックパラメータは、該第2半導体チ
ップ上に形成された該第1回路部の他の回路ブロックに
関するブロックパラメータよりも、該第2回路部の回路
ブロックに関するブロックパラメータに近く、そのこと
により上記目的が達成される。
す複数の回路ブロックとして、少なくともメモリセルブ
ロックとメモリ周辺回路ブロックとを有しており、前記
第2回路部は、前記第2の機能を果たす回路ブロックと
して、信号処理回路を有しており、該信号処理回路と該
メモリ周辺回路ブロックとが、前記第1半導体チップ上
に形成され、該メモリセルブロックが前記第2半導体チ
ップ上に形成されていてもよい。
周波数、設計ルール、トランジスタの閾値(Vt)、電
源電圧、ディジタル回路かアナログ回路かの相違、通常
のMOS回路かCMOS回路かバイポーラ回路かバイC
MOS回路かの相違、ROMかRAMかの相違、ロジッ
クかメモリかの相違からなる群から選択されたパラメー
タである。
リセルアレイを含む他の半導体メモリコアチップに対し
て信号の送受信を行うための入出力端子と、与えられる
アドレスによって、該半導体メモリコアチップ内の該メ
モリセルアレイのうちのメモリセルを指定し、該メモリ
セルへのデータ読み出しまたは書き込みをおこなうメモ
リ周辺回路とを備え、そのことにより上記目的が達成さ
れる。
回路を含む他の半導体チップに対して信号の送受信を行
うための入出力端子と、メモリセルアレイとを備え、与
えられるアドレスによって、該半導体チップの該メモリ
周辺回路からメモリセルを指定され、該メモリセルへの
データ読み出しまたは書き込みをおこない、そのことに
より上記目的が達成される。
体製造プロセスを用いて形成される少なくとも一つのメ
モリコア部チップと、該第1の半導体製造プロセスとは
異なる第2の半導体製造プロセスを用いて形成されるメ
モリ周辺回路部チップと、該メモリコア部チップ及び該
メモリ周辺回路部チップを接続する手段とを備え、その
ことにより上記目的が達成される。
するためのメモリセルを含み、前記メモリ周辺回路部チ
ップは、与えられるアドレスにより該メモリコア部チッ
プ内の該メモリセルを指定し、該メモリセルへのデータ
読み出しまたは書き込みをおこなってもよい。
半導体製造プロセスを用いて形成される複数のメモリコ
ア部チップと、該第1の半導体製造プロセスとは異なる
第2の半導体製造プロセスを用いて形成されるメモリ周
辺回路部チップと、該複数のメモリコア部チップ及び該
メモリ周辺回路部チップを接続する手段とを備え、前記
メモリコア部チップは、該メモリ周辺回路チップ内の少
なくとも一部の回路を共有し、そのことにより上記目的
が達成される。
導体製造プロセスを用いて形成されるデータを記憶する
ためのメモリセルを含む少なくとも一つのメモリコア部
チップと、該第1の半導体製造プロセスとは異なる第2
の半導体製造プロセスを用いて形成されるメモリ周辺回
路部およびメモリコア部チップに記憶されるデータを用
いて処理をおこなう信号処理回路を搭載する信号処理チ
ップと、該メモリコア部チップ及び該信号処理チップを
接続する手段とを備え、そのことにより上記目的が達成
される。
レスによって前記メモリコア部チップ内の前記メモリセ
ルを指定し、該メモリセルへのデータ読み出しまたは書
き込みをおこなってもよい。
モリ周辺回路チップ内の少なくとも一部の回路を共有す
る。
ップおよび信号処理チップがマルチチップ実装手段によ
り実装された半導体装置であって、該メモリチップは、
データを格納する複数のメモリセルを備えたメモリセル
アレイ部と、与えられるアドレスにより該メモリセルア
レイ内の該メモリセルを指定し、データを入出力するア
クセス手段と、複数データを並列に入出力するためのデ
ータ端子とを備えており、該信号処理チップは、複数デ
ータを並列に入出力するデータ端子を備えており、該メ
モリチップと該信号処理チップとの間で複数のデータを
並列に転送する手段を備え、そのことにより上記目的が
達成される。
ロセスを用いて実現されており、前記信号処理チップ
は、該第1の半導体製造プロセスとは異なる第2の半導
体製造プロセスを用いて実現されていてもよい。
処理回路を備えていてもよい。
ア部チップおよび信号処理チップがマルチチップ実装手
段により実装された半導体装置であって、該メモリコア
部チップは、データを格納する複数のメモリセルを備え
たメモリセルアレイと、複数データを並列に入出力する
データ端子を備えており、該信号処理チップは、与えら
れるアドレスにより該メモリコア部チップ内の該メモリ
セルを指定し、該メモリセルへのデータ読み出しまたは
書き込みをおこない、複数データを並列に入出力するデ
ータ端子および複数の信号処理回路を備えており、該メ
モリコア部チップと該信号処理チップとの間で複数のデ
ータを並列に転送する手段を備え、そのことにより上記
目的が達成される。
製造プロセスを用いて実現されており、前記信号処理チ
ップは、該第1の半導体製造プロセスとは異なる第2の
半導体製造プロセスを用いて形成されてもよい。
パラメータの異なる第1回路ブロック及び第2回路ブロ
ックを含む複数の回路ブロックを備えており、第1回路
ブロックは、第1の半導体チップ上に形成され、第2回
路ブロックは、第2の半導体チップ上に形成されてい
る。ここで、ブロックパラメータとは、動作クロック周
波数、設計ルール、トランジスタの閾値(Vt)、電源
電圧、ディジタル回路かアナログ回路かの相違、通常の
MOS回路かCMOS回路かバイポーラ回路かバイCM
OS回路か等の相違である。ブロックパラメータとして
は、ほかに、ROMかRAMかの相違、ロジックかメモ
リかの相違等の論理特性の相違も含まれる。
ップ上に形成し、それによって、動作速度などの特性を
向上させ、製造コストを低減しようとするシステムオン
チップの考え方が主流になってきた。このようなシステ
ムオンチップ型の半導体装置では、一つの半導体チップ
上に複数の回路ブロックが集積されており、それら複数
の回路ブロックが最適なレイアウトで配置されるように
設計が行われている。集積される複数の回路ブロック
は、ブロックパラメータが相互に異なる場合があるが、
ひとつの半導体チップ上に集積することが最も好ましい
と信じられてきた。本願発明者は、その常識にとらわれ
ず、あえて、複数の回路ブロックを種々のパラメータに
基づいて分類し、異なる半導体チップ上に配分すれば、
かえって製造コストの低減などの効果が得られることを
見いだした。
点は、各回路ブロックをどのような基準で分類し、各半
導体チップ上に形成するかということである。その点を
図4(a)〜(c)を参照しながら以下に説明する。
複数の回路ブロックを示し、図4(b)は、これらの回
路ブロックを一つの半導体チップ上に集積した半導体装
置のレイアウトを模式的に示している。図4(c)は、
ディジタルかアナログかというブロックパラメータに基
づいて回路ブロックを2つのグループに分類し、各々を
2つの異なる半導体チップ上に再配置した半導体装置の
レイアウトを模式的に示している。
システムは、図4(a)に示されるように、CPU、画
像処理用LSI、及びNTSCエンコーダから構成され
ている。NTSCエンコーダは、論理回路(LOGI
C)部とD/Aコンバータ(DAC)部を含んでおり、
これらが全体として、NTSCエンコーダの機能を発揮
するように動作する。LOGIC部は、RGBディジタ
ル信号に基づいてDAC部の出力レベルを制御する。D
AC部は、ディジタル信号をデコードするデコーダ部分
(DAC−DEC)と、デコーダ部分からの信号に応じ
てアナログ信号を出力する電流セルアレイ部分(DAC
−ARRAY)とを含んでいる。デコーダ部分(DAC
−DEC)はディジタル回路によって構成され、電流セ
ルアレイ部分(DAC−ARRAY)はアナログ回路に
よって構成されている。この結果、NTSCエンコーダ
は、RGBディジタル信号からNTSCコンポジット信
号を生成することができる。CPU、画像処理用LS
I、及びNTSCエンコーダは、各々、別々の半導体チ
ップ上に形成される。各半導体チップは、回路基板上に
配置され、回路基板上の配線によって電気的に接続され
る。回路基板上の配線で相互接続することは高速動作を
阻害すると考えられるので、大規模LSI製造技術の発
展と、CADを用いた設計支援ツールの充実によって、
図4(a)のシステムは、図4(b)に示すように一つ
の半導体チップ上に集積されつつある。
かというブロックパラメータに基づいて、上記システム
の回路ブロックを分類し、異なる半導体チップ上に配分
する。具体的には、NTSCエンコーダの中のLOGI
C部とDAC部中のディジタル動作を行う回路部分を、
DAC部中のアナログ動作を行う回路部分から分離し、
CPUブロック及びCGブロックとともに一つの半導体
チップ(ディジタル回路用)上に集積する。他方、NT
SCエンコーダのDAC部のアナログ回路部分は、他の
半導体チップ(アナログ回路用)上に形成する。このよ
うにすることで、以下の効果が得られる。すなわち、N
TSCエンコーダのDAC部のアナログ回路部分は、ノ
イズに敏感でノイズによる悪影響を受けやすい。このた
め、DAC部をディジタル回路によって形成されている
LOGIC部と同一半導体チップ上に形成すれば、ディ
ジタル回路の動作に起因するノイズが半導体チップを介
してDAC部に到達するおそれがある。NTSCエンコ
ーダの持つ機能を達成するために必要な回路ブロックを
上述のように2つの半導体チップ上に形成すれば、その
ようなノイズによる問題を解決することができる。ま
た、半導体製造プロセスによって、アナログ回路を形成
する工程と、ディジタル回路を形成する工程とは異なっ
ており、それぞれのデザインルールも違う。このため、
ディジタル回路用の半導体チップとアナログ回路用の半
導体チップとに分けて製造工程を行えば、それぞれの半
導体チップを、最適なデザインルールで、しかも不要な
工程を割愛した製造手順で作製できる。通常、デザイン
ルールの厳しいプロセスは、一工程あたりのコストが相
対的に高価であるので、緩いデザインルールに従って作
製可能な回路ブロックを見つけ、その回路ブロックを他
の半導体チップ上に分離すれば、製造コストは全体とし
て低減できる。
回路ブロックを形成した後、それら複数の半導体チップ
から、MCMを形成する。MCMは、たとえば、図5
(a)〜(c)に示すように2つのLSIチップを配置
し、半田バンプによって相互接続することによって作製
される。本発明の半導体装置が、従来のMCMと異なる
点は、本発明の半導体装置が既存の複数の半導体チップ
を単純に組み合わせて一つのモジュールを形成するので
はなく、複数の回路ブロックを有する一つのシステムを
構築した後、特定のブロックパラメータが相互に共通す
るグループまたはブロックパラメータの近いグループご
とに分離された半導体チップをモジュールに使用する点
にある。
するメモリセルブロックと、メモリセルブロック中の選
択されたメモリセルにアクセスするためのメモリ周辺回
路ブロックとを、異なる半導体チップ上に形成する。メ
モリセルブロックとメモリ周辺回路ブロックとでは、デ
ザインルール(最小寸法)が異なり、製造プロセスのシ
ーケンスも異なる。しかし、これらのブロックは、DR
AMとしての機能を発揮するためには、一つの半導体チ
ップ上に集積されるべきであると信じられていた。本発
明によれば、メモリセルブロックと周辺回路ブロックと
をデザインルールというブロックパラメータを基準に分
類し、異なる半導体チップ上に形成する。この発明につ
いては、後に実施例を詳細に説明する。
と、周辺回路ブロックとを、別々の半導体チップ上に形
成する。なお、ここで、CPUコアとは、少なくとも命
令を解読し、制御動作を行う制御部と、算術論理演算を
行う演算部を有しており、周辺装置の制御を行う回路で
ある。
は、大きく分けて2つある。第1は、図6(a)に示す
ように、一つの機能を達成するための複数の回路ブロッ
クAからCが一つの半導体チップ700上に形成されて
いた場合において、ブロックパラメータが他の回路ブロ
ックと異なる回路ブロックを見つけだし、図6(b)に
示すように、ブロックA及びBを半導体チップ710上
に形成し、ブロックCを半導体チップ720上に形成す
るというものである。2つ半導体チップ710及び72
0は相互に接続される。
機能を達成するための複数の回路ブロックA〜Cが第1
の半導体チップ800上に形成され、かつ、第2の機能
を達成するための複数の回路ブロックD及びEが第2の
半導体チップ810上に形成されていた場合において、
図7(b)に示すようにブロックパラメータが他の回路
ブロックA及びBと異なる回路ブロックCを見つけだ
し、他の半導体チップ830上に形成するというもので
ある。残りの回路ブロックA及びBは、半導体チップ8
20上に形成する。2つ半導体チップ820及び830
は相互に接続される。
る半導体装置の製造方法を説明する。
いてネットリストを決定し、ブロックパラメータの読み
込みを行う。この後、回路ブロックについて階層展開を
行う。次に、工程S2で、特定のブロックパラメータを
基準に回路ブロックをグループ分けする。この後、工程
S3で、ネットリストにグループ階層を追加する。これ
によって、回路ブロックの複数の半導体チップ上に割り
当てを完了する。
の公知の工程を行うことになる。具体的には、工程S4
で、各半導体チップ上に形成する回路のレイアウトの決
定を行い、工程S5でレイアウトの検証を行う。工程S
6でマスクデータを作製し、工程S7でマスクを作製す
る。それらのマスクを用いて、工程S8及びS9で各半
導体チップに回路を形成する。工程S8及びS9は、そ
れぞれ、薄膜堆積やフォトリソグラフィ等の複数のサブ
工程を含んでいる。
体チップは、好ましくはMCM技術によって相互に接続
され、一つの半導体装置を形成する。
づいて回路ブロックを分割すれば、どのような利点が得
られるかを、下記表を用いて説明する。表1から表5
は、回路ブロック分割の基準として選択するブロックパ
ラメータをA欄に、第1の半導体チップ上に形成される
回路名をB欄に、第2の半導体チップ上に形成される回
路名をC欄に記載している。
して、第1の半導体チップ上に行デコーダや列デコーダ
などの周辺回路を形成し、第2の半導体チップ上に多数
のメモリセルが配列されたメモリコア回路を形成した場
合を示している。これらの半導体チップは相互接続さ
れ、一つの半導体メモリ装置を構成する。
できる。デザインルールが異なる回路ブロックを一つの
半導体チップ上に形成すると、デザインルールの比較的
に緩い回路ブロックまで、デザインルールの厳しい回路
ブロックとともに形成される。
造には、相対的に高価な製造装置が必要であり、また、
微細な構造の形成のために特殊な製造工程が余分に要求
される場合が多い。デザインルールの相対的に緩い回路
ブロックを、相対的に厳しい回路ブロックとは別の半導
体チップ上に分けて形成すれば、その半導体チップは比
較的に安価の工程で簡単に形成され、また、製造歩留ま
りも向上する。その結果、2つの半導体チップから形成
される半導体装置も、全体として、低いコストで歩留ま
り良く製造される。
速動作する半導体装置が得られる。一般に、高速動作が
可能な半導体装置は、大きなリーク電流を生じやすいた
め、消費電力が大きい傾向がある。トランジスタの閾値
が低い回路ブロックは、相対的に高い速度で動作する
が、リーク電流が相対的に大きい。トランジスタの閾値
に基づいて、相対的に高速で動作させるべき回路ブロッ
クと、相対的に低速で動作させても良い回路ブロックに
分離すれば、それぞれに適した製造プロセスによって各
半導体チップを形成することができるので、低い消費電
力で高速動作する半導体装置が比較的に安価に形成でき
る。
に最適な電源電圧を設定することができるので、表2の
例と同様に、低い消費電力で高速動作する半導体装置が
比較的に安価に形成できる。一般に、超大規模集積回路
(LSI)の動作速度は電源電圧に比例する。すなわ
ち、電源電圧が低下すると、動作し得る最高の周波数が
低くなる。他方、消費電力は電源電圧の2乗に比例す
る。同一の周波数で動作するLSIの場合、3ボルトの
電源電圧で動作させるときの消費電力は、5ボルトの電
源電圧で動作させる場合の消費電力の約40%になる。
3ボルトでは50MHzの動作、2ボルトでは25MH
zの動作が可能なMCUコア(マイコロ・コントローラ
・ユニット・コア)を使用して、たとえば3ボルトで2
5MHzの動作を行う画像処理用MCUを形成した場
合、この画像処理用MCUは、その動作周波数の割に高
い電源電圧で動作することになる。これは、無駄な電力
の消費を招く。MCUの動作には、2ボルトの電源電圧
が好ましく、周辺回路の動作には3ボルトの電源電圧が
好ましい場合がある。このような場合、MCUコアと周
辺回路とを別々の半導体チップ上に形成し、各々の半導
体チップには異なる電圧を供給すれば、半導体装置とし
ては、最適な電源電圧のもとで高速低消費電力の動作が
実現する。
できる。相対的に高い動作周波数で動作する回路ブロッ
クと相対的に低い動作周波数で動作する回路ブロックと
は、異なる製造プロセスによって製造されるべき構造を
持つため、別々の半導体チップ上にそれぞれの回路ブロ
ックを形成すれば、製造コストが全体として低減され
る。また、表2に示す例から得られる効果も同様に得ら
れる。
ば、設計コストも含めた製造コストが低減される。表5
の第1行から第5行の例では、2つの半導体チップのう
ち、一方の半導体チップ上の回路を汎用の機能を持つ回
路ブロックで構成し、他方の半導体チップ上の回路の構
成がユーザ毎に異なることを可能としている。このた
め、ユーザ毎に設計が異なり得る半導体チップは、種々
の構成を持つように設計され、製造されことになるが、
そのようにして製造された多種類の半導体チップに対し
て、汎用の半導体チップは共通に使用され得る。このた
め、複数の半導体装置を製造する場合や、設計変更が行
われる場合に、製造コストが低減されるという利点が得
られる。
よる性能の劣化が防止される。これについては、前述の
通りである。また、表5の第7行及び第8行に示す例に
よれば、各半導体チップ上の回路が各々に最適な製造プ
ロセスによって製造されることによって、製造コストが
低減されるという効果がある。
装置の第1の実施例を詳細に説明する。
示す。図9は、DRAMの構成を示しており、各回路構
成要素は図1と同一であって、それぞれに同一番号を付
している。DRAM80はメモリコア部50とメモリ周
辺回路部60が異なる半導体チップで構成されている。
メモリコア部チップ50はメモリセルアレイ1と、この
メモリセルアレイ1内のメモリセルと同一ピッチでレイ
アウトされるセンスアンプ4、コラムセレクタ3、コラ
ムデコーダ2、ワードドライバ6およびローデコーダ5
より構成されており、このメモリコア部チップ50への
入出力信号としては、ローデコーダ5へのプリデコード
アドレス入力信号XAi(27:0)55、コラムデコ
ーダ2へのプリデコードアドレス入力信号YAi(2
3:0)52、コラムセレクタ3へのデータ入出力信号
Dco(7:0)51、基板電位入力VBB56、昇圧
電位入力VPP55、セルプレート電位およびビット線
プリチャージ電位入力VBP、VCP54および電源入
力VCC57、VSS58、さらには図示されていない
何本かの制御信号入力がある。
レスバッファ10、コラムアドレスバッファ9、ローア
ドレスカウンタ11、ロープリデコーダ8、コラムプリ
デコーダ7、データ入出力バッファ12、13、ライト
アンプ14、リードアンプ15、RAS系CAS系クロ
ック発生回路16、WE系クロック発生回路17、OE
系クロック発生回路18および、昇圧電位発生回路1
9、基板電位発生回路20、1/2VCC発生回路21
より構成され、このメモリ周辺回路部チップ60への入
出力信号としては、DRAM80に対する外部信号とし
てアドレス入力信号A(10:0)32、データ入出力
信号DQ(7:0)36、RAS入力信号30、CAS
入力信号31、WE入力信号35、OE入力信号37お
よび電源VCC33およびVSS34と、メモリコア部
チップ50との間の信号として、ロープリデコーダ8の
プリデコードアドレス出力信号XAo(27:0)6
3、コラムプリデコーダ7のプリデコードアドレス出力
信号YAo(23:0)62、データラインへのデータ
入出力信号Dpe(7:0)61、基板電位発生回路出
力VBB66、昇圧電位発生回路出力VPP65、1/
2VCC発生回路出力VCP、VBP64、さらには図
示されていない何本かの制御信号出力がある。
部チップ60との間の必要な信号を接続することにより
DRAM80は図1に示すDRAM95と同一の機能を
実現する。
チップ50とメモリ周辺回路部チップ60に分割された
DRAM80におけるメモリコア部チップ50のチップ
レイアウト例と、両チップの実装例を示すものである。
メモリコア部チップ50はDRAMプロセスを用いて製
造されており、メモリセルアレイ1、センスアンプ3、
コラムセレクタ4、ローデコーダ6、およびワードドラ
イバ5が配置されている。メモリセルアレイ1が4分割
されたメモリプレートとローデコーダ6、およびワード
ドライバ5は図2と同一レイアウトであるが、コラムデ
コーダ2は左右のメモリプレートに対して共通に1個配
置され、コラムデコーダ2の出力であるコラムセレクタ
選択信号は左右のメモリプレート内のコラムセレクタに
共通に配線されている。
モリ周辺回路部60に示す回路が配置され、論理LSI
プロセス等のようにメモリコア部チップ50の製造に用
いるDRAMプロセスとは異なるプロセスで製造され
る。メモリ周辺回路部チップ60とメモリコア部チップ
50が共通基板81に実装され、両チップ間の接続をワ
イヤボド配線82で接続することにより図9でのDRA
M80を構成している。また、外部ピントの接続をおこ
なうためのパッド83はメモリ周辺回路部チップ60に
配置されており、この図10に示すDRAM構成を従来
のDRAMと同様のパッケージに実装し、メモリ周辺回
路部チップ60に配置されたパッド形成部83内のパッ
ドと外部ピンを接続する。
モリコア部チップ50との間の接続信号本数は、図9に
示す構成での16MビットDRAMにおいては約60本
となり、図10に示すようなワイヤボンド配線82を用
いた接続により低価格で実現可能である。さらに本数の
多いチップ間接続をおこなう場合には、配線基板を用
い、バンプによりチップを基板に実装する方式等により
容易に実現することができる。
メモリコア部チップ50のみを高価なメモリプロセスを
用いて製造し、メモリ周辺回路部チップ60の製造には
安価な論理LSIプロセスを用いることが可能となるの
で、安価なDRAMを実現することができる。
板を基板電位VBBとするのはメモリコア部チップ50
だけでよく、メモリ周辺回路部チップ60の基板電位は
論理LSIと同様に接地電位とすることができるととも
に、パッケージの外部ピンに直接接続される回路素子は
メモリ周辺回路部チップ60のみに存在することになる
ので、ラッチアップおおびサージ耐性を論理LSIと同
様にすることができ、保護回路の面積を小さくすること
ができるとともに、微細化プロセスを用いるDRAMに
おいても、ラッチアップおおびサージ対策を容易にする
ことができる。なお、図10に示すメモリコア部チップ
50とメモリ周辺回路部チップ60のそれぞれには、図
9に示すそれぞれの回路要素により構成されているが、
どのような回路構成でメモリコア部チップ50とメモリ
周辺回路部チップ60を製造するかは、メモリのブロッ
ク分割方式やチップ間の配線本数等に依存するものであ
り、最適な回路構成要素のメモリコア部チップ50とメ
モリ周辺回路部チップ60への割り振りは実現するメモ
リの要求仕様に依存する。
周辺回路部チップ60とメモリコア部チップ50を異な
る半導体製造プロセスを用いて実現する、本発明による
安価なDRAM実現手段について述べてきたが、DRA
M以外のSRAM、EEPROM、フラッシュメモリ等
の半導体メモリにおいても、図9および図10に示すメ
モリ実現手段を用いることにより同様の効果を達成でき
ることは容易に類推することができる。
は、1つのメモリコアを用いる場合のメモリ実現手段を
示したが、メモリを用いるシステムにおいて、システム
が必要とする容量のメモリを1チップで実現できない場
合には、複数チップのメモリを用いてシステムを実現す
ることになる。図11に、複数のメモリコアを用いる場
合での、メモリコア部とメモリ周辺回路部を異なるチッ
プで構成する本発明の半導体メモリにおける第2の構成
例を示しており、図11においては、メモリコア部チッ
プを2個用いる場合の例を示している。121−1、1
21−2はそれぞれ、図9に示すメモリコア部チップと
同一の要素回路を備えたメモリコア部チップであり、こ
のメモリコア部チップ121−1、121−2の各入出
力信号にはバッファ67〜69を備えており、チップセ
レクト信号CS59−1、59−2により活性化される
よう制御される。122は周辺回路チップであり、2本
のチップセレクト信号(CS1、CS2)38、39が
チップを横切っている以外は図9に示す周辺回路チップ
と同一である。メモリコア部チップ121−1、121
−2および周辺回路チップ122を基板に実装し、各チ
ップ間を接続した例を図12に示す。メモリコア部チッ
プ121−1、121−2および周辺回路チップ122
は基板120に実装され、それぞれの信号パッドはワイ
ヤボンド82により基板120に接続されている。メモ
リコア部チップ121−1および121−2の信号線は
基板上での配線131によりチップセレクト信号CSを
除いて共通接続され、周辺回路チップ122と接続され
る。メモリコア部チップ121−1および121−2の
チップセレクト信号CSはそれぞれ独立に周辺回路チッ
プ122のチップセレクト信号(CS1、CS2)3
8、39と接続される。
アクセスする場合には、RAS(30)、CAS(3
1)、WE(35)およびOE(37)に必要な信号を
与えるとともにCS1(38)に選択信号を与え、メモ
リコア部チップ121−1の信号線バッファ67〜69
を活性化し、必要な信号をメモリコアに与えアクセスを
おこなう。このとき、CS2(39)には選択信号が与
えられていないため、メモリコア部チップ121−2の
信号線バッファ67〜69は活性化されず、メモリコア
へのアクセスはおこなわれない。したがって、メモリに
対するアドレスの1ビットによりチップセレクト信号
(CS1、CS2)を発生し、残りのアドレスをアドレ
ス端子32に与えることにより、メモリコア部チップ1
21−1および121−2で構成される全メモリ空間に
対するアクセスをおこなうことができる。
ア部チップを2個用いた場合について説明してきたが、
さらに多数のメモリコア部チップを用いる場合において
も、メモリ周辺回路に与えるチップセレクト信号をメモ
リコア部チップの数だけ備えることにより同様の機能が
実現できることは容易に理解することができる。
とすることにより、複数のメモリコア部チップを用いる
場合に、メモリ周辺回路を共用することが可能となる。
モリコア部チップとメモリ周辺回路部チップとに分割し
て製造し、実装手段により両チップを接続することによ
り、安価な半導体メモリを実現することができる。
他のLSIと共に用いられシステムを構成しており、こ
のようなメモリと信号処理LSIを含むシステムレベル
での最適な半導体装置実現手段を以下に説明する。
積化された信号処理チップおよび半導体メモリは不可欠
な存在となっている。したがって、信号処理システムは
複数の信号処理チップおよび複数のメモリチップを組み
合わせて実現されている。
めの技術としてMCMによるベアチップ実装が盛んにな
ってきている。MCMは、LSIチップをベアチップま
ま基板に実装し、LSIチップ間を種々の方法を用いて
接続するものである。
用いたシステムでの本発明における半導体装置の第1の
構成例を示しており、半導体メモリとしてはDRAMを
用いた例としている。図13において、200は回路基
板であり、DRAMコア部チップ201および信号処理
チップ202が実装されている。DRAMコア部チップ
201は図9でのメモリコア部50に示す回路構成とな
っており、メモリプロセスで製造される。信号処理チッ
プ202は論理演算等をおこなう信号処理回路206と
DRAM周辺回路部203および外部ピンとの接続をお
こなうためのパッド形成部204を備えており、信号処
理チップ202内の信号処理回路206は論理演算をお
こなうものであり、DRAM周辺回路部203は図9で
のメモリ周辺回路部60に示す回路構成となっているの
で、この信号処理チップ202は論理LSIプロセスで
製造可能なチップである。このDRAM周辺回路部20
3とDRAMコア部チップ201の間の必要な接続はワ
イヤボンド配線208で接続している。ここで、システ
ムが必要とするメモリ容量が2Mバイトの場合には、D
RAMコア部チップのメモリ容量は16Mビットとな
り、現在の半導体製造技術においては1チップで実現可
能である。信号処理回路206とメモリとの間でのデー
タ転送のビット幅を8ビットでおこなう場合には図10
での説明のように、DRAM周辺回路部203とDRA
Mコア部チップ201との間の信号線接続本数は約70
本となり、図で示すようなワイヤボンドでの接続で実現
可能である。
プ202内の信号処理回路206がDRAMにアクセス
する場合には、信号処理回路206は同一チップ内のD
RAM周辺回路部203に対してアドレス、および制御
信号を与えデータの入出力をおこなうことになる。
プロセスを用いて実現されるDRAMコア部チップ20
1は、メモリセルのピッチでレイアウトされるメモリコ
ア部のみとなり、DRAM周辺回路部203を信号処理
回路206と一緒にメモリプロセスに比べ安価な半導体
製造プロセスで実現することができる。信号処理チップ
202での信号処理回路206が大規模なものである場
合には、信号処理チップ202はDRAM周辺回路部2
03を含まない場合に比べチップサイズの増加の割合は
極めて小さい。したがって、DRAM周辺回路203を
含めたことによる製造歩留まりの低下や、チップコスト
の上昇は同様に極めて小さく、安価なシステムを実現す
ることができる。
り、信号処理チップとメモリチップを多数の配線で接続
することができるようになるので、このMCM技術を用
いることにより、安価な構成で高性能な信号処理システ
ムを実現することができる。
処理チップを用いた信号処理システムをMCM技術を用
いて構成する本発明における半導体装置の第2の構成例
を示している。図においては、半導体メモリとしてDR
AMを用いるシステムの例を示している。信号処理チッ
プ302は演算をおこなうCPUコア303を備えてお
り、メモリとのアクセスの高速化のためにデータキャッ
シュメモリ304およびインストラクションメモリ30
5を備えている。CPUコア303からのデータキャッ
シュメモリ304およびインストラクションキャッシュ
メモリ305に対するアクセスがミスヒットの場合に
は、このデータキャッシュメモリ304およびインスト
ラクションメモリ305内のブロックデータをDRAM
チップ301のデータと置き換えるため、大量のデータ
をDRAMチップ301とデータキャッシュメモリ30
4およびインストラクションメモリ305との間で転送
する必要がある。この転送時間がシステムの処理性能に
影響するため、短時間で転送することが要求される。
が2Mバイトの場合には、DRAMチップ301のメモ
リ容量は16Mビットであり、現在の半導体製造技術に
おいては、1チップで実現可能な技術が確立されてい
る。従来の16MビットDRAMでは、データ入出力ビ
ット幅は前述のように、負荷容量駆動による消費電力お
よびノイズの増大等を考慮して、8〜16ビット程度と
なっている。また、図3に示すパッケージされたDRA
Mのデータピン端子容量は前述のように5pF程度とな
り、信号処理LSIのデータピン端子容量も同程度の値
となるので、図3に示す信号処理LSIとDRAMのプ
リント配線基板への実装では、信号処理LSIとDRA
Mが接続されるデータ線の容量としては、それぞれの端
子容量およびプリント配線容量の合計として15pF程
度となる。これに対して、図14に示す構成において
は、MCMによる実装を前提としてそれぞれのチップを
製造することができるので、信号処理LSIとDRAM
のデータピンは、外部負荷容量が限定されるため入出力
バッファのトランジスタサイズを大きくする必要がな
く、また、外部ピンとは直接接続されることはないため
サージ保護デバイスが不要となることにより、データピ
ンの端子容量はそれぞれ1pF程度とすることができ
る。したがって、信号処理LSIとDRAMが接続され
るデータ線の容量は2pF程度となるので、データピン
数として60〜120ビットとした場合においても、デ
ータピン容量駆動のための消費電力は図3での実装の場
合と同一となる。
により、信号処理チップ302とDRAMチップ301
との間で高速のデータ転送をおこなうために、両チップ
には複数のデータ端子を有し、同時に複数データの転送
をおこなうことが可能となり、前述のようにCPUコア
303からのデータキャッシュメモリ304およびイン
ストラクションメモリ305に対するアクセスがミスヒ
ットの場合に、DRAMチップ301との間でデータの
転送レートを大きくすることができるので、高性能のシ
ステムを実現することができる。
術を用いたシステム構成でLSI実現においては、信号
処理チップとメモリチップを多数の配線で接続すること
が可能となるので、信号処理チップ302およびDRA
Mチップ301のそれぞれに複数のデータ端子を設け、
複数のデータを同時に転送することにより、高速のデー
タ転送を実現することができる。
いた複数データを同時転送が可能なシステムにおいて、
低電圧・低消費電力動作を実現する本発明における半導
体装置の第3のシステム構成例を以下に説明する。
3の構成例を示すものであり、半導体メモリと信号処理
LSIとの間の複数データ転送と、信号処理LSIでの
並列処理を用いるシステムの構成例である。図において
は、半導体メモリとしてDRAMを用いるシステムの例
を示している。信号処理チップ402は並列処理をおこ
なうために2個のCPUコア403および404を備え
ているとともに、DRAMチップ401との間で複数デ
ータでのデータ転送をおこなうためにDRAMチップ4
01および信号処理チップ402のそれぞれは複数のデ
ータ端子をそなえており、信号処理チップ402とDR
AMチップ401との間を多数のワイヤボンド配線40
6で接続している。
て、処理システムが8ビットのアーキテクチュアであ
り、CPUコア403および404がそれぞれ8ビット
の処理をおこなう場合において、DRAMチップ401
との間でのデータ転送を16ビットでおこなうことによ
り、CPUコア403および404により2つのデータ
を同時に処理することができるようになる。したがっ
て、図3に示す構成での信号処理LSIとDRAMとの
8ビットデータ転送、信号処理LSIでの8ビット信号
処理と比較して2倍の処理能力とすることができる。
て、図3でのシステム構成と同一の処理能力を実現する
場合には、大幅に消費電力を低減することが可能とな
る。図16(a)および(b)には信号処理チップ40
2で用いられる論理ゲートでのゲート遅延の電源電圧依
存性およびDRAMチップ401でのアクセスタイムの
電源電圧依存性を示している。従来一般に用いられてい
る電源電圧3.3Vでの遅延に対して、2倍の遅延とな
る電圧は論理ゲート(a)とDRAM(b)共に約1.
9Vである。したがって、DRAMチップ401とのデ
ータ転送を2ワードでおこない、2個のCPUコア40
3および404による並列信号処理をおこなう信号処理
チップ402よる図15に示したシステム構成によれ
ば、1.9Vの電源電圧を用いて3.3V動作での図3
に示すシステム構成と同一の処理性能を実現することが
できる。
置における第3のシステム構成例と従来のシステム構成
の比較を示している。図において、システム構成1のデ
ィスクリートは図3に示すようなパッケージされたメモ
リおよび信号処理LSIをプリント基板上に実装するも
の、システム構成2の汎用チップMCMは従来のメモリ
チップと信号処理チップを用いてMCM技術により実装
したシステムであり、システム構成3の本発明は図15
に示す本発明の半導体装置における第3のシステム構成
例である。特徴的なことは、システム構成3では信号処
理チップとメモリとの間のデータ転送を複数データ同時
におこない、並列処理をおこなっており、システム構成
1およびシステム構成2では20MHzで動作している
のに対して、システム構成3では10MHzで動作して
いる。しかしながら、システム構成3では並列動作をお
こなっているので、システム構成1およびシステム構成
2と同一のシステム性能を実現している。したがって、
システム構成1およびシステム構成2は電源電圧3.3
Vで動作しているが、システム構成3は1.9Vで動作
可能である。これにより、消費電力はシステム構成1お
よびシステム構成2は、約1Wであるのに対してシステ
ム構成3は約250mWで動作することになり、約1/
4の電力で同一性能を実現している。
複数データの転送と並列処理を用いることにより、低電
圧・低消費電力のシステムを実現することができる。
た複数データの転送と並列処理を用いるシステムを低価
格で実現する、本発明における半導体装置の第4の構成
例を示すものである。図はMCM技術を用いて構成され
たDRAMとフラッシュメモリおよび信号処理チップを
用いた携帯情報端末等のシステムの構成例を示してい
る。信号処理チップ102、DRAMコア部チップ10
1およびフラッシュメモリコア部チップ103が共通基
板100に実装されており、信号処理チップ102は並
列処理をおこなうために2個のCPUコア107および
108を備えているとともに、DRAM周辺回路部10
4およびフラッシュメモリ周辺回路部105を備えてい
る。さらに、信号処理チップ102とDRAMコア部チ
ップ101およびフラッシュメモリコア部チップ103
との間で複数データでのデータ転送をおこなうために、
DRAMコア部チップ101、フラッシュメモリコア部
チップ103および信号処理チップ102内のDRAM
周辺回路部104とフラッシュメモリ周辺回路部105
のそれぞれは複数のデータ端子をそなえており、信号処
理チップ102とDRAMコア部チップ101およびフ
ラッシュメモリコア部チップ103との間を多数のワイ
ヤボンド配線110および111で接続している。
〜図17で説明したように、MCM技術を用いた複数デ
ータの転送と並列処理を用いることにより、低電圧・低
消費電力のシステムを実現することができるとともに、
図13での説明と同様に、高価な半導体製造プロセスを
用いて実現されるDRAMコア部チップ101およびフ
ラッシュメモリコア部チップ103は、メモリセルのピ
ッチでレイアウトされるメモリコア部のみとすることが
でき、DRAM周辺回路部104およびフラッシュメモ
リ周辺回路部105を信号処理回路106やCPUコア
107および108と同一チップ上にメモリプロセスに
比べ安価な論理LSIプロセス等の半導体製造プロセス
で実現することができるので、低電圧・低消費電力のシ
ステムを安価に実現することが可能となる。
一構成のメモリコア部チップを複数個用いる場合には、
メモリ周辺回路を共有することが可能である。同様に、
図18に示すMCM技術を用いた半導体装置において、
DRAMコアチップ101とフラッシュメモリコア部チ
ップ103のワード構成を同一とすることにより図19
(a)に示すように、DRAMコアチップとフラッシュ
メモリコア部チップのメモリ周辺回路を共有することが
可能となる。図19(a)において、501はDRAM
コアチップ、503はフラッシュメモリコア部チップ、
502は信号処理チップであり、信号処理チップ502
は信号処理回路506、CPUコア507および50
8、メモリ周辺回路504を備えている。
(b)に示している。DRAMコアチップ501とフラ
ッシュメモリコア部チップ503は異なる制御となって
いるため、メモリ周辺回路504はDRAM制御回路5
20およびフラッシュメモリ制御回路523を備えてお
り、DRAM制御回路520はRAS信号及びCAS信
号を基に制御され、フラッシュメモリ制御回路523は
チップイネーブル信号(CE)を基に制御されている。
図9におけるコラムアドレスバッファ9、ローアドバッ
ファ10、ローアドレスカウンタ11、コラムプリデコ
ーダ7及びロープリデコーダ8から成るアドレス系回路
521と、データ入力バッファ12、データ出力バッフ
ァ13、ライトアンプ14およびリードアンプ15から
成るデータ系回路522はDRAMコアチップ501お
よびフラッシュメモリコア部チップ503により共有さ
れる。
プ502、フラッシュメモリコア部チップ503は基板
500上に実装され、各チップ間を繋ぐための信号端子
はワイヤボンド510により基板500にボンディング
され、基板500上の配線511〜513により各チッ
プ間が接続されている。メモリ周辺回路504の信号端
子の内、DRAMコア制御信号は配線511によりDR
AMコアチップ501に接続され、フラッシュメモリ制
御信号は配線512によりフラッシュメモリコア部チッ
プ503に接続され、アドレス系及びデータ系信号は配
線513によりDRAMコアチップ501およびフラッ
シュメモリコア部チップ503に接続される。
プ501からデータを読み出す場合には、信号処理回路
506によりRAS、CASおよびOE信号が発生さ
れ、アドレスとともにメモリ周辺回路504へ与えられ
る。メモリ周辺回路504はRAS、CASおよびOE
信号を基にDRAM制御回路520によりDRAMコア
制御信号を発生するとともに、アドレス系回路521に
よりプリデコードアドレスを発生しDRAMコアチップ
501へ与えることにより、DRAMコアからデータを
読み出し、データ系回路522を介して信号処理回路5
06へ出力する。このときフラッシュメモリ制御回路5
23はCEが与えられていないため、フラッシュメモリ
制御信号は発生されず、フラッシュメモリコア部チップ
503は待機状態のままである。信号処理チップ502
がフラッシュメモリコア部チップ503からデータを読
み出す場合には、信号処理回路506によりCEおよび
OE信号が発生され、アドレスとともにメモリ周辺回路
504へ与えられる。メモリ周辺回路504はCEおよ
びOE信号を基にフラッシュメモリ制御回路523によ
りフラッシュメモリコア制御信号を発生するとともに、
アドレス系回路521によりプリデコードアドレスを発
生しフラッシュメモリコア部チップ503へ与えること
により、フラッシュメモリコアからデータを読み出し、
データ系回路522を介して信号処理回路506へ出力
する。このときDRAM制御回路520はRASおよび
CASが与えられていないため、DRAM制御信号は発
生されず、DRAMコアチップ501は待機状態のまま
である。信号処理チップ502からDRAMコアチップ
501またはフラッシュメモリコア部チップ503への
データ書き込みも同様に、RAS及びCASまたはCE
信号のいづれかをメモリ周辺回路504へ与えることに
より、DRAMコアチップ501またはフラッシュメモ
リコア部チップ503のいづれか一方のみに書き込むこ
とが可能である。
01およびフラッシュメモリコア部チップ503のメモ
リコア部のワード構成を同一をした場合について説明し
たが、ワード構成が異なる場合においてもアドレス系回
路521内のコラムアドレスバッファ、ローアドレスバ
ッファ、コラムプリデコーダおよびロープリデコーダの
一部や、データ系回路522内のデータ入力バッファ、
データ出力バッファ、リードアンプ、およびライトアン
プの一部を共有することが可能であることは容易に理解
できる。
いる場合においても、メモリコア部とメモリ周辺回路部
を異なるチップで実現することにより、メモリ周辺回路
の一部を共有することが可能となる。
を説明してきたが、最初に述べたように、本発明はDR
AMに限定されるものではない。DRAMについて、実
施例を詳細に説明したのは、DRAMのメモリコア部と
メモリ周辺回路部とが同一の半導体チップ上に形成され
るべきであるとの常識が強くあったため、このメモリコ
ア部とメモリ周辺回路部と異なる半導体チップに形成す
るという実施例の説明が発明の特徴を表現するのに最も
適しているからである。また、本発明はMCMに限定さ
れない。
クを分ける方法を、図面を参照しながら説明する。
用MCU902及び画像処理用MCU903の構成を示
すブロック図である。
構成ブロックの特徴を示すブロックパラメータを抽出
し、CADに読み込む。次に、グループ化が可能になる
まで、ブロックの階層展開を行う。たとえば、LSI0
を、MCUコア、シリアルI/F、ROM、RAM、タ
イマー、割込制御、D/A、A/Dの各回路ブロックに
展開する。
相違をパラメータとして、階層展開された回路ブロック
をグループ化する。
て、MCUコアの回路ブロックが選択され、LSI2の
グループとしてシリアルI/F、ROM、RAM、タイ
マー、割込制御、D/A、A/Dの回路ブロックが選択
され、その結果、階層LSI1及びLSI2が生成され
ることになる。
も、階層LSI1及びLSI2を生成することができ
る。
画像処理用MCU903から、MCUコア905と周辺
回路904を分離した状態を模式的に示しており、図2
1(b)は、MCUコア用チップ905と周辺回路用チ
ップ904とがMCM技術で接続された半導体装置の断
面を模式的に示している。
SI1のグループとして、MCUコア、ROM、及びR
AMの回路ブロックが選択され、LSI2のグループと
してシリアルI/F、タイマー、割込制御、D/A、及
びA/Dの回路ブロックが選択された場合を示してい
る。図21(b)は、MCUコアと共通部のためのチッ
プ908と周辺回路用チップ907(909)とがMC
M技術で接続された半導体装置の断面を模式的に示して
いる。
「MCUコアと共通部のためのチップ」と、周辺回路チ
ップとに回路を分割することによって、以下のような利
点がある。
ブロックを一つの半導体チップ上に形成すると、全体と
して、2つのチップから形成される半導体装置の回路面
積が縮小し、製造歩留まりも向上する。また、MCUを
新規に設計したり、設計変更を行う場合に、MCUコア
の設計は変更することなく、比較的に小規模な周辺回路
のみを新たに設計したり、または設計変更すれば足り
る。また、新規に設計された周辺回路のテストだけを行
えば良いので、テスト用回路を新たに設ける必要もなく
なる。このため、半導体装置の全体としての開発コスト
が低減される。
異なる第1回路ブロック及び第2回路ブロックを各々異
なる半導体チップ上に形成し、それらを電気的に接続す
ることによって、異なるブロックパラメータを持つ回路
ブロックから構成される回路を一つの半導体チップ上に
集積することから生じる種々の問題を解決することが出
来る。
実現されるメモリコア部チップと、第1の半導体製造プ
ロセスとは異なる第2の半導体製造プロセスを用いて実
現されるメモリ周辺回路部チップに分離することによっ
て、メモリコア部チップのみを高価なメモリプロセスを
用いて製造し、メモリ周辺回路部チップの製造には安価
な論理LSIプロセスを用いることが可能となるので、
半導体メモリの低価格化に有効である。
メモリコア部チップは、メモリセルのピッチでレイアウ
トされるメモリコア部のみとすることができ、メモリ周
辺回路部を信号処理回路一緒にメモリプロセスに比べ安
価な半導体製造プロセスで実現することができる。この
ため、信号処理チップでの信号処理回路が大規模なもの
である場合には、信号処理チップはメモリ周辺回路部を
含まない場合に比べチップサイズの増加の割合は極めて
小さくなり、メモリ周辺回路部を含めたことによる製造
歩留まりの低下や、チップコストの上昇は同様に極めて
小さいため、システムを構成する半導体装置の低価格化
に有効である。
れるデータを記憶するためのメモリセルを含むメモリコ
ア部チップと、第1の半導体製造プロセスとは異なる第
2の半導体製造プロセスを用いて実現されるメモリ周辺
回路部およびメモリコア部チップに記憶されるデータを
用いて処理をおこなう信号処理回路を搭載する信号処理
チップとを接続することによって、信号処理チップとメ
モリチップとの間で高速のデータ転送が可能となり、シ
ステムの高性能化に有効である。更に、複数データの転
送と並列処理を用いることにより、システムの低電圧・
低消費電力化に極めて有効であるとともに、低価格にお
いても有効となる。
す図である。
路ブロックを示し、(b)は、これらの回路ブロックを
一つの半導体チップ上に集積した半導体装置のレイアウ
トを模式的に示し、(c)は、ディジタルかアナログか
というブロックパラメータに基づいて回路ブロックを2
つのグループに分類し、各々を2つの異なる半導体チッ
プ上に再配置した半導体装置のレイアウトを模式的に示
す図である。
面図、(c)は、その斜視図である。
第1の仕方を説明する平面図である。
第2の仕方を説明する平面図である。
ーチャートである。
ある。
ある。
である。
る。
タイムの電源電圧依存特性を示す図である。
ある。
ある。
示す図、(b)は、画像処理用マイコンの構成を模式的
に示す図である。
コンについて、回路ブロックの分割を説明するための
図、(b)は、分割された回路ブロックの形成された2
つの半導体チップの接続を模式的に示す断面図である。
コンについて、回路ブロックの分割を説明するための他
の図、(b)は、分割された回路ブロックの形成された
2つの半導体チップの接続を模式的に示す断面図であ
る。
‥コラムセレクタ、4‥‥センスアンプ、5‥‥ローデ
コーダ、6‥‥ワードラインドライバ、7‥‥コラムプ
リデコーダ、8‥‥ロープリデコーダ、9‥‥コラムア
ドレスバッファ、10‥‥ローアドレスバッファ、11
‥‥ローアドレスカウンタ、12‥‥データ入力バッフ
ァ、13‥‥データ出力バッファ、14‥‥ライトアン
プ、15‥‥リードアンプ、16‥‥RAS系/CAS
系クロック発生回路、17‥‥WE系クロック発生回
路、18‥‥OE系クロック発生回路、19‥‥昇圧電
位発生回路、20‥‥基板電位発生回路、21‥‥1/
2VCC電位発生回路、30‥‥RAS信号入力端子、
31‥‥CAS信号入力端子、32‥‥アドレス入力端
子、33‥‥VCC端子、35‥‥WE信号入力端子、
36‥‥データ入出力端子、37‥‥OE信号入力端
子、38‥‥CS1信号入力端子、39‥‥CS2信号
入力端子、40‥‥パッド、50‥‥DRAMコア部、
51‥‥データ入出力端子、52‥‥コラムプリデコー
ダ入力、53‥‥ロープリデコーダ入力、54‥‥VB
P/VCP端子、55‥‥VPP端子、56‥‥VBB
端子、57‥‥VCC端子、60‥‥DRAM周辺回路
部、61‥‥データ入出力端子、62‥‥コラムプリデ
コーダ出力、63‥‥ロープリデコーダ出力、64‥‥
VBP/VCP端子、65‥‥VPP端子、66‥‥V
BB端子、67、68、69‥‥信号線バッファ、70
‥‥プリント配線基板、71‥‥信号処理LSI、72
‥‥DRAM、73‥‥プリント配線、81‥‥ワイヤ
ボンド配線、83‥‥パッド、94‥‥DRAM周辺回
路部、95‥‥DRAM、100‥‥基板、101‥‥
DRAMコア部チップ、102‥‥信号処理チップ、1
03‥‥フラッシュメモリコア部チップ、104‥‥D
RAM周辺回路部、105‥‥フラッシュメモリ周辺回
路部、106‥‥信号処理回路、107、108‥‥C
PUコア、109‥‥パッド、110、111‥‥ワイ
ヤボンド配線、120‥‥基板、122‥‥メモリ周辺
回路部チップ、131‥‥基板配線、200‥‥基板、
201‥‥DRAMコア部チップ、202‥‥信号処理
チップ、203‥‥DRAM周辺回路部、204‥‥パ
ッド、300‥‥基板、301‥‥DRAMチップ、3
02‥‥信号処理チップ、303‥‥CPUコア、30
4‥‥データキャッシュ、305‥‥インストラクショ
ンキャッシュ、306‥‥パッド、307‥‥ワイヤボ
ンド配線、400‥‥基板、401‥‥DRAMチッ
プ、402‥‥信号処理チップ、403、404‥‥C
PUコア、405‥‥パッド、406‥‥ワイヤボンド
配線、500‥‥基板、501‥‥DRAMコア部チッ
プ、502‥‥信号処理チップ、503‥‥フラッシュ
メモリコア部チップ、504‥‥メモリ周辺回路部、5
06‥‥信号処理回路、507、508‥‥CPUコ
ア、510‥‥ワイヤボンド配線、511、512、5
13‥‥基板配線、520‥‥DRAM制御回路、52
1‥‥アドレス系回路、522‥‥データ系回路、52
3‥‥フラッシュメモリ制御回路。
Claims (15)
- 【請求項1】 少なくとも第1の機能を果たすための複
数の回路ブロックを有する第1回路部と、該第1の機能
とは異なる第2の機能を果たすための回路ブロックを有
する第2回路部とを備えた半導体装置であって、 該第1回路部の該複数の回路ブロックのうち、少なくと
も一つの回路ブロックは、該第2回路部の回路ブロック
とともに、第1の半導体チップ上に形成されており、 該第1回路部の残りの回路ブロックは、該第1の半導体
チップとは異なる第2の半導体チップ上に形成され、し
かも、該第2の半導体チップ上に形成された回路ブロッ
クに電気的に接続されており、 該第1の半導体チップは第1の半導体製造プロセスを用
いて形成されており、該第2の半導体チップは、第1の
半導体製造プロセスとは異なる第2の半導体製造プロセ
スを用いて形成されている、半導体装置。 - 【請求項2】 前記第1回路部は、前記第1の機能を果
たす複数の回路ブロックとして、少なくともメモリセル
ブロックとメモリ周辺回路ブロックとを有しており、 前記第2回路部は、前記第2の機能を果たす回路ブロッ
クとして、信号処理回路を有しており、 該信号処理回路と一部あるいは全ての該メモリ周辺回路
ブロックとが、前記第1半導体チップ上に形成され、該
メモリセルブロックが前記第2半導体チップ上に形成さ
れている、請求項1に記載の半導体装置。 - 【請求項3】 メモリセルアレイを含む他の半導体メモ
リコアチップに対して信号の送受信を行うための入出力
端子と、 与えられるアドレスによって、該半導体メモリコアチッ
プ内の該メモリセルアレイのうちのメモリセルを指定
し、該メモリセルへのデータ読み出しまたは書き込みを
おこなうメモリ周辺回路と、 を備えたメモリ周辺回路部チップ。 - 【請求項4】 メモリ周辺回路を含む他の半導体チップ
に対して信号の送受信を行うための入出力端子と、 メモリセルアレイとを備え、 与えられるアドレスによって、該半導体チップの該メモ
リ周辺回路からメモリセルを指定され、該メモリセルへ
のデータ読み出しまたは書き込みをおこなうメモリコア
部チップ。 - 【請求項5】 少なくとも一つのメモリコア部チップ
と、 該メモリコア部チップを用いてメモリとしての機能を実
現するためのメモリ周辺回路を有するメモリ周辺回路部
チップと、 該メモリコア部チップ及び該メモリ周辺回路部チップを
接続する手段と、を備えた半導体メモリ装置。 - 【請求項6】 前記メモリコア部チップは、データを記
憶するためのメモリセルを含み、 前記メモリ周辺回路部チップは、与えられるアドレスに
より該メモリコア部チップ内の該メモリセルを指定し、
該メモリセルへのデータ読み出しまたは書き込みをおこ
なう請求項5に記載の半導体メモリ装置。 - 【請求項7】 複数のメモリコア部チップと、 該メモリコア部チップを用いてメモリとしての機能を実
現するためのメモリ周辺回路を有するメモリ周辺回路部
チップと、 該複数のメモリコア部チップ及び該メモリ周辺回路部チ
ップを接続する手段と、を備え、 前記メモリコア部チップは、該メモリ周辺回路チップ内
の少なくとも一部の回路を共有する半導体メモリ装置。 - 【請求項8】 データを記憶するためのメモリセルを含
む少なくとも一つのメモリコア部チップと、 該メモリコア部チップを用いてメモリとしての機能を実
現するための一部あるいは全てのメモリ周辺回路を有す
るメモリ周辺回路部およびメモリコア部チップに記憶さ
れるデータを用いて処理をおこなう信号処理回路を搭載
する信号処理チップと、 該メモリコア部チップ及び該信号処理チップを接続する
手段と、 を備えた半導体メモリ装置。 - 【請求項9】 前記メモリ周辺回路部は、与えられるア
ドレスによって前記メモリコア部チップ内の前記メモリ
セルを指定し、該メモリセルへのデータ読み出しまたは
書き込みをおこなう請求項8記載の半導体メモリ装置。 - 【請求項10】 前記メモリコア部チップは複数個あ
り、メモリ周辺回路チップ内の少なくとも一部の回路を
共有する請求項9に記載の半導体メモリ装置。 - 【請求項11】 メモリチップおよび信号処理チップが
マルチチップ実装手段により実装された半導体メモリ装
置であって、 該メモリチップは、データを格納する複数のメモリセル
を備えたメモリセルアレイ部と、与えられるアドレスに
より該メモリセルアレイ内の該メモリセルを指定し、デ
ータを入出力するアクセス手段と、複数データを並列に
入出力するためのデータ端子とを備えており、 該信号処理チップは、複数データを並列に入出力するデ
ータ端子を備えており、 該メモリチップと該信号処理チップとの間で複数のデー
タを並列に転送する手段を備えた半導体メモリ装置。 - 【請求項12】 前記メモリチップは、第1の半導体製
造プロセスを用いて実現されており、 前記信号処理チップは、該第1の半導体製造プロセスと
は異なる第2の半導体製造プロセスを用いて実現されて
いる請求項11記載の半導体メモリ装置。 - 【請求項13】 前記信号処理チップは、さらに複数の
信号処理回路を備えている請求項11記載の半導体メモ
リ装置。 - 【請求項14】 メモリコア部チップおよび信号処理チ
ップがマルチチップ実装手段により実装された半導体メ
モリ装置であって、 該メモリコア部チップは、データを格納する複数のメモ
リセルを備えたメモリセルアレイと、複数データを並列
に入出力するデータ端子を備えており、 該信号処理チップは、与えられるアドレスにより該メモ
リコア部チップ内の該メモリセルを指定し、該メモリセ
ルへのデータ読み出しまたは書き込みをおこない、複数
データを並列に入出力するデータ端子および複数の信号
処理回路を備えており、 該メモリコア部チップと該信号処理チップとの間で複数
のデータを並列に転送する手段を備えた半導体メモリ装
置。 - 【請求項15】 前記メモリコア部チップは、第1の半
導体製造プロセスを用いて実現されており、 前記信号処理チップは、該第1の半導体製造プロセスと
は異なる第2の半導体製造プロセスを用いて形成される
請求項14記載の半導体メモリ装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003060544A JP2003282813A (ja) | 1994-10-11 | 2003-03-06 | 半導体装置、メモリコア部チップ、メモリ周辺回路部チップおよび半導体メモリ装置 |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6-245312 | 1994-10-11 | ||
JP24531294 | 1994-10-11 | ||
JP2003060544A JP2003282813A (ja) | 1994-10-11 | 2003-03-06 | 半導体装置、メモリコア部チップ、メモリ周辺回路部チップおよび半導体メモリ装置 |
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Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7263382A Division JPH08167703A (ja) | 1994-10-11 | 1995-10-11 | 半導体装置及びその製造方法、ならびにメモリコアチップ及びメモリ周辺回路チップ |
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Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006188620A Division JP2006294244A (ja) | 1994-10-11 | 2006-07-07 | 半導体装置、メモリコア部チップ、メモリ周辺回路部チップおよび半導体メモリ装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2003282813A true JP2003282813A (ja) | 2003-10-03 |
Family
ID=29252658
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008270369A (ja) * | 2007-04-17 | 2008-11-06 | Ngk Spark Plug Co Ltd | キャパシタ内蔵配線基板 |
US7667974B2 (en) | 2004-01-28 | 2010-02-23 | Panasonic Corporation | Module and mounted structure using the same |
US8134226B2 (en) | 2006-03-28 | 2012-03-13 | Sony Computer Entertainment Inc. | Processing apparatus with memories coupled to respective processors |
-
2003
- 2003-03-06 JP JP2003060544A patent/JP2003282813A/ja not_active Withdrawn
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US7859855B2 (en) | 2004-01-28 | 2010-12-28 | Panasonic Corporation | Module and mounted structure using the same |
US8134226B2 (en) | 2006-03-28 | 2012-03-13 | Sony Computer Entertainment Inc. | Processing apparatus with memories coupled to respective processors |
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A131 | Notification of reasons for refusal |
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A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20081113 |
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A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20081202 |