JPH10256515A - 半導体記憶装置及び画像入力処理装置 - Google Patents
半導体記憶装置及び画像入力処理装置Info
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- JPH10256515A JPH10256515A JP5924597A JP5924597A JPH10256515A JP H10256515 A JPH10256515 A JP H10256515A JP 5924597 A JP5924597 A JP 5924597A JP 5924597 A JP5924597 A JP 5924597A JP H10256515 A JPH10256515 A JP H10256515A
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Abstract
(57)【要約】
【課題】 チップ面積をほとんど増加させずに高速書き
込みを行うことが可能な不揮発性半導体記憶装置を実現
する。 【解決手段】 複数の不揮発性メモリセルを直列接続し
たＮＡＮＤ型セルブロックを有する半導体記憶装置にお
いて、半導体記憶装置内に２層の金属配線Ｌ１、Ｌ２を
有する領域を設けた。
込みを行うことが可能な不揮発性半導体記憶装置を実現
する。 【解決手段】 複数の不揮発性メモリセルを直列接続し
たＮＡＮＤ型セルブロックを有する半導体記憶装置にお
いて、半導体記憶装置内に２層の金属配線Ｌ１、Ｌ２を
有する領域を設けた。
Description
【０００１】
【発明の属する技術分野】本発明は半導体記憶装置及び
これを用いた画像入力処理装置等に関する。
これを用いた画像入力処理装置等に関する。
【０００２】
【従来の技術】フラッシュメモリは、不揮発性で衝撃に
強くコストはＤＲＡＭより安いという特徴を有してお
り、現在製品化されている４Ｍ，１６Ｍ，３２Ｍビット
品は主として携帯機器用に使用されている。このうち、
例えばボイスレコーダ用記憶媒体（音声データの記憶）
やデジタルカメラ用記憶媒体（静止画の記憶）等の市場
が徐々に広がりつつある。
強くコストはＤＲＡＭより安いという特徴を有してお
り、現在製品化されている４Ｍ，１６Ｍ，３２Ｍビット
品は主として携帯機器用に使用されている。このうち、
例えばボイスレコーダ用記憶媒体（音声データの記憶）
やデジタルカメラ用記憶媒体（静止画の記憶）等の市場
が徐々に広がりつつある。
【０００３】フラッシュメモリの用途を更に広げるもの
として動画の記憶が考えられる。例えば、Ｇビットレベ
ルのフラッシュメモリがあれば、ＭＰＥＧ等の画像圧縮
技術を用いて動画の圧縮を行い、これをリアルタイムで
フラッシュメモリに記憶することにより、シリコンムー
ビーを具体化することが可能となる。このシリコンムー
ビーが実現されれば現在以上にフラッシュメモリの市場
が拡大される。
として動画の記憶が考えられる。例えば、Ｇビットレベ
ルのフラッシュメモリがあれば、ＭＰＥＧ等の画像圧縮
技術を用いて動画の圧縮を行い、これをリアルタイムで
フラッシュメモリに記憶することにより、シリコンムー
ビーを具体化することが可能となる。このシリコンムー
ビーが実現されれば現在以上にフラッシュメモリの市場
が拡大される。
【０００４】シリコンムービーを実現するためには、書
込み時間の高速化が大きな課題となる。例えば、ＮＴＳ
Ｃ対応で１ＭＢ／秒程度、ＨＤＴＶ対応で７ＭＢ／秒
（できれば１０ＭＢ／秒）程度の書込み時間が実現でき
なければ、ＭＰＥＧからフラッシュメモリに送られてく
る圧縮されたデータをリアルタイムでフラッシュメモリ
内に記憶することはできない。しかしながら、フラッシ
ュメモリは、トンネル電流を用いてメモリセルへの書込
みを行うため、原理的にセル単体への書込み時間が遅
い。そこで、一括して並列に書き込むことにより、見か
け上の書き込み速度を上げている。
込み時間の高速化が大きな課題となる。例えば、ＮＴＳ
Ｃ対応で１ＭＢ／秒程度、ＨＤＴＶ対応で７ＭＢ／秒
（できれば１０ＭＢ／秒）程度の書込み時間が実現でき
なければ、ＭＰＥＧからフラッシュメモリに送られてく
る圧縮されたデータをリアルタイムでフラッシュメモリ
内に記憶することはできない。しかしながら、フラッシ
ュメモリは、トンネル電流を用いてメモリセルへの書込
みを行うため、原理的にセル単体への書込み時間が遅
い。そこで、一括して並列に書き込むことにより、見か
け上の書き込み速度を上げている。
【０００５】図８は、従来技術を用いたＮＡＮＤ型及び
ＮＯＲ型（ＡＮＤ型）のフラッシュメモリについて、こ
のような並列書き込みを行った場合の実現可能な書き込
み速度等を示したものである。従来技術の延長では、目
標値（１０ＭＢ／秒）に対して、ＮＡＮＤ型で１／４、
ＮＯＲ型（ＡＮＤ型）で１／４０のスピードしか実現で
きないことがわかる。
ＮＯＲ型（ＡＮＤ型）のフラッシュメモリについて、こ
のような並列書き込みを行った場合の実現可能な書き込
み速度等を示したものである。従来技術の延長では、目
標値（１０ＭＢ／秒）に対して、ＮＡＮＤ型で１／４、
ＮＯＲ型（ＡＮＤ型）で１／４０のスピードしか実現で
きないことがわかる。
【０００６】特にＮＯＲ型（ＡＮＤ型）のフラッシュメ
モリでは、あまりにも目標値に対して実現可能な書込み
速度が遅いため、消去時間や信頼性を犠牲にして書き込
み易いようにメモリセルの設計を変更する試みもなされ
ているが（T.Kawahara et al., "20-Mb/S Erase/Record
Flash Memory by Asymmetrical Operation" 1996 Symp
osium on VLSI Circuits Digest of Technical Papers
pp.174-175）、このような方法も現実的とは言い難い。
モリでは、あまりにも目標値に対して実現可能な書込み
速度が遅いため、消去時間や信頼性を犠牲にして書き込
み易いようにメモリセルの設計を変更する試みもなされ
ているが（T.Kawahara et al., "20-Mb/S Erase/Record
Flash Memory by Asymmetrical Operation" 1996 Symp
osium on VLSI Circuits Digest of Technical Papers
pp.174-175）、このような方法も現実的とは言い難い。
【０００７】一方、ＮＡＮＤ型のフラッシュメモリは、
目標値に対して１／４まで書き込み速度を向上させるこ
とが可能であるため、新技術を導入することにより目標
値と同等の速度まで高速化できる可能性がある。
目標値に対して１／４まで書き込み速度を向上させるこ
とが可能であるため、新技術を導入することにより目標
値と同等の速度まで高速化できる可能性がある。
【０００８】高速化するためには並列に書き込むバイト
数を増やすことが効果的である。すなわち、セル領域等
をｍ分割してｍ倍の情報を一度に並列に書き込むことに
より、書き込み速度を向上させることが可能である。し
かしながら、このような方法を採用した場合には、チッ
プ面積が増加してしまうという問題がある。
数を増やすことが効果的である。すなわち、セル領域等
をｍ分割してｍ倍の情報を一度に並列に書き込むことに
より、書き込み速度を向上させることが可能である。し
かしながら、このような方法を採用した場合には、チッ
プ面積が増加してしまうという問題がある。
【０００９】図７はこのようにセル領域等をｍ分割した
場合の概略構成（第２の従来方式という）を示したもの
であり、図６はｍ分割を行わずに構成した場合の概略構
成（第１の従来方式と言う）を示したものである。これ
らの図において、ＣＥＬはセル部、ＳＡはセンスアンプ
部、ＦＦはセンスアンプ部内のフリップフロップ部、Ｏ
Ｔはセンスアンプ部のその他の部分、ＲＤはロウデコー
ダ部、ＬＧはロウデコーダ部内のデコード用論理回路
部、ＤＲはロウデコーダ部内のドライバ部を示したもの
である。
場合の概略構成（第２の従来方式という）を示したもの
であり、図６はｍ分割を行わずに構成した場合の概略構
成（第１の従来方式と言う）を示したものである。これ
らの図において、ＣＥＬはセル部、ＳＡはセンスアンプ
部、ＦＦはセンスアンプ部内のフリップフロップ部、Ｏ
Ｔはセンスアンプ部のその他の部分、ＲＤはロウデコー
ダ部、ＬＧはロウデコーダ部内のデコード用論理回路
部、ＤＲはロウデコーダ部内のドライバ部を示したもの
である。
【００１０】図６に示した第１の従来方式では、全体の
面積を１００とすると、上記各部の面積は、セル部ＣＥ
Ｌ…５０、ロウデコーダ部ＲＤ…１０（デコード用論理
回路部ＬＧ…７、ドライバ部ＤＲ…３）、センスアンプ
部ＳＡ…１０（フリップフロップ部ＦＦ…５、その他Ｏ
Ｔ…５）、図示しないその他の領域…３０、となってい
る。
面積を１００とすると、上記各部の面積は、セル部ＣＥ
Ｌ…５０、ロウデコーダ部ＲＤ…１０（デコード用論理
回路部ＬＧ…７、ドライバ部ＤＲ…３）、センスアンプ
部ＳＡ…１０（フリップフロップ部ＦＦ…５、その他Ｏ
Ｔ…５）、図示しないその他の領域…３０、となってい
る。
【００１１】図７に示した第２の従来方式では、図６に
示した第１の従来方式の全体の面積を１００とすると、
上記各部の面積は、セル部ＣＥＬ…５０、ロウデコーダ
部ＲＤ…１０（デコード用論理回路部ＬＧ…７、ドライ
バ部ＤＲ…３）、センスアンプ部ＳＡ…１０×ｍ、図示
しないその他の領域…３０、となる。したがって、これ
らの面積を合計すると、（１００＋１０（ｍ−１））と
なる。
示した第１の従来方式の全体の面積を１００とすると、
上記各部の面積は、セル部ＣＥＬ…５０、ロウデコーダ
部ＲＤ…１０（デコード用論理回路部ＬＧ…７、ドライ
バ部ＤＲ…３）、センスアンプ部ＳＡ…１０×ｍ、図示
しないその他の領域…３０、となる。したがって、これ
らの面積を合計すると、（１００＋１０（ｍ−１））と
なる。
【００１２】このように、図７に示した第２の従来方
式、すなわちセル領域等をｍ分割してｍ倍の情報を一度
に並列に書き込む方法では、例えば分割数ｍ＝４とする
と、チップ面積が３０％も増加してしまうことになる。
したがって、書き込み速度は向上するが、チップ面積が
増加してしまうことになる。
式、すなわちセル領域等をｍ分割してｍ倍の情報を一度
に並列に書き込む方法では、例えば分割数ｍ＝４とする
と、チップ面積が３０％も増加してしまうことになる。
したがって、書き込み速度は向上するが、チップ面積が
増加してしまうことになる。
【００１３】
【発明が解決しようとする課題】以上述べたように、従
来は、チップ面積をほとんど増加させずに、ＨＤＴＶ、
ＵＤＴＶ相当の動画の圧縮データをリアルタイムで記憶
することのできるフラッシュメモリがなく、したがって
安価でコンパクトな画像入力処理装置（シリコンムービ
ー等）を実現することが困難であった。
来は、チップ面積をほとんど増加させずに、ＨＤＴＶ、
ＵＤＴＶ相当の動画の圧縮データをリアルタイムで記憶
することのできるフラッシュメモリがなく、したがって
安価でコンパクトな画像入力処理装置（シリコンムービ
ー等）を実現することが困難であった。
【００１４】本発明の目的は、チップ面積をほとんど増
加させずに高速書き込みを行うことが可能な不揮発性半
導体記憶装置を実現するとともに、これを用いて安価で
コンパクトな画像入力処理装置を提供することにある。
加させずに高速書き込みを行うことが可能な不揮発性半
導体記憶装置を実現するとともに、これを用いて安価で
コンパクトな画像入力処理装置を提供することにある。
【００１５】
【課題を解決するための手段】本発明は、複数の不揮発
性メモリセルを直列接続したＮＡＮＤ型セルブロックを
有する半導体記憶装置において、前記半導体記憶装置内
に２層の金属配線（Ａｌ配線を用いることが好ましい）
を有する領域を設けたことを特徴とする。
性メモリセルを直列接続したＮＡＮＤ型セルブロックを
有する半導体記憶装置において、前記半導体記憶装置内
に２層の金属配線（Ａｌ配線を用いることが好ましい）
を有する領域を設けたことを特徴とする。
【００１６】前記２層の金属配線は前記半導体記憶装置
内のセンスアンプ部に設けられていることが好ましい。
また、前記２層の金属配線のうち下層側の配線は前記不
揮発性メモリセルを選択するセグメントワード線として
用い、前記２層の金属配線のうち上層側の配線は前記セ
グメントワード線を制御するグローバルワード線として
用いることが好ましい。
内のセンスアンプ部に設けられていることが好ましい。
また、前記２層の金属配線のうち下層側の配線は前記不
揮発性メモリセルを選択するセグメントワード線として
用い、前記２層の金属配線のうち上層側の配線は前記セ
グメントワード線を制御するグローバルワード線として
用いることが好ましい。
【００１７】また、前記半導体記憶装置内には圧縮され
た動画情報が記憶されることが好ましい。本発明におけ
る画像入力処理装置は、画像を入力するイメージセンサ
部と、このイメージセンサ部から出力される画像情報に
所定の処理を施す処理部（Ａ／Ｄ変換部及びデータ処理
部）と、この処理部から出力されるデータを記憶する記
憶部とを有し、この記憶部に前記構成の半導体記憶装置
を用いることを特徴とする。
た動画情報が記憶されることが好ましい。本発明におけ
る画像入力処理装置は、画像を入力するイメージセンサ
部と、このイメージセンサ部から出力される画像情報に
所定の処理を施す処理部（Ａ／Ｄ変換部及びデータ処理
部）と、この処理部から出力されるデータを記憶する記
憶部とを有し、この記憶部に前記構成の半導体記憶装置
を用いることを特徴とする。
【００１８】前記画像入力処理装置には通常、前記イメ
ージセンサ部、前記処理部及び前記記憶部にバッテリか
らの電力を供給する電源部がさらに設けられる。また、
前記イメージセンサ部はＭＯＳ型のイメージセンサを用
いて構成され、前記イメージセンサ部と前記処理部とは
同一の半導体基板上に形成されていることが好ましい。
ージセンサ部、前記処理部及び前記記憶部にバッテリか
らの電力を供給する電源部がさらに設けられる。また、
前記イメージセンサ部はＭＯＳ型のイメージセンサを用
いて構成され、前記イメージセンサ部と前記処理部とは
同一の半導体基板上に形成されていることが好ましい。
【００１９】また、前記イメージセンサ部に入力される
画像は動画であり、前記処理部では前記イメージセンサ
部から出力される動画情報を圧縮する処理が少なくとも
行われることが好ましい。
画像は動画であり、前記処理部では前記イメージセンサ
部から出力される動画情報を圧縮する処理が少なくとも
行われることが好ましい。
【００２０】前記発明によれば、ＮＡＮＤ型の不揮発性
半導体記憶装置（ＮＡＮＤ型フラッシュメモリ）におい
て、２層の金属配線（Ａｌ配線）を用いることにより、
セルアレイの分割数を増やして一度に並列に書き込める
データ数を増やしても、チップ面積の増加を最小限に抑
えることができ、チップ面積をほとんど増加させずに高
速書き込み（例えば１０ＭＢ／秒の書込み速度）を行う
ことが可能となる。したがって、この不揮発性半導体記
憶装置を記憶部に用いることにより、安価でコンパクト
な画像入力処理装置を実現することが可能となる。
半導体記憶装置（ＮＡＮＤ型フラッシュメモリ）におい
て、２層の金属配線（Ａｌ配線）を用いることにより、
セルアレイの分割数を増やして一度に並列に書き込める
データ数を増やしても、チップ面積の増加を最小限に抑
えることができ、チップ面積をほとんど増加させずに高
速書き込み（例えば１０ＭＢ／秒の書込み速度）を行う
ことが可能となる。したがって、この不揮発性半導体記
憶装置を記憶部に用いることにより、安価でコンパクト
な画像入力処理装置を実現することが可能となる。
【００２１】従来、ＳＲＡＭやＤＲＡＭでは、セルアレ
イ内のワード線として２層目のＡｌ配線を用いる例はあ
るが、これはＳＲＡＭやＤＲＡＭではセルアレイ内のワ
ード線間距離が大きいため（通常デザインルールの１．
５倍以上）、２層目のＡｌ配線をワード線として用いる
ことが可能だからである（ＮＯＲ型やＡＮＤ型の不揮発
性メモリでも同様）。しかしながら、ＮＡＮＤ型の不揮
発性メモリではワード線間距離が小さいため（デザイン
ルールと同程度）、多層配線構造におけるプロセス技術
上の問題から、２層Ａｌ配線構造で配線間距離を小さく
する（デザインルールの１．５倍以下）ことは困難であ
る。このような理由から、従来はＮＡＮＤ型の不揮発性
メモリには２層Ａｌ配線を用いることはなかった。
イ内のワード線として２層目のＡｌ配線を用いる例はあ
るが、これはＳＲＡＭやＤＲＡＭではセルアレイ内のワ
ード線間距離が大きいため（通常デザインルールの１．
５倍以上）、２層目のＡｌ配線をワード線として用いる
ことが可能だからである（ＮＯＲ型やＡＮＤ型の不揮発
性メモリでも同様）。しかしながら、ＮＡＮＤ型の不揮
発性メモリではワード線間距離が小さいため（デザイン
ルールと同程度）、多層配線構造におけるプロセス技術
上の問題から、２層Ａｌ配線構造で配線間距離を小さく
する（デザインルールの１．５倍以下）ことは困難であ
る。このような理由から、従来はＮＡＮＤ型の不揮発性
メモリには２層Ａｌ配線を用いることはなかった。
【００２２】本発明では、メモリセルに接続されるワー
ド線そのものではなく、例えばロウデコーダにおけるプ
リデコード信号を供給する配線等に２層目のＡｌを用い
ることにより、チップ面積の増加を抑えるようにしてい
る。
ド線そのものではなく、例えばロウデコーダにおけるプ
リデコード信号を供給する配線等に２層目のＡｌを用い
ることにより、チップ面積の増加を抑えるようにしてい
る。
【００２３】
【発明の実施の形態】以下、本発明の実施形態について
図面を参照して説明する。図１は、本発明に係るＮＡＮ
Ｄ型不揮発性半導体装置（ＮＡＮＤ型フラッシュメモ
リ）を模式的に示した概略構成図である。ＣＥＬはセル
部、ＳＡはセンスアンプ部、ＦＦはセンスアンプ部内の
フリップフロップ部、ＯＴはセンスアンプ部のその他の
部分、ＲＤはロウデコーダ部、ＬＧはロウデコーダ部内
のデコード用論理回路部、ＤＲはロウデコーダ部のドラ
イバ部を示したものである。本実施形態では、図７に示
した第２の従来方式と同様にセル領域等をｍ分割（図１
の例では４分割）しているが、全体の面積を低減するた
めに所定の領域に２層のＡｌ配線Ｌ１及びＬ２を設けて
いる。
図面を参照して説明する。図１は、本発明に係るＮＡＮ
Ｄ型不揮発性半導体装置（ＮＡＮＤ型フラッシュメモ
リ）を模式的に示した概略構成図である。ＣＥＬはセル
部、ＳＡはセンスアンプ部、ＦＦはセンスアンプ部内の
フリップフロップ部、ＯＴはセンスアンプ部のその他の
部分、ＲＤはロウデコーダ部、ＬＧはロウデコーダ部内
のデコード用論理回路部、ＤＲはロウデコーダ部のドラ
イバ部を示したものである。本実施形態では、図７に示
した第２の従来方式と同様にセル領域等をｍ分割（図１
の例では４分割）しているが、全体の面積を低減するた
めに所定の領域に２層のＡｌ配線Ｌ１及びＬ２を設けて
いる。
【００２４】なお、上記構成のＮＡＮＤ型不揮発性半導
体装置（ＮＡＮＤ型フラッシュメモリ）は、例えば１Ｇ
ビット以上の集積度で、１回の書き込みサイクルによっ
て２ｋバイトの書き込みが行われるものとする。
体装置（ＮＡＮＤ型フラッシュメモリ）は、例えば１Ｇ
ビット以上の集積度で、１回の書き込みサイクルによっ
て２ｋバイトの書き込みが行われるものとする。
【００２５】図２（Ａ）は、図１に示したセンスアンプ
部ＳＡの中のフリップフロップ部ＦＦの構成を示したも
のである。Ｌ１は１層目のＡｌ配線、Ｌ２は１層目のＡ
ｌ配線Ｌ１よりも上層側に配置された２層目のＡｌ配線
を示している。本実施形態では、ビット線ＢＬの配線に
１本おきに２層目のＡｌ配線Ｌ２を接続することによ
り、センスアンプ部ＳＡの中でかなりの面積を占めてい
るフリップフロップ部ＦＦの面積を従来技術（Ｂ）の約
半分にし、センスアンプ部ＳＡの面積の増加を最小限に
抑えている。
部ＳＡの中のフリップフロップ部ＦＦの構成を示したも
のである。Ｌ１は１層目のＡｌ配線、Ｌ２は１層目のＡ
ｌ配線Ｌ１よりも上層側に配置された２層目のＡｌ配線
を示している。本実施形態では、ビット線ＢＬの配線に
１本おきに２層目のＡｌ配線Ｌ２を接続することによ
り、センスアンプ部ＳＡの中でかなりの面積を占めてい
るフリップフロップ部ＦＦの面積を従来技術（Ｂ）の約
半分にし、センスアンプ部ＳＡの面積の増加を最小限に
抑えている。
【００２６】図３は、図１に示したロウデコーダＲＤの
構成を示したものである。ＬＧ１はデコード用論理回路
部ＬＧの中のプリデコーダ部、ＬＧ２はデコード用論理
回路部ＬＧの中の部分デコーダ部である。Ｘ０〜Ｘ４は
アドレス信号、Ｐバー、Ｅ、Ｅ／Ｐ、Ｅ／Ｐバーは書込
み・消去コントロール信号、Ｄ１はプリデコード信号、
ＣＧ１〜ＣＧ４は不揮発性メモリセルのゲートに入力さ
れる信号である。本実施形態では、部分デコード信号Ｄ
１が供給される線をグローバルワード線としてこれに２
層目のＡｌ配線Ｌ２を用い、信号ＣＧ１〜ＣＧ４が供給
される線をセグメントワード線としてこれに１層目のＡ
ｌ配線Ｌ１を用いている。このように、２層目のＡｌ配
線をグローバルワード線としてセルアレイ上に設けるこ
とにより、ロウデコーダ回路のうち大きな面積を占める
プリデコーダ部ＬＧ１を分散させずに一つにまとめ、ロ
ウデコーダ部ＲＤの面積を低減している。
構成を示したものである。ＬＧ１はデコード用論理回路
部ＬＧの中のプリデコーダ部、ＬＧ２はデコード用論理
回路部ＬＧの中の部分デコーダ部である。Ｘ０〜Ｘ４は
アドレス信号、Ｐバー、Ｅ、Ｅ／Ｐ、Ｅ／Ｐバーは書込
み・消去コントロール信号、Ｄ１はプリデコード信号、
ＣＧ１〜ＣＧ４は不揮発性メモリセルのゲートに入力さ
れる信号である。本実施形態では、部分デコード信号Ｄ
１が供給される線をグローバルワード線としてこれに２
層目のＡｌ配線Ｌ２を用い、信号ＣＧ１〜ＣＧ４が供給
される線をセグメントワード線としてこれに１層目のＡ
ｌ配線Ｌ１を用いている。このように、２層目のＡｌ配
線をグローバルワード線としてセルアレイ上に設けるこ
とにより、ロウデコーダ回路のうち大きな面積を占める
プリデコーダ部ＬＧ１を分散させずに一つにまとめ、ロ
ウデコーダ部ＲＤの面積を低減している。
【００２７】本実施形態では、図６に示した第１の従来
方式における全体の面積を１００とすると、各部の面積
は、セル部ＣＥＬ…５０、ロウデコーダ部ＲＤ（デコー
ド用論理回路部ＬＧ…７／ｍ、ドライバ部ＤＲ…３）、
センスアンプ部ＳＡ（フリップフロップ部ＦＦ…２．５
ｍ、その他ＯＴ…５ｍ）、図示しないその他の領域…３
０、となる。したがって、これらの面積を合計すると、
（８３＋７／ｍ＋７．５ｍ）となる。
方式における全体の面積を１００とすると、各部の面積
は、セル部ＣＥＬ…５０、ロウデコーダ部ＲＤ（デコー
ド用論理回路部ＬＧ…７／ｍ、ドライバ部ＤＲ…３）、
センスアンプ部ＳＡ（フリップフロップ部ＦＦ…２．５
ｍ、その他ＯＴ…５ｍ）、図示しないその他の領域…３
０、となる。したがって、これらの面積を合計すると、
（８３＋７／ｍ＋７．５ｍ）となる。
【００２８】図４は、本実施形態におけるチップ面積の
縮小効果等を示したものである。１０ＭＢ／秒の目標を
実現するためには、書込み速度を４倍にすることからｍ
＝４とする必要がある。この場合、図７に示した第２の
従来方式では３０％の面積増加があったが、本実施形態
のように２層のＡｌ配線を用いることにより、１０％強
（１４％程度）の面積増加に抑えることができる。
縮小効果等を示したものである。１０ＭＢ／秒の目標を
実現するためには、書込み速度を４倍にすることからｍ
＝４とする必要がある。この場合、図７に示した第２の
従来方式では３０％の面積増加があったが、本実施形態
のように２層のＡｌ配線を用いることにより、１０％強
（１４％程度）の面積増加に抑えることができる。
【００２９】図５は、図１〜図３で説明したＮＡＮＤ型
不揮発性半導体記憶装置（ＮＡＮＤ型フラッシュメモ
リ）を用いて構成したシリコンムービーの概略構成を示
した図である。
不揮発性半導体記憶装置（ＮＡＮＤ型フラッシュメモ
リ）を用いて構成したシリコンムービーの概略構成を示
した図である。
【００３０】本例では、ＮＡＮＤ型フラッシュメモリを
用いてフラッシュメモリカード１を構成するとともに、
シリコンムービーをできるだけ小型化するため、フラッ
シュメモリカード１以外の構成要素（センサ部２、Ａ／
Ｄ変換部３及びデータ処理部４）は全てワンチップ化し
ている。フラッシュメモリカード１自身も小型化のた
め、切手サイズ程度の大きさのＧビット相当の容量の超
小型カードとしている。また、電源部５の電力供給源に
はバッテリを用いている。
用いてフラッシュメモリカード１を構成するとともに、
シリコンムービーをできるだけ小型化するため、フラッ
シュメモリカード１以外の構成要素（センサ部２、Ａ／
Ｄ変換部３及びデータ処理部４）は全てワンチップ化し
ている。フラッシュメモリカード１自身も小型化のた
め、切手サイズ程度の大きさのＧビット相当の容量の超
小型カードとしている。また、電源部５の電力供給源に
はバッテリを用いている。
【００３１】センサ部２を構成する撮像デバイスとして
は、一般的にはＣＣＤイメージセンサ或いはＭＯＳ型の
イメージセンサを用いることができるが、フラッシュメ
モリカード１以外をワンチップ化するために、ＭＯＳ型
イメージセンサ（例えば１３０万〜６００万画素のも
の）を用いている。ＣＣＤイメージセンサは、通常のＣ
ＭＯＳロジックよりも動作電圧が高いため、他の構成要
素とともにワンチップ化することが困難であるが、ＣＭ
ＯＳロジックと同じ電圧で動作可能なＭＯＳ型イメージ
センサを用いることにより、ワンチップ化が可能とな
る。
は、一般的にはＣＣＤイメージセンサ或いはＭＯＳ型の
イメージセンサを用いることができるが、フラッシュメ
モリカード１以外をワンチップ化するために、ＭＯＳ型
イメージセンサ（例えば１３０万〜６００万画素のも
の）を用いている。ＣＣＤイメージセンサは、通常のＣ
ＭＯＳロジックよりも動作電圧が高いため、他の構成要
素とともにワンチップ化することが困難であるが、ＣＭ
ＯＳロジックと同じ電圧で動作可能なＭＯＳ型イメージ
センサを用いることにより、ワンチップ化が可能とな
る。
【００３２】ＭＯＳ型イメージセンサ２からの信号はＡ
／Ｄ変換部３でＡ／Ｄ変換されデータ処理部４に入力さ
れるが、データ処理部４の構成としては、（ＭＰＥＧ２
エンコーダ回路＋６４Ｍビット以上のＤＲＡＭ）、（汎
用のマルチメディアプロセッサ＋マルチメディアプロセ
ッサへの入力回路＋６４Ｍビット以上のＤＲＡＭ）、
（汎用の信号処理回路＋信号処理内容を記憶するＦＰＧ
Ａ又はＦＲＡＭ又はフラッシュメモリアレイ）等を用い
ることができる。６４Ｍビット以上のＤＲＡＭの代わり
に６４Ｍビット以上のＦＲＡＭを用いたものでもよい。
／Ｄ変換部３でＡ／Ｄ変換されデータ処理部４に入力さ
れるが、データ処理部４の構成としては、（ＭＰＥＧ２
エンコーダ回路＋６４Ｍビット以上のＤＲＡＭ）、（汎
用のマルチメディアプロセッサ＋マルチメディアプロセ
ッサへの入力回路＋６４Ｍビット以上のＤＲＡＭ）、
（汎用の信号処理回路＋信号処理内容を記憶するＦＰＧ
Ａ又はＦＲＡＭ又はフラッシュメモリアレイ）等を用い
ることができる。６４Ｍビット以上のＤＲＡＭの代わり
に６４Ｍビット以上のＦＲＡＭを用いたものでもよい。
【００３３】電源部５の構成としては、バッテリの電源
がそのままＮＡＮＤ型フラッシュメモリ１、センサ部
２、Ａ／Ｄ変換部３及びデータ処理部４の電源として供
給される構成でもよいが、バッテリの電源とＮＡＮＤ型
フラッシュメモリ１、センサ部２、Ａ／Ｄ変換部３及び
データ処理部４との間に別々の電源電圧変換回路を設け
るようにしてもよい。
がそのままＮＡＮＤ型フラッシュメモリ１、センサ部
２、Ａ／Ｄ変換部３及びデータ処理部４の電源として供
給される構成でもよいが、バッテリの電源とＮＡＮＤ型
フラッシュメモリ１、センサ部２、Ａ／Ｄ変換部３及び
データ処理部４との間に別々の電源電圧変換回路を設け
るようにしてもよい。
【００３４】以上の構成のうち代表的なものとしては、
センサ部２にＭＯＳ型イメージセンサ、データ処理部４
に（ＭＰＥＧ２エンコーダ回路＋６４Ｍ又は２５６Ｍビ
ットのＤＲＡＭ）、電源部５にバッテリ電圧３〜３．６
Ｖ程度で電源電圧変換回路を設けたものをあげることが
できる。なお、低消費電力化のためにデータ処理部に
０．５Ｖで動作できるものを用い、この部分だけ電源電
圧変換回路で降圧した電源電圧を用いるようにしてもよ
い。
センサ部２にＭＯＳ型イメージセンサ、データ処理部４
に（ＭＰＥＧ２エンコーダ回路＋６４Ｍ又は２５６Ｍビ
ットのＤＲＡＭ）、電源部５にバッテリ電圧３〜３．６
Ｖ程度で電源電圧変換回路を設けたものをあげることが
できる。なお、低消費電力化のためにデータ処理部に
０．５Ｖで動作できるものを用い、この部分だけ電源電
圧変換回路で降圧した電源電圧を用いるようにしてもよ
い。
【００３５】上記のような構成のシリコンムービーを用
いることにより、３０分以上の動画データを圧縮してＮ
ＡＮＤ型フラッシュメモリカードにリアルタイムで記憶
することができる。また、フラッシュメモリカード部分
を取りはずし可能にしておき、カードをアダプタにつけ
れば、パソコンで動画を見ることも可能となる。
いることにより、３０分以上の動画データを圧縮してＮ
ＡＮＤ型フラッシュメモリカードにリアルタイムで記憶
することができる。また、フラッシュメモリカード部分
を取りはずし可能にしておき、カードをアダプタにつけ
れば、パソコンで動画を見ることも可能となる。
【００３６】なお、図５に示した構成以外に、オプショ
ンとして、表示部（小画面の液晶表示装置、３３万画素
以下のものでよい）、通信部（現在のＰＨＳの通信機能
程度でよい）、外部記憶装置（記憶容量を増やすための
ＮＡＮＤ型フラッシュメモリによるＩＣカード程度の大
きさの取り外し可能なもの）、現在の自分の位置を知る
ためのＧＰＳ機能、記憶したものを内容的に画像認識し
て要約する要約機能、といったものを設けてもよい。ま
た、電源には乾電池以外に太陽電池、蓄電池或いは自家
発電器（例えば歩くときの運動エネルギで発電可能なも
の）等を用いてもよい。なお、本発明は上記実施形態等
に限定されるものではなく、本発明の趣旨を逸脱しない
範囲内において種々変形して実施可能である。
ンとして、表示部（小画面の液晶表示装置、３３万画素
以下のものでよい）、通信部（現在のＰＨＳの通信機能
程度でよい）、外部記憶装置（記憶容量を増やすための
ＮＡＮＤ型フラッシュメモリによるＩＣカード程度の大
きさの取り外し可能なもの）、現在の自分の位置を知る
ためのＧＰＳ機能、記憶したものを内容的に画像認識し
て要約する要約機能、といったものを設けてもよい。ま
た、電源には乾電池以外に太陽電池、蓄電池或いは自家
発電器（例えば歩くときの運動エネルギで発電可能なも
の）等を用いてもよい。なお、本発明は上記実施形態等
に限定されるものではなく、本発明の趣旨を逸脱しない
範囲内において種々変形して実施可能である。
【００３７】
【発明の効果】本発明によれば、ＮＡＮＤ型の不揮発性
半導体記憶装置において、２層の金属配線を用いること
により、チップ面積をほとんど増加させずに高速書き込
みを行うことが可能となる。したがって、この不揮発性
半導体記憶装置を記憶部に用いることにより、安価でコ
ンパクトな画像入力処理装置を実現することが可能とな
る。
半導体記憶装置において、２層の金属配線を用いること
により、チップ面積をほとんど増加させずに高速書き込
みを行うことが可能となる。したがって、この不揮発性
半導体記憶装置を記憶部に用いることにより、安価でコ
ンパクトな画像入力処理装置を実現することが可能とな
る。
【図１】本発明に係る不揮発性半導体記憶装置について
その概略構成例を示した図。
その概略構成例を示した図。
【図２】図１に示したセンスアンプ部の中のフリップフ
ロップ部ＦＦの構成例（Ａ）を従来技術（Ｂ）と対比し
て示した図。
ロップ部ＦＦの構成例（Ａ）を従来技術（Ｂ）と対比し
て示した図。
【図３】図１に示したロウデコーダ部の構成例を示した
図。
図。
【図４】本実施形態におけるチップ面積の縮小効果等を
示した図。
示した図。
【図５】図１〜図３で説明した不揮発性半導体記憶装置
を用いたシリコンムービーの概略構成を示した図。
を用いたシリコンムービーの概略構成を示した図。
【図６】第１の従来方式についてその概略構成を示した
図。
図。
【図７】第２の従来方式についてその概略構成を示した
図。
図。
【図８】従来技術を用いたＮＡＮＤ型及びＮＯＲ型（Ａ
ＮＤ型）のフラッシュメモリについて、並列書き込みを
行った場合の実現可能な書き込み速度等を示した図。
ＮＤ型）のフラッシュメモリについて、並列書き込みを
行った場合の実現可能な書き込み速度等を示した図。
１…フラッシュメモリカード ２…ＭＯＳ型イメージセンサ ３…Ａ／Ｄ変換部 ４…データ処理部 ５…電源部 ＣＥＬ…セル部 Ｌ１…１層目のＡｌ配線 Ｌ２…２層目のＡｌ配線 ＳＡ…センスアンプ部 ＲＤ…ロウデコーダ部
Claims (9)
- 【請求項１】 複数の不揮発性メモリセルを直列接続し
たＮＡＮＤ型セルブロックを有する半導体記憶装置にお
いて、前記半導体記憶装置内に２層の金属配線を有する
領域を設けたことを特徴とする半導体記憶装置。 - 【請求項２】 前記金属配線としてアルミニウム配線を
用いることを特徴とする請求項１に記載の半導体記憶装
置。 - 【請求項３】 前記２層の金属配線はセンスアンプ部に
設けられていることを特徴とする請求項１又は２に記載
の半導体記憶装置。 - 【請求項４】 前記２層の金属配線のうち下層側の配線
は前記不揮発性メモリセルを選択するセグメントワード
線として用い、前記２層の金属配線のうち上層側の配線
は前記セグメントワード線を制御するグローバルワード
線として用いることを特徴とする請求項１又は２に記載
の半導体記憶装置。 - 【請求項５】 前記半導体記憶装置内には圧縮された動
画情報が記憶されることを特徴とする請求項１乃至４の
いずれかに記載の半導体記憶装置。 - 【請求項６】 画像を入力するイメージセンサ部と、こ
のイメージセンサ部から出力される画像情報に所定の処
理を施す処理部と、この処理部から出力されるデータを
記憶する請求項１乃至４のいずれかに記載の半導体記憶
装置からなる記憶部とを有することを特徴とする画像入
力処理装置。 - 【請求項７】 請求項６に記載の画像入力処理装置に
は、前記イメージセンサ部、前記処理部及び前記記憶部
にバッテリからの電力を供給する電源部がさらに設けら
れていることを特徴とする画像入力処理装置。 - 【請求項８】 前記イメージセンサ部はＭＯＳ型のイメ
ージセンサを用いて構成され、前記イメージセンサ部と
前記処理部とは同一の半導体基板上に形成されているこ
とを特徴とする請求項６又は７に記載の画像入力処理装
置。 - 【請求項９】 前記イメージセンサ部に入力される画像
は動画であり、前記処理部では前記イメージセンサ部か
ら出力される動画情報を圧縮する処理が少なくとも行わ
れることを特徴とする請求項６乃至８のいずれかに記載
の画像入力処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5924597A JPH10256515A (ja) | 1997-03-13 | 1997-03-13 | 半導体記憶装置及び画像入力処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5924597A JPH10256515A (ja) | 1997-03-13 | 1997-03-13 | 半導体記憶装置及び画像入力処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10256515A true JPH10256515A (ja) | 1998-09-25 |
Family
ID=13107818
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5924597A Pending JPH10256515A (ja) | 1997-03-13 | 1997-03-13 | 半導体記憶装置及び画像入力処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10256515A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006129762A1 (ja) * | 2005-06-02 | 2006-12-07 | Sony Corporation | 半導体イメージセンサ・モジュール及びその製造方法 |
| JP2010231795A (ja) * | 2010-05-10 | 2010-10-14 | Oki Semiconductor Co Ltd | 半導体装置 |
| US8309392B2 (en) | 2005-03-07 | 2012-11-13 | Sony Corporation | Solid-state image pickup device, electronic apparatus using such solid-state image pickup device and method of manufacturing solid-state image pickup device |
| US8745420B2 (en) | 2000-09-29 | 2014-06-03 | Lapis Semiconductor Co., Ltd. | Semiconductor device for supplying power supply voltage to semiconductor device |
| JP2015215921A (ja) * | 2015-08-17 | 2015-12-03 | ラピスセミコンダクタ株式会社 | コントローラｉｃ及び携帯機器 |
-
1997
- 1997-03-13 JP JP5924597A patent/JPH10256515A/ja active Pending
Cited By (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8745420B2 (en) | 2000-09-29 | 2014-06-03 | Lapis Semiconductor Co., Ltd. | Semiconductor device for supplying power supply voltage to semiconductor device |
| US9117710B2 (en) | 2005-03-07 | 2015-08-25 | Sony Corporation | Solid-state image pickup device, electronic apparatus using such solid-state image pickup device and method of manufacturing solid-state image pickup device |
| US8841743B2 (en) | 2005-03-07 | 2014-09-23 | Sony Corporation | Solid-state image pickup device, electronic apparatus using such solid-state image pickup device and method of manufacturing solid-state image pickup device |
| US8309392B2 (en) | 2005-03-07 | 2012-11-13 | Sony Corporation | Solid-state image pickup device, electronic apparatus using such solid-state image pickup device and method of manufacturing solid-state image pickup device |
| US8440499B2 (en) | 2005-03-07 | 2013-05-14 | Sony Corporation | Solid-state image pickup device, electronic apparatus using such solid-state image pickup device and method of manufacturing solid-state image pickup device |
| US9673249B2 (en) | 2005-03-07 | 2017-06-06 | Sony Corporation | Solid-state image pickup device, electronic apparatus using such solid-state image pickup device and method of manufacturing solid-state image pickup device |
| US9955097B2 (en) | 2005-06-02 | 2018-04-24 | Sony Corporation | Semiconductor image sensor module and method of manufacturing the same |
| US8946610B2 (en) | 2005-06-02 | 2015-02-03 | Sony Corporation | Semiconductor image sensor module and method of manufacturing the same |
| JPWO2006129762A1 (ja) * | 2005-06-02 | 2009-01-08 | ソニー株式会社 | 半導体イメージセンサ・モジュール及びその製造方法 |
| WO2006129762A1 (ja) * | 2005-06-02 | 2006-12-07 | Sony Corporation | 半導体イメージセンサ・モジュール及びその製造方法 |
| US10129497B2 (en) | 2005-06-02 | 2018-11-13 | Sony Corporation | Semiconductor image sensor module and method of manufacturing the same |
| US10594972B2 (en) | 2005-06-02 | 2020-03-17 | Sony Corporation | Semiconductor image sensor module and method of manufacturing the same |
| US10645324B2 (en) | 2005-06-02 | 2020-05-05 | Sony Corporation | Semiconductor image sensor module and method of manufacturing the same |
| US11228728B2 (en) | 2005-06-02 | 2022-01-18 | Sony Group Corporation | Semiconductor image sensor module and method of manufacturing the same |
| US11722800B2 (en) | 2005-06-02 | 2023-08-08 | Sony Group Corporation | Semiconductor image sensor module and method of manufacturing the same |
| JP2010231795A (ja) * | 2010-05-10 | 2010-10-14 | Oki Semiconductor Co Ltd | 半導体装置 |
| JP2015215921A (ja) * | 2015-08-17 | 2015-12-03 | ラピスセミコンダクタ株式会社 | コントローラｉｃ及び携帯機器 |
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