JP2003133532A - 同一セル構造によるフラッシュメモリとｄｒａｍ混載回路 - Google Patents
同一セル構造によるフラッシュメモリとｄｒａｍ混載回路Info
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- JP2003133532A JP2003133532A JP2001365343A JP2001365343A JP2003133532A JP 2003133532 A JP2003133532 A JP 2003133532A JP 2001365343 A JP2001365343 A JP 2001365343A JP 2001365343 A JP2001365343 A JP 2001365343A JP 2003133532 A JP2003133532 A JP 2003133532A
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- dram
- flash memory
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Abstract
(57)【要約】
【課題】ＭＯＳ型集積回路において、フラッシュメモリ
とＤＲＡＭ混載回路の提供 【解決手段】２層スタックゲート構造ＭＯＳトランジス
タにおいて、基板に近いゲートを（１）フローテングに
する事によりフラッシュメモリを、（２）書き込み・読
み出し用パストランジスタのドレインに接続して０，１
のデータに対応した電荷を蓄積した後、パストランジス
タをオフにする事によりＤＲＡＭを実現した同一基板フ
ラッシュ・ＤＲＡＭ混載半導体装置。
とＤＲＡＭ混載回路の提供 【解決手段】２層スタックゲート構造ＭＯＳトランジス
タにおいて、基板に近いゲートを（１）フローテングに
する事によりフラッシュメモリを、（２）書き込み・読
み出し用パストランジスタのドレインに接続して０，１
のデータに対応した電荷を蓄積した後、パストランジス
タをオフにする事によりＤＲＡＭを実現した同一基板フ
ラッシュ・ＤＲＡＭ混載半導体装置。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路に関す
るものであり、特に詳しくは２層スタックゲート構造Ｍ
ＯＳ型半導体集積回路に関するものである。
るものであり、特に詳しくは２層スタックゲート構造Ｍ
ＯＳ型半導体集積回路に関するものである。
【０００２】
【従来の技術】近年、フラッシュメモリは電源を切って
もデータが保存される特徴から、携帯電話のプログラ
ム、データ保存及び、デジタルカメラの画像データ保存
用として、なくてはならない半導体メモリとなってきて
いる。しかし、書き込み速度がｍｓｅｃオーダーと他の
メモリに比較して遅いため、デジタルカメラの様に、１
秒間に１０枚以上の記録する連写が必要な場合は、フラ
ッシュメモリに書き込む前に、ＳＲＡＭ，ＤＲＡＭ等に
一旦書き込んでからフラッシュメモリに書き込む必要が
有った。また、携帯電話でも、プログラム用途以外、住
所録格納等データ用途にフラッシュメモリは必須の構成
部品であるが、、書き込み速度が遅いため、一旦、ＳＲ
ＡＭ等に記憶させ、フラッシュメモリに転送、記憶させ
ている。以上の様に、フラッシュメモリと高速なＲＡＭ
との組み合わせはパソコンにおけるハードデスクとＤＲ
ＡＭの組み合わせと同様無くてはならない物となってき
ている。しかしながら、これらのシステムでは、フラッ
シュメモリとＳＲＡＭ，ＤＲＡＭを別チップで機器に搭
載している。これらメモリを同一チップ上に搭載できれ
ば、搭載スペースの減少、さらには、消費電力の低減も
可能であるが、現在、フラッシュメモリのセル構造は、
図．１に示す様なＭＯＳ構造においてゲートを２段に重
ね、間のゲートをフローテングにした２層スタックゲー
トのフローテング構造が主流であり、単一ゲートのＭＯ
Ｓトランジスタを組み合わせたＳＲＡＭ，または図．２
に示すキャパシタを使ったＤＲＡＭとプロセスが異な
り、同一チップ上に大容量の高速メモリを混載する事は
困難な欠点があった。
もデータが保存される特徴から、携帯電話のプログラ
ム、データ保存及び、デジタルカメラの画像データ保存
用として、なくてはならない半導体メモリとなってきて
いる。しかし、書き込み速度がｍｓｅｃオーダーと他の
メモリに比較して遅いため、デジタルカメラの様に、１
秒間に１０枚以上の記録する連写が必要な場合は、フラ
ッシュメモリに書き込む前に、ＳＲＡＭ，ＤＲＡＭ等に
一旦書き込んでからフラッシュメモリに書き込む必要が
有った。また、携帯電話でも、プログラム用途以外、住
所録格納等データ用途にフラッシュメモリは必須の構成
部品であるが、、書き込み速度が遅いため、一旦、ＳＲ
ＡＭ等に記憶させ、フラッシュメモリに転送、記憶させ
ている。以上の様に、フラッシュメモリと高速なＲＡＭ
との組み合わせはパソコンにおけるハードデスクとＤＲ
ＡＭの組み合わせと同様無くてはならない物となってき
ている。しかしながら、これらのシステムでは、フラッ
シュメモリとＳＲＡＭ，ＤＲＡＭを別チップで機器に搭
載している。これらメモリを同一チップ上に搭載できれ
ば、搭載スペースの減少、さらには、消費電力の低減も
可能であるが、現在、フラッシュメモリのセル構造は、
図．１に示す様なＭＯＳ構造においてゲートを２段に重
ね、間のゲートをフローテングにした２層スタックゲー
トのフローテング構造が主流であり、単一ゲートのＭＯ
Ｓトランジスタを組み合わせたＳＲＡＭ，または図．２
に示すキャパシタを使ったＤＲＡＭとプロセスが異な
り、同一チップ上に大容量の高速メモリを混載する事は
困難な欠点があった。
【０００３】不揮発性メモリとＤＲＡＭを１チップ上に
搭載する技術について、米国特許ＮＯ．６、２６６、２
７２に開示されている。この技術では、従来の１個のコ
ンデンサと１〜２個のトランジスタを組み合わせたＤＲ
ＡＭ回路において、電気的にコンデンサを破壊する事に
より、不揮発性メモリを実現するものである。この技術
では、コンデンサの破壊により不揮発性メモリは実現で
きるが、書き換え可能なフラッシュメモリは実現できな
い。
搭載する技術について、米国特許ＮＯ．６、２６６、２
７２に開示されている。この技術では、従来の１個のコ
ンデンサと１〜２個のトランジスタを組み合わせたＤＲ
ＡＭ回路において、電気的にコンデンサを破壊する事に
より、不揮発性メモリを実現するものである。この技術
では、コンデンサの破壊により不揮発性メモリは実現で
きるが、書き換え可能なフラッシュメモリは実現できな
い。
【０００４】現在フラッシュメモリ用のセルでは主流で
ある浮遊ゲートを持つ、２層スタックゲート構造による
ＤＲＡＭ回路技術が特開平５−２４３５２２に、開示さ
れている。この技術では、上記２層スタックゲートを持
つ読み出し用トランジスタと書き込み用トランジスタの
２つのトランジスタにより構成される。各々のトランジ
スタを相補型にする事により、ビット線とワード線の２
本の信号線で、メモリは構成され、さらに、メモリセル
は自己増幅型である特徴を持つ。この発明では、目的が
ギガビット級の単体メモリでしかも既存の回路と遜色無
い大容量ＤＲＡＭの実現を目的としているので、従来の
ＤＲＡＭで用いられているキャパシタと同等の保持容
量、時間が要求される。このため、浮遊ゲートのリーク
電流を減らす必要があり、トレンチ構造技術によるセル
技術が開示されている。さらに、読み出しを行う、スタ
ックゲートの上部ゲートは、セル面積縮小のため２本の
信号線採用した為、ワード線電圧により読み出しを行
う。このため、５Ｖ以上の電圧は採用が難しく、読み出
し感度が大きくできない欠点があった。
ある浮遊ゲートを持つ、２層スタックゲート構造による
ＤＲＡＭ回路技術が特開平５−２４３５２２に、開示さ
れている。この技術では、上記２層スタックゲートを持
つ読み出し用トランジスタと書き込み用トランジスタの
２つのトランジスタにより構成される。各々のトランジ
スタを相補型にする事により、ビット線とワード線の２
本の信号線で、メモリは構成され、さらに、メモリセル
は自己増幅型である特徴を持つ。この発明では、目的が
ギガビット級の単体メモリでしかも既存の回路と遜色無
い大容量ＤＲＡＭの実現を目的としているので、従来の
ＤＲＡＭで用いられているキャパシタと同等の保持容
量、時間が要求される。このため、浮遊ゲートのリーク
電流を減らす必要があり、トレンチ構造技術によるセル
技術が開示されている。さらに、読み出しを行う、スタ
ックゲートの上部ゲートは、セル面積縮小のため２本の
信号線採用した為、ワード線電圧により読み出しを行
う。このため、５Ｖ以上の電圧は採用が難しく、読み出
し感度が大きくできない欠点があった。
【０００５】以上の様に、同一基板上にＤＲＡＭと不揮
発性メモリや、キャパシタを使わないＤＲＡＭ技術の発
明があるが、いずれも電気的な書き換え可能性や、フラ
ッシュメモリとの同一基板上での実現性には問題があっ
た。
発性メモリや、キャパシタを使わないＤＲＡＭ技術の発
明があるが、いずれも電気的な書き換え可能性や、フラ
ッシュメモリとの同一基板上での実現性には問題があっ
た。
【０００６】
【発明が解決しようとする課題】本発明の目的は、上述
した従来技術の欠点を改良し、フラッシュメモリと同一
セル構造のＤＲＡＭを同一チップ上に実現する事。
した従来技術の欠点を改良し、フラッシュメモリと同一
セル構造のＤＲＡＭを同一チップ上に実現する事。
【０００７】
【課題を解決するための手段】本発明は、上記２つの開
示された技術を鑑みて、フラッシュメモリとＤＲＡＭ
を、同一基板上に形成するものである。第１の発明は、
浮遊ゲートとコントロールゲートを持つ従来の２層スタ
ックゲート構造フラッシュメモリ構造セルにおいて、浮
遊ゲートを書き込み・読み出しを行うパストランジスタ
のソース、ドレインを通じて、ビット線に接続する回路
である。図．３に示す回路例の様にフラッシュメモリに
おいては、ビット線に高電圧を加えてドレインにホット
エレクトロンを発生させ、ゲート酸化膜を通してフロー
テングゲートに電荷を注入するが、本発明では、図．４
に示す回路例の様にパストランジスタを通じて電荷を注
入し、パストランジスタをオフする事により、フラッシ
ュメモリと同様に、フローテングゲートへの電荷注入、
フローテングゲート状態が実現できる。フラッシュメモ
リの場合は、フローテングゲートは酸化膜で覆われてい
るので、注入された電荷は、１０年以上消えないが、本
発明の回路では、蓄積された電荷はパストランジスタの
ジャンクションよりミリ秒単位で消失する。このため、
定期的に再書き込みが必要であるが、ある時間電荷を保
持するため、ＤＲＡＭとしての動作が実現できる。以上
のように、同一メモリ基板上において、フラッシュメモ
リとＤＲＡＭ双方が、プロセスの追加無しに希望のビッ
ト数が配分により実現できる。さらに、浮遊ゲートの蓄
積電圧をフラッシュメモリと同じにすれば、読み出し回
路はすべて共通化できる。本発明におけるＤＲＡＭは従
来のキャパシタに電荷を蓄積し、読み出し時に蓄積した
電荷を読み出しトランジスタに転送する方式と異なり、
蓄積された情報を直接読み出しでき、自己増幅作用を持
つ。従って、アクセス時間の高速化が可能である。その
ほか、ＤＲＡＭ回路では、リフレッシュ回路が必要であ
るが、フラッシュメモリ回路には、発信回路等が搭載さ
れているので、新たな、回路はそれ程必要としない。
示された技術を鑑みて、フラッシュメモリとＤＲＡＭ
を、同一基板上に形成するものである。第１の発明は、
浮遊ゲートとコントロールゲートを持つ従来の２層スタ
ックゲート構造フラッシュメモリ構造セルにおいて、浮
遊ゲートを書き込み・読み出しを行うパストランジスタ
のソース、ドレインを通じて、ビット線に接続する回路
である。図．３に示す回路例の様にフラッシュメモリに
おいては、ビット線に高電圧を加えてドレインにホット
エレクトロンを発生させ、ゲート酸化膜を通してフロー
テングゲートに電荷を注入するが、本発明では、図．４
に示す回路例の様にパストランジスタを通じて電荷を注
入し、パストランジスタをオフする事により、フラッシ
ュメモリと同様に、フローテングゲートへの電荷注入、
フローテングゲート状態が実現できる。フラッシュメモ
リの場合は、フローテングゲートは酸化膜で覆われてい
るので、注入された電荷は、１０年以上消えないが、本
発明の回路では、蓄積された電荷はパストランジスタの
ジャンクションよりミリ秒単位で消失する。このため、
定期的に再書き込みが必要であるが、ある時間電荷を保
持するため、ＤＲＡＭとしての動作が実現できる。以上
のように、同一メモリ基板上において、フラッシュメモ
リとＤＲＡＭ双方が、プロセスの追加無しに希望のビッ
ト数が配分により実現できる。さらに、浮遊ゲートの蓄
積電圧をフラッシュメモリと同じにすれば、読み出し回
路はすべて共通化できる。本発明におけるＤＲＡＭは従
来のキャパシタに電荷を蓄積し、読み出し時に蓄積した
電荷を読み出しトランジスタに転送する方式と異なり、
蓄積された情報を直接読み出しでき、自己増幅作用を持
つ。従って、アクセス時間の高速化が可能である。その
ほか、ＤＲＡＭ回路では、リフレッシュ回路が必要であ
るが、フラッシュメモリ回路には、発信回路等が搭載さ
れているので、新たな、回路はそれ程必要としない。
【０００８】第２の発明は、フラッシュメモリとＤＲＡ
Ｍが同一構造のセルにできる事から、図．５に示す様に
フローテイングゲートをフローテングにするか、書き込
み・読み出しＭＯＳトランジスタに接続するかを、配線
層マスクにより選択可能とする事である。ウエーハプロ
セスの後半の配線層で、決定する事により、顧客からの
注文に短納期で対応できる。
Ｍが同一構造のセルにできる事から、図．５に示す様に
フローテイングゲートをフローテングにするか、書き込
み・読み出しＭＯＳトランジスタに接続するかを、配線
層マスクにより選択可能とする事である。ウエーハプロ
セスの後半の配線層で、決定する事により、顧客からの
注文に短納期で対応できる。
【０００９】第３の発明は、フラッシュメモリとＤＲＡ
Ｍが同一チップ上に形成される事で、外部からの書き込
みデータを一旦、ＤＲＡＭに書き込み記憶させた後、フ
ラッシュメモリに転送し、書き込む事である。この様に
すれば、フラッシュメモリの書き込み速度が遅い為に問
題となるアプリケーションに対し、解決できる。
Ｍが同一チップ上に形成される事で、外部からの書き込
みデータを一旦、ＤＲＡＭに書き込み記憶させた後、フ
ラッシュメモリに転送し、書き込む事である。この様に
すれば、フラッシュメモリの書き込み速度が遅い為に問
題となるアプリケーションに対し、解決できる。
【００１０】本発明において説明したフラッシュメモリ
は、携帯電話、パソコンで使用されるＮＯＲタイプだけ
でなく、デジタルカメラ等で使用される大容量ファイル
向けフラッシュメモリであるＮＡＮＤ，ＡＮＤタイプ、
さらには、これらフラッシュメモリで使われつつある記
憶データが０と１の２値タイプのみならず、複数のデー
タが書き込まれる多値タイプにも応用できる事、及びＤ
ＲＡＭについては、現在主流となっているシンクロナス
ＤＲＡＭ、さらには、バーストモードが実現できる事
は、言うまでも無い。
は、携帯電話、パソコンで使用されるＮＯＲタイプだけ
でなく、デジタルカメラ等で使用される大容量ファイル
向けフラッシュメモリであるＮＡＮＤ，ＡＮＤタイプ、
さらには、これらフラッシュメモリで使われつつある記
憶データが０と１の２値タイプのみならず、複数のデー
タが書き込まれる多値タイプにも応用できる事、及びＤ
ＲＡＭについては、現在主流となっているシンクロナス
ＤＲＡＭ、さらには、バーストモードが実現できる事
は、言うまでも無い。
【００１１】
【発明の効果】２層スタックゲート構造のＭＯＳトラン
ジスタを搭載した半導体基板において、フラッシュメモ
リとＤＲＡＭの双方をプロセスの追加無しに、実現する
事により、双方が単独では、実現できない、不揮発性メ
モリ、高速書き込み技術が実現できる。さらに、配線層
でフラッシュメモリとＤＲＡＭを選択可能とする事で、
顧客のニーズに合わせて各々の容量が最適化できる。
ジスタを搭載した半導体基板において、フラッシュメモ
リとＤＲＡＭの双方をプロセスの追加無しに、実現する
事により、双方が単独では、実現できない、不揮発性メ
モリ、高速書き込み技術が実現できる。さらに、配線層
でフラッシュメモリとＤＲＡＭを選択可能とする事で、
顧客のニーズに合わせて各々の容量が最適化できる。
【図１】２層スタックゲート構造ＭＯＳトランジスタの
断面図例である。
断面図例である。
【図２】従来の１トランジスタ＋１キャパシタで構成し
たＤＲＡＭ回路の例である。
たＤＲＡＭ回路の例である。
【図３】２層スタックゲート構造ＭＯＳトランジスタを
用いたフラッシュメモリの回路例である。
用いたフラッシュメモリの回路例である。
【図４】２層スタックゲート構造ＭＯＳトランジスタを
用いたＤＲＡＭの回路例である。
用いたＤＲＡＭの回路例である。
【図５】２層スタックゲート構造ＭＯＳトランジスタを
用いてフラッシュメモリとＤＲＡＭを配線層により切り
替え可能とした回路の断面図の例である。
用いてフラッシュメモリとＤＲＡＭを配線層により切り
替え可能とした回路の断面図の例である。
１．第一のゲート １０．デー
タ蓄積用キャパシタ ２．第二のゲート １１．グラ
ンド端子 ３．ソース １２．ワー
ド線（高電圧） ４．ドレイン １３．ビッ
ト線（高電圧） ５．絶縁層 １４．ワー
ド線 ６．基板 １５．ビッ
ト線 ７．ワード線 １６．パス
トランジスタ ８．ビット線 １７．２層
スタックゲートトランジスタ ９．書き込み・読み出し用トランジスタ １８．配線
層
タ蓄積用キャパシタ ２．第二のゲート １１．グラ
ンド端子 ３．ソース １２．ワー
ド線（高電圧） ４．ドレイン １３．ビッ
ト線（高電圧） ５．絶縁層 １４．ワー
ド線 ６．基板 １５．ビッ
ト線 ７．ワード線 １６．パス
トランジスタ ８．ビット線 １７．２層
スタックゲートトランジスタ ９．書き込み・読み出し用トランジスタ １８．配線
層
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 27/115
29/788
29/792
Claims (3)
- 【請求項１】同一半導体基板上に２つのゲートを持ち各
々のゲートを絶縁層で絶縁した２層スタックゲートＭＯ
Ｓ型トランジスタを少なくとも２個以上形成したＭＯＳ
型集積回路であって、そのうちの少なくとも一個は基板
に近いゲートをフローティングゲート、他方のゲートを
コントロールゲートとして電気的に書き換え可能な不揮
発性メモリを構成し、残りは基板に近いゲートにパスト
ランジスタを介して電荷を蓄積する記憶ゲートとし、他
方のゲートを検出ゲートとしたＤＲＡＭを構成する事に
より、同一基板上にフラッシュメモリとＤＲＡＭを構成
した事を特徴とする半導体回路。 - 【請求項２】請求項１の回路において、基板に近い方の
ゲートをメタル層での接続の有無により、不揮発性メモ
リとＤＲＡＭの切り替えを行う事を特徴とした半導体回
路。 - 【請求項３】外部からのデータをＤＲＡＭに記憶した
後、該データを不揮発性メモリに転送、記憶させる事を
特徴とした請求項１の半導体回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001365343A JP2003133532A (ja) | 2001-10-26 | 2001-10-26 | 同一セル構造によるフラッシュメモリとｄｒａｍ混載回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001365343A JP2003133532A (ja) | 2001-10-26 | 2001-10-26 | 同一セル構造によるフラッシュメモリとｄｒａｍ混載回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003133532A true JP2003133532A (ja) | 2003-05-09 |
Family
ID=19175377
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001365343A Pending JP2003133532A (ja) | 2001-10-26 | 2001-10-26 | 同一セル構造によるフラッシュメモリとｄｒａｍ混載回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003133532A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6944042B2 (en) * | 2002-12-31 | 2005-09-13 | Texas Instruments Incorporated | Multiple bit memory cells and methods for reading non-volatile data |
-
2001
- 2001-10-26 JP JP2001365343A patent/JP2003133532A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6944042B2 (en) * | 2002-12-31 | 2005-09-13 | Texas Instruments Incorporated | Multiple bit memory cells and methods for reading non-volatile data |
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