JP2001167584A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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Abstract
(57)【要約】
【課題】 強誘電体メモリセルとＳＲＡＭセルとを混載
する半導体メモリ装置のチップサイズの縮小化を図れる
ようにする。 【解決手段】 強誘電体からなる容量絶縁膜を有する第
１の強誘電体キャパシタＣ１及び該キャパシタＣ１を外
部から選択的にアクセス可能とする第１のＦＲＡＭセル
選択トランジスタＱ０を含む強誘電体メモリセル１０
と、互いに直列に接続され、その共通接続部を第１のデ
ータ保持ノード２５とする第１のＰ型ＭＯＳトランジス
タＱ２及び第１のＮ型ＭＯＳトランジスタＱ３、並びに
第１のデータ保持ノード２５を外部から選択的にアクセ
ス可能とする第１のＳＲＡＭセル選択トランジスタＱ６
を含むＳＲＡＭセル２０とを備えている。第１のＦＲＡ
Ｍセル選択トランジスタＱ０と第１のＳＲＡＭセル選択
トランジスタＱ６とは、同一のビット線ＢＬ０によりア
クセスされる。
する半導体メモリ装置のチップサイズの縮小化を図れる
ようにする。 【解決手段】 強誘電体からなる容量絶縁膜を有する第
１の強誘電体キャパシタＣ１及び該キャパシタＣ１を外
部から選択的にアクセス可能とする第１のＦＲＡＭセル
選択トランジスタＱ０を含む強誘電体メモリセル１０
と、互いに直列に接続され、その共通接続部を第１のデ
ータ保持ノード２５とする第１のＰ型ＭＯＳトランジス
タＱ２及び第１のＮ型ＭＯＳトランジスタＱ３、並びに
第１のデータ保持ノード２５を外部から選択的にアクセ
ス可能とする第１のＳＲＡＭセル選択トランジスタＱ６
を含むＳＲＡＭセル２０とを備えている。第１のＦＲＡ
Ｍセル選択トランジスタＱ０と第１のＳＲＡＭセル選択
トランジスタＱ６とは、同一のビット線ＢＬ０によりア
クセスされる。
Description
【０００１】
【発明の属する技術分野】本発明は、強誘電体メモリセ
ルとＳＲＡＭセルとを混載した半導体メモリ装置に関す
る。
ルとＳＲＡＭセルとを混載した半導体メモリ装置に関す
る。
【０００２】
【従来の技術】近年、携帯端末機器やＩＣカード装置等
が普及し、低電圧、低消費電力及び高速動作が可能な不
揮発性メモリ装置の要望がますます高まっている。不揮
発性メモリ装置として、まずフラッシュメモリが挙げら
れるが、より低消費電力、高速動作が可能な強誘電体メ
モリ装置が注目されてきている。強誘電体メモリ装置は
容量絶縁膜として強誘電体を有しており、強誘電体の分
極方向によって不揮発性データを記憶する構成であるた
め、データの書き換えには分極を反転させる程度の電界
を印加するだけでよく、その結果、低電圧、低消費電力
で且つ高速動作が可能となる。但し、現状の強誘電体メ
モリ装置は、高速動作が可能なＳＲＡＭ装置と比べると
アクセスタイムが遅く、その上、強誘電体キャパシタの
微細加工が難しい。
が普及し、低電圧、低消費電力及び高速動作が可能な不
揮発性メモリ装置の要望がますます高まっている。不揮
発性メモリ装置として、まずフラッシュメモリが挙げら
れるが、より低消費電力、高速動作が可能な強誘電体メ
モリ装置が注目されてきている。強誘電体メモリ装置は
容量絶縁膜として強誘電体を有しており、強誘電体の分
極方向によって不揮発性データを記憶する構成であるた
め、データの書き換えには分極を反転させる程度の電界
を印加するだけでよく、その結果、低電圧、低消費電力
で且つ高速動作が可能となる。但し、現状の強誘電体メ
モリ装置は、高速動作が可能なＳＲＡＭ装置と比べると
アクセスタイムが遅く、その上、強誘電体キャパシタの
微細加工が難しい。
【０００３】ところで、非接触ＩＣカード装置等に組み
込まれるシステムＬＳＩにおいては、低消費電力で動作
する不揮発性メモリ装置である強誘電体メモリと、デー
タを一時的に格納するＳＲＡＭとを混載する構成が有効
である。そこで、従来は、ＳＲＡＭメモリコアと強誘電
体メモリコアとを独立した形態で搭載している。
込まれるシステムＬＳＩにおいては、低消費電力で動作
する不揮発性メモリ装置である強誘電体メモリと、デー
タを一時的に格納するＳＲＡＭとを混載する構成が有効
である。そこで、従来は、ＳＲＡＭメモリコアと強誘電
体メモリコアとを独立した形態で搭載している。
【０００４】すなわち、従来の強誘電体メモリ及びＳＲ
ＡＭの混載型半導体メモリ装置においては、強誘電体メ
モリ部とＳＲＡＭ部とはビット線、ワード線駆動回路及
びセンスアンプ回路等がそれぞれ独立して構成されてい
る。
ＡＭの混載型半導体メモリ装置においては、強誘電体メ
モリ部とＳＲＡＭ部とはビット線、ワード線駆動回路及
びセンスアンプ回路等がそれぞれ独立して構成されてい
る。
【０００５】
【発明が解決しようとする課題】しかしながら、前記従
来の半導体メモリ装置は、センスアンプ等の周辺回路を
強誘電体メモリ部とＳＲＡＭ部とに個別に設ける必要が
あり、チップ全体としてレイアウト面積を縮小すること
が困難であるという問題がある。
来の半導体メモリ装置は、センスアンプ等の周辺回路を
強誘電体メモリ部とＳＲＡＭ部とに個別に設ける必要が
あり、チップ全体としてレイアウト面積を縮小すること
が困難であるという問題がある。
【０００６】本発明は、前記従来の問題を解決し、強誘
電体メモリセルとＳＲＡＭセルとを混載する半導体メモ
リ装置のチップサイズの縮小化を図れるようにすること
を目的とする。
電体メモリセルとＳＲＡＭセルとを混載する半導体メモ
リ装置のチップサイズの縮小化を図れるようにすること
を目的とする。
【０００７】
【課題を解決するための手段】前記の目的を達成するた
め、本発明は、強誘電体メモリ及びＳＲＡＭ混載型半導
体メモリ装置における強誘電体メモリ部とＳＲＡＭ部と
が互いにビット線及びセンスアンプ回路を共有する構成
とする。
め、本発明は、強誘電体メモリ及びＳＲＡＭ混載型半導
体メモリ装置における強誘電体メモリ部とＳＲＡＭ部と
が互いにビット線及びセンスアンプ回路を共有する構成
とする。
【０００８】具体的に、本発明に係る半導体メモリ装置
は、強誘電体からなる容量絶縁膜を有するキャパシタ及
び該キャパシタを外部から選択的にアクセス可能とする
第１のセル選択トランジスタを含む強誘電体メモリセル
と、互いに直列に接続され、その共通接続部をデータ保
持ノードとする第１導電型の負荷トランジスタ及び第２
導電型の駆動トランジスタ並びにデータ保持ノードを外
部から選択的にアクセス可能とする第２のセル選択トラ
ンジスタを含むＳＲＡＭセルとを備え、第１のセル選択
トランジスタと第２のセル選択トランジスタとは、同一
のビット線によりアクセスされる。
は、強誘電体からなる容量絶縁膜を有するキャパシタ及
び該キャパシタを外部から選択的にアクセス可能とする
第１のセル選択トランジスタを含む強誘電体メモリセル
と、互いに直列に接続され、その共通接続部をデータ保
持ノードとする第１導電型の負荷トランジスタ及び第２
導電型の駆動トランジスタ並びにデータ保持ノードを外
部から選択的にアクセス可能とする第２のセル選択トラ
ンジスタを含むＳＲＡＭセルとを備え、第１のセル選択
トランジスタと第２のセル選択トランジスタとは、同一
のビット線によりアクセスされる。
【０００９】本発明の半導体メモリ装置によると、強誘
電体メモリセルにおける第１のセル選択トランジスタと
ＳＲＡＭセルにおける第２のセル選択トランジスタと
は、同一のビット線によりアクセスされるため、センス
アンプ回路等の周辺回路を共通化できるので、チップ面
積の縮小を図れる。さらに、半導体装置を製造する際
に、装置を形成する基板上において、強誘電体メモリセ
ルの強誘電体キャパシタをＳＲＡＭセルを構成するトラ
ンジスタの上方に積層して形成できるので、レイアウト
面積をさらに小さくできる。
電体メモリセルにおける第１のセル選択トランジスタと
ＳＲＡＭセルにおける第２のセル選択トランジスタと
は、同一のビット線によりアクセスされるため、センス
アンプ回路等の周辺回路を共通化できるので、チップ面
積の縮小を図れる。さらに、半導体装置を製造する際
に、装置を形成する基板上において、強誘電体メモリセ
ルの強誘電体キャパシタをＳＲＡＭセルを構成するトラ
ンジスタの上方に積層して形成できるので、レイアウト
面積をさらに小さくできる。
【００１０】本発明の半導体メモリ装置において、強誘
電体メモリセルとＳＲＡＭセルとがそれぞれ複数設けら
れており、強誘電体メモリセル同士は互いに隣接して配
置されていると共にＳＲＡＭセル同士は互いに隣接して
配置されていることが好ましい。このようにすると、従
来の強誘電体メモリセルアレイ及びＳＲＡＭセルアレイ
をそのまま使用できる。
電体メモリセルとＳＲＡＭセルとがそれぞれ複数設けら
れており、強誘電体メモリセル同士は互いに隣接して配
置されていると共にＳＲＡＭセル同士は互いに隣接して
配置されていることが好ましい。このようにすると、従
来の強誘電体メモリセルアレイ及びＳＲＡＭセルアレイ
をそのまま使用できる。
【００１１】本発明の半導体メモリ装置において、キャ
パシタとデータ保持ノードとが、外部からの制御信号に
より導通状態とされるデータ転送トランジスタを介して
互いに接続されていることが好ましい。従来の混載型半
導体メモリ装置は、強誘電体メモリセルとＳＲＡＭセル
とが互いに独立して構成されているため、それぞれのメ
モリ間でデータの転送を行なう場合には各センスアンプ
回路及び各ビット線を経由して転送しなければならず、
これらのセンスアンプ回路及びビット線が所定の時間占
有されてしまう。その上、データの転送時間も必要とな
り、高速動作の障害となるという問題をも生じる。しか
しながら、本発明のように、強誘電体メモリセルのキャ
パシタとＳＲＡＭセルのデータ保持ノードとが選択的に
活性化されるデータ転送トランジスタを介して互いに接
続されているため、強誘電体メモリセルとＳＲＡＭセル
とがそれぞれ独立したメモリセルとして機能すると共
に、これらのメモリセル間でデータ転送が可能となる。
パシタとデータ保持ノードとが、外部からの制御信号に
より導通状態とされるデータ転送トランジスタを介して
互いに接続されていることが好ましい。従来の混載型半
導体メモリ装置は、強誘電体メモリセルとＳＲＡＭセル
とが互いに独立して構成されているため、それぞれのメ
モリ間でデータの転送を行なう場合には各センスアンプ
回路及び各ビット線を経由して転送しなければならず、
これらのセンスアンプ回路及びビット線が所定の時間占
有されてしまう。その上、データの転送時間も必要とな
り、高速動作の障害となるという問題をも生じる。しか
しながら、本発明のように、強誘電体メモリセルのキャ
パシタとＳＲＡＭセルのデータ保持ノードとが選択的に
活性化されるデータ転送トランジスタを介して互いに接
続されているため、強誘電体メモリセルとＳＲＡＭセル
とがそれぞれ独立したメモリセルとして機能すると共
に、これらのメモリセル間でデータ転送が可能となる。
【００１２】本発明の半導体メモリ装置において、強誘
電体メモリセルとＳＲＡＭセルとが互いに隣接するよう
にそれぞれ複数設けられていることが好ましい。
電体メモリセルとＳＲＡＭセルとが互いに隣接するよう
にそれぞれ複数設けられていることが好ましい。
【００１３】また、この場合に、互いに隣接する誘電体
メモリセル及びＳＲＡＭセルからなる一の対と、ビット
線が延びる方向に隣接する他の対とが、隣接する領域の
境界線に対して線対称となるように配置されているここ
とが好ましい。このようにすると、例えば、半導体チッ
プ上において、ＳＲＡＭセル同士のＰチャネル型トラン
ジスタを互いに対向するように配置できるため、レイア
ウト面積をさらに縮小できる。
メモリセル及びＳＲＡＭセルからなる一の対と、ビット
線が延びる方向に隣接する他の対とが、隣接する領域の
境界線に対して線対称となるように配置されているここ
とが好ましい。このようにすると、例えば、半導体チッ
プ上において、ＳＲＡＭセル同士のＰチャネル型トラン
ジスタを互いに対向するように配置できるため、レイア
ウト面積をさらに縮小できる。
【００１４】
【発明の実施の形態】（第１の実施形態）本発明の第１
の実施形態について図面を参照しながら説明する。
の実施形態について図面を参照しながら説明する。
【００１５】図１は本発明の第１の実施形態に係る半導
体メモリ装置の部分的な回路構成を示している。図１に
示すように、本実施形態に係る半導体メモリ装置は、第
１のビット線ＢＬ０及び第２のビット線ＢＬ１とそれぞ
れ接続された強誘電体メモリセル１０及びＳＲＡＭセル
２０と、第１及び第２のビット線ＢＬ０、ＢＬ１と接続
され、強誘電体メモリセル１０又はＳＲＡＭセル２０に
対してデータの読み出し又は書き込みを行なうセンスア
ンプ回路１５とを備えている。
体メモリ装置の部分的な回路構成を示している。図１に
示すように、本実施形態に係る半導体メモリ装置は、第
１のビット線ＢＬ０及び第２のビット線ＢＬ１とそれぞ
れ接続された強誘電体メモリセル１０及びＳＲＡＭセル
２０と、第１及び第２のビット線ＢＬ０、ＢＬ１と接続
され、強誘電体メモリセル１０又はＳＲＡＭセル２０に
対してデータの読み出し又は書き込みを行なうセンスア
ンプ回路１５とを備えている。
【００１６】強誘電体メモリセル１０は、一方の電極が
セルプレート線ＦＣＰ０と接続され、他方の電極が第１
のＦＲＡＭセル選択トランジスタＱ０のソースと接続さ
れた第１の強誘電体キャパシタＣ０と、一方の電極がセ
ルプレート線ＦＣＰ０と接続され、他方の電極が第２の
ＦＲＡＭセル選択トランジスタＱ１のソースと接続され
た第２の強誘電体キャパシタＣ１とを有している。第１
のＦＲＡＭセル選択トランジスタＱ０は、ゲートがＦＲ
ＡＭ選択用ワード線ＦＷＬ０と接続され、ドレインが第
１のビット線ＢＬ０と接続されている。第２のＦＲＡＭ
セル選択トランジスタＱ１は、ゲートがＦＲＡＭ選択用
ワード線ＦＷＬ０と接続され、ドレインが第２のビット
線ＢＬ１と接続されている。
セルプレート線ＦＣＰ０と接続され、他方の電極が第１
のＦＲＡＭセル選択トランジスタＱ０のソースと接続さ
れた第１の強誘電体キャパシタＣ０と、一方の電極がセ
ルプレート線ＦＣＰ０と接続され、他方の電極が第２の
ＦＲＡＭセル選択トランジスタＱ１のソースと接続され
た第２の強誘電体キャパシタＣ１とを有している。第１
のＦＲＡＭセル選択トランジスタＱ０は、ゲートがＦＲ
ＡＭ選択用ワード線ＦＷＬ０と接続され、ドレインが第
１のビット線ＢＬ０と接続されている。第２のＦＲＡＭ
セル選択トランジスタＱ１は、ゲートがＦＲＡＭ選択用
ワード線ＦＷＬ０と接続され、ドレインが第２のビット
線ＢＬ１と接続されている。
【００１７】ＳＲＡＭセル２０は、直列接続された共通
接続部を第１のデータ保持ノード２５とする負荷トラン
ジスタとしての第１のＰ型ＭＯＳトランジスタＱ２及び
駆動トランジスタとしての第１のＮ型ＭＯＳトランジス
タＱ３と、直列接続された共通接続部を第２のデータ保
持ノード２６とする負荷トランジスタとしての第２のＰ
型ＭＯＳトランジスタＱ４及び駆動トランジスタとして
の第２のＮ型ＭＯＳトランジスタＱ５とを有している。
また、第１のデータ保持ノード２５は、第２のＰ型ＭＯ
ＳトランジスタＱ４及び第２のＮ型ＭＯＳトランジスタ
Ｑ５の各ゲートと接続され、第２のデータ保持ノード２
６は、第１のＰ型ＭＯＳトランジスタＱ２及び第１のＮ
型ＭＯＳトランジスタＱ３の各ゲートと接続されて、い
わゆるクロスカップル型のラッチ回路を構成している。
接続部を第１のデータ保持ノード２５とする負荷トラン
ジスタとしての第１のＰ型ＭＯＳトランジスタＱ２及び
駆動トランジスタとしての第１のＮ型ＭＯＳトランジス
タＱ３と、直列接続された共通接続部を第２のデータ保
持ノード２６とする負荷トランジスタとしての第２のＰ
型ＭＯＳトランジスタＱ４及び駆動トランジスタとして
の第２のＮ型ＭＯＳトランジスタＱ５とを有している。
また、第１のデータ保持ノード２５は、第２のＰ型ＭＯ
ＳトランジスタＱ４及び第２のＮ型ＭＯＳトランジスタ
Ｑ５の各ゲートと接続され、第２のデータ保持ノード２
６は、第１のＰ型ＭＯＳトランジスタＱ２及び第１のＮ
型ＭＯＳトランジスタＱ３の各ゲートと接続されて、い
わゆるクロスカップル型のラッチ回路を構成している。
【００１８】第１のデータ保持ノード２５は、第１のＳ
ＲＡＭセル選択トランジスタＱ６を介して第１のビット
線ＢＬ０と接続され、第２のデータ保持ノード２６は、
第２のＳＲＡＭセル選択トランジスタＱ７を介して第２
のビット線ＢＬ１と接続されている。第１のＳＲＡＭセ
ル選択トランジスタＱ６及び第２のＳＲＡＭセル選択ト
ランジスタＱ７の各ゲートは、ＳＲＡＭ選択用ワード線
ＳＷＬ０と接続されている。
ＲＡＭセル選択トランジスタＱ６を介して第１のビット
線ＢＬ０と接続され、第２のデータ保持ノード２６は、
第２のＳＲＡＭセル選択トランジスタＱ７を介して第２
のビット線ＢＬ１と接続されている。第１のＳＲＡＭセ
ル選択トランジスタＱ６及び第２のＳＲＡＭセル選択ト
ランジスタＱ７の各ゲートは、ＳＲＡＭ選択用ワード線
ＳＷＬ０と接続されている。
【００１９】このように、強誘電体メモリセル１０とＳ
ＲＡＭセル２０とが、センスアンプ回路１５等の周辺回
路を共有できるため、レイアウト面積を縮小できる。
ＲＡＭセル２０とが、センスアンプ回路１５等の周辺回
路を共有できるため、レイアウト面積を縮小できる。
【００２０】また、図示はしていないが、基板上に実際
のメモリ装置を形成する際には、強誘電体メモリセル１
０を構成する第１及び第２の強誘電体キャパシタＣ０、
Ｃ１を、ＳＲＡＭセル２０を構成するＭＯＳトランジス
タＱ２〜Ｑ５の上方に積層して形成できるため、セル自
体の面積の縮小を容易に図ることができる。
のメモリ装置を形成する際には、強誘電体メモリセル１
０を構成する第１及び第２の強誘電体キャパシタＣ０、
Ｃ１を、ＳＲＡＭセル２０を構成するＭＯＳトランジス
タＱ２〜Ｑ５の上方に積層して形成できるため、セル自
体の面積の縮小を容易に図ることができる。
【００２１】（第１の実施形態の変形例）以下、第１の
実施形態の一変形例を説明する。
実施形態の一変形例を説明する。
【００２２】図２は本実施形態の一変形例に係る半導体
メモリ装置のメモリセルアレイの部分的な回路構成を示
している。図２において、図１に示す構成要素と同一の
構成要素には同一の符号を付すことにより説明を省略す
る。
メモリ装置のメモリセルアレイの部分的な回路構成を示
している。図２において、図１に示す構成要素と同一の
構成要素には同一の符号を付すことにより説明を省略す
る。
【００２３】図２に示すように、本変形例は、第１の実
施形態の強誘電体メモリセル１０と同一構成の複数の強
誘電体メモリセル１０Ａ〜１０Ｄからなる強誘電体メモ
リセル部１００と、第１の実施形態のＳＲＡＭセル２０
と同一構成の複数のＳＲＡＭセル２０Ａ〜２０Ｄからな
るＳＲＡＭセル部２００とを備えている。
施形態の強誘電体メモリセル１０と同一構成の複数の強
誘電体メモリセル１０Ａ〜１０Ｄからなる強誘電体メモ
リセル部１００と、第１の実施形態のＳＲＡＭセル２０
と同一構成の複数のＳＲＡＭセル２０Ａ〜２０Ｄからな
るＳＲＡＭセル部２００とを備えている。
【００２４】すなわち、複数の強誘電体メモリセル１０
Ａ〜１０Ｄを有する強誘電体メモリセル部１００と、複
数のＳＲＡＭセル２０Ａ〜２０Ｄを有するＳＲＡＭセル
部２００とは、各ビット線ＢＬ０〜ＢＬ３を共有しなが
ら互いに分離されてた構成である。
Ａ〜１０Ｄを有する強誘電体メモリセル部１００と、複
数のＳＲＡＭセル２０Ａ〜２０Ｄを有するＳＲＡＭセル
部２００とは、各ビット線ＢＬ０〜ＢＬ３を共有しなが
ら互いに分離されてた構成である。
【００２５】このような回路構成を採ると、第１の実施
形態と同様の効果を得られる上に、従来の強誘電体メモ
リセルアレイやＳＲＡＭセルアレイを変更せずにそのま
ま使用することができる。
形態と同様の効果を得られる上に、従来の強誘電体メモ
リセルアレイやＳＲＡＭセルアレイを変更せずにそのま
ま使用することができる。
【００２６】さらに、第１の実施形態の図１に示したよ
うに、１つの強誘電体メモリセル１０と１つのＳＲＡＭ
セル２０とを対とし、複数個の対を設けてアレイ状に配
置してもよい。
うに、１つの強誘電体メモリセル１０と１つのＳＲＡＭ
セル２０とを対とし、複数個の対を設けてアレイ状に配
置してもよい。
【００２７】（第２の実施形態）以下、本発明の第２の
実施形態について図面を参照しながら説明する。
実施形態について図面を参照しながら説明する。
【００２８】図３は本発明の第２の実施形態に係る半導
体メモリ装置の部分的な回路構成を示している。図３に
おいて、図１に示す構成要素と同一の構成要素には同一
の符号を付すことにより説明を省略する。
体メモリ装置の部分的な回路構成を示している。図３に
おいて、図１に示す構成要素と同一の構成要素には同一
の符号を付すことにより説明を省略する。
【００２９】図３に示すように、強誘電体メモリセル１
０における第１の強誘電体キャパシタＣ０と第１のＦＲ
ＡＭセル選択トランジスタＱ０との間のノードと、ＳＲ
ＡＭセル２０における第１のデータ保持ノード２５とが
第１のデータ転送トランジスタＱ８を介して接続されて
いる。同様に、強誘電体メモリセル１０における第２の
強誘電体キャパシタＣ１と第２のＦＲＡＭセル選択トラ
ンジスタＱ１との間のノードと、ＳＲＡＭセル２０にお
ける第２のデータ保持ノード２６とが、第２のデータ転
送トランジスタＱ９を介して接続されている。第１のデ
ータ転送トランジスタＱ１及び第２のデータ転送トラン
ジスタＱ２の各ゲートは、データ転送制御線ＳＦＣ０と
接続されている。これにより、一体型メモリセル３０を
形成している。
０における第１の強誘電体キャパシタＣ０と第１のＦＲ
ＡＭセル選択トランジスタＱ０との間のノードと、ＳＲ
ＡＭセル２０における第１のデータ保持ノード２５とが
第１のデータ転送トランジスタＱ８を介して接続されて
いる。同様に、強誘電体メモリセル１０における第２の
強誘電体キャパシタＣ１と第２のＦＲＡＭセル選択トラ
ンジスタＱ１との間のノードと、ＳＲＡＭセル２０にお
ける第２のデータ保持ノード２６とが、第２のデータ転
送トランジスタＱ９を介して接続されている。第１のデ
ータ転送トランジスタＱ１及び第２のデータ転送トラン
ジスタＱ２の各ゲートは、データ転送制御線ＳＦＣ０と
接続されている。これにより、一体型メモリセル３０を
形成している。
【００３０】ここで、データ転送制御線ＳＦＣ０を論理
電圧でハイレベルとして、第１及び第２のデータ転送ト
ランジスタＱ８、Ｑ９をそれぞれ導通状態とすることに
よって、強誘電体メモリセル１０とＳＲＡＭセル２０と
の間でデータ転送が可能となる。
電圧でハイレベルとして、第１及び第２のデータ転送ト
ランジスタＱ８、Ｑ９をそれぞれ導通状態とすることに
よって、強誘電体メモリセル１０とＳＲＡＭセル２０と
の間でデータ転送が可能となる。
【００３１】例えば、データ転送制御線ＳＦＣ０を論理
値（電圧）でハイレベルとし、且つ、セルプレート線Ｆ
ＣＰ０を論理値（電圧）でハイレベルからローレベルに
遷移させることにより、ＳＲＡＭセル２０のデータを強
誘電体メモリセル１０に転送することができる。
値（電圧）でハイレベルとし、且つ、セルプレート線Ｆ
ＣＰ０を論理値（電圧）でハイレベルからローレベルに
遷移させることにより、ＳＲＡＭセル２０のデータを強
誘電体メモリセル１０に転送することができる。
【００３２】一方、強誘電体メモリセル１０からＳＲＡ
Ｍセル１０へのデータ転送は、ＳＲＡＭセル１０をラッ
チ回路として構成しているため、第１又は第２のＦＲＡ
Ｍセル選択トランジスタＱ０、Ｑ１を介し、さらに第１
又は第２のビット線ＢＬ０、ＢＬ１及びセンスアンプ回
路１５を介してデータ転送を行なう。
Ｍセル１０へのデータ転送は、ＳＲＡＭセル１０をラッ
チ回路として構成しているため、第１又は第２のＦＲＡ
Ｍセル選択トランジスタＱ０、Ｑ１を介し、さらに第１
又は第２のビット線ＢＬ０、ＢＬ１及びセンスアンプ回
路１５を介してデータ転送を行なう。
【００３３】なお、ＳＲＡＭセル２０の構成を、ラッチ
状態が解除可能な構成とすれば、ラッチ状態を解除した
状態で強誘電体メモリセル１０のセルプレート線ＦＣＰ
０を論理値（電圧）でローレベルからハイレベルに遷移
させることにより強誘電体メモリセル１０のデータの読
み出し動作を行ない、その後ラッチ状態を保持すること
により強誘電体メモリセル１０のデータをＳＲＡＭセル
２０に転送することができる。
状態が解除可能な構成とすれば、ラッチ状態を解除した
状態で強誘電体メモリセル１０のセルプレート線ＦＣＰ
０を論理値（電圧）でローレベルからハイレベルに遷移
させることにより強誘電体メモリセル１０のデータの読
み出し動作を行ない、その後ラッチ状態を保持すること
により強誘電体メモリセル１０のデータをＳＲＡＭセル
２０に転送することができる。
【００３４】本実施形態によると、第１の実施形態と同
様の効果を得られる上に、強誘電体メモリセル１０とＳ
ＲＡＭセル２０との間で相互にデータ転送が可能とな
る。このため、不揮発性である強誘電体メモリセル１０
と高速動作が可能なＳＲＡＭセル２０との各セルの特性
を活かしたシステムの構築が可能である。
様の効果を得られる上に、強誘電体メモリセル１０とＳ
ＲＡＭセル２０との間で相互にデータ転送が可能とな
る。このため、不揮発性である強誘電体メモリセル１０
と高速動作が可能なＳＲＡＭセル２０との各セルの特性
を活かしたシステムの構築が可能である。
【００３５】また、異種のメモリセルのデータ保持ノー
ド同士を選択的に接続できるため、異種のメモリセル間
のデータ転送を迅速に行なえる。
ド同士を選択的に接続できるため、異種のメモリセル間
のデータ転送を迅速に行なえる。
【００３６】また、基板上に実際のメモリ装置を形成す
る際には、強誘電体メモリセル１０を構成する強誘電体
キャパシタＣ０、Ｃ１を、ＳＲＡＭセル２０を構成する
ＭＯＳトランジスタＱ２〜Ｑ５の上方に積層して形成で
きるため、セル自体の面積の縮小を容易に図ることがで
きる。
る際には、強誘電体メモリセル１０を構成する強誘電体
キャパシタＣ０、Ｃ１を、ＳＲＡＭセル２０を構成する
ＭＯＳトランジスタＱ２〜Ｑ５の上方に積層して形成で
きるため、セル自体の面積の縮小を容易に図ることがで
きる。
【００３７】（第２の実施形態の第１変形例）以下、第
２の実施形態の第１変形例を説明する。
２の実施形態の第１変形例を説明する。
【００３８】図４は本実施形態の第１変形例に係る半導
体メモリ装置のメモリセルアレイの部分的な回路構成を
示している。図４において、図３に示す構成要素と同一
の構成要素には同一の符号を付すことにより説明を省略
する。
体メモリ装置のメモリセルアレイの部分的な回路構成を
示している。図４において、図３に示す構成要素と同一
の構成要素には同一の符号を付すことにより説明を省略
する。
【００３９】本変形例は、図３に示す一体型メモリセル
３０を複数個アレイ状に配置した構成を採る。これによ
り、各一体型メモリセル３０の内部において、異種のメ
モリセル間でデータ転送を行なえる。さらに、各ビット
線ＢＬ０〜ＢＬ３を介することによって、一の一体型メ
モリセル３０と他の一体型メモリセル３０との間のデー
タ転送も可能となる。データ転送時には、各ビット線Ｂ
Ｌを介するものの、センスアンプ回路１５以外の周辺回
路とは独立してデータ転送が行なえる。
３０を複数個アレイ状に配置した構成を採る。これによ
り、各一体型メモリセル３０の内部において、異種のメ
モリセル間でデータ転送を行なえる。さらに、各ビット
線ＢＬ０〜ＢＬ３を介することによって、一の一体型メ
モリセル３０と他の一体型メモリセル３０との間のデー
タ転送も可能となる。データ転送時には、各ビット線Ｂ
Ｌを介するものの、センスアンプ回路１５以外の周辺回
路とは独立してデータ転送が行なえる。
【００４０】（第２の実施形態の第２変形例）以下、第
２の実施形態の第２変形例を説明する。
２の実施形態の第２変形例を説明する。
【００４１】図５は本実施形態の第２変形例に係る半導
体メモリ装置のメモリセルアレイの部分的な回路構成を
示している。図５において、図４に示す構成要素と同一
の構成要素には同一の符号を付すことにより説明を省略
する。
体メモリ装置のメモリセルアレイの部分的な回路構成を
示している。図５において、図４に示す構成要素と同一
の構成要素には同一の符号を付すことにより説明を省略
する。
【００４２】本変形例は、第１の一体型メモリセル３０
Ａと、該第１の一体型メモリセル３０Ａとビット線ＢＬ
が延びる方向に隣接する第２の一体型メモリセル３０Ｂ
とがビット線方向に対向するように配置されている。
Ａと、該第１の一体型メモリセル３０Ａとビット線ＢＬ
が延びる方向に隣接する第２の一体型メモリセル３０Ｂ
とがビット線方向に対向するように配置されている。
【００４３】第１の一体型メモリセル３０Ａは、第１変
形例に示した強誘電体メモリセル１０とＳＲＡＭセル２
０とから構成されており、第２の一体型メモリセルを構
成する強誘電体メモリセル１１及びＳＲＡＭセル２１
は、第１の一体型メモリセル３０Ａと第２の一体型メモ
リセル３０Ｂとが隣接する領域の境界線に対して線対称
となるように配置されている。すなわち、第２の一体型
メモリセル３０Ｂの強誘電体メモリセル１１及びＳＲＡ
Ｍセル２１は、第１の一体型メモリセル３０Ａを第２の
一体型メモリセル３０Ｂとの境界を軸として折り返した
配置を採る。
形例に示した強誘電体メモリセル１０とＳＲＡＭセル２
０とから構成されており、第２の一体型メモリセルを構
成する強誘電体メモリセル１１及びＳＲＡＭセル２１
は、第１の一体型メモリセル３０Ａと第２の一体型メモ
リセル３０Ｂとが隣接する領域の境界線に対して線対称
となるように配置されている。すなわち、第２の一体型
メモリセル３０Ｂの強誘電体メモリセル１１及びＳＲＡ
Ｍセル２１は、第１の一体型メモリセル３０Ａを第２の
一体型メモリセル３０Ｂとの境界を軸として折り返した
配置を採る。
【００４４】さらに、半導体装置を製造する際に、メモ
リ装置を形成する基板上において、互いに隣接する第１
の一体型メモリセル３０ＡにおけるＳＲＡＭセル２０の
Ｐ型ＭＯＳトランジスタＱ２、Ｑ４、及び第２の一体型
メモリセル３０ＢにおけるＳＲＡＭセル２１のＰ型ＭＯ
ＳトランジスタＱ２、Ｑ４が互いに対向するため、基板
におけるＰ型ＭＯＳトランジスタＱ２、Ｑ４を形成する
Ｎ型ウエル領域がこれらＰ型トランジスタＱ２、Ｑ４に
より共有されるレイアウト構成が可能となる。さらに、
図５において、本変形例に係るメモリセルアレイは、便
宜上、一対のビット線当たり、例えば第１のビット線Ｂ
Ｌ０及び第２のビット線ＢＬ１に対して２つの一体型メ
モリセル３０Ａ、３０Ｂのみを図示しているが、一体型
メモリセル３０Ａ、３０Ｂからなるセル対を２対以上配
置すると、第１のＦＲＡＭセル選択トランジスタＱ０同
士、及び第２のＦＲＡＭセル選択トランジスタＱ１同士
が互いに対向するため、これらのＮ型トランジスタＱ
０、Ｑ１を形成するＰ型基板領域がこれらのトランジス
タＱ０、Ｑ１により共有されるレイアウト構成を採るこ
とができる。その結果、半導体装置のレイアウト面積を
小さくできる。
リ装置を形成する基板上において、互いに隣接する第１
の一体型メモリセル３０ＡにおけるＳＲＡＭセル２０の
Ｐ型ＭＯＳトランジスタＱ２、Ｑ４、及び第２の一体型
メモリセル３０ＢにおけるＳＲＡＭセル２１のＰ型ＭＯ
ＳトランジスタＱ２、Ｑ４が互いに対向するため、基板
におけるＰ型ＭＯＳトランジスタＱ２、Ｑ４を形成する
Ｎ型ウエル領域がこれらＰ型トランジスタＱ２、Ｑ４に
より共有されるレイアウト構成が可能となる。さらに、
図５において、本変形例に係るメモリセルアレイは、便
宜上、一対のビット線当たり、例えば第１のビット線Ｂ
Ｌ０及び第２のビット線ＢＬ１に対して２つの一体型メ
モリセル３０Ａ、３０Ｂのみを図示しているが、一体型
メモリセル３０Ａ、３０Ｂからなるセル対を２対以上配
置すると、第１のＦＲＡＭセル選択トランジスタＱ０同
士、及び第２のＦＲＡＭセル選択トランジスタＱ１同士
が互いに対向するため、これらのＮ型トランジスタＱ
０、Ｑ１を形成するＰ型基板領域がこれらのトランジス
タＱ０、Ｑ１により共有されるレイアウト構成を採るこ
とができる。その結果、半導体装置のレイアウト面積を
小さくできる。
【００４５】このように本変形例によると、第１及び第
２の一体型メモリセル３０Ａ、３０Ｂの内部において、
異種のメモリセル間でデータ転送を行なえる。さらに、
各ビット線ＢＬ０〜ＢＬ３を介することによって、第１
の一体型メモリセル３０Ａ同士の間、第２の一体型メモ
リセル３０Ｂ同士の間、又は第１の一体型メモリセル３
０Ａ及び第２の一体型メモリセル３０Ｂとの間のデータ
転送も可能となる。データ転送時には、各ビット線ＢＬ
を介するものの、センスアンプ回路１５以外の周辺回路
とは独立してデータ転送が行なえる。
２の一体型メモリセル３０Ａ、３０Ｂの内部において、
異種のメモリセル間でデータ転送を行なえる。さらに、
各ビット線ＢＬ０〜ＢＬ３を介することによって、第１
の一体型メモリセル３０Ａ同士の間、第２の一体型メモ
リセル３０Ｂ同士の間、又は第１の一体型メモリセル３
０Ａ及び第２の一体型メモリセル３０Ｂとの間のデータ
転送も可能となる。データ転送時には、各ビット線ＢＬ
を介するものの、センスアンプ回路１５以外の周辺回路
とは独立してデータ転送が行なえる。
【００４６】さらに、第１の一体型メモリセル３０Ａと
第２の一体型メモリセル３０Ｂとが折り返してなるパタ
ーンの配置を採るため、実際のプロセスにおいて基板上
にメモリ装置を形成する際には、ＳＲＡＭセル２０、２
１同士のウエル領域を共有できるので、さらにレイアウ
ト面積を削減できる。
第２の一体型メモリセル３０Ｂとが折り返してなるパタ
ーンの配置を採るため、実際のプロセスにおいて基板上
にメモリ装置を形成する際には、ＳＲＡＭセル２０、２
１同士のウエル領域を共有できるので、さらにレイアウ
ト面積を削減できる。
【００４７】なお、各実施形態においては、強誘電体キ
ャパシタセル１０、１１は２Ｔ２Ｃ型として説明してい
るが、１Ｔ１Ｃ型であってもよい。
ャパシタセル１０、１１は２Ｔ２Ｃ型として説明してい
るが、１Ｔ１Ｃ型であってもよい。
【００４８】
【発明の効果】本発明に係る半導体メモリ装置による
と、強誘電体メモリセルにおける第１のセル選択トラン
ジスタと、ＳＲＡＭセルにおける第２のセル選択トラン
ジスタとが、同一のビット線によりアクセスされるた
め、センスアンプ回路等の周辺回路を共通化できるの
で、チップ面積の縮小を図ることができる。また、半導
体メモリ装置を製造する際に、該装置を形成する基板上
においては、強誘電体メモリセルの強誘電体キャパシタ
をＳＲＡＭセルを構成するトランジスタの上方に積層し
て形成でき、レイアウト面積をさらに小さくできる。
と、強誘電体メモリセルにおける第１のセル選択トラン
ジスタと、ＳＲＡＭセルにおける第２のセル選択トラン
ジスタとが、同一のビット線によりアクセスされるた
め、センスアンプ回路等の周辺回路を共通化できるの
で、チップ面積の縮小を図ることができる。また、半導
体メモリ装置を製造する際に、該装置を形成する基板上
においては、強誘電体メモリセルの強誘電体キャパシタ
をＳＲＡＭセルを構成するトランジスタの上方に積層し
て形成でき、レイアウト面積をさらに小さくできる。
【図１】本発明の第１の実施形態に係る半導体メモリ装
置を示す部分的な回路図である。
置を示す部分的な回路図である。
【図２】本発明の第１の実施形態の一変形例に係る半導
体メモリ装置におけるメモリセルアレイを示す部分的な
回路図である。
体メモリ装置におけるメモリセルアレイを示す部分的な
回路図である。
【図３】本発明の第２の実施形態に係る半導体メモリ装
置を示す部分的な回路図である。
置を示す部分的な回路図である。
【図４】本発明の第２の実施形態の第１変形例に係る半
導体メモリ装置におけるメモリセルアレイを示す部分的
な回路図である。
導体メモリ装置におけるメモリセルアレイを示す部分的
な回路図である。
【図５】本発明の第２の実施形態の第２変形例に係る半
導体メモリ装置におけるメモリセルアレイを示す部分的
な回路図である。
導体メモリ装置におけるメモリセルアレイを示す部分的
な回路図である。
１０ 強誘電体メモリセル １１ 強誘電体メモリセル １５ センスアンプ回路 ２０ ＳＲＡＭセル ２１ ＳＲＡＭセル ２５ 第１のデータ保持ノード ２６ 第２のデータ保持ノード ３０ 一体型メモリセル ３０Ａ 第１の一体型メモリセル ３０Ｂ 第２の一体型メモリセル Ｃ０ 第１の強誘電体キャパシタ Ｃ１ 第２の強誘電体キャパシタ Ｑ０ 第１のＦＲＡＭセル選択トランジスタ（第１
のセル選択トランジスタ） Ｑ１ 第２のＦＲＡＭセル選択トランジスタ Ｑ２ 第１のＰ型ＭＯＳトランジスタ（負荷トラン
ジスタ） Ｑ３ 第１のＮ型ＭＯＳトランジスタ（駆動トラン
ジスタ） Ｑ４ 第２のＰ型ＭＯＳトランジスタ（負荷トラン
ジスタ） Ｑ５ 第２のＮ型ＭＯＳトランジスタ（駆動トラン
ジスタ） Ｑ６ 第１のＳＲＡＭセル選択トランジスタ（第２
のセル選択トランジスタ） Ｑ７ 第２のＳＲＡＭセル選択トランジスタ Ｑ８ 第１のデータ転送トランジスタ Ｑ９ 第２のデータ転送トランジスタ １００ 強誘電体メモリセル部 ２００ ＳＲＡＭセル部 ＢＬ０ 第１のビット線 ＢＬ１ 第２のビット線 ＢＬ３ 第３のビット線 ＢＬ４ 第４のビット線 ＦＷＬ０ ＦＲＡＭ選択用ワード線 ＦＣＰ０ セルプレート線 ＳＷＬ０ ＳＲＡＭ選択用ワード線 ＳＦＣ０ データ転送制御線
のセル選択トランジスタ） Ｑ１ 第２のＦＲＡＭセル選択トランジスタ Ｑ２ 第１のＰ型ＭＯＳトランジスタ（負荷トラン
ジスタ） Ｑ３ 第１のＮ型ＭＯＳトランジスタ（駆動トラン
ジスタ） Ｑ４ 第２のＰ型ＭＯＳトランジスタ（負荷トラン
ジスタ） Ｑ５ 第２のＮ型ＭＯＳトランジスタ（駆動トラン
ジスタ） Ｑ６ 第１のＳＲＡＭセル選択トランジスタ（第２
のセル選択トランジスタ） Ｑ７ 第２のＳＲＡＭセル選択トランジスタ Ｑ８ 第１のデータ転送トランジスタ Ｑ９ 第２のデータ転送トランジスタ １００ 強誘電体メモリセル部 ２００ ＳＲＡＭセル部 ＢＬ０ 第１のビット線 ＢＬ１ 第２のビット線 ＢＬ３ 第３のビット線 ＢＬ４ 第４のビット線 ＦＷＬ０ ＦＲＡＭ選択用ワード線 ＦＣＰ０ セルプレート線 ＳＷＬ０ ＳＲＡＭ選択用ワード線 ＳＦＣ０ データ転送制御線
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/105
Claims (5)
- 【請求項１】 強誘電体からなる容量絶縁膜を有するキ
ャパシタ及び該キャパシタを外部から選択的にアクセス
可能とする第１のセル選択トランジスタを含む強誘電体
メモリセルと、 互いに直列に接続され、その共通接続部をデータ保持ノ
ードとする第１導電型の負荷トランジスタ及び第２導電
型の駆動トランジスタ、並びに前記データ保持ノードを
外部から選択的にアクセス可能とする第２のセル選択ト
ランジスタを含むＳＲＡＭセルとを備え、 前記第１のセル選択トランジスタと前記第２のセル選択
トランジスタとは、同一のビット線によりアクセスされ
ることを特徴とする半導体メモリ装置。 - 【請求項２】 前記強誘電体メモリセルと前記ＳＲＡＭ
セルとはそれぞれ複数設けられており、前記強誘電体メ
モリセル同士は互いに隣接して配置されていると共に、
前記ＳＲＡＭセル同士は互いに隣接して配置されている
ことを特徴とする請求項１に記載の半導体メモリ装置。 - 【請求項３】 前記キャパシタと前記データ保持ノード
とは、外部からの制御信号により導通状態とされるデー
タ転送トランジスタを介して互いに接続されていること
を特徴とする請求項１に記載の半導体メモリ装置。 - 【請求項４】 前記強誘電体メモリセルと前記ＳＲＡＭ
セルとは、互いに隣接するようにそれぞれ複数設けられ
ていることを特徴とする請求項１又は３に記載の半導体
メモリ装置。 - 【請求項５】 互いに隣接する前記誘電体メモリセル及
びＳＲＡＭセルからなる一の対と、前記ビット線が延び
る方向に隣接する他の対とは、隣接する領域の境界線に
対して線対称となるように配置されていることを特徴と
する請求項４に記載の半導体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34837799A JP4409018B2 (ja) | 1999-12-08 | 1999-12-08 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34837799A JP4409018B2 (ja) | 1999-12-08 | 1999-12-08 | 半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001167584A true JP2001167584A (ja) | 2001-06-22 |
| JP4409018B2 JP4409018B2 (ja) | 2010-02-03 |
Family
ID=18396624
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34837799A Expired - Fee Related JP4409018B2 (ja) | 1999-12-08 | 1999-12-08 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4409018B2 (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003009302A1 (fr) * | 2001-07-17 | 2003-01-30 | Sanyo Electric Co., Ltd. | Dispositif semi-conducteur a memoires |
| US6785155B2 (en) | 2001-04-19 | 2004-08-31 | Sanyo Electric Co., Ltd. | Ferroelectric memory and operating method therefor |
| US7307872B2 (en) * | 2005-05-30 | 2007-12-11 | Hynix Semiconductor Inc. | Nonvolatile semiconductor static random access memory device |
| US7319606B2 (en) | 2004-03-29 | 2008-01-15 | Sanyo Electric Co., Ltd. | Memory |
| US7570516B2 (en) | 2000-01-18 | 2009-08-04 | Hitachi, Ltd. | Three-dimensional semiconductor memory device having a first and second charge accumulation region |
| US20130247057A1 (en) * | 2012-03-13 | 2013-09-19 | Rohm Co., Ltd. | Multi-task processing apparatus |
| US9514816B1 (en) * | 2015-06-15 | 2016-12-06 | Cypress Semiconductor Corporation | Non-volatile static RAM and method of operation thereof |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9378781B1 (en) * | 2015-04-09 | 2016-06-28 | Qualcomm Incorporated | System, apparatus, and method for sense amplifiers |
-
1999
- 1999-12-08 JP JP34837799A patent/JP4409018B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7570516B2 (en) | 2000-01-18 | 2009-08-04 | Hitachi, Ltd. | Three-dimensional semiconductor memory device having a first and second charge accumulation region |
| US6785155B2 (en) | 2001-04-19 | 2004-08-31 | Sanyo Electric Co., Ltd. | Ferroelectric memory and operating method therefor |
| WO2003009302A1 (fr) * | 2001-07-17 | 2003-01-30 | Sanyo Electric Co., Ltd. | Dispositif semi-conducteur a memoires |
| US6891742B2 (en) | 2001-07-17 | 2005-05-10 | Sanyo Electric Co., Ltd. | Semiconductor memory device |
| CN100426417C (zh) * | 2001-07-17 | 2008-10-15 | 三洋电机株式会社 | 半导体存储装置 |
| US7319606B2 (en) | 2004-03-29 | 2008-01-15 | Sanyo Electric Co., Ltd. | Memory |
| US7307872B2 (en) * | 2005-05-30 | 2007-12-11 | Hynix Semiconductor Inc. | Nonvolatile semiconductor static random access memory device |
| US20130247057A1 (en) * | 2012-03-13 | 2013-09-19 | Rohm Co., Ltd. | Multi-task processing apparatus |
| JP2013190893A (ja) * | 2012-03-13 | 2013-09-26 | Rohm Co Ltd | マルチタスク処理装置 |
| US9514816B1 (en) * | 2015-06-15 | 2016-12-06 | Cypress Semiconductor Corporation | Non-volatile static RAM and method of operation thereof |
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| Publication number | Publication date |
|---|---|
| JP4409018B2 (ja) | 2010-02-03 |
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