JP2013190893A

JP2013190893A - マルチタスク処理装置

Info

Publication number: JP2013190893A
Application number: JP2012055285A
Authority: JP
Inventors: Takakazu Fujimori; 敬和藤森; Keimei Kimura; 啓明木村
Original assignee: Rohm Co Ltd
Current assignee: Rohm Co Ltd
Priority date: 2012-03-13
Filing date: 2012-03-13
Publication date: 2013-09-26
Also published as: US20130247057A1

Abstract

【課題】タスクデータを不揮発的に保持しつつ、高速にタスクを切り替える。
【解決手段】マルチタスク処理装置１は、複数のタスクデータを切り替えて処理するシーケンサ１０と、タスクデータを格納するメモリ２０と、を有し、メモリ２０は、タスクデータの切替時に揮発性メモリセル２１とこれに関連付けられた複数の不揮発性メモリセル２２との間でタスクデータの格納／読出を行う。
【選択図】図１

Description

本発明は、複数のタスクデータを切り替えて処理するマルチタスク処理装置に関する。

従来より、高速データ転送が可能なＳＲＡＭ［static random access memory］は、コンピュータ関連分野で広く一般に用いられている。また、近年では、図８で示すように、ＳＲＡＭ３０１とＦｅＲＡＭ［ferroelectric RAM］３０２とを組み合わせて、データを不揮発的に保持することが可能な不揮発ＳＲＡＭ３００も提案されている。

なお、上記に関連する従来技術の一例としては、特許文献１を挙げることができる。

特開２００５−３０３９９０号公報

しかしながら、図８の不揮発ＳＲＡＭ３００は、電源遮断時のデータ保持を主たる目的とし、揮発性のＳＲＡＭ３０１から不揮発性のＦｅＲＡＭ３０２に退避できるタスクデータが１種類に限られていたので、近年のマルチタスク化に対応することができなかった。

なお、特許文献１の従来技術は、あくまで、不揮発ＳＲＡＭを用いてＦＰＧＡ［field programmable gate array］などの回路構成情報を任意に切り替えるものであり、マルチタスク化への対応を考慮したものではなかった。

また、マルチタスク化への対応策としては、ＳＲＡＭ４００とこれに関連付けられた複数のＦｅＲＡＭ５００（またはフラッシュ）とを共通のバス６００に接続しておき、タスク切替時に、バス６００経由で両メモリ間のデータ転送（ＳＲＡＭ４００に格納されたタスクデータの書き換え）を行う構成も考えられる。しかしながら、このような構成では、タスク切替に長時間を要するので、マルチタスク化への対応策としては不適当であった。

本発明は、本願の発明者らにより見出された上記の問題点に鑑み、タスクデータを不揮発的に保持しつつ、その内容を高速に切り替えることが可能なマルチタスク処理装置を提供することを目的とする。

上記の目的を達成するために、本明細書中に開示されたマルチタスク処理装置は、複数のタスクデータを切り替えて処理するシーケンサと、前記タスクデータを格納するメモリと、を有し、前記メモリは、前記タスクデータの切替時に揮発性メモリセルとこれに関連付けられた複数の不揮発性メモリセルとの間で前記タスクデータの格納／読出を行う構成（第１の構成）とされている。

なお、上記第１の構成から成るマルチタスク処理装置において、前記メモリは、前記揮発性メモリセルと前記複数の不揮発性メモリセルを複数組備えている構成（第２の構成）にするとよい。

また、上記第２の構成から成るマルチタスク処理装置において、前記メモリは、電源投入後に前記揮発性メモリセルを電源遮断前の状態に復帰させる構成（第３の構成）にするとよい。

また、上記第３の構成から成るマルチタスク処理装置において、前記揮発性メモリセルはＳＲＡＭ［static random access memory］であり、前記不揮発性メモリセルはＦｅＲＡＭ［ferroelectric RAM］である構成（第４の構成）にするとよい。

また、上記第４の構成から成るマルチタスク処理装置において、前記ＳＲＡＭは、ループ状に接続された第１及び第２インバータと、前記第１及び第２インバータとビット線との間に接続された第１スイッチと、前記第１及び第２インバータと反転ビット線との間に接続された第２スイッチと、を含む構成（第５の構成）にするとよい。

また、上記第５の構成から成るマルチタスク処理装置において、前記ＦｅＲＡＭは、共通のプレート線に接続された第１及び第２強誘電体キャパシタと、前記第１強誘電体キャパシタと前記ビット線との間に接続された第３スイッチと、前記第２強誘電体キャパシタと前記反転ビット線との間に接続された第４スイッチと、を含む構成（第６の構成）にするとよい。

また、上記第６の構成から成るマルチタスク処理装置において、前記ＳＲＡＭは揮発性ブロックに集約されており、かつ、前記ＦｅＲＡＭは不揮発性ブロックに集約されている構成（第７の構成）にするとよい。

また、上記第５の構成から成るマルチタスク処理装置において、前記ＦｅＲＡＭは、共通のプレート線に接続された第１及び第２強誘電体キャパシタと、前記第１強誘電体キャパシタと前記第１及び第２インバータとの間に接続された第３スイッチと、前記第２強誘電体キャパシタと前記第１及び第２インバータとの間に接続された第４スイッチと、を含む構成（第８の構成）にするとよい。

また、上記第８の構成から成るマルチタスク処理装置において、互いに関連付けられた前記ＳＲＡＭと前記ＦｅＲＡＭは、１つのメモリセルブロックに集約されている構成（第９の構成）にするとよい。

また、上記第１〜第９いずれかの構成から成るマルチタスク処理装置において、前記シーケンサは、中央演算処理装置である構成（第１０の構成）にするとよい。

本発明によれば、タスクデータを不揮発的に保持しつつ、その内容を高速に切り替えることが可能なマルチタスク処理装置を提供することができる。

マルチタスク処理装置の一構成例を示すブロック図タスク切替シーケンスの一例を示すタイミングチャート不揮発ＳＲＡＭ２０の第１構成例を示す回路図不揮発ＳＲＡＭ２０の第１制御例を示すタイミングチャート不揮発ＳＲＡＭ２０の第２構成例を示す回路図不揮発ＳＲＡＭ２０の第２制御例を示すタイミングチャート不揮発ＳＲＡＭを搭載したデスクトップパソコンの一構成例を示す外観図不揮発ＳＲＡＭの一従来例を示すブロック図マルチタスク処理装置の一従来例を示すブロック図

＜マルチタスク処理装置＞
図１は、マルチタスク処理装置の一構成例を示すブロック図である。本構成例のマルチタスク処理装置１は、シーケンサ１０と、不揮発ＳＲＡＭ２０と、液晶ディスプレイドライバ３０と、液晶ディスプレイ４０と、ヒューマンインタフェイスデバイス５０と、バス６０と、を有する。

シーケンサ１０は、複数のタスクデータを切り替えてマルチタスク処理を実行する機能を備えている。シーケンサ１０としては、ＣＰＵ［central processing unit］やＤＳＰ［digital signal processor］などを好適に用いることができる。

不揮発ＳＲＡＭ２０は、シーケンサ１０で取り扱われるタスクデータを格納する半導体記憶装置であり、揮発性メモリセル（ＳＲＡＭ）２１と、これに関連付けられた複数の不揮発性メモリセル（ＦｅＲＡＭ）２２と、をアレイ状に複数組備えている。

液晶ディスプレイドライバ３０は、シーケンサ１０からの指示に基づいて液晶ディスプレイ４０の駆動信号（映像信号や走査信号）を生成する。

液晶ディスプレイ４０は、液晶ディスプレイドライバ３０からの駆動信号に基づいて映像を出力する。

ヒューマンインタフェイスデバイス５０は、オペレータの操作を受け付けるデバイスである。例えば、パソコンではキーボードやマウスがこれに相当し、スマートフォンやタブレットではボタンやタッチパネルがこれに相当する。

バス６０は、シーケンサ１０、メモリ２０、液晶ディスプレイドライバ３０、及び、ヒューマンインタフェイスデバイス５０が接続される共通の信号伝送経路である。

図２は、マルチタスク処理装置１で実行されるタスク切替シーケンスの一例を示すタイミングチャートであり、上から順に、ＳＲＡＭ２１とＦｅＲＡＭ２２−１〜３の格納内容が描写されている。なお、図２では時刻ｔ１〜ｔ９の順に時間が経過するものとする。

時刻ｔ１において、シーケンサ１０のタスクが処理Ａに切り替えられると、ＳＲＡＭ２１には、処理Ａを実行するためのタスクデータＤＡ（PICTURE"A"）が書き込まれる。

その後、時刻ｔ２では、ＳＲＡＭ２１のタスクデータＤＡがＦｅＲＡＭ２２−１に格納される（矢印Ｓ１を参照）。

時刻ｔ３において、シーケンサ１０のタスクが処理Ａから処理Ｂに切り替えられると、ＳＲＡＭ２１には、処理Ｂを実行するためのタスクデータＤＢ（PICTURE"B"）が上書きされる。このとき、ＳＲＡＭ２１のタスクデータＤＡは破棄されるが、ＦｅＲＡＭ２２−１のタスクデータＤＡは保持される。

その後、時刻ｔ４では、ＳＲＡＭ２１のタスクデータＤＢがＦｅＲＡＭ２２−２に格納される（矢印Ｓ２を参照）。

時刻ｔ５において、マルチタスク処理装置１の電源が遮断されると、ＳＲＡＭ２１のタスクデータＤＢは揮発する。一方、ＦｅＲＡＭ２２−１のタスクデータＤＡ、及び、ＦｅＲＡＭ２２−２のタスクデータＤＢは、いずれも不揮発的に保持される。

時刻ｔ６において、マルチタスク処理装置１の電源が投入されると、ＦｅＲＡＭ２２−２のタスクデータＤＢがＳＲＡＭ２１に読み出される（矢印Ｌ２を参照）。従って、メモリ２０は、電源遮断前の状態に復帰されるので、電源投入後に処理Ｂを継続して実行することが可能となる。ただし、電源遮断の前後でシーケンサ１０のタスクを途切れさせないためには、メモリ２０のデータだけでなく、シーケンサ１０に組み込まれたレジスタやキャッシュのデータについても、必要に応じて不揮発的に格納しておかなければならない。

時刻ｔ７において、シーケンサ１０のタスクが処理Ｂから処理Ｃに切り替えられると、ＳＲＡＭ２１には、処理Ｃを実行するためのタスクデータＤＣ（PICTURE"C"）が上書きされる。このとき、ＳＲＡＭ２１のタスクデータＤＢは破棄されるが、ＦｅＲＡＭ２２−２のタスクデータＤＢは保持される。

その後、時刻ｔ８では、ＳＲＡＭ２１のタスクデータＤＣがＦｅＲＡＭ２２−３に格納される（矢印Ｓ３を参照）。

時刻ｔ９において、シーケンサ１０のタスクが処理Ｃから再び処理Ａに切り替えられると、ＦｅＲＡＭ２２−１のタスクデータＤＡがＳＲＡＭ２１に読み出される（矢印Ｌ１を参照）。このとき、ＳＲＡＭ２１のタスクデータＤＣは破棄されるが、ＦｅＲＡＭ２２−３のタスクデータＤＣは保持される。

このように、１つのＳＲＡＭ２１に複数のＦｅＲＡＭ２２−１〜３を関連付けておき、シーケンサ１０のタスク切替時に両メモリ間でタスクデータの格納／読出を行う構成であれば、複数のタスクデータを不揮発的に保持しつつ、これらを瞬時に（バス６０を介するデータ転送よりも速く）切り替えることが可能となる。

＜不揮発ＳＲＡＭ＞
（第１構成例）
図３は、不揮発ＳＲＡＭ２０の第１構成例を示す回路図である。先に述べたように、不揮発ＳＲＡＭ２０は、ＳＲＡＭ２１とこれに関連付けられた複数のＦｅＲＡＭ２２−１〜３をアレイ状に複数組有するものである。図３では、センスアンプＳＡ１のビット線ＢＬ及び反転ビット線ＢＬＮに各々接続されるＳＲＡＭ１００及び２００と、これらに各々関連付けられたＦｅＲＡＭ１１０〜１３０及び２１０〜２３０が代表的に描写されている。

ＳＲＡＭ１００は、インバータ１０１及び１０２と、トランジスタ１０３及び１０４とを含む。インバータ１０１及び１０２は、一方の入力端を他方の出力端に繋ぐ形でループ状に接続された第１インバータ及び第２インバータに相当する。トランジスタ１０３は、ワード線ＳＷＬ１の印加電圧に基づいてインバータ１０１及び１０２とビット線ＢＬとの間を導通／遮断する第１スイッチに相当する。トランジスタ１０４は、ワード線ＳＷＬ１の印加電圧に基づいてインバータ１０１及び１０２と反転ビット線ＢＬＮとの間を導通／遮断する第２スイッチに相当する。

ＳＲＡＭ２００も上記と同様の構成であり、ＳＲＡＭ１００の構成要素に付された符号を「１０ｘ」から「２０ｘ」（ただしｘ＝１〜４）に読み替えると共に、ワード線に付された符号を「ＳＷＬ１」から「ＳＷＬ２」に読み替えれば足りる。

ＦｅＲＡＭ１１０は、強誘電体キャパシタ１１１及び１１２と、トランジスタ１１３及び１１４とを含む。強誘電体キャパシタ１１１及び１１２は、共通のプレート線ＦＰＬ１−１に接続された第１及び第２強誘電体キャパシタに相当する。トランジスタ１１３は、ワード線ＦＷＬ１−１の印加電圧に基づいて強誘電体キャパシタ１１１とビット線ＢＬとの間を導通／遮断する第３スイッチに相当する。トランジスタ１１４は、ワード線ＦＷＬ１−１の印加電圧に基づいて強誘電体キャパシタ１１２と反転ビット線ＢＬＮとの間を導通／遮断する第４スイッチに相当する。

ＦｅＲＡＭ１２０及び１３０、並びに、ＦｅＲＡＭ２１０〜２３０も上記と同様の構成であり、ＦｅＲＡＭ１１０の構成要素に付された符号を「１１ｘ」から「１２ｘ」、「１３ｘ」、「２１ｘ」、「２２ｘ」、及び、「２３ｘ」（ただしｘ＝１〜４）に読み替えると共に、ワード線に付された符号を「ＦＷＬ１−１」から「ＦＷＬ１−２、３」、及び、「ＳＷＬ２−１〜３」に読み替え、更に、プレート線に付された符号を「ＦＰＬ１−１」から「ＦＰＬ１−２、３」、及び、「ＦＰＬ２−１〜３」に読み替えれば足りる。

センスアンプＳＡ１は、ビット線ＢＬと反転ビット線ＢＬＮとの電位差を増幅して出力信号を生成する。なお、センスアンプＳＡ１は、イネーブル線ＳＥＮ１の印加電圧に基づいてその動作が許可／禁止される。

第１構成例の不揮発ＳＲＡＭ２０において、ＳＲＡＭ１００及び２００は、揮発性ブロックＶＬ１に集約されており、かつ、ＦｅＲＡＭ１１０〜１３０及び２１０〜２３０は、不揮発性ブロックＮＶＬ１に集約されている。このような素子レイアウトを採用することにより、ＳＲＡＭ同士、及び、ＦｅＲＡＭ同士のペア性を維持しやすくなるので、各々の特性ばらつきを抑えることが可能となる。

また、第１構成例の不揮発ＳＲＡＭ２０であれば、不揮発型のマルチタスク機能を実現するに際して、既存の揮発性ブロックＶＬ１には何らレイアウト変更を加えることなく、揮発性ブロックＶＬ１と不揮発性ブロックＮＶＬ１がビット線ＢＬと反転ビット線ＢＬＮを共有するように、不揮発性ブロックＮＶＬ１を後から追加するだけでよいので、回路設計が非常に容易であるという利点がある。

図４は、不揮発ＳＲＡＭ２０の第１制御例（特にＦｅＲＡＭ１１０を用いたタスクデータの格納／読出）を示すタイミングチャートであり、上から順番に、センスアンプＳＡ１のイネーブル線ＳＥＮ１、ＳＲＡＭ１００のワード線ＳＷＬ１、ＦｅＲＡＭ１１０のワード線ＦＷＬ１−１及びプレート線ＦＰＬ１−１、ビット線ＢＬ、並びに、反転ビット線ＢＬＮに各々印加される電圧が描写されている。なお、図４では時刻ｔ１０〜ｔ１９の順に時間が経過するものとする。

時刻ｔ１０〜ｔ１２では、イネーブル線ＳＥＮ１がハイレベルとされてセンスアンプＳＡ１の動作が許可されるとともに、ワード線ＳＷＬ１及びＦＷＬ１−１がいずれもハイレベルとされて、トランジスタ１０３、１０４、１１３、及び、１１４がいずれもオンされる。従って、ビット線ＢＬ及び反転ビット線ＢＬＮには、それぞれＳＲＡＭ１００の格納データに応じた電圧が生じ、これらの電圧がＦｅＲＡＭ１１０の強誘電体キャパシタ１１１及び１１２に印加された状態となる。

このとき、時刻ｔ１０〜ｔ１１では、プレート線ＦＰＬ１−１がローレベルとされ、時刻ｔ１１〜ｔ１２では、プレート線ＦＰＬ１−１がハイレベルとされる。すなわち、プレート線ＦＰＬ１−１に対してパルス電圧が印加される。このようなパルス電圧の印加により、強誘電体キャパシタ１１１及び１１２の残留分極状態が反転状態／非反転状態のいずれかに設定される。

図４の例に即して具体的に述べると、時刻ｔ１０〜ｔ１２では、ビット線ＢＬがハイレベルであり、反転ビット線ＢＬＮがローレベルである。従って、時刻ｔ１０〜ｔ１１において、プレート線ＦＰＬ１−１がローレベルとされている間、強誘電体キャパシタ１１２の両端間には電圧が印加されない状態となり、強誘電体キャパシタ１１１の両端間には正極性の電圧が印加される状態となる。一方、時刻ｔ１１〜ｔ１２において、プレート線ＦＰＬ１−１がハイレベルとされている間、強誘電体キャパシタ１１１の両端間には電圧が印加されない状態となり、強誘電体キャパシタ１１２の両端間には負極性の電圧が印加される状態となる。このように、強誘電体キャパシタ１１１及び１１２の残留分極状態は、互いに逆極性となる。

時刻ｔ１２では、イネーブル線ＳＥＮ１がローレベルとされてセンスアンプＳＡ１の動作が禁止されるとともに、ワード線ＳＷＬ１及びＦＷＬ１−１がいずれもローレベルとされて、トランジスタ１０３、１０４、１１３、及び、１１４がいずれもオフされる。従って、強誘電体キャパシタ１１１及び１１２は、互いに逆極性の残留分極状態を維持したままの状態で、ビット線ＢＬ及び反転ビット線ＢＬＮから切り離される。

時刻ｔ１３では、不揮発ＳＲＡＭ２０への電源供給が遮断される。ただし、強誘電体キャパシタ１１１及び１１２の残留分極状態は、いずれも電源遮断前の状態に保持される。これは、ＳＲＡＭ１００の格納データがＦｅＲＡＭ１１０に格納された状態に相当する。

時刻ｔ１４では、不揮発ＳＲＡＭ２０への電源供給が再開される。

時刻ｔ１５〜ｔ１７では、イネーブル線ＳＥＮ１及びワード線ＳＷＬ１がローレベルとされたまま、ワード線ＦＷＬ１−１がハイレベルとされて、トランジスタ１１３及び１１４がオンされる。従って、ビット線ＢＬ及び反転ビット線ＢＬＮには、それぞれ強誘電体キャパシタ１１１及び１１２の一端に現れる電圧が印加された状態となる。

このとき、時刻ｔ１５〜ｔ１６では、プレート線ＦＰＬ１−１がローレベルとされ、時刻ｔ１６〜ｔ１７では、プレート線ＦＰＬ１−１がハイレベルとされる。すなわち、プレート線ＦＰＬ１−１に対してパルス電圧が印加される。このようなパルス電圧の印加により、強誘電体キャパシタ１１１及び１１２の一端（延いては、ビット線ＢＬ及び反転ビット線ＢＬＮ）には、各々の残留分極状態に対応した電圧が現れる。

図４の例に即して具体的に説明すると、強誘電体キャパシタ１１１の一端（ビット線ＢＬ）には、相対的に高い電圧ｗｋＨ［weak Hi］が現れ、強誘電体キャパシタ１１２の一端（反転ビット線ＢＬＮ）には、相対的に低い電圧ｗｋＬ［weak Low］が現れる。すなわち、ビット線ＢＬと反転ビット線ＢＬＮとの間には、強誘電体キャパシタ１１１及び１１２の残留分極状態に応じた電圧差が生じる。

時刻ｔ１７では、イネーブル信号ＳＥＮ１がハイレベルとされて、センスアンプＳＡ１の動作が許可される。その結果、センスアンプＳＡ１の入出力動作によって、ビット線ＢＬの電圧は、不安定な電圧ｗｋＨから安定したハイレベルに引き上げられ、反転ビット線ＢＬＮの電圧は、不安定な電圧ｗｋＬから安定したローレベルに引き下げられる。

時刻ｔ１８〜ｔ１９では、ワード線ＳＷＬ１がハイレベルとされて、トランジスタ１０３及び１０４がいずれもオンされる。このとき、インバータ１０１及び１０２には、ビット線ＢＬ及び反転ビット線ＢＬＮから電源遮断前と同一の電圧が印加される。これは、ＦｅＲＡＭ１１０の格納データがＳＲＡＭ１００に読み出された状態に相当する。

（第２構成例）
図５は、不揮発ＳＲＡＭ２０の第２構成例を示す回路図である。先に述べたように、不揮発ＳＲＡＭ２０は、ＳＲＡＭ２１とこれに関連付けられた複数のＦｅＲＡＭ２２−１〜３をアレイ状に複数組有するものである。図５では、センスアンプＳＡ１のビット線ＢＬ及び反転ビット線ＢＬＮに各々接続されるＳＲＡＭ１００及び２００と、これらに各々関連付けられたＦｅＲＡＭ１１０〜１３０及び２１０〜２３０が代表的に描写されている。

ＳＲＡＭ１００は、インバータ１０１及び１０２と、トランジスタ１０３及び１０４とを含む。インバータ１０１及び１０２は、一方の入力端を他方の出力端に繋ぐ形でループ状に接続された第１インバータ及び第２インバータに相当する。インバータ１０１及び１０２は、イネーブル線ＥＮ１の印加電圧に基づいてその動作が許可／禁止される。トランジスタ１０３は、ワード線ＳＷＬ１の印加電圧に基づいてインバータ１０１及び１０２とビット線ＢＬとの間を導通／遮断する第１スイッチに相当する。トランジスタ１０４は、ワード線ＳＷＬ１の印加電圧に基づいてインバータ１０１及び１０２と反転ビット線ＢＬＮとの間を導通／遮断する第２スイッチに相当する。

ＳＲＡＭ２００も上記と同様の構成であり、ＳＲＡＭ１００の構成要素に付された符号を「１０ｘ」から「２０ｘ」（ただしｘ＝１〜４）に読み替えると共に、イネーブル線に付された符号を「ＥＮ１」から「ＥＮ２」に読み替え、更に、ワード線に付された符号を「ＳＷＬ１」から「ＳＷＬ２」に読み替えれば足りる。

ＦｅＲＡＭ１１０は、強誘電体キャパシタ１１１及び１１２と、トランジスタ１１３及び１１４とを含む。強誘電体キャパシタ１１１及び１１２は、共通のプレート線ＦＰＬ１−１に接続された第１及び第２強誘電体キャパシタに相当する。トランジスタ１１３は、ワード線ＦＷＬ１−１の印加電圧に基づいて強誘電体キャパシタ１１１とノードＶ１（インバータ１０１の入力端とインバータ１０２の出力端の接続ノード）との間を導通／遮断する第３スイッチに相当する。トランジスタ１１４は、ワード線ＦＷＬ１−１の印加電圧に基づいて強誘電体キャパシタ１１２とノードＶ２（インバータ１０１の出力端とインバータ１０２の入力端の接続ノード）との間を導通／遮断する第４スイッチに相当する。

第２構成例の不揮発ＳＲＡＭ２０において、互いに関連付けられたＳＲＡＭ１００とＦｅＲＡＭ１１０〜１３０は、１つのメモリセルブロックＣＥＬＬ１に集約されている。同様に、ＳＲＡＭ２００とＦｅＲＡＭ２１０〜２３０についても上記と同様である。このような素子レイアウトを採用することにより、ＳＲＡＭとＦｅＲＡＭとの関連付けが一目瞭然となる。

また、第２構成例の不揮発ＳＲＡＭ２０であれば、不揮発型のマルチタスク機能を実現するに際して、全てのメモリセルブロックでタスクデータの格納／読出を一斉に実施することができるので、揮発性ブロックＶＬ１と不揮発性ブロックＮＶＬ１がビット線ＢＬ及び反転ビット線ＢＬＮを共有する第１構成例に比べて、タスク切替をより高速に完了することが可能となる。

図６は、不揮発ＳＲＡＭ２０の第２制御例（特にＦｅＲＡＭ１１０を用いたタスクデータの格納／読出）を示すタイミングチャートであり、上から順番に、インバータ１０１及び１０２のイネーブル線ＥＮ１、ＳＲＡＭ１００のワード線ＳＷＬ１、ＦｅＲＡＭ１１０のワード線ＦＷＬ１−１及びプレート線ＦＰＬ１−１、並びに、ノードＶ１及びＶ２に各々印加される電圧が描写されている。なお、図６では時刻ｔ２０〜ｔ２７の順に時間が経過するものとする。

ＳＲＡＭ１００への電源供給が行われている間、イネーブル線ＥＮ１は基本的にハイレベルとされており、インバータ１０１及び１０２の動作が許可されている。また、ＳＲＡＭ１００へのアクセスが行われない限り、ワード線ＳＷＬ１はローレベルとされており、トランジスタ１０３及び１０４はいずれもオフされている。従って、ノードＶ１及びＶ２には、それぞれ、ＳＲＡＭ１００の格納データに応じた電圧が生じている。

時刻ｔ２０〜ｔ２２では、ワード線ＦＷＬ１−１がハイレベルとされて、トランジスタ１１３及び１１４がいずれもオンされる。従って、ノードＶ１及びＶ２の電圧がＦｅＲＡＭ１１０の強誘電体キャパシタ１１１及び１１２に印加された状態となる。

このとき、時刻ｔ２０〜ｔ２１では、プレート線ＦＰＬ１−１がローレベルとされ、時刻ｔ２１〜ｔ２２では、プレート線ＦＰＬ１−１がハイレベルとされる。すなわち、プレート線ＦＰＬ１−１に対してパルス電圧が印加される。このようなパルス電圧の印加により、強誘電体キャパシタ１１１及び１１２の残留分極状態が反転状態／非反転状態のいずれかに設定される。

図６の例に即して具体的に述べると、時刻ｔ２０〜ｔ２２では、ノードＶ１がハイレベルであり、ノードＶ２がローレベルである。従って、時刻ｔ２０〜ｔ２１において、プレート線ＦＰＬ１−１がローレベルとされている間、強誘電体キャパシタ１１２の両端間には電圧が印加されない状態となり、強誘電体キャパシタ１１１の両端間には正極性の電圧が印加される状態となる。一方、時刻ｔ２１〜ｔ２２において、プレート線ＦＰＬ１−１がハイレベルとされている間、強誘電体キャパシタ１１１の両端間には電圧が印加されない状態となり、強誘電体キャパシタ１１２の両端間には負極性の電圧が印加される状態となる。このように、強誘電体キャパシタ１１１及び１１２の残留分極状態は、互いに逆極性となる。

時刻ｔ２２では、ワード線ＦＷＬ１−１がローレベルとされて、トランジスタ１１３及び１１４がいずれもオフされる。従って、強誘電体キャパシタ１１１及び１１２は、互いに逆極性の残留分極状態を維持したままの状態でノードＶ１及びＶ２から切り離される。

時刻ｔ２３では、不揮発ＳＲＡＭ２０への電源供給が遮断される。ただし、強誘電体キャパシタ１１１及び１１２の残留分極状態は、いずれも電源遮断前の状態に保持される。これは、ＳＲＡＭ１００の格納データがＦｅＲＡＭ１１０に格納された状態に相当する。

時刻ｔ２４では、不揮発ＳＲＡＭ２０への電源供給が再開される。

時刻ｔ２５〜ｔ２７では、イネーブル線ＥＮ１及びワード線ＳＷＬ１がローレベルとされたまま、ワード線ＦＷＬ１−１がハイレベルとされて、トランジスタ１１３及び１１４がオンされる。従って、ノードＶ１及びＶ２には、それぞれ強誘電体キャパシタ１１１及び１１２の一端に現れる電圧が印加された状態となる。

このとき、時刻ｔ２５〜ｔ２６では、プレート線ＦＰＬ１−１がローレベルとされ、時刻ｔ２６〜ｔ２７では、プレート線ＦＰＬ１−１がハイレベルとされる。すなわち、プレート線ＦＰＬ１−１に対してパルス電圧が印加される。このようなパルス電圧の印加により、強誘電体キャパシタ１１１及び１１２の一端（延いてはノードＶ１及びＶ２）には、各々の残留分極状態に対応した電圧が現れる。

図６の例に即してより具体的に説明すると、強誘電体キャパシタ１１１の一端（ノードＶ１）には、相対的に高い電圧ｗｋＨ［weak Hi］が現れ、強誘電体キャパシタ１１２の一端（ノードＶ２）には、相対的に低い電圧ｗｋＬ［weak Low］が現れる。すなわち、ノードＶ１とノードＶ２との間には、強誘電体キャパシタ１１１及び１１２の残留分極状態に応じた電圧差が生じる。

時刻ｔ２７では、イネーブル信号ＥＮ１がハイレベルとされて、インバータ１０１及び１０２の動作が許可される。その結果、インバータ１０１及び１０２の入出力動作によって、ノードＶ１の電圧は、不安定な電圧ｗｋＨから安定したハイレベルに引き上げられ、ノードＶ２の電圧は、不安定な電圧ｗｋＬから安定したローレベルに引き下げられる。すなわち、ノードＶ１及びＶ２には、電源遮断前と同一の電圧が印加される。これは、ＦｅＲＡＭ１１０の格納データがＳＲＡＭ１００に読み出された状態に相当する。

＜デスクトップパソコンへの適用＞
図７は、不揮発ＳＲＡＭを搭載したデスクトップパソコンの一構成例を示す外観図である。本構成例のデスクトップパソコンＸは、本体ケースＸ１０と、液晶モニタＸ２０と、キーボードＸ３０と、マウスＸ４０と、を有する。

本体ケースＸ１０は、中央演算処理装置（ＣＰＵ）Ｘ１１、メモリＸ１２、光学ドライブＸ１３、及び、ハードディスクドライブＸ１４などを収納する。

中央演算処理装置Ｘ１１は、ハードディスクドライブＸ１４に格納されたオペレーティングシステムや各種のアプリケーションプログラムを実行することにより、デスクトップパソコンＸの動作を統括的に制御する。なお、中央演算処理装置Ｘ１１は、図１のシーケンサ１０に相当し、複数のタスクデータを切り替えて処理する機能を備えている。

メモリＸ１２は、中央演算処理装置Ｘ１１の作業領域（例えばプログラムの実行に際してタスクデータを格納する領域）として利用される。メモリＸ１２としては、図１の不揮発ＳＲＡＭ２０を好適に用いることができる。

光学ドライブＸ１３は、光ディスクのリード／ライトを行う。光ディスクとしては、ＣＤ［compact disc］、ＤＶＤ［digital versatile disc］、及び、ＢＤ［Blu-ray disc］などを挙げることができる。

ハードディスクドライブＸ１４は、筐体内に密閉された磁気ディスクを用いてプログラムやデータを不揮発的に格納する大キャパシタ補助記憶装置の一つである。

液晶モニタＸ２０は、中央演算処理装置Ｘ１１からの指示に基づいて映像を出力する。

キーボードＸ３０及びマウスＸ４０は、ユーザの操作を受け付けるヒューマンインタフェイスデバイスの一つである。

なお、上記では、不揮発ＳＲＡＭを備えたマルチタスク処理装置の一例として、デスクトップパソコンＸを例示したが、本発明の適用対象はこれに限定されるものではなく、本発明は、ノートパソコン、スマートフォン、及び、タブレットなど、複数のタスクを並列的に処理することが可能なマルチタスク処理装置全般に広く適用することが可能である。

＜その他の変形例＞
本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。例えば、揮発性メモリセルとこれに関連付けられる複数の不揮発性メモリセルについては、ＳＲＡＭとＦｅＲＡＭの組み合わせに限定されるものではなく、他方式のメモリセルを用いても構わない。また、１つの揮発性メモリセルに関連付けられる不揮発性メモリセルの数についても、３つに限定されるものではなく、２つであっても構わないし４つ以上であっても構わない。

また、上記実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。

本発明は、デスクトップパソコン、ノートパソコン、スマートフォン、及び、タブレットなどのマルチタスク処理装置に利用することが可能である。

１マルチタスク処理装置
１０シーケンサ
２０不揮発ＳＲＡＭ
２１ＳＲＡＭ
２２ＦｅＲＡＭ
３０液晶ディスプレイドライバ
４０液晶ディスプレイ
５０ヒューマンインタフェイスデバイス
６０バス
ＳＡ１センスアンプ
ＶＬ１揮発性ブロック
ＮＶＬ１不揮発性ブロック
ＣＥＬＬ１、ＣＥＬＬ２メモリセルブロック
１００、２００ＳＲＡＭ
１１０〜１３０、２１０〜２３０ＦｅＲＡＭ
１０１、１０２、２０１、２０２インバータ
１０３、１０４、２０３、２０４トランジスタ
１１１、１１２、１２１、１２２、１３１、１３２強誘電体キャパシタ
２１１、２１２、２２１、２２２、２３１、２３２強誘電体キャパシタ
１１３、１１４、１２３、１２４、１３３、１３４トランジスタ
２１３、２１４、２２３、２２４、２３３、２３４トランジスタ
Ｘデスクトップパソコン
Ｘ１０本体ケース
Ｘ１１中央演算処理装置
Ｘ１２メモリ
Ｘ１３光学ドライブ
Ｘ１４ハードディスクドライブ
Ｘ２０液晶モニタ
Ｘ３０キーボード
Ｘ４０マウス

Claims

複数のタスクデータを切り替えて処理するシーケンサと、
前記タスクデータを格納するメモリと、
を有し、
前記メモリは、前記タスクデータの切替時に揮発性メモリセルとこれに関連付けられた複数の不揮発性メモリセルとの間で前記タスクデータの格納／読出を行うことを特徴とするマルチタスク処理装置。
前記メモリは、前記揮発性メモリセルと前記複数の不揮発性メモリセルを複数組備えていることを特徴とする請求項１に記載のマルチタスク処理装置。
前記メモリは、電源投入後に前記揮発性メモリセルを電源遮断前の状態に復帰させることを特徴とする請求項２に記載のマルチタスク処理装置。
前記揮発性メモリセルはＳＲＡＭ［static random access memory］であり、前記不揮発性メモリセルはＦｅＲＡＭ［ferroelectric RAM］であることを特徴とする請求項３に記載のマルチタスク処理装置。
前記ＳＲＡＭは、
ループ状に接続された第１及び第２インバータと、
前記第１及び第２インバータとビット線との間に接続された第１スイッチと、
前記第１及び第２インバータと反転ビット線との間に接続された第２スイッチと、
を含むことを特徴とする請求項４に記載のマルチタスク処理装置。
前記ＦｅＲＡＭは、
共通のプレート線に接続された第１及び第２強誘電体キャパシタと、
前記第１強誘電体キャパシタと前記ビット線との間に接続された第３スイッチと、
前記第２強誘電体キャパシタと前記反転ビット線との間に接続された第４スイッチと、
を含むことを特徴とする請求項５に記載のマルチタスク処理装置。
前記ＳＲＡＭは揮発性ブロックに集約されており、前記ＦｅＲＡＭは不揮発性ブロックに集約されていることを特徴とする請求項６に記載のマルチタスク処理装置。
前記ＦｅＲＡＭは、
共通のプレート線に接続された第１及び第２強誘電体キャパシタと、
前記第１強誘電体キャパシタと前記第１及び第２インバータとの間に接続された第３スイッチと、
前記第２強誘電体キャパシタと前記第１及び第２インバータとの間に接続された第４スイッチと、
を含むことを特徴とする請求項５に記載のマルチタスク処理装置。
互いに関連付けられた前記ＳＲＡＭと前記ＦｅＲＡＭは、１つのメモリセルブロックに集約されていることを特徴とする請求項８に記載のマルチタスク処理装置。
前記シーケンサは、中央演算処理装置であることを特徴とする請求項１〜請求項９のいずれか一項に記載のマルチタスク処理装置。