JP2014215717A

JP2014215717A - 電子回路

Info

Publication number: JP2014215717A
Application number: JP2013090771A
Authority: JP
Inventors: 佐藤　富夫; Tomio Sato; 富夫佐藤
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2013-04-23
Filing date: 2013-04-23
Publication date: 2014-11-17

Abstract

【課題】ラッチアップが発生していないメモリセルに記憶されているデータを保護すること。【解決手段】データを記憶する複数のメモリセルを備えるメモリ回路１０と、前記メモリ回路におけるラッチアップの発生を判定し、前記ラッチアップが発生した場合、前記メモリ回路に印加される電源電圧を、前記メモリ回路におけるサイリスタがオフする電圧以下、かつ前記メモリ回路が前記データを保持できる電圧以上である第１電圧とし、その後、前記電源電圧を前記メモリ回路が前記データの読み出しおよび書き込み可能な第２電圧にする制御回路３０と、を具備する電子回路。【選択図】図１

Description

本発明は、電子回路に関し、例えばメモリ回路を備える電子回路に関する。

システムＬＳＩ（Large Scale Integrated Circuit）内にはＳＲＡＭ（Static Random Access Memory）等のメモリ回路が設けられている。メモリ回路は、中性子線などの粒子線が照射された場合、またはノイズの影響等により、ラッチアップが発生することがある。ラッチアップが発生した場合、メモリ回路に印加される電源電圧を遮断することにより、ラッチアップを解消させることが知られている（例えば、特許文献１から３）。ラッチアップが発生した場合、メモリ回路に印加される電源電圧を低くすることにより、ラッチアップを解消させることが知られている（例えば、特許文献４）。メモリ回路を抵抗を介し電源に接続することにより、ラッチアップ発生時にメモリ回路に印加される電源電圧を低くすることが知られている（例えば、特許文献５）。以上のように、ラッチアップが発生した際に、メモリ回路の電源電圧を遮断するまたは低くすることによりサイリスタがオフし、ラッチアップ状態を解消できる。

実開６１−７０２４１号公報特開平６−１６１７９８号公報特開平７−２３４７９９号公報特開平１１−１７５３６１号公報特開平７−２００１０９号公報

しかしながら、メモリ回路の電源電圧を遮断するまたは低くすると、ラッチアップ状態は解消できるが、ラッチアップが発生していないメモリセルが記憶しているデータが消去されてしまう。これにより、データの修復に多大な時間を要する。

本電子回路は、ラッチアップが発生していないメモリセルに記憶されているデータを保護することを目的とする。

データを記憶する複数のメモリセルを備えるメモリ回路と、前記メモリ回路におけるラッチアップの発生を判定し、前記ラッチアップが発生した場合、前記メモリ回路に印加される電源電圧を、前記メモリ回路におけるサイリスタがオフする電圧以下、かつ前記メモリ回路が前記データを保持できる電圧以上である第１電圧とし、その後、前記電源電圧を前記メモリ回路が前記データの読み出しおよび書き込み可能な第２電圧にする制御回路と、を具備することを特徴とする電子回路を用いる。

本電子回路によれば、ラッチアップが発生していないメモリセルに記憶されているデータを保護することができる。

図１は、実施例１に係る電子回路のブロック図である。図２は、実施例１のメモリ回路を示すブロック図である。図３は、実施例１のメモリセルを示す回路図である。図４は、実施例１における制御回路の動作を示すフローチャートである。図５は、実施例１における電源回路が供給する電源電圧のタイミングチャートである。図６は、実施例２における制御回路の動作を示すフローチャートである。図７は、実施例３における制御回路の動作を示すフローチャートである。図８は、実施例４に係る電子回路のブロック図である。図９は、実施例４における制御回路の動作を示すフローチャートである。図１０は、実施例５に係る電子回路のブロック図である。図１１は、実施例５における制御回路の動作を示すフローチャートである。

以下、図面を参照し実施例について説明する。

図１は、実施例１に係る電子回路のブロック図である。図１を参照し、電子回路１００は、メモリ回路１０、制御回路３０および電源回路３２を備えている。電子回路１００は、例えばシステムＬＳＩ等のチップに形成されている。メモリ回路１０は、アドレス信号が示すアドレスにデータ信号が示すデータを書き込む、またはアドレス信号が示すアドレスからデータを読み出しデータ信号として出力する。メモリ回路１０は、エラー信号を制御回路３０に出力する。制御回路３０は、メモリ回路１０にアドレス信号を送信する。制御回路３０は、メモリ回路１０からデータ信号を入出力する。制御回路３０は、メモリ回路１０からエラー信号を取得する。制御回路３０は、電源回路３２に電圧信号を出力する。電源回路３２は、電圧信号に基づいた電源電圧を制御回路３０およびメモリ回路１０に供給する。制御回路３０およびメモリ回路１０に供給される電源電圧は同じでもよいし、異なっていてもよい。

図２は、実施例１のメモリ回路を示すブロック図である。図２を参照し、メモリ回路１０は、メモリアレイ１２、デコーダ選択回路１４および１６、読出書込回路１８、制御部２０を備えている。メモリアレイ１２は、データを記憶する複数のメモリセル１１を備えている。複数のメモリセル１１はマトリックス状に形成されている。デコーダ選択回路１４は、アドレスをデコードし、メモリアレイ１２の行を選択する。デコーダ選択回路１６は、アドレスをデコードし、メモリアレイ１２の列を選択する。読出書込回路１８は、デコーダ選択回路１４および１６が選択したメモリセル１１からデータを読み出す、またはメモリセル１１にデータを書き込む。制御部２０は、アドレス信号をデコーダ選択回路１４および１６にアドレスとして出力する。制御部２０は、データ信号をデータとして読出書込回路１８に出力する。制御部２０は、データをデータ信号として制御回路３０に出力する。制御部２０は、複数のメモリセル１１のうち少なくとも一部のメモリセルに記憶されているデータが誤っているか否かを示すエラー信号を制御回路３０に出力する。エラー信号は、例えば読み出すアドレスのパリティエラー信号でもよい。エラー信号は、制御回路３０内でデータ信号から生成されてもよい。

図３は、実施例１のメモリセルを示す回路図である。図３を参照し、メモリセル１１は、ｐ型ＦＥＴ（Field Effect Transistor）４０および４１並びにｎ型ＦＥＴ４２から４５を備えている。ＦＥＴ４０および４２はインバータ５０を形成し、ＦＥＴ４１および４３はインバータ５２を形成する。インバータ５０および５２には第１電源電圧（グランド）と第２電源電圧ＶＤＤが供給される。電源回路３２は、第１電源電圧と第２電源電圧との間の電源電圧を供給する。インバータ５０および５２は双安定回路を形成する。双安定回路の２つのノードＱおよび／Ｑは、それぞれＦＥＴ４４および４５を介しビット線ＢＬおよび／ＢＬに接続される。ＦＥＴ４４および４５のゲートはワード線ＷＬに接続される。ビット線ＢＬおよび／ＢＬは、デコーダ選択回路１６および読出書込回路１８に接続され、ワード線ＷＬは、デコーダ選択回路１４に接続される。デコーダ選択回路１４がワード線ＷＬを、デコーダ選択回路１６がビット線ＢＬおよび／ＢＬを選択することにより、読出書込回路１８がメモリセル１１にデータを書き込みまたは読み出しできる。

図４は、実施例１における制御回路の動作を示すフローチャートである。図４を参照し、制御回路３０は、メモリ回路１０にデータの読み出しおよび書き込みを行わせている。このとき、制御回路３０は、電源回路３２にメモリ回路１０に電源電圧として第２電圧を印加させている。第２電圧は、メモリ回路１０がデータの読み出しおよび書き込み可能な電源電圧である。制御回路３０は、メモリ回路１０からエラー信号を取得する（ステップＳ１０）。エラー信号は、メモリ回路１０内のデータが誤っていることを示す信号である。例えば、エラー信号は、アドレスに対するパリティエラー信号である。パリティエラー信号がエラーを示す場合、このアドレスのデータが誤っていることを示している。

制御回路３０は、エラー信号に基づき、メモリ回路１０においてラッチアップが発生しているか判定する（ステップＳ１２）。例えば、制御回路３０は、エラー信号がエラーを示す場合、ラッチアップが発生していると判定する。エラー信号がパリティエラー信号の場合、制御回路３０はパリティエラー信号がアクティブのときＹｅｓと判断する。Ｎｏの場合、終了し、制御回路３０は電源電圧を第２電圧のまま変更せずに、メモリ回路１０にデータの読み出しおよび書き込みを行わせる。

ステップＳ１２においてＹｅｓの場合、制御回路３０は、電源回路３２にメモリ回路１０に電源電圧として第１電圧を印加させる（ステップＳ１４）。第１電圧は、メモリ回路１０におけるサイリスタがオフする電圧以下、かつメモリ回路１０がデータを保持できる電圧以上の電源電圧である。制御回路３０は、電源回路３２にメモリ回路１０に電源電圧として第２電圧を印加させる（ステップＳ１６）。その後終了する。

図５は、実施例１における電源回路が供給する電源電圧のタイミングチャートである。図５を参照し、期間Ｔ１は、メモリ回路１０がデータの読み出しおよび書き込みを行なっている通常期間である。期間Ｔ２は、図４のステップＳ１０およびＳ１２において、ラッチアップを検出する期間である。期間Ｔ１およびＴ２においては、電源電圧は第２電圧Ｖ２である。期間Ｔ３は、図４のステップＳ１４において、電源電圧を第１電圧Ｖ１とする期間である。期間Ｔ４は、図４のステップＳ１６において、電源電圧を第２電圧Ｖ２に復帰させる期間である。期間Ｔ５は、メモリ回路１０がデータの読み出しおよび書き込みを行なっている通常期間であり、電源電圧は第２電圧Ｖ２である。

メモリセル１１においてラッチアップが発生した場合、電源電圧を徐々に下げていくと、サイリスタの電圧が徐々に下がる。サイリスタは、メモリセル１１内において形成され、ラッチアップ電流が流れるサイリスタである。電源電圧が電圧ＶＳのとき、サイリスタに印加される電圧はサイリスタがオフする電圧（保持電圧）となる。このとき、ラッチアップ電流がゼロとなる。すなわち、電源電圧を電圧ＶＳ以下とすればラッチアップ状態が解消する。このとき、電源電圧をメモリセル１１がデータを保持できる電圧ＶＭ以下とすると、メモリセル１１のデータが消失してしまう。例えば、通常期間における電源電圧が１．０Ｖより大きく（例えば１．２Ｖ）である。電圧ＶＳは０．９Ｖから１．０Ｖである。電圧ＶＭは、０．５Ｖから０．６Ｖである。ラッチアップを解消させるため、時間ｔ１とｔ２との間の期間は１０ｎｓ以上であることが好ましい。

以上のように、時間ｔ１とｔ２との間において、電源電圧を電圧ＶＳ以下かつＶＭ以上である第１電圧とする。その後、電源電圧を第２電圧とする。これにより、メモリ回路１０内のラッチアップ状態を解消でき、かつメモリ回路１０内のデータの消失を最低限にすることができる。

また、第２電圧が電圧ＶＳより高い場合、通常期間においてメモリ回路１０内でラッチアップが発生しやすくなる。よって、この場合に電源電圧を第１電圧とすることが好ましい。

さらに、制御回路３０は、エラー信号がエラーを示す場合、複数のメモリセルの少なくとも一部のメモリセルにラッチアップが発生したと判定する。このように、メモリアレイ１２を領域に分割し、領域ごとのデータの誤りを示すエラー信号を用いることにより、制御回路３０は、ラッチアップが発生した領域を検出できる。

図６は、実施例２における制御回路の動作を示すフローチャートである。図６を参照し、ステップＳ１６の後に、制御回路３０は、ラッチアップが発生したメモリセル１１を含むメモリ回路１０内の領域にデータを書き込む（ステップＳ１８）。例えば、エラー信号がパリティエラー信号の場合、パリティエラー信号が示すアドレス内のメモリセルを領域とする。その後終了する。ステップＳ１２においてＮｏの場合、ステップＳ１８は行なわない。その他の動作は、実施例１の図４と同じである。実施例２に係る電子回路の構成は実施例１と同じであり、説明を省略する。

メモリセル１１にラッチアップが発生すると、メモリセル１１内のデータが不安定な状態となる。例えば図３のノードＱおよび／Ｑの電位が定まらない。そこで、実施例２のように、制御回路３０は、ラッチアップが発生した領域を検出し、電源電圧を第２電圧Ｖ２とした後に、領域内のメモリセルにデータを書き込む。これにより、ラッチアップが発生した領域内のメモリセルを安定状態にすることができる。書き込むデータは、任意のデータでよい。また、ラッチアップにより消失したデータに訂正できる場合は、書き込むデータを消失したデータとしてもよい。

図７は、実施例３における制御回路の動作を示すフローチャートである。図７を参照し、ステップＳ１０の後に、制御回路３０は、エラー信号がエラーを示すか判定する（ステップＳ２０）。Ｎｏの場合、終了する。Ｙｅｓの場合、制御回路３０は、ラッチアップが発生したメモリセルにデータを書き込む（ステップＳ２２）。制御回路３０は、再度エラー信号を取得する（ステップＳ２４）。制御回路３０は、再度エラー信号がエラーを示すか判定する（ステップＳ２６）。Ｎｏの場合、終了する。Ｙｅｓの場合、ステップＳ１４に進む。その他の動作は、実施例１の図４と同じである。実施例２に係る電子回路の構成は実施例１と同じであり、説明を省略する。

メモリセル１１のデータに誤りが生じる原因としては、ラッチアップの他にα線等に起因するソフトエラーがある。ソフトエラーの場合は、データに誤りがあってもメモリセル１１にデータを再度書き込めばメモリセル１１は正常に動作する。ラッチアップが発生したメモリセル１１はデータを書き込んでもメモリセル１１は正常に動作しない。

そこで、実施例３によれば、制御回路３０は、ステップＳ２０において、エラー信号がエラーを示す場合、ステップＳ２２のようにエラーが発生したメモリセルにデータを書き込む。ステップＳ２６のように、その後再度エラー信号がエラーを示す場合、メモリセルにラッチアップが発生したと判定する。これにより、エラー信号がソフトエラーに起因する場合、電源電圧を第１電圧とするという動作を行なわなくてもよい。

図８は、実施例４に係る電子回路のブロック図である。図８を参照し、電子回路１０２は、テーブル２６（記憶回路）を備えている。テーブル２６は、第１電圧に関する情報である電圧情報を記憶している。テーブル２６は、例えば不揮発性メモリである。

図９は、実施例４における制御回路の動作を示すフローチャートである。図９を参照し、実施例１の図４、実施例２の図６および実施例３の図７のステップＳ１４において、制御回路３０は、テーブル２６から電圧情報を取得する（ステップＳ３０）。制御回路３０は、電圧情報に基づき第１電圧を設定する（ステップＳ３２）。その後、ステップＳ１４に戻る。その他の構成は、実施例１から３と同じであり説明を省略する。

電圧ＶＳおよびＶＭは、電子回路１０２の製造プロセスにより異なる。そこで、電子回路１０２についての製造プロセスに関する情報から電圧情報を決定し、電圧情報をテーブル２６に記憶させておく。ステップＳ３０およびＳ３２のように、制御回路３０は、電圧情報に基づき、第１電圧を決定する。これにより、電子回路１０２に応じた第１電圧を設定できる。

図１０は、実施例５に係る電子回路のブロック図である。図１０を参照し、電子回路１０４は、プロセスモニタ２８を備えている。プロセスモニタ２８は、製造プロセスによる電子回路１０４の特性の変化をモニタするものである。例えば、プロセスモニタをリング発振器とする。

図１１は、実施例５における制御回路の動作を示すフローチャートである。図１１を参照し、実施例１の図４、実施例２の図６および実施例３の図７のステップＳ１４において、制御回路３０は、プロセスモニタ２８からモニタ情報を取得する（ステップＳ４０）。モニタ情報は、例えばリング発振器のスイッチング周波数である。制御回路３０は、テーブル２６からモニタ情報に対応する電圧情報を取得する（ステップＳ３０）。制御回路３０は、電圧情報に基づき第１電圧を設定する（ステップＳ３２）。その後、ステップＳ１４に戻る。その他の構成は、実施例１から３と同じであり説明を省略する。

例えば、リング発振器のスイッチング周波数は、電子回路１０４の製造プロセスにより変化する。また、電圧ＶＳおよびＶＭは、電子回路１０４の製造プロセスにより変化する。そこで、リング発振器のスイッチング周波数と電圧ＶＳおよびＶＭとの関係を、予め実験またはシミュレーションを用い決定する。テーブル２６に第１電圧とモニタ情報（例えばリング発振器のスイッチング周波数）を関連付けて記憶させておく。

このように、メモリ回路１０と同じチップ内にプロセスモニタ２８を形成する。制御回路３０は、プロセスモニタ２８の出力に基づき第１電圧を決定する。これにより、電子回路１０４の製造プロセスばらつきを考慮して、第１電圧を決定できる。

実施例においては、メモリセルとしてＳＲＡＭを例に説明したが、メモリ回路１０はラッチアップが生じるメモリセルを含めばよい。エラー信号としてパリティエラー信号を例に説明したが、エラー信号は、メモリ回路１０の少なくとも一部のデータの誤りを判定できる信号であればよい。

以上、本発明の実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。

なお、以上の説明に関して更に以下の付記を開示する。
（付記１）データを記憶するメモリ回路と、前記メモリ回路におけるラッチアップの発生を判定し、前記ラッチアップが発生した場合、前記メモリ回路に印加される電源電圧を、前記メモリ回路におけるサイリスタがオフする電圧以下、かつ前記メモリ回路が前記データを保持できる電圧以上である第１電圧とし、その後、前記電源電圧を前記メモリ回路が前記データの読み出しおよび書き込み可能な第２電圧にする制御回路と、
を具備することを特徴とする電子回路。
（付記２）前記第２電圧は、前記サイリスタがオフする電圧より高いことを特徴とする付記１記載の電子回路。
（付記３）前記制御回路は、前記ラッチアップが発生したメモリセルを含む前記メモリ回路内の領域を検出し、前記電源電圧を前記第２電圧とした後に、前記領域内のメモリセルにデータを書き込むことを特徴とする付記１または２記載の電子回路。
（付記４）前記制御回路は、前記メモリ回路の少なくとも一部のメモリセルに記憶されているデータが誤っているか否かを示すエラー信号がエラーを示す場合、前記少なくとも一部のメモリセルにラッチアップが発生したと判定することを特徴とする付記１から３のいずれか一項記載の電子回路。
（付記５）前記制御回路は、前記エラー信号がエラーを示す場合、前記少なくとも一部のメモリセルにデータを書き込み、その後前記エラー信号がエラーを示す場合、前記少なくとも一部のメモリセルにラッチアップが発生したと判定することを特徴とする付記４記載の電子回路。
（付記６）前記第１電圧に関する情報を記憶する記憶回路を具備し、前記制御回路は、前記第１電圧に関する情報に基づき、前記第１電圧を決定することを特徴とする付記１から５のいずれか一項記載の電子回路。
（付記７）前記メモリ回路と同じチップ内に形成されたプロセスモニタを具備し、前記制御回路は、前記プロセスモニタの出力に基づき前記第１電圧を決定することを特徴とする付記１から６のいずれか一項記載の電子回路。
（付記８）前記メモリ回路はＳＲＡＭセルを含むことを特徴とする付記１から６のいずれか一項記載の電子回路。
（付記９）前記制御回路は、パリティエラー信号に基づき、前記ラッチアップの発生を判定することを特徴とする付記１から８のいずれか一項記載の電子回路。
（付記１０）前記制御回路は、パリティエラー信号に基づき、前記ラッチアップの発生を判定し、前記領域は、パリティエラーを判定したアドレスの領域であることを特徴とする付記３記載の電子回路。

１０メモリ回路
１１メモリセル
１２メモリアレイ
２６テーブル
２８モニタ
３０制御回路
３２電源回路

Claims

データを記憶するメモリ回路と、
前記メモリ回路におけるラッチアップの発生を判定し、前記ラッチアップが発生した場合、前記メモリ回路に印加される電源電圧を、前記メモリ回路におけるサイリスタがオフする電圧以下、かつ前記メモリ回路が前記データを保持できる電圧以上である第１電圧とし、その後、前記電源電圧を前記メモリ回路が前記データの読み出しおよび書き込み可能な第２電圧にする制御回路と、
を具備することを特徴とする電子回路。
前記第２電圧は、前記サイリスタがオフする電圧より高いことを特徴とする請求項１記載の電子回路。
前記制御回路は、前記ラッチアップが発生したメモリセルを含む前記メモリ回路内の領域を検出し、前記電源電圧を前記第２電圧とした後に、前記領域内のメモリセルにデータを書き込むことを特徴とする請求項１または２記載の電子回路。
前記制御回路は、前記メモリ回路内の少なくとも一部のメモリセルに記憶されているデータが誤っているか否かを示すエラー信号がエラーを示す場合、前記少なくとも一部のメモリセルにラッチアップが発生したと判定することを特徴とする請求項１から３のいずれか一項記載の電子回路。
前記制御回路は、前記エラー信号がエラーを示す場合、前記少なくとも一部のメモリセルにデータを書き込み、その後前記エラー信号がエラーを示す場合、前記少なくとも一部のメモリセルにラッチアップが発生したと判定することを特徴とする請求項４記載の電子回路。
前記第１電圧に関する情報を記憶する記憶回路を具備し、
前記制御回路は、前記第１電圧に関する情報に基づき、前記第１電圧を決定することを特徴とする請求項１から５のいずれか一項記載の電子回路。
前記メモリ回路と同じチップ内に形成されたプロセスモニタを具備し、
前記制御回路は、前記プロセスモニタの出力に基づき前記第１電圧を決定することを特徴とする請求項１から６のいずれか一項記載の電子回路。
前メモリ回路はＳＲＡＭセルを含むことを特徴とする請求項１から７のいずれか一項記載の電子回路。