TWI704562B - 半導體裝置 - Google Patents

半導體裝置 Download PDF

Info

Publication number
TWI704562B
TWI704562B TW108142113A TW108142113A TWI704562B TW I704562 B TWI704562 B TW I704562B TW 108142113 A TW108142113 A TW 108142113A TW 108142113 A TW108142113 A TW 108142113A TW I704562 B TWI704562 B TW I704562B
Authority
TW
Taiwan
Prior art keywords
circuit
voltage
supply
supply voltage
semiconductor device
Prior art date
Application number
TW108142113A
Other languages
English (en)
Other versions
TW202042240A (zh
Inventor
須藤直昭
Original Assignee
華邦電子股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 華邦電子股份有限公司 filed Critical 華邦電子股份有限公司
Application granted granted Critical
Publication of TWI704562B publication Critical patent/TWI704562B/zh
Publication of TW202042240A publication Critical patent/TW202042240A/zh

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C14/00—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down
    • G11C14/0054—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down in which the volatile element is a SRAM cell
    • G11C14/0063—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down in which the volatile element is a SRAM cell and the nonvolatile element is an EEPROM element, e.g. a floating gate or MNOS transistor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/30—Power supply circuits
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power
    • G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
    • G06F1/3234—Power saving characterised by the action undertaken
    • G06F1/3296—Power saving characterised by the action undertaken by lowering the supply or operating voltage
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/148—Details of power up or power down circuits, standby circuits or recovery circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G11C2029/5004—Voltage
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G11C2029/5006—Current

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Read Only Memory (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

本發明的半導體裝置50，包含：供給電壓VCC；複數個暫存器14，包含可保持資料的第1暫存器，以及可保持檢查位元的第2暫存器；PMOS電晶體P與AND閘12，連接在供給電壓VCC與複數個暫存器14之間，控制提供給複數個暫存器14的供給電壓VCC的供給；以及判定電路16，在DPD模式下，判定保持在第2暫存器中檢查位元的對錯。其中，第2暫存器的運作裕度比第1暫存器還差；其中，當判定電路16檢測出保持在第2暫存器中的檢查位元有誤時，PMOS電晶體P將供給電壓VCC提供給複數個暫存器14。

Description

半導體裝置
本發明是關於快閃記憶體等半導體裝置，特別是關於電源切斷(Power Down)模式的運作。
NAND型快閃記憶體為了儲存讀取、編程、抹除等用途的電壓設定，或是使用者選項等的設定資訊，而使用了熔絲格(Fuse Cell)。儲存於熔絲格的設定資訊，將在供電的電源開啟(Power Up)運作時被讀取，而被載入到內部暫存器中(專利文獻1)。 [先前技術文獻] [專利文獻]
[專利文獻1]　日本專利第6494139號公報
[發明所欲解決的課題]
快閃記憶體中，有主動(Active)狀態以及待命(Standby)狀態。主動狀態是響應來自於使用者的指令，進行讀取、編程、抹除等；待命狀態為可受理來自於使用者的指令。待命狀態中，內部電路的運作被限制使得消耗電力在一定以下，然而在使用者輸入指令時，就必須立即響應該指令。因此，雖然稱為待命狀態，但在暫存器等的揮發性電路中將產生斷開漏電流(Off-leak Current)；且為了能夠對應電源電壓的下降，就必須讓電源切斷檢測電路運作，而消耗了某個程度的電力。
為了進一步削減待命狀態的消耗電力，有的快閃記憶體，會搭載深層電源切斷模式(Deep Power Down Mode, 以下稱為DPD模式)。DPD模式下，將截止(Cutoff)一部份給內部電路的供給電源，以削減斷開漏電流。舉例來說，DPD模式是基於DPD開始指令而進入該模式，並基於DPD解除指令而從該模式復歸。DPD模式為了使截止的電路正常運作，需要一定的時間；但相對地，具有大幅減低消耗電力的優點。
第1圖表示根據既有的DPD模式，使得電源供給被截止的內部電路的一例。內部電路10包含：PMOS電晶體P1，連接供給電壓VCC；以及複數個暫存器，透過供給電壓節點VCCREG連接PMOS電晶體P1。對PMOS電晶體P1的閘極施加DPDEN訊號，DPDEN訊號在正常運作時遷移至L位準；在DPD模式時遷移至H位準。另外，複數個暫存器保持關於快閃記憶體運作的資訊，或者保持從熔絲格讀取的設定資訊。
第2圖表示DPD模式執行時各部的運作波形。在時刻t1，DPDEN訊號為L位準，電晶體P1導通(On)，供給電壓節點VCCREG為供給電壓VCC，各暫存器有效地保持資料。在時刻t2，輸入DPD開始指令後，DPDEN訊號遷移至H位準，PMOS電晶體斷開(Off)，供給電壓VCC切斷。藉此，供給電壓節點VCCREG成為浮動(Floating)狀態，之後，供給電壓節點VCCREG的電位因為斷開漏電流而逐漸下降。在時刻t3，暫存器下降到變得無法保持資料的電位後，保持在暫存器的資料將無效，且暫存器的輸出REGOUT的資料也變無效。
如此一來，DPD模式下提供給內部電路10的供給電壓被切斷後，直到從DPD模式復歸之前，所有暫存器的資料都會遺失。特別是NAND快閃記憶體為了控制內部運作，包含了多數的暫存器。暫存器的資料一消失，從DPD模式復歸的時候，就必須從熔絲格將設定資訊等重新載入到暫存器，因此需要花費許多時間。
本發明的目的是解決這樣的既有課題，而提供一種半導體裝置，該半導體裝置削減供給電壓被阻斷的揮發性電路的消耗電力，並同時保持揮發性電路的資料。 [用以解決課題的手段]
關於本發明的半導體裝置，包含：供給電壓；揮發性電路，包含可保持資料的第1電路，以及可保持檢查用資料的第2電路；電壓供給控制電路，連接於該供給電壓以及該揮發性電路之間，控制來自於該供給電壓的電壓供給；以及判定電路，由該電壓供給控制電路阻斷電壓供給時，判定保持在該第2電路中的檢查用資料的對錯；其中，該電壓供給控制電路，響應該判定電路的判定結果，控制該供給電壓的供給；其中，關於該第2電路的運作電壓的裕度(Margin)，比該第1電路還差。 [發明效果]
根據本發明，藉由判定運作電壓的裕度比第1電路還差的第2電路的檢查用資料的對錯，能夠保持第1電路的資料，並同時削減消耗電力。
接著，針對本發明的實施型態參照圖式進行說明。本發明的半導體裝置並未特別限定，例如：實施於NAND(反及)型或NOR(反或)型快閃記憶體、DRAM(動態隨機存取記憶體)、SRAM(靜態隨機存取記憶體)、邏輯、ASIC(應用特定積體電路)、或DSP(數位訊號處理)等。 [實施例]
接著，針對本發明的實施例進行說明。第3圖表示關於本實施例的半導體裝置50的概略構成。舉例來說，半導體裝置50包含內部電路10、20，寫入電路30，以及控制電路40。控制電路40舉例來說，能夠接收來自於外部的指令或控制訊號，基於接收到的指令或控制訊號，控制內部電路10、20或寫入電路30的運作。本實施例的半導體裝置50搭載有DPD模式，作為更加減低待命狀態的消耗電力的模式。DPD模式可以響應來自外部的指令或控制訊號而進入，亦可響應來自外部的指令或控制訊號而解除。
控制電路40接收到用於進入DPD模式的指令或控制訊號後，對選擇的內部電路10，透過DPDEN訊號，讓提供給內部電路10的供給電壓VCC截止；控制電路40接收到用於解除DPD模式的指令或控制訊號後，透過DPDEN訊號，把供給電壓VCC提供給內部電路10。內部電路10的電路即使在電路運作停止的狀態下，只要供給電壓VCC有供應，就會產生斷開漏電流，並且具備保持資料的功能。例如：包含揮發性的暫存器的電路。寫入電路30響應來自於控制電路40的控制訊號WEN，將檢查位元CHKBIT寫入到內部電路10當中複數個暫存器的其中一部份。另外，第3圖表示透過DPD模式使得一個內部電路10的供給電壓VCC被阻斷的例子，然而這是其中一例，也可以設計為將提供給複數個內部電路的供給電壓VCC阻斷。透過DPD模式阻斷供給電壓的內部電路，在待命狀態下基於容許的消耗電力可作適當選擇。
第4圖表示透過本實施例的DPD模式，使得供給電壓被阻斷的內部電路10的一例。如同圖所示，內部電路10包含： PMOS電晶體P，與供給電壓VCC連接；AND閘12，與PMOS電晶體P的閘極連接；複數個暫存器14，透過電壓供給節點VCCREG與PMOS電晶體P連接；以及判定電路16，判定保持在複數個暫存器14中的檢查用位元的對錯。
AND閘12一邊的輸入，是由控制電路40的DPDEN訊號所提供；AND閘12另一邊的輸入，則是判定電路16的判定結果REGOK訊號所提供。DPD模式下，AND閘12判定保持在一部份暫存器當中的檢查位元異常時，運作使得PMOS電晶體P導通。
內部電路10包含如上述揮發性的複數個暫存器14。暫存器並未特別限定其構成，舉例來說，如第4圖所示，包含：輸入資料的傳輸閘(Transmission Gate)；保持由傳輸閘輸入的資料的鎖存器(Latch)；以及輸出由鎖存器所保存的資料的反相器(Inverter)。複數個暫存器14包含一般暫存器以及檢查用暫存器，一般暫存器用於DPD模式下同樣保持資料，而檢查用暫存器則是保持檢查位元，用於防止保持在一般暫存器的資料消失。檢查用暫存器較佳為包含保持n位元資料的複數個暫存器，檢查用暫存器保持由寫入電路30寫入的n位元的檢查位元CHKBIT。
此處應留意的是，關於檢查用暫存器的運作電壓的裕度，比起關於一般暫存器的運作電壓的裕度還差(低)。換句話說，檢查用暫存器能夠有效保持資料的運作電壓最小值，比起一般暫存器的運作電壓最小值還高，供給電壓VCC開始下降時，保持在檢查用暫存器的資料，比起保持在一般暫存器的資料先被破壞。比方說，保持在鎖存器電路的H位準的資料變成了L位準。
作為讓關於檢查用暫存器的運作電壓的裕度惡化的方法，若是雙方的暫存器由相同尺寸的電晶體構成的情況下，則在DPD模式時，設計成提供給檢查用暫存器的運作電壓，比提供給一般暫存器的運作電壓還低。舉例來說，也可以設計成在連接一般暫存器的供給電壓節點VCCREG上添加電容Cdec，使得在DPD模式時，供給電壓節點VCCREG變為浮動，而連接到一般暫存器的供給電壓節點VCCREG的浮動電容，比連接到檢查用暫存器的浮動電容還大。藉此，由於暫存器的斷開漏電流引起的消耗時間在一般暫存器中變得更長，檢查用暫存器的資料先被破壞。作為其他的方法，也可以設計為構成檢查用暫存器的電晶體或配線等，與一般暫存器的有所不同(例如：變更RC常數)，將檢查用暫存器的浮動電容變得比一般暫存器的浮動電容還小。
判定電路16將檢查用暫存器輸出的n位元的檢查位元，與事先準備的期望值進行比較，判定檢查位元與期望值是否一致。檢查位元與期望值一致時，判定電路16輸出表示檢查位元正確的訊號REGOK(例如H位準)；檢查位元與期望值不一致時，判定電路16輸出表示檢查位元錯誤的訊號REGOK(例如L位準)。
第5圖表示DPD模式執行時的內部電路的運作波形。在時刻t1時，半導體裝置50正在進行正常運作，由控制電路40輸出的DPDEN訊號為L位準。因此，PMOS電晶體P導通，供給電壓VCC提供給複數個暫存器14。另外，控制電路40透過寫入電路30將n位元的檢查位元寫入到檢查用暫存器。舉例來說，將「FFh」或著「AAh」寫入到2位元組的檢查用暫存器。正常運作時，由於供給電壓VCC提供給複數個暫存器14，因此保持在複數個暫存器的資料為有效。因此，判定電路16所判定檢查位元與期望值的比較結果一致，訊號REGOK為H位準。另外，輸入到判定電路16的期望值，是透過寫入電路30所寫入的已知的檢查位元，舉例來說，控制電路40可以將期望值提供給判定電路16。
在時刻t2時，控制電路40從使用者接收到進入DPD模式的指令， DPDEN訊號響應於此遷移至H位準，AND閘12的輸出響應於此遷移至H位準。藉此，PMOS電晶體P斷開，提供給內部電路10的供給電壓VCC切斷，供給電壓節點VCCREG變為浮動。供給電壓VCC的電位由於斷開漏電流而逐漸下降，在時刻t3時，檢查用暫存器變得無法保持檢查位元。例如，H位準的輸出變為L位準。結果，檢查位元與期望值不一致，判定電路16輸出L位準的訊號REGOK。AND閘12的輸出響應訊號REGOK遷移至L位準，PMOS電晶體P導通，供給電壓VCC提供給複數個暫存器14。此處應留意的是，檢查用暫存器的資料損壞時，由於其他的暫存器與檢查用暫存器相比，受到供給電壓VCC變動的運作裕度較大，因此可以正確保持資料。因此，其他的暫存器的輸出REGOUT的資料為有效。
判定電路16設定訊號REGOK的L位準的脈衝寬度W，使得供給電壓節點VCCREG充電至VCC位準可以獲得足夠的時間。另外，訊號REGOK亦提供給控制電路40，在脈衝寬度W的期間內，控制電路40透過寫入電路30，將檢查位元重新寫入到檢查用暫存器。
在脈衝寬度W的期間內，複數個暫存器14的供給電壓回復到VCC位準，且檢查位元已經重新寫入到檢查用暫存器，在時刻t4時，檢查位元與期望值再度一致，判定電路16的訊號REGOK遷移至H位準。藉此AND閘12的輸出遷移至H位準，PMOS電晶體斷開，提供給複數個暫存器14的供給電壓VCC切斷。供給電壓節點VCCREG再次變為浮動，該電位由於斷開漏電流而消耗並逐漸下降，在時刻t5時，若檢查位元與期望值不一致，則在脈衝寬度W的期間內，訊號REGOK遷移至L位準，在那期間，PMOS電晶體導通，供給電壓節點VCCREG重新充電，檢查位元又重新寫入到檢查用暫存器。之後，直到解除DPD模式的指令輸入進來之前，將不斷地重複同樣的運作。
像這樣依照本實施例，設計為監視供給電壓VCC被切斷的內部電路10的檢查用暫存器所保持的檢查位元的對錯，當檢查位元檢測出錯誤時，由供給電壓VCC進行充電，因此，內部電路10的其他暫存器能夠保持正確的資料，另一方面，能夠減少DPD模式時的消耗電流。
上述實施例中，寫入電路30與控制電路40個別設置，但並不限於此，也可以設計成控制電路40對檢查用暫存器執行檢查位元的寫入。另外，上述實施例中，示意判定電路16產生脈衝寬度W的訊號REGOK的例子，但並不限於此，舉例來說，亦可以準備有別於判定電路16的脈衝產生器，使得脈衝產生器響應判定電路16的判定結果，將脈衝寬度W的脈衝訊號提供給AND閘12。另外，上述實施例中，示意內部電路10包含揮發性的暫存器的例子，但並不限於此，也可以將本發明應用在內部電路10包含SRAM或鎖存器電路等揮發性記憶體。
接著，第6圖表示搭載DPD模式的快閃記憶體的一例。快閃記憶體100，包含：記憶單元陣列110，以行列狀配置複數個記憶單元；輸入輸出緩衝120，連接外部輸入輸出端子I/O；位址暫存器130，從輸入輸出緩衝120接收位址資料；控制器140，從輸入輸出緩衝120接收指令資料等，並控制各部；字元線選擇電路150，從位址暫存器130接收行位址資訊Ax，解碼行位址資訊Ax，基於解碼結果執行區塊的選擇以及字元線的選擇等；頁緩衝/感測電路160，保持從字元線選擇電路150所選擇的頁當中讀取出的資料，同時保持應編程到所選擇的頁的輸入資料；列選擇電路170，從位址暫存器130接收列位址資訊Ay，解碼列位址資訊Ay，基於該解碼結果，選擇頁緩衝/感測電路160內的列位址的資料；以及內部電壓產生電路180，產生資料的讀取、編程、抹除等用途所必要的各種電壓(寫入電壓Vpgm、通過電壓Vpass、讀取通過電壓Vread、抹除電壓Vers等)。
控制器140由外部接收到讓DPD模式開始的指令後，將宣告(Assert)為H位準的DPDEN訊號提供給所選擇的內部電路。藉此，提供給內部電路的供給電壓VCC被切斷。內部電路包含暫存器、SRAM等的揮發性記憶體、或判定電路16等，揮發性記憶體的一部份，與上述實施例同樣是用於記憶檢查位元的檢查用記憶體。DPD模式下，如果保持在檢查用記憶體中的檢查位元與期望值不一致，則提供給內部電路的供給電壓VCC將重新開始充電，當檢查位元與期望值一致時，提供給內部電路的供給電壓VCC將阻斷。像這樣的供給電壓VCC的充電/阻斷的控制，將實施到解除DPD模式的指令輸入進來為止。
根據本實施例，在快閃記憶體的DPD模式下，能夠減低消耗電力，並同時防止保持在揮發性記憶體中的資料消失。
詳述了關於本發明較佳的實施形態，但本發明並非限定於特定的實施形態，在申請專利範圍所記載的發明要旨的範圍內，可進行各種的變形/變更。
10:內部電路 12:AND閘 14:複數個暫存器 16:判定電路 20:內部電路 30:寫入電路 40:控制電路 50:半導體裝置 100:快閃記憶體 110:記憶單元陣列 120:輸入輸出緩衝 130:位址暫存器 140:控制器 150:字元線選擇電路 160:頁緩衝/感測電路 170:列選擇電路 180:內部電壓產生電路 Ax:行位址資訊 Ay:列位址資訊 BLK(0)、BLK(1)、…、BLK(m-1):區塊 Cdec:電容 CHKBIT:檢查位元 DPDEN:訊號 P、P1:PMOS電晶體 REGOK:訊號 REGOUT:輸出 t1、t2、…、t5:時刻 VCC:供給電壓 VCCREG:供給電壓節點 Vers:抹除電壓 Vpass:通過電壓 Vpgm:寫入電壓 Vread:讀取通過電壓 W:脈衝寬度 WEN:控制訊號
第1圖為既有的DPD模式，使得電源供給被截止的內部電路的一例。 第2圖表示DPD模式執行時的內部電路的運作波形。 第3圖表示關於本發明實施例的半導體裝置的概略構成。 第4圖表示透過關於本發明實施例的DPD模式，使得供給電壓被阻斷的內部電路的一例。 第5圖為透過本實施例的DPD模式執行時的內部電路的運作波形。 第6圖為搭載了關於本發明實施例的DPD模式的記憶體的一例。
10:內部電路
20:內部電路
30:寫入電路
40:控制電路
50:半導體裝置
CHKBIT:檢查位元
DPDEN:訊號
REGOK:訊號
VCC:供給電壓
WEN:控制訊號

Claims (10)

  1. 一種半導體裝置，包含：供給電壓；揮發性電路，包含可保持資料的第1電路，以及可保持檢查用資料的第2電路；電壓供給控制電路，連接於該供給電壓以及該揮發性電路之間，控制來自於該供給電壓的電壓供給；以及判定電路，由該電壓供給控制電路阻斷電壓供給時，判定保持在該第2電路中的檢查用資料的對錯；其中，該電壓供給控制電路，響應該判定電路的判定結果，控制該供給電壓的供給；其中，關於該第2電路的運作電壓的裕度(Margin)，比該第1電路還差。
  2. 如申請專利範圍第1項所述之半導體裝置，其中，當來自於該供給電壓的電壓供給被阻斷時，該第2電路的資料比該第1電路先被破壞。
  3. 如申請專利範圍第1項所述之半導體裝置，其中，當來自於該供給電壓的電壓供給被阻斷時，來自於該供給電壓的電壓所供給的節點變為浮動(Floating)，該節點的電位逐漸下降，由該第2電路所保持的資料比該第1電路先被破壞。
  4. 如申請專利範圍第1項所述之半導體裝置， 其中，該電壓供給控制電路，響應表示電源切斷模式的訊號，阻斷來自於該供給電壓的電壓供給，透過該判定電路響應檢查用資料的錯誤被檢測出，使來自於該供給電壓的電壓供給重新開始。
  5. 如申請專利範圍第1項至第4項任何一項所述之半導體裝置，更包含：寫入電路，當檢查用資料的錯誤被檢測出時，將正確的檢查用資料寫入該第2電路。
  6. 如申請專利範圍第5項所述之半導體裝置，其中，該判定電路包含響應檢查用資料的錯誤被檢測出，而產生具有一定的脈衝振幅的脈衝訊號的電路；其中，在該一定的脈衝振幅被決定的期間當中，該供給電壓控制電路將該揮發性電路充電，且該寫入電路將正確的檢查用資料寫入該第2電路。
  7. 如申請專利範圍第1項所述之半導體裝置，其中，該判定電路將從該第2電路輸出的檢查用資料與期望值進行比較，藉以判定是否有檢查用資料。
  8. 如申請專利範圍第5項所述之半導體裝置，其中，該寫入電路將期望值寫入該第2電路。
  9. 如申請專利範圍第1項所述之半導體裝置，其中，該第1電路以及該第2電路包含複數個電晶體；其中，該第1電路在電源開啟運作時，保持從非揮發性記憶體載入的運作資訊。
  10. 如申請專利範圍第1項所述之半導體裝置，其中，該電壓供給控制電路包含：截止(Cut Off)用電晶體，連接於該供給電壓以及該揮發性電路之間；以及控制閘，基於表示電源切斷模式的訊號以及表示該判定電路的判定結果的訊號，控制該截止用電晶體。
TW108142113A 2019-05-13 2019-11-20 半導體裝置 TWI704562B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2019090622A JP6796681B2 (ja) 2019-05-13 2019-05-13 半導体記憶装置
JP2019-090622 2019-05-13

Publications (2)

Publication Number Publication Date
TWI704562B true TWI704562B (zh) 2020-09-11
TW202042240A TW202042240A (zh) 2020-11-16

Family

ID=73221917

Family Applications (1)

Application Number Title Priority Date Filing Date
TW108142113A TWI704562B (zh) 2019-05-13 2019-11-20 半導體裝置

Country Status (5)

Country Link
US (1) US10957390B2 (zh)
JP (1) JP6796681B2 (zh)
KR (1) KR102345226B1 (zh)
CN (1) CN111933209B (zh)
TW (1) TWI704562B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6796681B2 (ja) * 2019-05-13 2020-12-09 ウィンボンド エレクトロニクス コーポレーション 半導体記憶装置

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI299494B (en) * 2004-06-18 2008-08-01 Elpida Memory Inc Semiconductor memory device and refresh period controlling method
US8473760B2 (en) * 2010-03-16 2013-06-25 Kabushiki Kaisha Toshiba Memory system and server system
US20140304475A1 (en) * 2011-12-20 2014-10-09 Raj K Ramanujan Dynamic partial power down of memory-side cache in a 2-level memory hierarchy

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6246626B1 (en) * 2000-07-28 2001-06-12 Micron Technology, Inc. Protection after brown out in a synchronous memory
JP4167458B2 (ja) 2002-07-24 2008-10-15 松下電器産業株式会社 半導体メモリ装置及び半導体集積回路
WO2004107350A1 (ja) * 2003-05-27 2004-12-09 Fujitsu Limited 強誘電体メモリ
JP4178248B2 (ja) * 2004-10-28 2008-11-12 富士通マイクロエレクトロニクス株式会社 半導体装置
US7602222B2 (en) * 2005-09-30 2009-10-13 Mosaid Technologies Incorporated Power up circuit with low power sleep mode operation
JP4929668B2 (ja) * 2005-10-12 2012-05-09 富士通セミコンダクター株式会社 半導体メモリ
US7382676B2 (en) * 2006-06-26 2008-06-03 Semiconductor Components Industries, Llc Method of forming a programmable voltage regulator and structure therefor
US7342844B2 (en) * 2006-08-03 2008-03-11 Macronix International Co., Ltd. Power on sequence for a flash memory device
KR20100130398A (ko) * 2009-06-03 2010-12-13 삼성전자주식회사 멀티 포트 메모리에서의 딥 파워 다운 모드 제어 방법
JP5514574B2 (ja) * 2010-02-15 2014-06-04 ローム株式会社 データ保持装置
JP5691243B2 (ja) * 2010-05-25 2015-04-01 凸版印刷株式会社 プロセス評価用半導体集積回路
JP5581960B2 (ja) * 2010-10-14 2014-09-03 凸版印刷株式会社 半導体装置
CN103000221B (zh) * 2011-09-09 2016-01-20 华邦电子股份有限公司 半导体装置
US8995218B2 (en) * 2012-03-07 2015-03-31 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9153304B2 (en) 2012-06-28 2015-10-06 Jaydeep P. Kulkarni Apparatus for reducing write minimum supply voltage for memory
KR20140083103A (ko) * 2012-12-24 2014-07-04 에스케이하이닉스 주식회사 반도체 메모리 장치 및 반도체 메모리 장치의 전압 공급방법
US9281022B2 (en) 2013-07-10 2016-03-08 Zeno Semiconductor, Inc. Systems and methods for reducing standby power in floating body memory devices
CN103811073B (zh) * 2014-02-28 2016-06-08 北京航空航天大学 一种非挥发存储器的高可靠性读取电路
JP6181218B2 (ja) * 2016-02-09 2017-08-16 ウィンボンド エレクトロニクス コーポレーション 半導体記憶装置
JP6829831B2 (ja) * 2016-12-02 2021-02-17 国立研究開発法人産業技術総合研究所 抵抗変化型メモリ
JP6494139B1 (ja) 2018-01-11 2019-04-03 ウィンボンド エレクトロニクス コーポレーション 半導体記憶装置
US10629288B2 (en) * 2018-06-25 2020-04-21 Micron Technology, Inc. Adjustable voltage drop detection threshold in a memory device
JP6796681B2 (ja) * 2019-05-13 2020-12-09 ウィンボンド エレクトロニクス コーポレーション 半導体記憶装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI299494B (en) * 2004-06-18 2008-08-01 Elpida Memory Inc Semiconductor memory device and refresh period controlling method
US8473760B2 (en) * 2010-03-16 2013-06-25 Kabushiki Kaisha Toshiba Memory system and server system
US20140304475A1 (en) * 2011-12-20 2014-10-09 Raj K Ramanujan Dynamic partial power down of memory-side cache in a 2-level memory hierarchy

Also Published As

Publication number Publication date
CN111933209B (zh) 2022-06-03
KR20200131749A (ko) 2020-11-24
KR102345226B1 (ko) 2021-12-29
US10957390B2 (en) 2021-03-23
JP2020187809A (ja) 2020-11-19
CN111933209A (zh) 2020-11-13
US20200365206A1 (en) 2020-11-19
TW202042240A (zh) 2020-11-16
JP6796681B2 (ja) 2020-12-09

Similar Documents

Publication Publication Date Title
US6288940B1 (en) Non-volatile semiconductor memory device
US20080259708A1 (en) Memory controller
KR102121951B1 (ko) 반도체 장치 및 그 동작 방법
US20140068321A1 (en) Memory device and integrated circuit
KR100395770B1 (ko) 시스템의 부트-업 메모리로서 사용 가능한 불휘발성플래시 메모리 장치 및 그의 동작 방법
TW201933344A (zh) 半導體記憶體裝置與半導體記憶體裝置的操作方法
KR100215351B1 (ko) 가변 기록 및 소거 시간 주기를 갖는 비휘발성 반도체 메모리 장치
JP2003242795A (ja) 不揮発性半導体メモリ装置とそのパワーアップ読み出し方法
US20100226170A1 (en) Non-volatile Memory Array Having Circuitry To Complete Programming Operation In The Event Of Power Interrupt
JP2009054275A (ja) マルチビット及びシングルビット方式でデータを格納するフラッシュメモリ装置及びそのプログラム方法とこれを用いたメモリシステム
KR0136448B1 (ko) 에러 자체 정정회로를 갖는 반도체 메모리 소자
US5347486A (en) Nonvolatile memory device having self-refresh function
US9697904B2 (en) Integrated circuit for mirroring and amplifying a sensing current and operation method thereof
KR100590219B1 (ko) 프로그램 시간을 줄일 수 있는 불 휘발성 메모리 장치
US7684260B2 (en) Flash memory device and method for driving the same
TWI704562B (zh) 半導體裝置
JP2022003604A (ja) 半導体記憶装置
US7375998B2 (en) Ferroelectric random access memory circuits for guarding against operation with out-of-range voltages and methods of operating same
JP2002015584A (ja) 不揮発性メモリのリードプロテクト回路
KR102119179B1 (ko) 반도체 장치 및 그 동작 방법
US7623406B2 (en) Accessing semiconductor memory device according to an address and additional access information
JP2007058969A (ja) メモリ
TWI727424B (zh) 半導體記憶裝置
JP2007220249A (ja) 半導体記憶装置
JPWO2005109445A1 (ja) 半導体装置および半導体装置の制御方法